KR102656206B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102656206B1
KR102656206B1 KR1020160166975A KR20160166975A KR102656206B1 KR 102656206 B1 KR102656206 B1 KR 102656206B1 KR 1020160166975 A KR1020160166975 A KR 1020160166975A KR 20160166975 A KR20160166975 A KR 20160166975A KR 102656206 B1 KR102656206 B1 KR 102656206B1
Authority
KR
South Korea
Prior art keywords
signal
odt
internal
control
delay
Prior art date
Application number
KR1020160166975A
Other languages
English (en)
Other versions
KR20180065743A (ko
Inventor
권기훈
김재일
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160166975A priority Critical patent/KR102656206B1/ko
Priority to US15/667,290 priority patent/US10192599B2/en
Publication of KR20180065743A publication Critical patent/KR20180065743A/ko
Application granted granted Critical
Publication of KR102656206B1 publication Critical patent/KR102656206B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 외부 클럭의 주기를 기초로, 상기 외부 클럭의 주기의 2배의 주기를 갖는 제1 내부 클럭과, 상기 제1 내부 클럭과 반대의 위상을 갖는 제2 내부 클럭을 생성하는 내부 클럭 생성부; 상기 제1 내부 클럭 및 상기 제2 내부 클럭에 기초하여, 순차적으로 입력되는 제1 제어 신호 및 제2 제어 신호를 수신하여 제1 내부 제어 신호 및 제2 내부 제어 신호를 생성하는 제어 신호 수신부; 상기 제1 내부 제어 신호 및 상기 제2 내부 제어 신호를 디코딩한 결과에 기초하여 ODT 제어 신호를 생성하는 ODT 커맨드 생성부; 및 상기 제1 내부 제어 신호 및 상기 제2 내부 제어 신호를 디코딩한 결과 및 상기 ODT 제어 신호에 기초하여 제1 내부 커맨드 및 제2 내부 커맨드를 생성하는 내부 커맨드 생성부;를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 2N 모드를 지원하는 반도체 장치에 관한 것이다.
디램과 같은 반도체 장치는 클럭을 이용하여 외부 장치와 정보를 송수신한다. 즉, 외부 장치는 클럭과 함께 정보를 전송하고, 반도체 장치는 클럭의 라이징 에지 및/또는 폴링 에지에서 전송되는 정보를 유효한 값으로 인식한다.
이러한 데이터의 전송 속도를 빠르게 하기 위해, 최근에는 클럭의 주파수를 높이는 추세이다. 그러나, 클럭의 주파수가 높아짐에 따라, 정보의 셋업/홀드 마진이 적어지고, 이에 따라 정보의 전송시 오류가 발생할 가능성이 높아지고 있다.
정보의 셋업/홀드 마진을 확보하기 위해, 외부 클럭의 주파수를 1/2로 낮추어서 사용하는 것을 2N 모드라 한다. 즉, 2N 모드에서는 외부 클럭의 2주기마다 정보가 입력된다.
2N 모드로 동작하기 위해서는 기존의 반도체 장치의 많은 구성이 변경되어야 한다.
본 발명의 실시예에 의하면, 2N 모드로 동작 가능하여 안정적으로 정보를 전송할 수 있는 반도체 장치가 제공된다.
본 발명의 일 실시예에 따른 반도체 장치는, 외부 클럭의 주기를 기초로, 상기 외부 클럭의 주기의 2배의 주기를 갖는 제1 내부 클럭과, 상기 제1 내부 클럭과 반대의 위상을 갖는 제2 내부 클럭을 생성하는 내부 클럭 생성부; 상기 제1 내부 클럭 및 상기 제2 내부 클럭에 기초하여, 순차적으로 입력되는 제1 제어 신호 및 제2 제어 신호를 수신하여 제1 내부 제어 신호 및 제2 내부 제어 신호를 생성하는 제어 신호 수신부; 상기 제1 내부 제어 신호 및 상기 제2 내부 제어 신호를 디코딩한 결과에 기초하여 ODT 제어 신호를 생성하는 ODT 커맨드 생성부; 및 상기 제1 내부 제어 신호 및 상기 제2 내부 제어 신호를 디코딩한 결과 및 상기 ODT 제어 신호에 기초하여 제1 내부 커맨드 및 제2 내부 커맨드를 생성하는 내부 커맨드 생성부;를 포함한다.
본 발명의 일 실시예에 의하면, 노멀 모드 뿐만 아니라 2N 모드에서도 동작 가능하다.
또한, 제1 내부 클럭을 기반으로 동작하는 제1 내부 커맨드 생성부와, 제2 내부 클럭을 기반으로 동작하는 제2 내부 커맨드 생성부를 구비하기 때문에, 제어 신호의 입력 타이밍을 제1 내부 클럭 또는 제2 내부 클럭 중 어느 하나로 고정시키지 않고 임의의 하나에 동기화하여 입력받을 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 구성도.
도 2a는 도 1의 제1 ODT 커맨드 생성부의 상세 회로도이고, 도 2b는 도 1의 제2 ODT 커맨드 생성부의 상세 회로도.
도 3a는 도 1의 제1 내부 커맨드 생성부의 상세 회로도이고, 도 3b는 도 1의 제2 내부 커맨드 생성부의 상세 회로도.
도 4a는 도 3a의 제1 커맨드/어드레스 디코더의 상세 회로도이고, 도 4b는 도 3b의 제2 커맨드/어드레스 디코더의 상세 회로도.
도 5a는 도 3a의 제1 칩 선택 신호 제어부의 상세 회로도이고, 도 5b는 도 3b의 제2 칩 선택 신호 제어부의 상세 회로도.
도 6a는 도 3a의 제1 딜레이 조절부의 상세 회로도이고, 도 6b는 도 3b의 제2 딜레이 조절부의 상세 회로도.
도 7은 도 2a의 펄스폭 조절부(13a, 16a), 도 2b의 펄스폭 조절부(13b, 16b), 도 5a의 제1 중간 신호 생성부(420a) 내의 펄스폭 조절부, 도 5b의 제1 중간 신호 생성부(420b) 내의 펄스폭 조절부의 구체 회로도.
도 8a는 노멀 모드에서 ODT 커맨드가 아닌 내부 커맨드가 입력된 경우 제1 내부 커맨드 생성부의 일부 신호의 타이밍도.
도 8b는 노멀 모드에서 ODT 커맨드가 입력된 경우 제1 ODT 커맨드 생성부 및 제1 내부 커맨드 생성부의 일부 신호의 타이밍도.
도 9a는 2N 모드에서 ODT 커맨드가 아닌 커맨드가 입력된 경우 제1 내부 커맨드 생성부의 일부 신호의 타이밍도.
도 9b는 2N 모드에서 ODT 커맨드가 입력된 경우 제1 ODT 커맨드 생성부 및 제1 내부 커맨드 생성부의 일부 신호의 타이밍도.
이하, 본 발명의 바람직한 실시예에 대하여 도면을 참조하여 설명한다.
반도체 장치(1)는 일정한 개수의 핀을 통해 외부 장치(미도시)와 정보를 송수신한다. 반도체 장치(1)의 면적상 핀의 개수에는 제약이 있다. 따라서, 반도체 장치(1)는 일정한 개수의 핀을 통해 입력되는 커맨드/어드레스 신호(CA)나 칩 선택 신호(CS)와 같은 제어 신호를 디코딩함으로써 많은 수의 내부 커맨드를 생성할 수 있다.
이에 더하여, 반도체 장치(1)는 보다 많은 수의 내부 커맨드를 전송받기 위해, 외부 장치로부터 두 사이클 동안 제어 신호를 전송받을 수 있다. 예를 들어, 특정 메모리 셀에 대한 라이트 커맨드에 대응하는 제어 신호로서, 첫번째 사이클 동안에는 하이 레벨의 칩 선택 신호(CS)와 함께 특정 값의 커맨드/어드레스 신호(CA)를 전송받고, 두번째 사이클 동안에는 로우 레벨의 칩 선택 신호(CS)와 함께 특정 값의 커맨드 어드레스 신호(CA)를 전송받을 수 있다. 이와 같이 반도체 장치(1)에서 내부 커맨드에 해당하는 동작을 수행하도록 하기 위해 외부 장치로부터 두 사이클 동안 전송되는 제어 신호를 본 명세서에서는 투 사이클 커맨드라고 칭한다. 또한, 본 명세서에서는 투 사이클 커맨드인 제어 신호에서 첫번째 사이클에 해당하는 제어 신호를 제1 제어 신호라 하고, 두번째 사이클에 해당하는 제어 신호를 제2 제어 신호라 한다. 본 실시예에서, 제어 신호는 연속하여 입력되는 제1 제어 신호 및 제2 제어 신호를 포함하는 투 사이클 커맨드이고, 커맨드/어드레스 신호(CA) 및 칩 선택 신호(CS)를 포함한다.
본 실시예에 따른 반도체 장치(1)는 투 사이클 커맨드인 제어 신호를 디코딩하여 내부 커맨드를 생성하기 위한 것으로, 특히 외부 클럭의 주기와 동일한 주기로 연속하여 전송되는 제1 제어 신호 및 제2 제어 신호를 처리하는 노멀 모드와, 외부 클럭의 주기의 2배의 주기로 연속하여 전송되는 제1 제어 신호 및 제2 제어 신호를 처리하는 2N 모드를 모두 지원한다. 반도체 장치(1)가 노멀 모드로 동작할지 2N 모드로 동작할지는 반도체 장치(1)에 제어 신호를 전송하는 외부 장치(미도시, 예를 들어 메모리 컨트롤러)와의 사이에 미리 정해져 있을 수 있다. 이러한 동작 모드의 설정은 반도체 장치(1)의 설정 값을 저장하는 모드 레지스터의 값을 설정함으로써 이루어질 수 있다.
또한, 본 실시예에서 ODT 커맨드 생성부(10)에서 생성되는 ODT 커맨드는 제2 제어 신호 중 칩 선택 신호(CS)가 하이 레벨인 경우에 생성되고, 내부 커맨드 생성부(20)에서 생성되는, 내부 커맨드는 제2 제어 신호 중 칩 선택 신호(CS)가 로우 레벨인 경우에 생성되는 것으로 가정한다. 즉, ODT 커맨드 생성부(10)에서 생성되는 ODT 커맨드와, 내부 커맨드 생성부(20)에서 생성되는 내부 커맨드는 제2 제어 신호의 칩 선택 신호(CS)의 레벨에 의해 구분되는 것으로 가정한다.
다만, 본 실시예에서 ODT 커맨드는 내부 커맨드 생성부(20)에서 생성되는 내부 커맨드와 구분되는 내부 커맨드의 예시이다. ODT 커맨드 생성부(10)에서 생성되는 내부 커맨드에 대응하는 제2 제어 신호의 칩 선택 신호(CS)와, 내부 커맨드 생성부(20)에서 생성되는 내부 커맨드에 대응하는 제2 제어 신호의 칩 선택 신호(CS)가 다르다면, ODT 커맨드 생성부(10)에서 생성되는 내부 커맨드는 ODT 커맨드가 아닌 다른 내부 커맨드일 수도 있다.
이하, 도 1을 참조하여 반도체 장치(1)의 동작을 설명한다. 도 1은 반도체 장치(1)의 대략적인 동작을 설명하기 위한 것으로, 일부 신호들은 생략되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치(1)의 개략적인 구성도이다.
도 1을 참조하면, 반도체 장치(1)는 내부 클럭 생성부(100), 제어 신호 수신부(200), ODT 커맨드 생성부(10)및 내부 커맨드 생성부(20)를 포함한다.
내부 클럭 생성부(100)는 외부 클럭을 1/2분주하여 홀수번째 주기에 대응하는 제1 내부 클럭(CLK_A)과 짝수번째 주기에 대응하는 제2 내부 클럭(CLK_B)을 생성한다. 제1 내부 클럭(CLK_A)과 제2 내부 클럭(CLK_B)은 외부 클럭(CLK)을 1/2분주하여 생성되므로, 제1 내부 클럭(CLK_A) 및 제2 내부 클럭(CLK_B)의 주기는 외부 클럭(CLK)의 주기의 2배가 된다. 제1 내부 클럭(CLK_A)과 제2 내부 클럭(CLK_B)는 동일한 주파수이고 180도의 위상차를 갖는다.
제어 신호 수신부(200)는 제1 내부 클럭(CLK_A) 또는 제2 내부 클럭(CLK_B)에 동기하여 제어 신호(CA, CS)를 수신함으로써 내부 제어 신호(ICA_A, ICS_A, ICA_B, ICS_B)를 생성한다. 제어 신호 수신부(200)는 제1 제어 신호 수신부(200a) 및 제2 제어 신호 수신부(200b)를 포함할 수 있다.
제1 제어 신호 수신부(200a)는 제1 내부 클럭(CLK_A)에 동기하여 제어 신호(CA, CS)를 수신함으로써 제1 내부 제어 신호(ICA_A, ICS_A)를 생성한다. 제2 제어 신호 수신부(200b)는 제2 내부 클럭(CLK_B)에 동기하여 제어 신호(CA, CS)를 수신함으로써 제2 내부 제어 신호(ICA_B, ICS_B)를 생성한다.
이에 따라, 제어 신호 수신부(200)는 노멀 모드에서는 제1 제어 신호를 제1 내부 클럭(CLK_A)에 동기하여 제1 내부 제어 신호(ICA_A, ICS_A)를 생성하고, 제2 제어 신호를 제2 내부 클럭(CLK_B)에 동기하여 제2 내부 제어 신호(ICA_B, ICS_B)를 생성할 수 있다. 또한, 제어 신호 수신부(200)는 2N 모드에서는 제1 내부 클럭(CLK_A)의 연속하는 라이징 에지에서 제1 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A) 및 제2 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A)를 생성하거나, 또는 제2 내부 클럭(CLK_B)의 연속하는 라이징 에지에서 제1 제어 신호에 대응하는 제2 내부 제어 신호(ICA_B, ICS_B) 및 제2 제어 신호에 대응하는 제2 내부 제어 신호(ICA_B, ICS_B)를 생성할 수 있다.
ODT 커맨드 생성부(10)는 내부 제어 신호(ICA_A, ICS_A, ICA_B, ICS_B)에 기초하여 ODT 커맨드(ODT_2ND_A, ODT_2ND_B) 및, 내부 커맨드 생성부(20)를 제어하기 위한 ODT 제어 신호들(ODT_CTL_SIGs)을 생성한다. ODT 제어 신호들(ODT_CTL_SIGs)은 후술하는 복수의 신호들을 나타낸 것으로, 그 상세에 대해서는 후술한다.
ODT 커맨드 생성부(10)는 제1 ODT 커맨드 생성부(10a) 및 제2 ODT 커맨드 생성부(10b)를 포함할 수 있다. 제1 ODT 커맨드 생성부(10a)는 제1 내부 클럭(CLK_A)에 동기화된 제1 내부 제어 신호(ICA_A, ICS_A)에 기초하여 제1 ODT 커맨드(ODT_2ND_A) 및 ODT 제어 신호들(ODT_CTL_SIGs)의 일부를 생성한다. 제2 ODT 커맨드 생성부(10b)는 제2 내부 클럭(CLK_B)에 동기화된 제2 내부 제어 신호(ICA_B, ICS_B)에 기초하여 제2 ODT 커맨드(ODT_2ND_B) 및 ODT 제어 신호들(ODT_CTL_SIGs) 중 나머지를 생성한다.
내부 커맨드 생성부(20)는 내부 제어 신호(ICA_A, ICS_A, ICA_B, ICS_B) 및 ODT 제어 신호들(ODT_CTL_SIGs)에 기초하여 내부 커맨드(CASPCMD_AL_2ND_A, CASPCMD_AL_2ND_B)를 생성한다. 내부 커맨드 생성부(20)는 제1 내부 커맨드 생성부(20a) 및 제2 내부 커맨드 생성부(20b)를 포함할 수 있다. 제1 내부 커맨드 생성부(20a)는 제1 내부 클럭(CLK_A)에 동기화된 제1 내부 제어 신호(ICA_A, ICS_A) 및 ODT 제어 신호들(ODT_CTL_SIGs)에 기초하여 제1 내부 커맨드(CASPCMD_AL_2ND_B)를 생성한다. 제2 내부 커맨드 생성부(20b)는 제2 내부 클럭(CLK_B)에 동기화된 제2 내부 제어 신호(ICA_B, ICS_B) 및 ODT 제어 신호들(ODT_CTL_SIGs)에 기초하여 제2 내부 커맨드(CASPCMD_AL_2ND_A)를 생성한다.
이하, 반도체 장치(1)의 각부의 동작에 대해, 노멀 모드에서 ODT 커맨드 생성 동작, 2N 모드에서 ODT 커맨드 생성 동작, 노멀 모드에서 내부 커맨드 생성 동작, 2N 모드에서 내부 커맨드 생성 동작의 순으로 설명한다.
<노멀 모드에서 ODT 커맨드의 생성 동작>
노멀 모드에서는 제어 신호 수신부(200)가 제1 제어 신호를 제1 내부 클럭(CLK_A)에 동기하여 제1 내부 제어 신호(ICA_A, ICS_A)를 생성하고, 제2 제어 신호를 제2 내부 클럭(CLK_B)에 동기하여 제2 내부 제어 신호(ICA_B, ICS_B)를 생성한다. 이에 따라, 제1 ODT 커맨드 생성부(10a) 및 제2 ODT 커맨드 생성부(10b)는 제1 내부 제어 신호(ICA_A, ICS_A) 및 제2 내부 제어 신호(ICA_B, ICS_B)에 기초하여 ODT 커맨드(제1 ODT 커맨드(ODT_2ND_A) 및 제2 ODT 커맨드(ODT_2ND_B)) 및 OCT 제어 신호들(ODT_CTL_SIGs)을 생성한다.
그리고, 반도체 장치(1)는 제1 ODT 커맨드(ODT_2ND_A) 및 제2 ODT 커맨드(ODT_2ND_B)의 쌍에 대응하는 소정의 동작, 즉 ODT 동작을 수행한다.
<2N 모드에서 ODT 커맨드 생성 동작>
2N 모드에서, 제1 제어 신호 및 제2 제어 신호는 제1 내부 클럭(CLK_A)의 연속하는 라이징 에지 또는 제2 내부 클럭(CLK_B)의 연속하는 라이징 에지에서 입력된다. 제1 제어 신호 및 제2 제어 신호가 제1 내부 클럭(CLK_A)에 동기하여 입력되는 경우, 제1 제어 신호 수신부(200a)는 제1 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A) 및 제2 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A)를 생성한다.
제1 ODT 커맨드 생성부(10a)는 제1 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A) 및 제2 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A)에 기초하여 제1 제어 신호에 대응하는 제1 ODT 커맨드(ODT_2ND_A) 및 제2 제어 신호에 대응하는 제1 ODT 커맨드(ODT_2ND_A)의 쌍과 ODT 제어 신호들(ODT_CTL_SIGs)을 생성한다.
이때, 제1 제어 신호에 기초하여 생성된 제1 ODT 커맨드(ODT_2ND_A)와, 제2 제어 신호에 기초하여 생성된 제1 ODT 커맨드(ODT_2ND_A)의 도면 부호는 각각 동일한 것으로 표시하였다. 그러나, 제1 제어 신호와 제2 제어 신호의 입력 타이밍이 상이하므로, 제1 제어 신호에 기초하여 생성된 제1 ODT 커맨드(ODT_2ND_A)와, 제2 제어 신호에 기초하여 생성된 제1 ODT 커맨드(ODT_2ND_A)는 상이할 수 있다.
반도체 장치(1)는 제1 제어 신호를 디코딩하여 생성된 제1 ODT 커맨드(ODT_2ND_A)와, 제2 제어 신호를 디코딩하여 생성된 제1 ODT 커맨드(ODT_2ND_A)의 쌍을 이용하여 그에 대응하는 ODT 동작을 수행한다.
제1 제어 신호 및 제2 제어 신호가 제2 내부 클럭(CLK_B)에 동기하여 입력되는 경우에는, 제2 ODT 커맨드 생성부(10b)가 전술한 제1 ODT 커맨드 생성부(10a)와 마찬가지의 동작을 수행한다. 즉, 제2 ODT 커맨드 생성부(10b)는 제1 제어 신호를 디코딩하여 생성된 제2 ODT 커맨드(ODT_2ND_B) 및 제2 제어 신호를 디코딩하여 생성된 제2 ODT 커맨드(ODT_2ND_B)를 생성한다. 반도체 장치(1)는 제1 제어 신호를 디코딩하여 생성된 제2 ODT 커맨드(ODT_2ND_A)와, 제2 제어 신호를 디코딩하여 생성된 제2 ODT 커맨드(ODT_2ND_B)의 쌍을 이용하여 그에 대응하는 미리 설정된 동작을 수행한다.
<노멀 모드에서 내부 커맨드 생성 동작>
노멀 모드에서 외부 장치는 제1 제어 신호 및 제2 제어 신호를 외부 클럭(CLK)의 주기로 전송한다. 제1 제어 신호 수신부(200a)는 제1 제어 신호를 제1 내부 클럭(CLK_A)에 동기하여 제1 내부 제어 신호(ICA_A, ICS_A)를 생성하고, 제2 제어 신호 수신부(200b)는 제2 제어 신호를 제2 내부 클럭(CLK_B)에 동기하여 제2 내부 제어 신호(ICA_B, ICS_B)를 생성한다.
이에 따라, 제1 내부 커맨드 생성부(20a)는 제1 내부 제어 신호(ICA_A, ICS_A)와 ODT 제어 신호들(ODT_CTL_SIGs)에 기초하여 제1 내부 커맨드(CASPCMD_AL_2ND_B)를 생성한다. 그리고, 제2 내부 커맨드 생성부(20a)는 제2 내부 제어 신호(ICA_B, ICS_B)와 ODT 제어 신호들(ODT_CTL_SIGs)에 기초하여 제2 내부 커맨드(CASPCMD_AL_2ND_A)를 생성한다.
반도체 장치(1)는 제1 내부 커맨드(CASPCMD_AL_2ND_B) 및 제2 내부 커맨드(CASPCMD_AL_2ND_B)의 쌍에 대응하는 특정 동작을 수행하게 된다.
<2N 모드에서 내부 커맨드 생성 동작>
2N 모드에서 외부 장치는 제1 제어 신호 및 제2 제어 신호를 외부 클럭(CLK)의 2배의 주기로 전송한다. 이에 따라, 제1 제어 신호 수신부(200a)는 제1 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A) 및 제2 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A)를 생성할 수 있다.
이 경우, 제1 내부 커맨드 생성부(20a)는 제1 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A) 및 ODT 제어 신호들(ODT_CTL_SIGs)에 기초하여 제1 내부 커맨드(CASPCMD_AL_2ND_B)를 생성할 수 있다. 또한, 제1 내부 커맨드 생성부(20a)는 제2 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A) 및 ODT 제어 신호들(ODT_CTL_SIGs)에 기초하여 제1 내부 커맨드(CASPCMD_AL_2ND_B)를 생성할 수 있다.
또는, 제1 제어 신호 수신부(200b)는 제1 제어 신호에 대응하는 제2 내부 제어 신호(ICA_B, ICS_B) 및 제2 제어 신호에 대응하는 제2 내부 제어 신호(ICA_B, ICS_B)를 생성할 수 있다. 이 경우, 제2 내부 커맨드 생성부(20b)는 제1 제어 신호에 대응하는 제2 내부 제어 신호(ICA_B, ICS_B) 및 ODT 제어 신호들(ODT_CTL_SIGs)에 기초하여 제2 내부 커맨드(CASPCMD_AL_2ND_A)를 생성할 수 있다. 또한, 제2 내부 커맨드 생성부(20b)는 제2 제어 신호에 대응하는 제2 내부 제어 신호(ICA_B, ICS_B) 및 ODT 제어 신호들(ODT_CTL_SIGs)에 기초하여 제2 내부 커맨드(CASPCMD_AL_2ND_A)를 생성할 수 있다.
2N 모드에서 제1 내부 커맨드 생성부(20a)가 동작할지 아니면 제2 내부 커맨드 생성부(20b)가 동작할지는 제1 제어 신호 및 제2 제어 신호의 입력 타이밍에 의해 결정될 수 있다. 또는 2N 모드에서 제1 내부 커맨드 생성부(20a)와 제2 내부 커맨드 생성부(20b) 중 어느 하나만이 동작하도록 미리 정해 놓을 수도 있다.
이때, 제1 제어 신호(커맨드/어드레스(CA) 및 칩 선택 신호(CS))와 제2 제어 신호(커맨드/어드레스(CA) 및 칩 선택 신호(CS))는 동일한 도면 부호로 표시되지만, 입력되는 타이밍이 상이하기 때문에 상이한 값일 수 있다. 또한, 제1 제어 신호에 대응하여 제1 내부 커맨드 생성부(20a)에서 생성된 제1 내부 커맨드(CASPCMD_AL_2ND_B)와, 제2 제어 신호에 대응하여 생성된 제1 내부 커맨드(CASPCMD_AL_2ND_B)는 동일한 도면 부호로 표시되지만, 생성되는 타이밍이 상이하기 때문에 상이한 값일 수 있다. 또한, 제1 제어 신호에 대응하여 제2 내부 커맨드 생성부(20b)에서 생성된 제2 내부 커맨드(CASPCMD_AL_2ND_A)와, 제2 제어 신호에 대응하여 생성된 제2 내부 커맨드(CASPCMD_AL_2ND_A)는 동일한 도면 부호로 표시되지만, 생성되는 타이밍이 상이하기 때문에 상이한 값일 수 있다.
반도체 장치(1)는 제1 내부 커맨드 생성부(20a)에서 생성된, 제1 제어 신호에 대응하는 제1 내부 커맨드(CASPCMD_AL_2ND_B) 및 제2 제어 신호에 대응하는 제1 내부 커맨드(CASPCMD_AL_2ND_B)의 쌍에 대응하는 특정 동작을 수행할 수 있다. 또는 반도체 장치(1)는 제2 내부 커맨드 생성부(20b)에서 생성된, 제1 제어 신호에 대응하는 제1 내부 커맨드(CASPCMD_AL_2ND_A) 및 제2 제어 신호에 대응하는 제1 내부 커맨드(CASPCMD_AL_2ND_A)의 쌍에 대응하는 특정 동작을 수행할 수 있다.
이 경우, 반도체 장치(1)는 제1 제어 신호 및 제2 제어 신호를 제1 내부 클럭(CLK_A) 또는 제2 내부 클럭(CLK_B)에 동기하여 입력받기 때문에, 외부 클럭(CLK)의 주기의 2배에 해당하는 주기에서 동작하게 된다.
내부 커맨드 생성시, 노멀 모드에서 제1 내부 커맨드 생성부(20a)와 제2 내부 커맨드 생성부(20b)가 모두 이용되고, 2N 모드에서는 제1 내부 커맨드 생성부(20a) 또는 제2 내부 커맨드 생성부(20b)만이 이용된다.
다음으로, 도 2~도 6을 참조하여 반도체 장치(1)의 각 부의 상세 구성을 설명한다.
도 2a는 도 1의 제1 ODT 커맨드 생성부(10a)의 상세 회로도이고, 도 2b는 제2 ODT 커맨드 생성부(10b)의 상세 회로도이다.
도 2a를 참조하면, 제1 ODT 커맨드 생성부(10a)는 제1 ODT 신호 생성부(12a), 펄스폭 조절부(13a), 디플립플롭(14a), 제1 ODT 칩 선택 신호 제어부(15a) 및 펄스폭 조절부(16a)를 포함한다.
제1 ODT 신호 생성부(12a)는 제1 내부 제어 신호(제1 내부 커맨드/어드레스 신호(ICA_A) 및 제1 내부 칩 선택 신호(ICS_A))를 디코딩하여 제1 ODT 디코딩 신호(HODT_A)를 생성한다. 본 실시예에서, 제1 ODT 신호 생성부(12a)는 제1 내부 커맨드/어드레스 신호(ICA_A)를 디코딩한 값이 미리 설정된 값에 해당하고, 제1 내부 칩 선택 신호(ICS_A)가 하이 레벨인 경우 제1 ODT 디코딩 신호(HODT_A)를 인에이블할 수 있다.
펄스폭 조절부(13a)는 제1 ODT 디코딩 신호(HODT_A)의 펄스폭이 제1 내부 클럭의 주기가 되도록 조절하여 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)를 생성한다.
디플립플롭(14a)은 2N 모드에서 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)를 제2 내부 클럭(CLK_B)에 동기화하여 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)를 생성한다.
제1 ODT 칩 선택 신호 제어부(15a)는 2N 모드 신호(2N_MODE)가 디스에이블된 경우(즉 노멀 모드인 경우)에는 제2 펄스폭 조절 ODT 신호(ODT_1ST_B)에 기초하여 제1 CS 제어 ODT 신호(HODT_1ST_B)를 생성한다. 그리고, 제1 ODT 칩 선택 신호 제어부(15a)는 2N 모드 신호(2N_MODE)가 인에이블된 경우(즉 2N 모드인 경우)에는 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)에 기초하여 제1 CS 제어 ODT 신호(HODT_1ST_B)를 생성한다. 제1 ODT 칩 선택 신호 제어부(15a)는 도 2a에 도시된 바와 같이, 제1 내부 클럭(CLK_A)와 제1 내부 칩 선택 신호(ICS_A)의 앤드 연산을 수행하는 앤드 연산자와, 2N 모드 신호(2N_MODE)에 기초하여 제2 펄스폭 조절 ODT 신호(ODT_1ST_B) 또는 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)를 출력하는 멀티플렉서와, 상기 앤드 연산자와 멀티 플렉서의 출력을 앤드 연산하여 제1 CS 제어 ODT 신호(HODT_1ST_B)를 생성하는 앤드 연산자로 구현될 수 있다.
펄스폭 조절부(16a)는 제1 CS 제어 ODT 신호(HODT_1ST_B)의 펄스폭이 제1 내부 클럭(CLK_A)의 주기가 되도록 조절하여 제1 ODT 커맨드(ODT_2ND_A)를 생성한다.
다음으로, 도 2b를 참조하면, 제2 ODT 커맨드 생성부(10b)는, 제1 ODT 커맨드 생성부(10a)와 유사하게, 제2 ODT 신호 생성부(12b), 펄스폭 조절부(13b), 디플립플롭(14b), 제2 ODT 칩 선택 신호 제어부(15b) 및 펄스폭 조절부(16b)를 포함한다.
제2 ODT 신호 생성부(12b)는 제2 내부 제어 신호(제2 내부 커맨드/어드레스 신호(ICA_B) 및 제2 내부 칩 선택 신호(ICS_B))를 디코딩하여 제2 ODT 디코딩 신호(HODT_B)를 생성한다. 본 실시예에서, 제2 ODT 신호 생성부(12b)는 제2 내부 커맨드/어드레스 신호(ICA_B)를 디코딩한 값이 미리 설정된 값에 해당하고, 제2 내부 칩 선택 신호(ICS_B)가 하이 레벨인 경우 제2 ODT 디코딩 신호(HODT_B)를 인에이블할 수 있다.
펄스폭 조절부(13b)는 제2 ODT 디코딩 신호(HODT_B)의 펄스폭이 제2 내부 클럭의 주기가 되도록 조절하여 제2 펄스폭 조절 ODT 신호(ODT_1ST_B)를 생성한다.
디플립플롭(14b)은 2N 모드에서 제2 펄스폭 조절 ODT 신호(ODT_1ST_B)를 제1 내부 클럭(CLK_A)에 동기화하여 제2 2N 모드 ODT 신호(ODT_1ST_2N_B)를 생성한다.
제2 ODT 칩 선택 신호 제어부(15b)는 2N 모드 신호(2N_MODE)가 디스에이블된 경우(즉 노멀 모드인 경우)에는 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)에 기초하여 제2 CS 제어 ODT 신호(HODT_1ST_A)를 생성한다. 그리고, 제2 ODT 칩 선택 신호 제어부(15b)는 2N 모드 신호(2N_MODE)가 인에이블된 경우(즉 2N 모드인 경우)에는 제2 2N 모드 ODT 신호(ODT_1ST_2N_B)에 기초하여 제2 CS 제어 ODT 신호(HODT_1ST_A)를 생성한다. 제2 ODT 칩 선택 신호 제어부(15b)는 도 2b에 도시된 바와 같이, 제2 내부 클럭(CLK_B)과 제2 내부 칩 선택 신호(ICS_B)의 앤드 연산을 수행하는 앤드 연산자와, 2N 모드 신호(2N_MODE)에 기초하여 제1 펄스폭 조절 ODT 신호(ODT_1ST_A) 또는 제2 2N 모드 ODT 신호(ODT_1ST_2N_B)를 출력하는 멀티플렉서와, 상기 앤드 연산자와 멀티플렉서의 출력을 앤드 연산하여 제2 CS 제어 ODT 신호(HODT_1ST_A)를 생성하는 앤드 연산자로 구현될 수 있다.
펄스폭 조절부(16b)는 제2 CS 제어 ODT 신호(HODT_1ST_A)의 펄스폭이 제1 내부 클럭(CLK_A)의 주기가 되도록 조절하여 제2 ODT 커맨드(ODT_2ND_B)를 생성한다.
이와 같은 제1 ODT 커맨드 생성부(10a) 및 제2 ODT 커맨드 생성부(10b)의 동작은 다음과 같다.
먼저, 노멀 모드에서의 동작은 다음과 같다.
노멀 모드에서 ODT 커맨드(즉, 제1 ODT 커맨드(ODT_2ND_A) 및 제2 ODT 커맨드(ODT_2ND_B)의 셋)에 대응하는 제1 제어 신호와 제2 제어 신호는 외부 장치(미도시)로부터 외부 클럭(CLK)의 주기로 순차적으로 입력된다. 이에 따라, 제1 제어 신호 수신부(200a)는 제1 제어 신호를 제1 내부 클럭(CLK_A)에 동기화하여 제1 내부 제어 신호(ICA_A, ICS_A)를 생성하고, 제2 제어 신호 수신부(200b)는 제2 제어 신호를제2 내부 클럭(CLK_B)에 동기화하여 제2 내부 제어 신호(ICA_B, ICS_B)를 생성한다. 제1 내부 제어 신호(ICA_A, ICS_A)는 제1 ODT 커맨드 생성부(10a)에, 제2 내부 제어 신호(ICA_B, ICS_B)는 제2 ODT 커맨드 생성부(10b)에입력된다.
제1 ODT 커맨드 생성부(10a)의 제1 ODT 신호 생성부(12a)의 ODT 디코더(ODT_DEC)에서 제1 내부 커맨드/어드레스 신호(ICA_A)를 디코딩한 값이 제1 ODT 디코딩 신호(ODT_DEC_OUT_A)에 해당하고 제1 내부 칩 선택 신호(ICS_A)가 하이 레벨이면 제1 ODT 디코딩 신호(HODT_A)를 활성화한다. 즉, 제1 ODT 디코딩 신호(HODT_A)는 제1 제어 신호(ICA_A, ICS_A)를 디코딩한 결과에 기초하여 생성된다. 타이밍 조절을 위해 펄스폭 조절부(13a)에서는 제1 ODT 디코딩 신호(HODT_A)의 펄스폭을 조절하여 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)를 생성한다.
제1 펄스폭 조절 ODT 신호(ODT_1ST_A)는 제2 ODT 커맨드 생성부(10b)의 제2 ODT 칩 선택 신호 제어부(15b)로 입력된다. 제2 ODT 칩 선택 신호 제어부(15b)는 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)와 제2 제어 신호의 칩 선택 신호(CS)가 모두 활성화된 경우 제2 CS 제어 ODT 신호(HODT_1ST_A)를 활성화한다. 그리고, 펄스폭 조절부(16b)에서 제2 CS 제어 ODT 신호(HODT_1ST_A)의 펄스폭을 조절하여 제2 ODT 커맨드(ODT_2ND_B)를 생성한다.
정리하면, 노멀 모드에서 제1 ODT 커맨드 생성부(10a)는 제1 제어 신호(커맨드 어드레스 신호(CA) 및 칩 선택 신호(CS))를 디코딩한 결과에 기초하여 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)를 생성한다. 그리고, 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)는 제2 ODT 커맨드 생성부(10b)에 전송된다. 제2 ODT 커맨드 생성부(10b)는 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)와, 제2 내부 제어 신호의 칩 선택 신호(ICS_B)가 모두 인에이블되면 최종적으로 제2 ODT 커맨드(ODT_2ND_B)를 인에이블한다.
제1 ODT 커맨드(ODT_2ND_A)는 제2 ODT 커맨드(ODT_2ND_B)의 생성 방식과 대칭되는 방식으로 생성된다. 즉, 제2 ODT 커맨드 생성부(10b)는 제2 제어 신호(커맨드 어드레스 신호(CA) 및 칩 선택 신호(CS))를 디코딩한 결과에 기초하여 제2 펄스폭 조절 ODT 신호(ODT_1ST_B)를 생성한다. 그리고, 제2 펄스폭 조절 ODT 신호(ODT_1ST_B)는 제1 ODT 커맨드 생성부(10a)의 제1 ODT 칩 선택 신호 제어부(15a)에 전송된다. 제1 ODT 칩 선택 신호 제어부(15a)는 제2 펄스폭 조절 ODT 신호(ODT_1ST_B)와, 제1 내부 제어 신호의 칩 선택 신호(ICS_A)가 모두 인에이블되면 최종적으로 제1 ODT 커맨드(ODT_2ND_A)를 인에이블한다.
이러한 방식으로 제1 ODT 커맨드(ODT_2ND_A) 및 제2 ODT 커맨드(ODT_2ND_B)의 셋, 즉 ODT 커맨드가 생성된다.
다음으로, 2N 모드에서의 동작을 설명한다.
2N 모드에서 ODT 커맨드(즉, 제1 ODT 커맨드(ODT_2ND_A) 및 제2 ODT 커맨드(ODT_2ND_B)의 셋)에 대응하는 제1 제어 신호와 제2 제어 신호는 외부 장치(미도시)로부터 외부 클럭(CLK)의 2주기로 순차적으로 입력된다. 이에 따라, 제1 제어 신호 및 제2 제어 신호는 제1 내부 클럭(CLK_A)을 기반으로 동작하는 제1 제어 신호 수신부(200a)에 순차적으로 입력되거나, 제2 내부 클럭(CLK_B)을 기반으로 동작하는 제2 제어 신호 수신부(200b)에 순차적으로 입력될 수 있다. 이하에서는 제1 제어 신호 및 제2 제어 신호가 제1 제어 신호 수신부(200a)에 순차적으로 입력되는 경우에 대해 설명한다.제1 제어 신호 수신부(200a)는 제1 내부 클럭(CLK_A)의 연속하는 라이징 에지에서 제1 내부 제어 신호(ICA_A, ICA_B)를 생성한다. 연속하는 제1 내부 제어 신호(ICA_A, ICA_A)는 모두 제1 ODT 커맨드 생성부(10a)에 전송된다.
2N 모드에서 제1 내부 클럭(CLK_A)의 첫번째 라이징 에지에서 생성된 제1 내부 제어 신호(ICA_A, ICS_A)(제1 제어 신호에 대응)가 제1 ODT 커맨드 생성부(10a)에 입력되어 처리되는 과정은, 노멀 모드에서와 동일하다. 다만, 2N 모드에서는 타이밍을 조절하기 위해 디플립플롭(14a)에서 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)를 제2 내부 클럭(CLK_B)에 동기화하여 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)를 생성한다. 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)는 제1 ODT 칩 선택 신호 제어부(15a)로 전송된다.
한편, 제1 내부 클럭(CLK_A)의 두번째 라이징 에지에서 생성된 제1 내부 제어 신호(ICA_A, ICS_A)(제2 제어 신호에 대응)도 제1 ODT 커맨드 생성부(10a)로 입력된다. 제1 ODT 칩 선택 신호 제어부(15a)는 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)와 제2 제어 신호의 칩 선택 신호(CS)가 모두 활성화된 경우 제1 CS 제어 ODT 신호(HODT_1ST_B)를 활성화한다. 그리고, 펄스폭 조절부(16a)에서 제1 CS 제어 ODT 신호(HODT_1ST_B)의 펄스폭을 조절하여 제1 ODT 커맨드(ODT_2ND_B)를 생성한다.
정리하면, 2N 모드에서 제1 ODT 커맨드 생성부(10a)는 제1 제어 신호(커맨드 어드레스 신호(CA) 및 칩 선택 신호(CS))를 디코딩한 결과에 기초하여 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)를 생성한다. 그리고, 제1 ODT 커맨드 생성부(10a)는 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)와, 제2 제어 신호의 칩 선택 신호(CS)가 모두 인에이블되면 최종적으로 제1 ODT 커맨드(ODT_2ND_A)를 인에이블한다.
또한, 제1 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A)가 제1 ODT 커맨드 생성부(10a)에 입력된 이후, 제2 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A)가 제1 ODT 커맨드 생성부(10a)에 입력된다. 제1 ODT 커맨드 생성부(10a)는 제1 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A)를 처리한 것과 마찬가지의 동작을 수행하여 제2 제어 신호(커맨드/어드레스 신호(CA) 및 칩 선택 신호(CS))를 디코딩한 결과에 기초하여 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)를 생성한다. 그리고, 제1 ODT 커맨드 생성부(10a)는 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)와, 제1 제어 신호에 대응하는 제1 내부 칩 선택 신호(ICS_A)가 모두 인에이블되면 최종적으로 제1 ODT 커맨드(ODT_2ND_A)를 인에이블한다.
이러한 방식으로 제1 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A)를 디코딩한 결과에 기초하여 생성된 제1 ODT 커맨드(ODT_2ND_A) 및 제2 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A)를 디코딩한 결과에 기초하여 생성된 제1 ODT 커맨드(ODT_2ND_A)의 셋, 즉 ODT 커맨드가 생성된다.
도 3a는 도 1의 제1 내부 커맨드 생성부(20a)의 상세 회로도이고, 도 3b는 도 1의 제2 내부 커맨드 생성부(20b)의 상세 회로도이다.
도 3a를 참조하면, 제1 내부 커맨드 생성부(20a)는 제1 커맨드/어드레스 디코더(300a; CA DEC), 제1 칩 선택 신호 제어부(400a) 및 제1 딜레이 제어부(500a)를 포함한다.
제1 커맨드/어드레스 디코더(300a)는 제1 내부 제어 신호(제1 내부 커맨드/어드레스 신호(ICA_A) 및 제1 내부 칩 선택 신호(ICS_A))를 디코딩하여 제1 디코딩 신호(HECMD_A)를 생성한다. 이때, 제1 커맨드/어드레스 디코더(300a)는 제1 내부 커맨드/어드레스 신호(ICA_A)를 디코딩한 결과가 미리 설정된 값에 대응하고, 제1 내부 칩 선택 신호(ICS_A) 및 제1 내부 클럭(CLK_A)이 인에이블된 경우에만 제1 디코딩 신호(HECMD_A)가 생성되도록 할 수 있다. 예를 들어, 제1 내부 커맨드/어드레스 신호(ICA_A)를 디코딩한 결과가 미리 설정된 제1 값에 대응하고 제1 내부 칩 선택 신호(ICS_A) 및 제1 내부 클럭(CLK_A)이 인에이블된 경우에는 제1 라이트 디코딩 신호(HEWT_A)를 활성화할 수 있다. 그리고, 제1 내부 커맨드/어드레스 신호(ICA_A)를 디코딩한 결과가 미리 설정된 제2 값에 대응하고 제1 내부 칩 선택 신호(ICS_A) 및 제1 내부 클럭(CLK_A)이 인에이블된 경우에는 제1 리드 디코딩 신호(HERD_A)를 활성화할 수 있다. 도 3a에서는 이러한 제1 라이트 디코딩 신호(HEWT_A)나 제1 리드 디코딩 신호(HERD_A)를 대표하여 제1 디코딩 신호(HECMD_A)로 나타내었다.
제1 칩 선택 신호 제어부(400a)는, 제1 디코딩 신호(HECMD_A)에 기초하여 제1 중간 신호(ECASPCMD_1ST_A)를 생성한다. 이때, 제1 칩 선택 신호 제어부(400a)는, 제2 제어 신호에 기초하여 제1 중간 신호(ECASPCMD_1ST_A)를 디스에이블할 수 있다.
예를 들어, 노멀 모드에서는 제2 ODT 디코딩 신호(HODT_B) 또는 제2 펄스폭 조절 ODT 신호(ODT_1ST_B)가 인에이블된 경우, 제1 디코딩 신호(HECMD_A)의 기초가 된 제1 제어 신호 및 이에 대응하는 제2 제어 신호는 ODT 커맨드에 대응하는 것으로 해석된다. 따라서, 노멀 모드에서는, 제1 칩 선택 신호 제어부(400a)는 제2 ODT 디코딩 신호(HODT_B) 또는 제2 펄스폭 조절 ODT 신호(ODT_1ST_B)가 인에이블되면 제1 중간 신호(ECASPCMD_1ST_A)를 디스에이블하고, 제2 ODT 디코딩 신호(HODT_B) 및 제2 펄스폭 조절 ODT 신호(ODT_1ST_B)가 디스에이블되면 제1 디코딩 신호(HECMD_A)에 기초하여 제1 중간 신호(ECASPCMD_1ST_A)를 생성한다.
또한, 2N 모드에서는 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)가 인에이블된 경우, 제1 디코딩 신호(HECMD_A)의 기초가 된 제1 제어 신호 및 이에 대응하는 제2 제어 신호는 ODT 커맨드에 대응하는 것으로 해석된다. 따라서, 2N 모드에서는, 제1 칩 선택 신호 제어부(400a)는 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)가 인에이블되면 제1 중간 신호(ECASPCMD_1ST_A)를 디스에이블하고, 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)가 디스에이블되면 제1 디코딩 신호(HECMD_A)에 기초하여 제1 중간 신호(ECASPCMD_1ST_A)를 생성한다.
제1 딜레이 제어부(500a)는 제1 중간 신호(ECASPCMD_1ST_A)를 미리 설정된 시간만큼 딜레이하여 제1 내부 커맨드(CASPCMD_AL_2ND_B)를 생성한다. 이때, 제1 딜레이 제어부(500a)는 제1 제어 신호 및 제2 제어 신호가 ODT 커맨드에 해당하는 경우 제1 내부 커맨드(CASPCMD_AL_2ND_B)를 디스에이블시킨다.
예를 들어, 노멀 모드에서 제2 CS 제어 ODT 신호(HODT_1ST_A)가 인에이블된 경우, 제1 중간 신호(ECASPCMD_1ST_A)에 대응하는 제1 제어 신호 및 이에 대응하는 제2 제어 신호의 쌍은 ODT 커맨드에 대응한다는 것을 알 수 있다. 따라서, 제1 딜레이 제어부(500a)는 노멀 모드에서 제2 CS 제어 ODT 신호(HODT_1ST_A)가 인에이블된 경우 제1 내부 커맨드(CASPCMD_AL_2ND_B)를 디스에이블시키고, 제2 CS 제어 ODT 신호(HODT_1ST_A)가 디스에이블된 경우 제1 중간 신호(ECASPCMD_1ST_A)에 기초하여 제1 내부 커맨드(CASPCMD_AL_2ND_B)를 생성한다.
또한, 2N 모드에서는 제1 CS 제어 ODT 신호(HODT_1ST_B)가 인에이블된 경우, 제1 중간 신호(ECASPCMD_1ST_A)에 대응하는 제1 제어 신호 및 이에 대응하는 제2 제어 신호의 쌍은 ODT 커맨드에 대응한다는 것을 알 수 있다. 따라서, 제1 딜레이 제어부(500a)는 2N 모드에서 제1 CS 제어 ODT 신호(HODT_1ST_B)가 인에이블된 경우 제1 내부 커맨드(CASPCMD_AL_2ND_B)를 디스에이블시키고, 제1 CS 제어 ODT 신호(HODT_1ST_B)가 디스에이블된 경우 제1 중간 신호(ECASPCMD_1ST_A)에 기초하여 제1 내부 커맨드(ECASPCMD_2ND_B, CASPCMD_AL_2ND_B)를 생성한다.
다음으로, 도 3b를 참조하여 제2 내부 커맨드 생성부(20b)에 대해 설명한다.
제2 내부 커맨드 생성부(20b)는 제1 내부 커맨드 생성부(10a)와 달리 제2 내부 클럭(CLK_B)에 동기하여 생성된 제2 내부 제어 신호(제2 내부 커맨드/어드레스(ICA_B) 및 제2 내부 칩 선택 신호(ICS_B))를 처리한다. 제2 내부 커맨드 생성부(10b)는 노멀 모드에서는 제2 제어 신호에 대응하는 제2 내부 제어 신호(ICA_B, ICS_B)를 입력받아 처리하고, 2N 모드에서는 제1 제어 신호에 대응하는 제2 내부 제어 신호(ICA_B, ICS_B) 및 제2 제어 신호에 대응하는 제2 내부 제어 신호(ICA_B, ICS_B)를 순차적으로 입력받아 처리할 수 있다.
제2 내부 커맨드 생성부(20b)는 제2 커맨드/어드레스 디코더(300b; CA DEC), 제2 칩 선택 신호 제어부(400b) 및 제2 딜레이 제어부(500b)를 포함한다.
제2 커맨드/어드레스 디코더(300b)는 제2 내부 제어 신호(제2 내부 커맨드/어드레스 신호(ICA_B) 및 제2 내부 칩 선택 신호(ICS_B))를 디코딩하여 제2 디코딩 신호(HECMD_B)를 생성한다. 제2 커맨드/어드레스 디코더(300b)는 제2 내부 커맨드/어드레스 신호(ICA_B)를 디코딩한 결과가 미리 설정된 값에 대응하고, 제2 내부 칩 선택 신호(ICS_B) 및 제2 내부 클럭(CLK_B)이 인에이블된 경우에만 제2 디코딩 신호(HECMD_B)가 생성되도록 할 수 있다. 이때, 제2 디코딩 신호(HECMD_B)는 제1 디코딩 신호(HECMD_A)와 마찬가지로 제2 내부 제어 신호(제2 내부 커맨드/어드레스 신호(ICA_B) 및 제2 내부 칩 선택 신호(ICS_B))를 디코딩하여 생성되는 여러 신호 중의 하나를 대표하여 나타낸다.
제2 칩 선택 신호 제어부(400b)는, 제2 디코딩 신호(HECMD_B)에 기초하여 제2 중간 신호(ECASPCMD_1ST_B)를 생성한다. 이때, 제2 칩 선택 신호 제어부(400b)는, 제1 제어 신호와 제2 제어 신호 중 제2 디코딩 신호(HECMD_B)가 기초하지 않는 신호에 기초하여 제2 중간 신호(ECASPCMD_1ST_B)를 디스에이블할 수 있다. 다시 말해, 노멀 모드에서는 제2 디코딩 신호(HECMD_B)는 제2 제어 신호에 기초하여 생성된다. 따라서, 노멀 모드에서는 제2 칩 선택 신호 제어부(400b)는 제1 제어 신호에 기초하여 제2 중간 신호(ECASPCMD_1ST_B)를 디스에이블할 수 있다. 또한, 2N 모드에서는 제2 디코딩 신호(HECMD_B)는 제1 제어 신호에 기초하여 생성될 수 있다. 따라서, 2N 모드에서 제2 칩 선택 신호 제어부(400b)는 제2 제어 신호에 기초하여 제2 중간 신호(ECASPCMD_1ST_B)를 디스에이블할 수 있다.
예를 들어, 노멀 모드에서는, 제1 ODT 디코딩 신호(HODT_A) 또는 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)가 인에이블된 경우, 제2 디코딩 신호(HECMD_B)의 기초가 된 제2 제어 신호 및 이에 대응하는 제1 제어 신호는 ODT 커맨드에 대응한다는 것을 알 수 있다. 따라서, 노멀 모드에서 제2 칩 선택 신호 제어부(400b)는 제1 ODT 디코딩 신호(HODT_A) 또는 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)가 인에이블되면 제2 중간 신호(ECASPCMD_1ST_B)를 디스에이블하고, 제1 ODT 디코딩 신호(HODT_A) 및 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)가 디스에이블되면 제2 디코딩 신호(HECMD_B)에 기초하여 제2 중간 신호(ECASPCMD_1ST_B)를 생성한다.
또한, 2N 모드에서는 제2 2N 모드 ODT 신호(ODT_1ST_2N_B)가 인에이블된 경우, 제2 디코딩 신호(HECMD_B)의 기초가 된 제1 제어 신호 및 이에 대응하는 제2 제어 신호는 ODT 커맨드에 대응하는 것으로 해석된다. 따라서, 제2 칩 선택 신호 제어부(400b)는 제2 2N 모드 ODT 신호(ODT_1ST_2N_B)가 인에이블되면 제2 중간 신호(ECASPCMD_1ST_B)를 디스에이블하고, 제2 2N 모드 ODT 신호(ODT_1ST_2N_B)가 디스에이블되면 제2 디코딩 신호(HECMD_B)에 기초하여 제2 중간 신호(ECASPCMD_1ST_B)를 생성한다.
제2 딜레이 제어부(500b)는 제2 중간 신호(ECASPCMD_1ST_B)를 미리 설정된 시간만큼 딜레이하여 제2 내부 커맨드(CASPCMD_AL_2ND_A)를 생성한다. 이때, 제2 딜레이 제어부(500b)는 제1 제어 신호 및 제2 제어 신호가 ODT 커맨드에 해당하는 경우 제2 내부 커맨드(CASPCMD_AL_2ND_A)를 디스에이블시킨다.
예를 들어, 노멀 모드에서 제1 CS 제어 ODT 신호(HODT_1ST_B)가 인에이블된 경우, 제2 중간 신호(ECASPCMD_1ST_B)에 대응하는 제2 제어 신호 및 이에 대응하는 제1 제어 신호의 쌍은 ODT 커맨드에 대응한다는 것을 알 수 있다. 따라서, 제2 딜레이 제어부(500b)는 노멀 모드에서 제1 CS 제어 ODT 신호(HODT_1ST_B)가 인에이블된 경우 제2 내부 커맨드(CASPCMD_AL_2ND_A)를 디스에이블시키고, 제1 CS 제어 ODT 신호(HODT_1ST_B)가 디스에이블된 경우 제2 중간 신호(ECASPCMD_1ST_B)에 기초하여 제2 내부 커맨드(CASPCMD_AL_2ND_A)를 생성한다.
또한, 2N 모드에서는 제2 CS 제어 ODT 신호(HODT_1ST_A)가 인에이블된 경우, 제2 중간 신호(ECASPCMD_1ST_B)에 대응하는 제1 제어 신호 및 이에 대응하는 제2 제어 신호의 쌍은 ODT 커맨드에 대응한다는 것을 알 수 있다. 따라서, 제2 딜레이 제어부(500b)는 2N 모드에서 제2 CS 제어 ODT 신호(HODT_1ST_A)가 인에이블된 경우 제2 내부 커맨드(CASPCMD_AL_2ND_A)를 디스에이블시키고, 제2 CS 제어 ODT 신호(HODT_1ST_A)가 디스에이블된 경우 제2 중간 신호(ECASPCMD_1ST_B)에 기초하여 제2 내부 커맨드(CASPCMD_AL_2ND_A)를 생성한다.
도 1, 2a, 2b, 3a 및 3b를 참조하면, 제1 내부 커맨드 생성부(20a)는, 제1 내부 제어 신호(ICA_A, ICS_A) 외에, 제2 ODT 디코딩 신호(HODT_B), 제2 내부 ODT 신호(ODT_1ST_B), 제1 2N 모드 ODT 신호(ODT_1ST_2N_A), 제2 CS 제어 ODT 신호 (HODT_1ST_A), 제1 CS 제어 ODT 신호(HODT_1ST_B)를 이용하여 제1 내부 커맨드(CASPCMD_AL_2ND_B)를 생성한다. 또한, 제2 내부 커맨드 생성부(20b)는, 제2 내부 제어 신호(ICA_B, ICS_B) 외에, 제1 ODT 디코딩 신호(HODT_A), 제1 내부 ODT 신호(ODT_1ST_A), 제2 2N 모드 ODT 신호(ODT_1ST_2N_B), 제2 CS 제어 ODT 신호 (HODT_1ST_A), 제1 CS 제어 ODT 신호(HODT_1ST_B)를 이용하여 제2 내부 커맨드(CASPCMD_AL_2ND_A)를 생성한다. 따라서, 제1 ODT 디코딩 신호(HODT_A), 제2 ODT 디코딩 신호(HODT_B), 제1 내부 ODT 신호(ODT_1ST_A), 제2 내부 ODT 신호(ODT_1ST_B), 제1 2N 모드 ODT 신호(ODT_1ST_2N_A), 제2 2N 모드 ODT 신호(ODT_1ST_2N_B), 제2 CS 제어 ODT 신호 (HODT_1ST_A) 및 제1 CS 제어 ODT 신호(HODT_1ST_B)가 도 1에 도시된 ODT 제어 신호들(ODT_CTL_SIGs)에 해당함을 알 수 있다.
도 4a는 도 3a의 제1 커맨드/어드레스 디코더(300a)의 상세 회로도이고, 도 4b는 도 3b의 제2 커맨드/어드레스 디코더(300b)의 상세 회로도이다.
도 4a를 참조하면, 제1 커맨드/어드레스 디코더(300a)는 제1 CA 디코더(310a) 및 제1 CS 디코더(320a)를 포함한다.
제1 CA 디코더(310a)는 제1 내부 커맨드/어드레스 신호(ICA_A)를 디코딩하여 제1 중간 디코딩 신호(IWT_A, IRT_A)를 생성한다.
제1 CS 디코더(320a)는 제1 내부 클럭(CLK_A) 및 제1 내부 칩 선택 신호(ICS_A)가 인에이블된 경우 제1 중간 디코딩 신호(IWT_A, IRT_A)를 제1 디코딩 신호(HEWT_A, HERD_A)로서 출력한다. 도 3a의 제1 디코딩 신호(HECMD_A)는 제1 디코딩 신호(HEWT_A, HERD_A)를 대표하여 나타낸 것이다.
도 2a의 제1 ODT 디코딩 신호(HODT_A)는 도 3a의 제1 디코딩 신호(HEWT_A, HERD_A) 중 하나, 예를 들어 제1 디코딩 신호(HEWT_A)와 동시에 활성화될 수 있다.
제1 디코딩 신호(HEWT_A, HERD_A)는 제1 칩 선택 신호 제어부(400a)에 전달된다.
도 4b에 도시된 제2 커맨드/어드레스 디코더(300b)는 입출력되는 신호들이 제2 내부 클럭(CLK_B)를 기반으로 한다는 점을 제외하고 제1 커맨드/어드레스 디코더(300a)와 그 구조가 동일하므로, 이에 대한 설명은 생략한다.
도 5a는 도 3a의 제1 칩 선택 신호 제어부(400a)의 상세 회로도이고, 도 5b는 도 3b 제2 칩 선택 신호 제어부(400b)의 상세 회로도이다.
도 5a를 참조하면, 제1 칩 선택 신호 제어부(400a)는, 제1 ODT 제어 신호 생성부(410a) 및 제1 중간 신호 생성부(420a)를 포함한다.
제1 ODT 제어 신호 생성부(410a)는 제2 제어 신호가 ODT 커맨드에 해당하는지 여부를 나타내는 제1 ODT 제어 신호(ODT_CTL_A)를 생성한다. 노멀 모드에서 제2 ODT 디코딩 신호(HODT_B) 또는 제2 내부 ODT 신호(ODT_1ST_B)가 인에이블되는 경우, 제2 ODT 디코딩 신호(HODT_B)의 기초가 되는 제2 제어 신호는 ODT 커맨드에 해당함을 알 수 있다. 따라서, 노멀 모드에서 제1 ODT 제어 신호 생성부(410a)는 제2 ODT 디코딩 신호(HODT_B) 또는 제2 내부 ODT 신호(ODT_1ST_B)가 인에이블되는 경우 제1 ODT 제어 신호(ODT_CTL_A)를 로우 인에이블할 수 있다. 그리고, 제1 ODT 제어 신호 생성부(410a)는 제2 ODT 디코딩 신호(HODT_B) 및 제2 내부 ODT 신호(ODT_1ST_B)가 디스에이블되는 경우 제1 ODT 제어 신호(ODT_CTL_A)를 하이 디스에이블할 수 있다.
2N 모드에서, 제1 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A)와, 제2 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A)가 순차적으로 제1 내부 커맨드 생성부(20a)에 입력된다. 따라서, 제1 ODT 제어 신호 생성부(410a)는 제1 커맨드/어드레스 디코더(300a)에서 생성된 제1 ODT 디코딩 신호(HODT_A)를 딜레이한 값인 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)에 기초하여 제1 ODT 제어 신호(ODT_CTL_A)를 생성할 수 있다. 즉, 2N 모드에서 제1 ODT 제어 신호 생성부(410a)는 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)가 인에이블되어 있으면 제1 ODT 제어 신호(ODT_CTL_A)를 로우 인에이블하고, 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)가 디스에이블되어 있으면 제1 ODT 제어 신호(ODT_CTL_A)를 하이 디스에이블한다.
도 5a에 도시된 바와 같이, 제1 ODT 제어 신호 생성부(410a)는 제2 ODT 디코딩 신호(HODT_B)와 반전 2N 모드 신호(2N_MODEB)의 낸드 연산자와, 상기 낸드 연산자의 출력을 반전하는 부정 연산자와, 2N 모드 신호(2N_MODE)에 기초하여 ODT_1ST_B와 ODT_1ST_2N_A 중 어느 하나를 선택하는 멀티플렉서와, 부정 연산자의 출력과 멀티플렉서의 출력에 대해 노어 연산을 수행하는 노어 연산자로 구성될 수 있다.
제1 중간 신호 생성부(420a)는 제1 ODT 제어 신호(ODT_CTL_A) 및 제1 디코딩 신호(HECMD_A)에 기초하여 제1 중간 신호(ECASPCMD_1ST_A)를 생성한다. 제1 중간 신호 생성부(420a)는 제1 ODT 제어 신호(ODT_CTL_A)가 인에이블된 경우, 즉 제2 제어 신호가 ODT 신호에 해당하는 경우 제1 중간 신호(ECASPCMD_1ST_A)를 디스에이블한다. 그리고, 제1 중간 신호 생성부(420a)는 제1 ODT 제어 신호(ODT_CTL_A)가 디스에이블된 경우, 즉 제2 제어 신호가 ODT 신호에 해당하지 않는 경우, 제1 디코딩 신호(HECDM_A)에 기초하여 제1 중간 신호(ECASPCMD_1ST_A)를 생성한다. 이때, 제1 중간 신호(ECASPCMD_1ST_A)는 제1 디코딩 신호(HECMD_A)에 비해 펄스폭이 조절된 신호일 수 있다.
도 5b의 제2 칩 선택 신호 제어부(400b)는 입출력되는 신호들만이 상이하고 제1 칩 선택 신호 제어부(400a)와 그 구조가 동일하므로, 이에 대한 설명은 생략한다.
도 6a는 도 3a 제1 딜레이 조절부(500a)의 상세 회로도이고, 도 6b는 도 3b의 제2 딜레이 조절부(500b)의 상세 회로도이다.
도 6a를 참조하면, 제1 딜레이 조절부(500a)는 제1 딜레이 기초 신호 생성부(510a), 제1 딜레이 신호 생성부(520a) 및 제1 딜레이 신호 선택부(530a)를 포함한다.
제1 딜레이 기초 신호 생성부(510a)는 딜레이 신호(M_AL0)에 기초하여 제1 중간 신호(ECASPCMD_1ST_A)를 제1 딜레이 기초 신호(DLY_BASE_A)로서 출력한다. 딜레이 신호(M_AL0)는 딜레이가 0인지 여부를 나타내는 신호로서 제1 중간 신호(ECASPCMD_1ST_A)에 대응하여 설정된 값이다.
예를 들어, 제1 딜레이 기초 신호 생성부(510a)는 딜레이 신호(M_AL0)가 인에이블된 경우, 즉 제1 중간 신호(ECASPCMD_1ST_A)의 딜레이가 0인 경우 제1 딜레이 기초 신호(DLY_BASE_A)를 디스에이블한다. 그리고, 제1 딜레이 기초 신호 생성부(510a)는 딜레이 신호(M_AL0)가 디스에이블된 경우, 즉 제1 중간 신호(ECASPCMD_1ST_A)의 딜레이가 0이 아닌 경우에는 제1 딜레이 기초 신호(DLY_BASE_A)를 인에이블한다.
이때, 제1 딜레이 기초 신호 생성부(510a)는 제1 중간 신호(ECASPCMD_1ST_A)의 기초가 되는 제어 신호가 ODT 커맨드에 해당하는 경우 제1 딜레이 기초 신호(DLY_BASE_A)를 디스에이블한다. 그리고, 제1 딜레이 기초 신호 생성부(510a)는 제1 중간 신호(ECASPCMD_1ST_A)의 기초가 되는 제어 신호가 ODT 커맨드에 해당하지 않으면 제1 중간 신호(ECASPCMD_1ST_A)에 기초하여 제1 딜레이 기초 신호(DLY_BASE_A)를 생성한다.
예를 들어, 노멀 모드에서는 제1 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A)에 기초하여 제1 중간 신호(ECASPCMD_1ST_A)가 생성된다. 또한, 제1 제어 신호는, ODT 커맨드에 해당하는 경우 도 2a에 도시된 바와 같이, 제1 ODT 디코딩 신호(HODT_A), 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)로 차례로 변환된 후 제2 CS 제어 ODT 신호(HODT_1ST_A)로서 출력된다. 즉, 노멀 모드에서 제2 CS 제어 ODT 신호(HODT_1ST_A)가 인에이블되면, 제1 중간 신호(ECASPCMD_1ST_A)의 기초가 되는 제1 제어 신호는 ODT 커맨드에 해당한다. 따라서, 제1 딜레이 기초 신호 생성부(510a)는 노멀 모드에서 제2 CS 제어 ODT 신호(HODT_1ST_A)가 인에이블되면 제1 딜레이 기초 신호(DLY_BASE_A)를 디스에이블한다.
2N 모드에서는 제1 제어 신호에 대응하는 제1 내부 제어 신호(ICA_A, ICS_A)에 기초하여 제1 중간 신호(ECASPCMD_1ST_A)가 생성된다. 또한, 제1 제어 신호는, ODT 커맨드에 해당하는 경우 도 2a에 도시된 바와 같이, 제1 ODT 디코딩 신호(HODT_A), 제1 펄스폭 조절 ODT 신호(ODT_1ST_A), 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)로 차례로 변환된 후 제1 CS 제어 ODT 신호(HODT_1ST_B)로서 출력된다. 즉, 2N 모드에서 제1 CS 제어 ODT 신호(HODT_1ST_B)가 인에이블되면, 제1 중간 신호(ECASPCMD_1ST_A)의 기초가 되는 제1 제어 신호는 ODT 커맨드에 해당한다. 따라서, 제1 딜레이 기초 신호 생성부(510a)는 2N 모드에서 제1 CS 제어 ODT 신호(HODT_1ST_B)가 인에이블되면 제1 딜레이 기초 신호(DLY_BASE_A)를 디스에이블한다.
도 6a를 참조하면, 제1 딜레이 기초 신호 생성부(510a)는 2N 모드 신호(2N_MODE)에 기초하여 제2 CS 제어 ODT 신호(HODT_1ST_A)와 제1 CS 제어 ODT 신호(ODT_1ST_B) 중 어느 하나를 생성하는 멀티플렉서와, 상기 멀티플레서의 출력값과 딜레이 신호(M_AL0)의 노어 연산을 수행하는 노어 연산자와, 상기 노어 연산자의 출력치, 상기 노어 연산자의 출력치를 딜레이한 값 및 제1 중간 신호(ECASPCMD_1ST_A)의 낸드 연산을 수행하는 낸드 연산자 및 상기 낸드 연산자의 출력치를 반전시키는 부정 연산자를 포함할 수 있다.
제1 딜레이 신호 생성부(520a)는 제1 딜레이 기초 신호(DLY_BASE_A)를 미리 설정된 값만큼 딜레이하여 제1 딜레이 중간 신호(CASPCMD_1ST_A)를 생성한다. 제1 딜레이 기초 신호(DLY_BASE_A)를 얼마만큼 딜레이할지는 제1 중간 신호(ECASPCMD_1ST_A)에 대응하여 미리 설정되어 있을 수 있다.
제1 딜레이 선택부(530a)는 반전 딜레이 신호(M_ALOB)에 기초하여 제1 중간 신호(ECASPCMD_1ST_A) 또는 제1 딜레이 중간 신호(CASPCMD_1ST_A)를 선택적으로 출력한다. 제1 딜레이 선택부(530a)는 반전 딜레이 신호(M_AL0B)가 디스에이블되면, 즉 딜레이가 0이면, 제1 중간 신호(ECASPCMD_1ST_A)를 출력한다. 제1 딜레이 선택부(530a)는 반전 딜레이 신호(M_AL0B)가 인에이블되면, 즉 딜레이가 0가 아니면, 제1 딜레이 중간 신호(CASPCMD_1ST_A)를 출력한다.
이때, 제1 딜레이 선택부(530a)는 제1 중간 신호(ECASPCMD_1ST_A)의 기초가 되는 제1 제어 신호가 ODT 커맨드에 해당하는 경우 제1 딜레이 선택 신호(DLY_SEL_A)를 디스에이블한다.
전술한 바와 같이, 노멀 모드에서는 제2 CS 제어 ODT 신호(HODT_1ST_A)가 인에이블되면, 제1 중간 신호(ECASPCMD_1ST_A)의 기초가 되는 제1 제어 신호는 ODT 커맨드에 해당한다. 따라서, 제1 딜레이 선택부(530a)는 노멀 모드에서 제2 CS 제어 ODT 신호(HODT_1ST_A)가 인에이블되면 제1 딜레이 선택 신호(DLY_SEL_A)를 디스에이블한다.
2N 모드에서는 제1 CS 제어 ODT 신호(HODT_1ST_B)가 인에이블되면, 제1 중간 신호(ECASPCMD_1ST_A)의 기초가 되는 제1 제어 신호는 ODT 커맨드에 해당한다. 따라서, 제1 딜레이 선택부(530a)는 2N 모드에서 제1 CS 제어 ODT 신호(HODT_1ST_B)가 인에이블되면 제1 딜레이 선택 신호(DLY_SEL_A)를 디스에이블한다.
도 6a를 참조하면, 제1 딜레이 선택부(530a)는 2N 모드 신호(2N_MODE)에 기초하여 HODT_1ST_A와 HODT_1ST_B 중 어느 하나를 생성하는 멀티플렉서와, 상기 멀티플레서의 출력값과 반전 딜레이 신호(M_AL0B)의 노어 연산을 수행하는 노어 연산자와, 상기 노어 연산자의 출력치, 상기 노어 연산자의 출력치를 딜레이한 값 및 제1 중간 신호(ECASPCMD_1ST_A)의 낸드 연산을 수행하는 낸드 연산자, 제1 딜레이 신호 생성부(520a)에서 출력된 제1 딜레이 신호(CASPCMD_1ST_A)와 반전 딜레이 신호(M_AL0B)의 낸드 연산을 수행하는 낸드 연산자, 두 개의 낸드 연산자의 출력치를 낸드 연산하여 제1 딜레이 선택 신호(DLY_SEL_A)를 생성하는 낸드 연산자를 포함할 수 있다.
한편, 제1 딜레이 기초 신호 생성부(510a)에서 생성된 제1 딜레이 기초 신호(DLY_BASE_A) 및 제1 딜레이 선택부(530a)에서 생성된 제1 딜레이 선택 신호(DLY_SEL_A)의 쌍은, 노멀 모드에서는 제2 내부 클럭(CLK_B)에 동기하고 2N 모드에서는 제1 내부 클럭(CLK_A)에 동기하여 제1 내부 커맨드(ECASPCMD_2ND_B, CASPCMD_AL_2ND_B)로서 출력된다.
도 6b의 제2 딜레이 조절부(500b)는 도 6a의 제1 딜레이 조절부(500a)와 구조가 동일하므로 그에 대한 설명은 생략한다.
도 7은 도 2a의 펄스폭 조절부(13a, 16a), 도 2b의 펄스폭 조절부(13b, 16b), 도 5a의 제1 중간 신호 생성부(420a) 내의 펄스폭 조절부, 도 5b의 제1 중간 신호 생성부(420b) 내의 펄스폭 조절부의 구체 회로도이다.
도 7에서, 각 펄스폭 조절부의 입력 신호는 IN으로, 출력 신호는 OUT으로, 기준이 되는 클럭 신호는 CLK_IN으로 표시하였다. 예를 들어, 도 2a의 펄스폭 조절부(13a)에서, 제1 ODT 디코딩 신호(HODT_A)는 입력 신호(IN)에 해당하고, 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)는 출력 신호(OUT)에 해당하고, 제1 내부 클럭(CLK_A)은 기준 클럭(CLK_IN)에 해당한다. 도 7의 펄스폭 조절부는 반전 리셋 신호(RSTB)가 로우 인에이블된 경우, 입력 신호(IN)의 펄스폭이 기준 클럭(CLK_IN)의 주기가 되도록 조절하여 출력 신호(OUT)를 생성한다.
노멀 모드에서 ODT 커맨드가 아닌 내부 커맨드에 대응하는 제어 신호가 입력된 경우에 대해 도 8a를 참조하여 설명한다.
도 8a는 노멀 모드에서 ODT 커맨드가 아닌 내부 커맨드가 입력된 경우 제1 내부 커맨드 생성부(20a)의 일부 신호의 타이밍도이다.
도 8a를 참조하면, 외부 클럭의 두 주기 동안 커맨드/어드레스 신호(CA)가 입력되고, 외부 클럭의 첫번째 주기 동안은 하이 레벨이고 외부 클럭의 두번째 주기 동안은 로우 레벨인 칩 선택 신호(CS)가 입력된다. 외부 클럭의 첫번째 주기 동안 입력되는 커맨드/어드레스 신호(CA) 및 하이 레벨의 칩 선택 신호(CS)가 제1 제어 신호에 해당하고, 외부 클럭의 두번째 주기 동안 입력되는 커맨드/어드레스 신호(CA) 및 로우 레벨의 칩 선택 신호(CS)가 제2 제어 신호에 해당한다. 도 8a에서 화살표는 투 사이클 커맨드(CMD)의 입력 타이밍을 나타낸다.
내부 클럭 생성부(100)는 외부 클럭의 홀수번째 주기에서 인에이블되는 제1 내부 클럭(CLK_A)과, 외부 클럭의 짝수번째 주기에서 인에이블되는 제2 내부 클럭(CLK_B)을 생성한다.
도 8a에 도시되지는 않았지만 제1 제어 신호 수신부(200a)는 제1 제어 신호, 즉 외부 클럭(CLK)의 첫번째 주기에서 입력되는 커맨드/어드레스 신호(CA) 및 칩 선택 신호(CS)를 수신하여 제1 내부 클럭(CLK_A)에 동기화된 제1 내부 제어 신호( 즉 제1 내부 커맨드/어드레스 신호(ICA_A) 및 제1 내부 칩 선택 신호(ICS_A))를 생성한다(도 3a를 참조).
제1 커맨드/어드레스 디코더(300a)는 제1 내부 제어 신호(제1 내부 커맨드/어드레스 신호(ICA_A) 및 제1 내부 칩 선택 신호(ICS_A))를 디코딩하여 제1 디코딩 신호(HECMD_A)를 생성한다(도 4a를 참조).
제1 칩 선택 신호 제어부(400a)는, 제1 디코딩 신호(HECMD_A)에 기초하여 제1 중간 신호(ECASPCMD_1ST_A)를 생성한다. 이때, 도 8a에 도시되지는 않았지만, 제2 제어 신호는 ODT 커맨드에 해당하지 않기 때문에 제2 ODT 디코딩 신호(HODT_B) 및 제2 펄스폭 조절 ODT 신호(ODT_1ST_B)가 디스에이블된다. 따라서, 제1 중간 신호(ECASPCMD_1ST_A)가 디스에이블되지 않고 출력된다. 제1 중간 신호(ECASPCMD_1ST_A)는 내부의 펄스폭 조절부에 의해 제1 내부 클럭(CLK_A)의 주기에 해당하는 펄스폭을 갖는다(도 5a를 참조).
제1 딜레이 제어부(500a)는 제1 중간 신호(ECASPCMD_1ST_A)를 미리 설정된 시간만큼 딜레이하여 제1 내부 커맨드(CASPCMD_AL_2ND_B)를 생성한다. 이때, 도 8a에 도시되지는 않았지만, 제1 제어 신호는 ODT 커맨드에 해당하지 않기 때문에 제2 CS 제어 ODT 신호(HODT_1ST_A)가 디스에이블된다. 따라서, 제1 내부 커맨드(CASPCMD_AL_2ND_B)가 디스에이블되지 않고 출력된다. 제1 내부 커맨드(CASPCMD_AL_2ND_B)는 제2 내부 클럭(CLK_B)에 동기화되어 출력된다(도 6a를 참조).
다음으로, 노멀 모드에서 ODT 커맨드가 입력된 경우에 대해 도 8b를 참조하여 설명한다.
도 8b는 노멀 모드에서 ODT 커맨드가 입력된 경우 제1 ODT 커맨드 생성부(10a) 및 제1 내부 커맨드 생성부(20a)의 일부 신호의 타이밍도이다.
도 8b를 참조하면, 외부 클럭(CLK)의 두 주기 동안 커맨드/어드레스 신호(CA)가 입력되고, 외부 클럭(CLK)의 두 주기 동안 하이 레벨인 칩 선택 신호(CS)가 입력된다. 외부 클럭의 첫번째 주기 동안 입력되는 커맨드/어드레스 신호(CA) 및 하이 레벨의 칩 선택 신호(CS)가 제1 제어 신호에 해당하고, 외부 클럭의 두번째 주기 동안 입력되는 커맨드/어드레스 신호(CA) 및 하이 레벨의 칩 선택 신호(CS)가 제2 제어 신호에 해당한다. 도 8a에서 화살표는 ODT 커맨드의 입력 타이밍을 나타낸다.
내부 클럭 생성부(100)는, 도 8a에서와 마찬가지로, 제1 내부 클럭(CLK_A)과 제2 내부 클럭(CLK_B)을 생성한다.
또한, 도 8a에 도시되지는 않았지만 제1 제어 신호 수신부(11a) 및 제1 제어 신호 수신부(200a)는 제1 제어 신호, 즉 외부 클럭(CLK)의 첫번째 주기에서 입력되는 커맨드/어드레스 신호(CA) 및 칩 선택 신호(CS)를 수신하여 제1 내부 클럭(CLK_A)에 동기화된 제1 내부 제어 신호(즉 제1 내부 커맨드/어드레스 신호(ICA_A) 및 제1 내부 칩 선택 신호(ICS_A))를 생성한다(도 2a 및 도 3a를 참조). 도 2a 및 도 3a에서 제1 제어 신호 수신부(11a) 및 제1 제어 신호 수신부(200a)는 별개의 구성으로 도시하였지만, 물리적으로 하나의 구성이고, 여기서 생성된 제1 내부 제어 신호(즉 제1 내부 커맨드/어드레스 신호(ICA_A) 및 제1 내부 칩 선택 신호(ICS_A))가 제1 ODT 신호 생성부(12a) 및 제1 커맨드/어드레스 디코더(300a)로 전송되도록 해도 좋다.
본 실시예에서 제1 제어 신호와 제2 제어 신호를 포함하는 입력된 제어 신호는 ODT 커맨드에 해당하지만, 제1 내부 제어 신호를 디코딩한 값은 제1 디코딩 신호(HECMD_A) 및 제1 ODT 디코딩 신호(HODT_A)에 모두 해당한다고 가정한다. 따라서, 제1 ODT 신호 생성부(12a)는 제1 ODT 디코딩 신호(HODT_A)를 활성화한다. 그리고, 제1 커맨드/어드레스 디코더(300a)는 제1 디코딩 신호(HECMD_A)를 활성화한다.
펄스폭 조절부(13a)는 제1 ODT 디코딩 신호(HODT_A)의 펄스폭이 제1 내부 클럭(CLK_A)의 주기가 되도록 조절된 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)를 생성한다.
제2 내부 칩 선택 신호(ICS_B)가 하이 레벨이므로, 제2 ODT 칩 선택 신호 제어부(15b)는 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)에서 제2 내부 클럭(CLK_B)가 하이 레벨인 구간만 활성화되는 제2 CS 제어 ODT 신호(HODT_1ST_A)를 생성한다.
펄스폭 조절부(16b)는 제2 CS 제어 ODT 신호(HODT_1ST_A)의 펄스폭이 제2 내부 클럭(CLK_B)의 주기와 동일하도록 제어된 제2 ODT 커맨드(ODT_2ND_B)를 생성한다.
한편, 제1 칩 선택 제어부(400a)는 제1 디코딩 신호(HECMD_A)의 펄스폭이 ㅈ제1 내부 클럭(CLK_A)의 주기와 동일하도록 조절된 제1 중간 신호(ECASPCMD_1ST_A)를 생성한다.
제1 딜레이 제어부(500a)는 제2 CS 제어 ODT 신호(HODT_1ST_A)가 활성화되어 있으므로, 제1 내부 커맨드(ECASPCMD_2ND_B)를 비활성화한다.
결국, 노멀 모드에서 ODT 커맨드가 입력되면, ODT 커맨드에 해당하는 내부 커맨드(즉, 제2 ODT 커맨드(ODT_2ND_B))가 출력되고, ODT 커맨드가 아닌 내부 커맨드(즉, 제1 내부 커맨드(ECASPCMD_2ND_B))는 출력되지 않는 것을 알 수 있다.
다음으로, 2N모드에서 ODT 커맨드가 아닌 커맨드가 입력되는 경우에 대해 도 9a를 참조하여 설명한다.
도 9a는 2N 모드에서 ODT 커맨드가 아닌 커맨드가 입력된 경우 제1 내부 커맨드 생성부(20a)의 일부 신호의 타이밍도이다.
도 9a를 참조하면, 2N 모드에서는 외부 클럭(CLK)의 두 주기를 단위로 하여 투 사이클 커맨드에 해당하는 제어 신호가 입력된다. 즉, 노멀 모드에서는 외부 클럭(CLK)의 첫번째 주기에서 제1 제어 신호가 입력되고 외부 클럭(CLK)의 두번째 주기에서 제2 제어 신호가 입력되었지만(도 8a를 참조), 2N 모드에서는 외부 클럭(CLK)의 두 주기 동안 제1 제어 신호가 입력되고 2N 모드에서는 외부 클럭의 다음 두 주기 동안 제2 제어 신호가 입력된다.
2N 모드에서는 제어 신호(즉, 제1 제어 신호 및 제2 제어 신호)의 입력 주기가 노멀 모드의 2배가 된 것을 제외하고 내부 신호의 생성은 대체적으로 노멀 모드와 동일하다.
즉, 제1 내부 클럭(CLK_A)과 제2 내부 클럭(CLK_B)은 노멀 모드에서와 마찬가지로 내부 클럭 생성부(100)에서 생성된다. 또한, 제1 제어 신호 수신부(200a)는 제1 제어 신호를 수신하여 제1 내부 클럭(CLK_A)에 동기화된 제1 내부 제어 신호( 즉 제1 내부 커맨드/어드레스 신호(ICA_A) 및 제1 내부 칩 선택 신호(ICS_A))를 생성한다. 제1 커맨드/어드레스 디코더(300a)는 제1 내부 제어 신호(제1 내부 커맨드/어드레스 신호(ICA_A) 및 제1 내부 칩 선택 신호(ICS_A))를 디코딩하여 제1 디코딩 신호(HECMD_A)를 생성한다. 제1 칩 선택 신호 제어부(400a)는, 제1 디코딩 신호(HECMD_A)에 기초하여 제1 중간 신호(ECASPCMD_1ST_A)를 생성한다.
다만, 제1 딜레이 제어부(500a)는 2N 모드에서 제1 중간 신호(ECASPCMD_1ST_A)를 제1 내부 신호(CLK_A)에 동기하여 제1 내부 커맨드(CASPCMD_AL_2ND_B)를 생성한다. 따라서, 2N 모드에서는 제1 내부 커맨드(CASPCMD_AL_2ND_B)의 생성 시점이 노멀 모드와 상이하다.
다음으로, 2N 모드에서 ODT 커맨드가 입력된 경우에 대해 도 9b를 참조하여 설명한다.
도 9b는 2N 모드에서 ODT 커맨드가 입력된 경우 제1 ODT 커맨드 생성부(10a) 및 제1 내부 커맨드 생성부(20a)의 일부 신호의 타이밍도이다.
도 9b를 참조하면, 외부 클럭(CLK)의 두 주기 동안 제1 제어 신호, 즉 커맨드/어드레스 신호(CA) 및 하이 레벨의 칩 선택 신호(CS)가 입력된다. 그리고, 외부 클럭의 다음 두 주기 동안 제2 제어 신호, 즉 커맨드/어드레스 신호(CA) 및 하이 레벨의 칩 선택 신호(CS)가 입력된다. 제1 제어 신호의 커맨드/어드레스 신호(CA)와 제2 제어 신호의 커맨드/어드레스 신호(CA)는 상이한 값일 수 있다. 도 9b에서 화살표는 ODT 커맨드의 입력 타이밍을 나타낸다.
도 9a에서와 마찬가지로, 내부 클럭 생성부(100)는 제1 내부 클럭(CLK_A)과 제2 내부 클럭(CLK_B)을 생성한다. 제1 제어 신호 수신부(11a) 및 제1 제어 신호 수신부(200a)는 제1 제어 신호를 수신하여 제1 내부 클럭(CLK_A)에 동기화된 제1 내부 제어 신호(즉 제1 내부 커맨드/어드레스 신호(ICA_A) 및 제1 내부 칩 선택 신호(ICS_A))를 생성한다.
도 9b에서도, 도 8b에서와 마찬가지로, 제1 제어 신호와 제2 제어 신호를 포함하는 입력된 제어 신호는 ODT 커맨드에 해당하지만, 제1 내부 제어 신호를 디코딩한 값은 제1 디코딩 신호(HECMD_A) 및 제1 ODT 디코딩 신호(HODT_A)에 모두 해당한다고 가정한다. 따라서, 제1 ODT 신호 생성부(12a)는 제1 ODT 디코딩 신호(HODT_A)를 활성화한다. 그리고, 제1 커맨드/어드레스 디코더(300a)는 제1 디코딩 신호(HECMD_A)를 활성화한다.
펄스폭 조절부(13a)는 제1 ODT 디코딩 신호(HODT_A)의 펄스폭이 제1 내부 클럭(CLK_A)의 주기가 되도록 조절된 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)를 생성한다.
디플립플롭(14a)은, 노멀 모드에서와는 달리, 2N 모드에서 제1 펄스폭 조절 ODT 신호(ODT_1ST_A)를 제2 내부 클럭(CLK_B)에 동기화하여 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)를 생성한다.
제1 ODT 칩 선택 신호 제어부(15a)는, 제2 내부 칩 선택 신호(ICS_A)가 하이 레벨이므로, 제1 2N 모드 ODT 신호(ODT_1ST_2N_A)에서 제1 내부 클럭(CLK_A)가 하이 레벨인 동안만 활성화되는 제1 CS 제어 ODT 신호(HODT_1ST_B)를 생성한다.
펄스폭 조절부(16a)는 제1 CS 제어 ODT 신호(HODT_1ST_B)의 펄스폭이 제1 내부 클럭(CLK_A)의 주기와 동일하도록 제어된 제1 ODT 커맨드(ODT_2ND_A)를 생성한다.
한편, 제1 칩 선택 제어부(400a)는 제1 디코딩 신호(HECMD_A)의 펄스폭이 제1 내부 클럭(CLK_A)의 주기와 동일하도록 조절된 제1 중간 신호(ECASPCMD_1ST_A)를 생성한다.
제1 딜레이 제어부(500a)는 제1 CS 제어 ODT 신호(HODT_1ST_B)가 활성화되어 있으므로, 제1 내부 커맨드(ECASPCMD_2ND_B)를 비활성화한다.
결국, 2N 모드에서 ODT 커맨드가 입력되면, ODT 커맨드에 해당하는 내부 커맨드(즉, 제1 ODT 커맨드(ODT_2ND_A))가 출력되고, ODT 커맨드가 아닌 내부 커맨드(즉, 제1 내부 커맨드(ECASPCMD_2ND_B))는 출력되지 않는 것을 알 수 있다. 이때, 2N 모드에서는 제2 CS 제어 ODT 신호(HODT_1ST_A)가 아니라 제1 CS 제어 ODT 신호(HODT_1ST_B)가, 제1 제어 신호가 ODT 커맨드에 해당함을 나타낸다. 따라서, 제1 내부 커맨드(ECASPCMD_2ND_B)를 디스에이블하기 위해 제1 CS 제어 ODT 신호(HODT_1ST_B)가 이용된다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시 예에 따라 달라질 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

Claims (20)

  1. 외부 클럭의 주기를 기초로, 상기 외부 클럭의 주기의 2배의 주기를 갖는 제1 내부 클럭과, 상기 제1 내부 클럭과 반대의 위상을 갖는 제2 내부 클럭을 생성하는 내부 클럭 생성부;
    상기 제1 내부 클럭 및 상기 제2 내부 클럭에 기초하여, 순차적으로 입력되는 제1 제어 신호 및 제2 제어 신호를 수신하여 제1 내부 제어 신호 및 제2 내부 제어 신호를 생성하는 제어 신호 수신부;
    상기 제1 내부 제어 신호 및 상기 제2 내부 제어 신호를 디코딩한 결과에 기초하여 ODT 제어 신호를 생성하는 ODT 커맨드 생성부; 및
    상기 제1 내부 제어 신호 및 상기 제2 내부 제어 신호를 디코딩한 결과 및 상기 ODT 제어 신호에 기초하여 제1 내부 커맨드 및 제2 내부 커맨드를 생성하는 내부 커맨드 생성부;
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제어 신호 수신부는,
    노멀 모드에서는 상기 제1 제어 신호에 대응하는 상기 제1 내부 제어 신호 및, 상기 제2 제어 신호에 대응하는 상기 제2 내부 제어 신호를 생성하고, 2N 모드에서는 상기 제1 제어 신호에 대응하는 상기 제1 내부 제어 신호 및 상기 제2 제어 신호에 대응하는 상기 제1 내부 제어 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 ODT 커맨드 생성부는,
    상기 제1 내부 제어 신호를 디코딩함으로써 제1 ODT 디코딩 신호를 생성하는 제1 ODT 신호 생성부;
    상기 제2 내부 제어 신호를 디코딩함으로써 제2 ODT 디코딩 신호를 생성하는 제2 ODT 신호 생성부;
    노멀 모드에서는 상기 제1 내부 제어 신호와 상기 제2 ODT 디코딩 신호에 기초하고, 2N 모드에서는 상기 제1 내부 제어 신호와 상기 제1 ODT 디코딩 신호에 기초하여 제1 CS 제어 ODT 신호를 생성하는 제1 ODT 칩 선택 신호 제어부;
    노멀 모드에서는 상기 제2 내부 제어 신호와 상기 제1 ODT 디코딩 신호에 기초하고, 2N 모드에서는 상기 제2 내부 제어 신호와 상기 제2 ODT 디코딩 신호에 기초하여 제2 CS 제어 ODT 신호를 생성하는 제2 ODT 칩 선택 신호 제어부;
    를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 ODT 제어 신호는 상기 제1 ODT 디코딩 신호, 제2 ODT 디코딩 신호, 제1 CS 제어 ODT 신호, 제2 CS 제어 ODT 신호 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 내부 커맨드 생성부는,
    상기 제1 내부 제어 신호를 디코딩함으로써 제1 디코딩 신호를 생성하는 제1 커맨드/어드레스 디코더;
    상기 제1 ODT 디코딩 신호 및 상기 제2 ODT 디코딩 신호 중 어느 하나와, 상기 제1 디코딩 신호에 기초하여 제1 중간 신호를 생성하는 제1 칩 선택 신호 제어부; 및
    상기 제1 중간 신호의 딜레이를 조절하여 상기 제1 내부 커맨드를 생성하는 제1 딜레이 조절부;
    를 포함하는 제1 내부 커맨드 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 내부 커맨드 생성부는,
    상기 제2 내부 제어 신호를 디코딩함으로써 제2 디코딩 신호를 생성하는 제2 커맨드/어드레스 디코더;
    상기 제1 ODT 디코딩 신호 및 상기 제2 ODT 디코딩 신호 중 나머지 하나와, 상기 제2 디코딩 신호에 기초하여 제2 중간 신호를 생성하는 제2 칩 선택 신호 제어부; 및
    상기 제2 중간 신호의 딜레이를 조절하여 상기 제2 내부 커맨드를 생성하는 제2 딜레이 조절부;
    를 포함하는 제2 내부 커맨드 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서,
    상기 내부 커맨드 생성부는,
    상기 제1 내부 제어 신호를 디코딩함으로써 제1 디코딩 신호를 생성하는 제1 커맨드/어드레스 디코더;
    상기 제1 ODT 디코딩 신호 및 상기 제2 ODT 디코딩 신호 중 어느 하나와, 상기 제1 디코딩 신호에 기초하여 제1 중간 신호를 생성하는 제1 칩 선택 신호 제어부; 및
    상기 제1 중간 신호의 딜레이를 조절하여 상기 제1 내부 커맨드를 생성하는 제1 딜레이 조절부;
    를 포함하는 제1 내부 커맨드 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제3항에 있어서,
    상기 내부 커맨드 생성부는,
    상기 제2 내부 제어 신호를 디코딩함으로써 제2 디코딩 신호를 생성하는 제2 커맨드/어드레스 디코더;
    상기 제1 ODT 디코딩 신호 및 상기 제2 ODT 디코딩 신호 중 나머지 하나와, 상기 제2 디코딩 신호에 기초하여 제2 중간 신호를 생성하는 제2 칩 선택 신호 제어부; 및
    상기 제2 중간 신호의 딜레이를 조절하여 상기 제2 내부 커맨드를 생성하는 제2 딜레이 조절부;
    를 포함하는 제2 내부 커맨드 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 제1 칩 선택 신호 제어부는, 노멀 모드에서는 상기 제1 디코딩 신호 및 상기 제2 ODT 디코딩 신호에 기초하여 상기 제1 중간 신호를 생성하고, 2N 모드에서는 상기 제1 디코딩 신호 및 상기 제1 ODT 디코딩 신호에 기초하여 상기 제1 중간 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 제2 칩 선택 신호 제어부는, 노멀 모드에서는 상기 제2 디코딩 신호 및 상기 제1 ODT 디코딩 신호에 기초하여 상기 제2 중간 신호를 생성하고, 2N 모드에서는 상기 제2 디코딩 신호 및 상기 제2 ODT 디코딩 신호에 기초하여 상기 제2 중간 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서,
    상기 제1 딜레이 조절부는,
    상기 제1 중간 신호를 미리 설정된 딜레이 시간만큼 딜레이하여 제1 딜레이 기초 신호를 생성하는 제1 딜레이 기초 신호 생성부;
    상기 제1 딜레이 기초 신호에 기초하여 제1 딜레이 신호를 생성하는 제1 딜레이 신호 생성부; 및
    상기 딜레이 시간에 기초하여 상기 제1 중간 신호 또는 상기 제1 딜레이 신호 중 어느 하나를 선택하여 제1 딜레이 선택 신호를 생성하는 제1 딜레이 선택부;
    를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 딜레이 기초 신호 생성부는,
    상기 제1 CS 제어 ODT 신호 또는 상기 제2 CS 제어 ODT 신호에 기초하여 상기 제1 딜레이 기초 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 딜레이 기초 신호 생성부는,
    노멀 모드에서는 상기 제2 CS 제어 ODT 신호에 기초하고, 2N 모드에서는 상기 제1 CS 제어 ODT 신호에 기초하여 상기 제1 딜레이 기초 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  14. 제8항에 있어서,
    상기 제2 딜레이 조절부는,
    상기 제2 중간 신호를 상기 딜레이 시간만큼 딜레이하여 제2 딜레이 기초 신호를 생성하는 제2 딜레이 기초 신호 생성부;
    상기 제2 딜레이 기초 신호에 기초하여 제2 딜레이 신호를 생성하는 제2 딜레이 신호 생성부; 및
    상기 딜레이 시간에 기초하여 상기 제2 중간 신호 또는 상기 제2 딜레이 신호 중 어느 하나를 선택하여 제2 딜레이 선택 신호를 생성하는 제2 딜레이 선택부;
    를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제2 딜레이 기초 신호 생성부는,
    상기 제1 CS 제어 ODT 신호 또는 상기 제2 CS 제어 ODT 신호에 기초하여 상기 제2 딜레이 기초 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제2 딜레이 기초 신호 생성부는,
    노멀 모드에서는 상기 제1 CS 제어 ODT 신호에 기초하고, 2N 모드에서는 상기 제2 CS 제어 ODT 신호에 기초하여 상기 제2 딜레이 기초 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  17. 제11항에 있어서,
    상기 제1 딜레이 선택부는, 상기 딜레이 시간이 0이면 상기 제1 중간 신호를 선택하고, 상기 딜레이 시간이 0이 아니면 상기 제1 딜레이 신호를 선택하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 딜레이 선택부는, 상기 딜레이 시간이 0이면, 노멀 모드에서는 상기 제2 CS 제어 ODT 신호에 기초하고, 2N 모드에서는 상기 제1 CS 제어 ODT 신호에 기초하여 상기 제1 중간 신호를 선택하는 것을 특징으로 하는 반도체 장치.
  19. 제14항에 있어서,
    상기 제2 딜레이 선택부는, 상기 딜레이 시간이 0이면 상기 제2 중간 신호를 선택하고, 상기 딜레이 시간이 0이 아니면 상기 제2 딜레이 신호를 선택하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 제2 딜레이 선택부는, 상기 딜레이 시간이 0이면, 노멀 모드에서는 상기 제1 CS 제어 ODT 신호에 기초하고, 2N 모드에서는 상기 제2 CS 제어 ODT 신호에 기초하여 상기 제1 중간 신호를 선택하는 것을 특징으로 하는 반도체 장치.
KR1020160166975A 2016-12-08 2016-12-08 반도체 장치 KR102656206B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160166975A KR102656206B1 (ko) 2016-12-08 2016-12-08 반도체 장치
US15/667,290 US10192599B2 (en) 2016-12-08 2017-08-02 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160166975A KR102656206B1 (ko) 2016-12-08 2016-12-08 반도체 장치

Publications (2)

Publication Number Publication Date
KR20180065743A KR20180065743A (ko) 2018-06-18
KR102656206B1 true KR102656206B1 (ko) 2024-04-11

Family

ID=62489551

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160166975A KR102656206B1 (ko) 2016-12-08 2016-12-08 반도체 장치

Country Status (2)

Country Link
US (1) US10192599B2 (ko)
KR (1) KR102656206B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7486104B2 (en) * 2006-06-02 2009-02-03 Rambus Inc. Integrated circuit with graduated on-die termination
US10418125B1 (en) * 2018-07-19 2019-09-17 Marvell Semiconductor Write and read common leveling for 4-bit wide DRAMs

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100625298B1 (ko) 2005-09-29 2006-09-15 주식회사 하이닉스반도체 온 다이 터미네이션 제어 장치
US20110058442A1 (en) 2009-09-10 2011-03-10 Elpida Memory, Inc. Semiconductor device having ODT function and data processing system including the same
US20150187404A1 (en) 2013-12-30 2015-07-02 Samsung Electronics Co., Ltd. Command processing circuit, memory device and memory system including the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5666322A (en) * 1995-09-21 1997-09-09 Nec Electronics, Inc. Phase-locked loop timing controller in an integrated circuit memory
US20060044032A1 (en) * 2004-08-24 2006-03-02 Tyler Gomm Delay-lock loop and method having high resolution and wide dynamic range
KR100753412B1 (ko) * 2006-01-13 2007-08-30 주식회사 하이닉스반도체 반도체 메모리 장치의 커맨드 디코더 회로
KR20110052941A (ko) * 2009-11-13 2011-05-19 삼성전자주식회사 어디티브 레이턴시를 가지는 반도체 장치
KR20150005366A (ko) * 2013-07-05 2015-01-14 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102161083B1 (ko) 2013-12-04 2020-10-05 에스케이하이닉스 주식회사 반도체 메모리 장치
US9530473B2 (en) * 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
KR20160056618A (ko) * 2014-11-12 2016-05-20 삼성전자주식회사 온다이 터미네이션 회로 및 온다이 터미네이션 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100625298B1 (ko) 2005-09-29 2006-09-15 주식회사 하이닉스반도체 온 다이 터미네이션 제어 장치
US20110058442A1 (en) 2009-09-10 2011-03-10 Elpida Memory, Inc. Semiconductor device having ODT function and data processing system including the same
US20150187404A1 (en) 2013-12-30 2015-07-02 Samsung Electronics Co., Ltd. Command processing circuit, memory device and memory system including the same

Also Published As

Publication number Publication date
KR20180065743A (ko) 2018-06-18
US20180166112A1 (en) 2018-06-14
US10192599B2 (en) 2019-01-29

Similar Documents

Publication Publication Date Title
KR100942950B1 (ko) 반도체 메모리 장치
KR100857854B1 (ko) 효과적으로 온다이 터미네이션 동작 타이밍 조절이 가능한반도체 메모리 장치
TWI673595B (zh) 半導體裝置之輸出時序控制電路及其方法
US10964365B2 (en) Semiconductor apparatus, semiconductor system, and training method
KR100706240B1 (ko) 하나의 테스트 핀을 사용하여 테스트 할 수 있는 시스템온 칩 및 테스트 방법
KR102161083B1 (ko) 반도체 메모리 장치
JP2011054150A (ja) 半導体装置及びその動作方法
US9306582B2 (en) Output control circuit for semiconductor apparatus and output driving circuit including the same
JP2009158084A (ja) 半導体メモリ素子及びその動作方法
KR100883140B1 (ko) 데이터 출력 제어회로, 반도체 메모리 장치 및 그의 동작방법
KR20120045320A (ko) 반도체 메모리 장치 및 그 동작방법
JPH0784863A (ja) 情報処理装置およびそれに適した半導体記憶装置
KR101090330B1 (ko) 반도체 메모리장치 및 이를 포함하는 메모리 시스템, 내부 클럭과 커맨드 간의 타이밍 조절 방법
KR102656206B1 (ko) 반도체 장치
US9349488B2 (en) Semiconductor memory apparatus
JP2007048022A (ja) 非同期バスインタフェース及びその処理方法
KR20080088185A (ko) 반도체 메모리 장치 및 그 구동방법
KR20150038560A (ko) 지연 고정 루프를 이용한 메모리 디바이스용 절전 장치 및 방법
KR102075497B1 (ko) 반도체 집적회로
KR20160148789A (ko) 반도체장치 및 반도체시스템
US9374096B2 (en) Semiconductor apparatus and semiconductor system including the same, and method of operating the same
JP5856413B2 (ja) 半導体システム、半導体メモリ装置及びこれを用いたデータ出力方法
KR101575816B1 (ko) 반도체 메모리 장치 및 이 장치를 구비하는 메모리 시스템
CN1983446A (zh) 内存控制器及其控制方法
US20160284423A1 (en) Semiconductor memory apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right