JPH11149770A

JPH11149770A - 同期型半導体記憶装置

Info

Publication number: JPH11149770A
Application number: JP9313738A
Authority: JP
Inventors: Mikio Sakurai; 幹夫櫻井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-11-14
Filing date: 1997-11-14
Publication date: 1999-06-02
Also published as: KR19990044768A; TW392172B; US5970021A; KR100303805B1

Abstract

(57)【要約】【課題】読出マスク信号に対して、インバリッドデー
タの外部への出力を防止し、かつ高速で正確な動作を可
能とする同期型半導体記憶装置を提供する。【解決手段】同期型半導体記憶装置の出力段１０は、
最終出力ステージＣ３、第２出力ステージＣ２、相補デ
ータバスＲＤＦ、ＺＲＤＦおよび相補データバスＲＤ、
ＺＲＤを備える。出力制御回路１００のリセット信号発
生回路５０は、相補データバスＲＤＦ、ＺＲＤＦを所定
のタイミングでリセットするリセット信号ＺＲＤＦＰＣ
と読出マスク信号に対応する内部制御信号ＺＤＱＭとの
論理積をとり、相補データバスＲＤ、ＺＲＤをリセット
するリセット信号ＺＲＤＰＣを出力する。これにより、
インバリッドデータが相補データバスＲＤ、ＺＲＤ上で
リセットされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に外部クロック信号に応答して動作を行なう同
期型半導体記憶装置に関するものである。

【０００２】

【従来の技術】高速アクセスを目的として開発された同
期型半導体記憶装置は、データの読出もしくは書込に必
要な動作（命令）は、すべて外部から安定した周期で与
えられるクロック（外部クロック信号）に同期して行な
われる。

【０００３】ここで、従来の同期型半導体記憶装置の要
部の構成について、図１１を用いて説明する。

【０００４】図１１は、従来の同期型半導体記憶装置９
０００の要部の構成を示す概略ブロック図である。

【０００５】図１１に示す従来の同期型半導体記憶装置
９０００は、複数のバンク（図１１においては、Ｂ０が
代表的に示されている）、出力段１０および出力制御回
路２０を備える。

【０００６】同期型半導体記憶装置９０００は、外部ク
ロック信号に同期した内部クロック信号を発生する内部
クロック発生回路（図示せず）を備え、読出命令ＲＥＡ
Ｄが外部から入力されると、この内部クロック信号に同
期してバンクＢ０からデータが読出される。バンクＢ０
から読出されたデータは、出力制御回路２０から出力さ
れる信号に基づき、出力段１０からデータ入出力端子Ｄ
Ｑに出力される。読出動作時に読出マスク信号ＥＸＴＤ
ＱＭが外部から入力されると、所定のタイミングでのデ
ータの出力がマスク（禁止）される。

【０００７】ここで、出力段１０の構成について説明す
る。出力段１０は、第１出力ステージＣ１、第２出力ス
テージＣ２および最終出力ステージＣ３を備える。

【０００８】第１出力ステージＣ１は、プリアンプ１１
およびゲート回路１２を含む。プリアンプ１１とゲート
回路１２とは、相補データバスＲＤＡ、ＺＲＤＡで接続
されている。プリアンプ１１は、バンクＢ０から読出さ
れたデータを増幅する。ゲート回路１２は、ゲート制御
信号ＺＢＥＳＴ（０）に応答して、プリアンプ１１から
出力されるデータを相補データバスＲＤＦ、ＺＲＤＦに
出力する。

【０００９】なお、バンクが４つある場合は、バンクＢ
０以外のバンク（図示せず）のデータは、同じく出力制
御回路２０から出力されるゲート制御信号ＺＢＥＳＴ
（１）、ＺＢＥＳＴ（２）、ＺＢＥＳＴ（３）に応答し
て、相補データバスＲＤＦ、ＺＲＤＦに転送される。す
なわち、これらのゲート制御信号ＺＢＥＳＴ（０）、…
により、いずれかのバンクから出力されるデータが、選
択的に相補データバスＲＤＦ、ＺＲＤＦに転送される。

【００１０】第２出力ステージＣ２は、ゲート回路１３
およびラッチ回路１４を備える。ゲート回路１３は、ゲ
ート制御信号ＲＤＧＡＴＥに応答して、相補データバス
ＲＤＦ、ＺＲＤＦのデータを取込む。ラッチ回路１４
は、ゲート回路１３から受けるデータをラッチして、相
補データバスＲＤ、ＺＲＤに出力する。

【００１１】最終出力ステージＣ３は、ゲート回路１５
および出力バッファ１６を備える。ゲート回路１５は、
ゲート制御信号ＣＬＫＯＥＮに応答して、相補データバ
スＲＤ、ＺＲＤのデータを取込む。出力バッファ１６
は、ゲート回路１５から受けるデータを増幅してデータ
入出力端子ＤＱに出力する。

【００１２】さらに、相補データバスＲＤＦ、ＺＲＤＦ
には、Ｐチャネル型ＭＯＳトランジスタＰ１が接続され
る。トランジスタＰ１は、リセット制御信号ＺＲＤＦＰ
Ｃに応答して、相補データバスＲＤＦ、ＺＲＤＦをリセ
ット状態にする。

【００１３】また、相補データバスＲＤ、ＺＲＤには、
Ｐチャネル型ＭＯＳトランジスタＰ２が接続される。ト
ランジスタＰ２は、リセット制御信号ＺＲＤＰＣに応答
して、相補データバスＲＤ、ＺＲＤをリセット状態にす
る。

【００１４】次に、出力制御回路２０について説明す
る。出力制御回路２０は、出力段１０におけるデータの
流れを制御するための各種信号を発生する。図１１にお
いては、リセット信号発生回路２１、ゲート制御信号発
生回路２２、リセット信号発生回路２３、ゲート制御信
号発生回路２４および出力制御信号発生回路２５が代表
的に示されている。

【００１５】リセット信号発生回路２１は、トランジス
タＰ１のＯＮ／ＯＦＦを制御するリセット信号ＺＲＤＦ
ＰＣを出力する。ゲート制御信号発生回路２２は、ゲー
ト回路１３の開閉を制御するゲート制御信号ＲＤＧＡＴ
Ｅを出力する。リセット信号発生回路２３は、トランジ
スタＰ２のＯＮ／ＯＦＦを制御するリセット信号ＺＲＤ
ＰＣを出力する。ゲート制御信号発生回路２４は、ゲー
ト回路１５の開閉を制御するゲート制御信号ＣＬＫＯＥ
Ｎを出力する。出力制御信号発生回路２５は、出力バッ
ファ１６の動作を制御する出力イネーブル信号ＯＥＭを
出力する。

【００１６】次に、出力制御信号発生回路２５と最終出
力ステージＣ３との回路構成について、さらに図１２を
用いて説明する。

【００１７】図１２は、従来の同期型半導体記憶装置９
０００に含まれる出力制御信号発生回路２５と最終出力
ステージＣ３との構成を示す回路図である。

【００１８】まず、最終出力ステージＣ３について説明
する。図１２に示すように、ゲート回路１５は、ＮＡＮ
Ｄ回路Ｎ３、Ｎ４、Ｎ５およびＮ６ならびにインバータ
回路Ｉ２を含む。ＮＡＮＤ回路Ｎ４は、データバスＲＤ
およびＺＲＤと接続される。ＮＡＮＤ回路Ｎ３は、ゲー
ト制御信号ＣＬＫＯＥＮと電源電圧ＶＤＤとを受ける。
インバータ回路Ｉ２は、ＮＡＮＤ回路Ｎ３の出力を反転
して出力する。ＮＡＮＤ回路Ｎ５は、データバスＲＤ、
ＮＡＮＤ回路Ｎ４の出力ノードおよびインバータ回路Ｉ
２の出力ノードと接続される。また、ＮＡＮＤ回路Ｎ６
は、データバスＺＲＤ、ＮＡＮＤ回路Ｎ４の出力ノード
およびインバータ回路Ｉ２の出力ノードと接続される。
ゲート回路１５は、ゲート制御信号ＣＬＫＯＥＮに応答
して、データバスＲＤおよびＺＲＤのデータを出力バッ
ファ１６に転送する。

【００１９】出力バッファ１６は、ドライバ１７とラッ
チ回路１８とで構成される。ラッチ回路１８は、インバ
ータ回路Ｉ１、ＮＡＮＤ回路Ｎ１およびＮ２、ＡＮＤ回
路Ａ１およびＡ２ならびにＮＯＲ回路ＮＲ１およびＮＲ
２を含む。ラッチ回路１８は、ゲート回路１５から出力
される信号をラッチし、相補データバスＤＱ０およびＺ
ＤＱ０に出力する。ラッチ回路１８は、出力制御信号発
生回路２５から出力される出力イネーブル信号ＯＥＭに
より、その動作が制御される。

【００２０】ドライバ１７は、相補データバスＤＱ０お
よびＺＤＱ０と接続される。ドライバ１７は、相補デー
タバスＤＱ０およびＺＤＱ０のデータを受け、これを増
幅してデータ入出力端子ＤＱに出力する。

【００２１】次に、出力制御信号発生回路２５について
簡単に説明する。図１２に示すように、出力制御信号発
生回路２５は、シフト回路３０および３１、ＮＡＮＤ回
路Ｎ１９ならびにインバータ回路Ｉ４を含む。

【００２２】シフト回路３１は、カスレイテンシＣＬに
応じた時間だけ、信号ＯＥＭＦをシフトして出力（信号
ＯＥＭＳＴ）する。ここで、カスレイテンシＣＬとは、
読出命令ＲＥＡＤが入力された後、何クロック目にデー
タを出力し始めるかを示す値である。また、信号ＯＥＭ
Ｆとは、バースト長ＢＬ（何クロック分の読出データを
出力するかを示す値）分だけＨレベルが保持される信号
であって、読出命令ＲＥＡＤに基づき発生する。

【００２３】シフト回路３０は、ＮＡＮＤ回路Ｎ１１、
Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５、Ｎ１６、Ｎ１７およ
びＮ１８を含む。シフト回路３０は、内部クロック信号
ＣＬＫ（およびこれを反転したクロック信号ＺＣＬＫ）
に対して、内部制御信号ＺＤＱＭを１クロック分遅延さ
せて出力する。ここで、内部制御信号ＺＤＱＭとは、読
出マスク信号ＥＸＴＤＱＭに対応する逆相の内部信号で
ある。

【００２４】ＮＡＮＤ回路Ｎ１９は、信号ＯＥＭＳＴと
シフト回路３０の出力信号とを入力に受ける。インバー
タ回路Ｉ４は、ＮＡＮＤ回路Ｎ１９の出力信号を入力に
受け、これを反転して出力（出力イネーブル信号ＯＥ
Ｍ）する。

【００２５】同期型半導体記憶装置９０００は、上記に
示すリセット信号、ゲート制御信号に基づき、バンクか
ら読出されたデータをパイプライン動作により、順次、
外部に出力する。

【００２６】次に、従来の同期型半導体記憶装置の動作
について、タイミングチャートである図１３を用いて説
明する。

【００２７】図１３は、従来の同期型半導体記憶装置９
０００の動作を説明するためのタイミングチャートであ
る。以下の説明においては、カスレイテンシＣＬを３、
バースト長ＢＬを４とし、バンクＢ０についての読出動
作を説明する。

【００２８】図１３において（Ａ）は、内部クロック信
号ＣＬＫを、（Ｂ）は、読出マスク信号ＥＸＴＤＱＭ
を、（Ｃ）は、データ入出力端子ＤＱからの出力ＤＯＵ
Ｔを、（Ｄ）は、コラム選択信号ＣＳＬをそれぞれ示し
ている。さらに、（Ｅ）は、データバスＲＤＡ、ＲＤＦ
の電位を、（Ｆ）は、データバスＺＲＤＡ、ＺＲＤＦの
電位を、（Ｇ）は、ゲート制御信号ＺＢＥＳＴ（０）
を、（Ｈ）は、リセット信号ＺＲＤＦＰＣをそれぞれ示
している。さらに、（Ｉ）は、ゲート制御信号ＲＤＧＡ
ＴＥを、（Ｊ）は、データバスＲＤの電位を、（Ｋ）
は、データバスＺＲＤの電位を、（Ｌ）は、リセット信
号ＺＲＤＰＣを、（Ｍ）は、ゲート制御信号ＣＬＫＯＥ
Ｎをそれぞれ示している。また、（Ｎ）は、データバス
ＤＱ０の電位を、（Ｏ）は、データバスＺＤＱ０の電位
を、（Ｐ）は、信号ＯＥＭＦを、（Ｑ）は、出力イネー
ブル信号ＯＥＭをそれぞれ示している。

【００２９】以下の説明においては、内部クロック信号
ＣＬＫは、時刻ｔ１、ｔ２、ｔ３、…のタイミングで立
上がるものとする。また、１つのバンクＢ０についての
み読出動作を行なうものとする（したがって、ゲート制
御信号ＺＢＥＳＴ（０）は常にＬに固定されている）。
さらに、読出マスク信号ＥＸＴＤＱＭは、時刻ｔ５で入
力されるものとする（この場合、レイテンシを２とする
と、時刻ｔ７で出力されるデータがマスクされる）。

【００３０】図１３に示すように、時刻ｔ１で活性命令
ＡＣＴ（ワード線の活性化）が入力され、さらに時刻ｔ
３で読出命令ＲＥＡＤが入力されると、コラム選択信号
ＣＳＬがＨレベルに立上がり、バンクＢ０のコラム系が
活性化する。これにより、１番目の読出データ（時刻ｔ
３で読出されたデータ）がプリアンプ１１に転送され
る。プリアンプ１１は、これを増幅する。プリアンプ１
１で増幅されたデータが、相補データバスＲＤＦ、ＺＲ
ＤＦに転送される。

【００３１】時刻ｔ４になると、適切な時間にゲート制
御信号ＲＤＧＡＴＥがＨレベルになる。これにより、相
補データバスＲＤＦ、ＺＲＤＦのデータが、ラッチ回路
１４に取込まれる。これにより、相補データバスＲＤ
Ｆ、ＺＲＤＦに存在した１番目の読出データは、相補デ
ータバスＲＤ、ＺＲＤに転送される。

【００３２】続いて、適切な時間にＬレベルのリセット
信号ＺＲＤＦＰＣが発生し、これをゲートに受けるトラ
ンジスタＰ１が導通することにより、相補データバスＲ
ＤＦ、ＺＲＤＦおよび相補データバスＲＤＡ、ＺＲＤＡ
がプリチャージされる。

【００３３】これに続き、２番目のコラム選択信号ＣＳ
ＬがＨレベルに立上がり、２番目の読出データ（時刻ｔ
４で読出されたデータ）がプリアンプ１１に転送され
る。転送された２番目のデータは、プリアンプ１１で増
幅され、再び相補データバスＲＤＦ、ＺＲＤＦに転送さ
れる。

【００３４】時刻ｔ５になると、適切な時間にゲート制
御信号ＣＬＫＯＥＮがＨレベルになり、時刻ｔ４で相補
データバスＲＤ、ＺＲＤまで転送された１番目の読出デ
ータが、出力バッファ１６に取込まれる。

【００３５】出力バッファ１６に取込まれたこのデータ
は、出力イネーブル信号ＯＥＭがＨレベルの状態になっ
た時点で、データ入出力端子ＤＱよりデータが外部に出
力（図１３におけるＱ０）される。

【００３６】続いて、適切な時間にＬレベルのリセット
信号ＺＲＤＰＣが発生し、これをゲートに受けるトラン
ジスタＰ２が導通状態になることにより、相補データバ
スＲＤ、ＺＲＤがプリチャージされる。これにより、次
のデータの転送が可能な状態となる。

【００３７】続いて、ゲート制御信号ＲＤＧＡＴＥが適
切な時間にＨレベルになる。これにより、２番目の読出
データが相補データバスＲＤＦ、ＺＲＤＦから相補デー
タバスＲＤ、ＺＲＤに転送される。

【００３８】続いて、適切な時間にＬレベルのリセット
信号ＺＲＤＦＰＣが発生し、これをゲートに受けるトラ
ンジスタＰ１が導通状態になることにより、相補データ
バスＲＤＦ、ＺＲＤＦおよび相補データバスＲＤＡ、Ｚ
ＲＤＡがプリチャージされる。

【００３９】続いて、３番目のコラム選択信号ＣＳＬが
Ｈレベルになり、３番目の読出データ（時刻ｔ５で読出
されたデータ）が、プリアンプ１１に転送されてくる。
プリアンプ１１で増幅されたこのデータは、相補データ
バスＲＤＦ、ＺＲＤＦに転送される。

【００４０】時刻ｔ６になると、ゲート制御信号ＣＬＫ
ＯＥＮがＨレベルとなることで、相補データバスＲＤ、
ＺＲＤに転送されている２番目の読出データが出力バッ
ファ１６に取込まれる。

【００４１】しかし、時刻ｔ５で入力された読出マスク
信号ＥＸＴＤＱＭにより、出力イネーブル信号ＯＥＭが
Ｌレベルとなる。このため、時刻ｔ７においてデータ入
出力端子ＤＱから外部に出力されるはずの２番目の読出
データは、出力されない。

【００４２】さらに、同じ動作を繰り返すことにより、
２番目の読出データを除いて、１番目の読出データに対
応してデータＱ０が、３番目の読出データに対応してデ
ータＱ２が、４番目の読出データに対応してデータＱ３
が、それぞれ出力される。

【００４３】なお、カスレイテンシＣＬが２の場合は、
相補データバスＲＤＡ、ＺＲＤＡ、相補データバスＲＤ
Ｆ、ＺＲＤＦおよび相補データバスＲＤ、ＺＲＤが、１
サイクル中で同じ動きをする。この場合、これらの相補
データバスは、同時にプリチャージされる。

【００４４】

【発明が解決しようとする課題】上述のように、従来の
同期型半導体記憶装置９０００は、外部から安定した周
期で与えられる外部クロック信号に同期して図１３に示
すタイミングで動作することにより、データの出力が可
能となる。

【００４５】ところが、従来の同期型半導体記憶装置９
０００の構成では、以下に示すようにマスクすべきデー
タが外部に出力されてしまうという問題があった。

【００４６】図１４に示すタイミングチャートを用い
て、従来の同期型半導体記憶装置９０００従来の問題点
を説明する。

【００４７】図１４は、従来の同期型半導体記憶装置９
０００の問題点を説明するためのタイミングチャートで
ある。図１４において、（Ａ）は、ゲート制御信号ＣＬ
ＫＯＥＮを、（Ｂ）は、読出マスク信号ＥＸＴＤＱＭ
を、（Ｃ）は、内部制御信号ＺＤＱＭを、（Ｄ）は、出
力イネーブル信号ＯＥＭを、（Ｅ）は、データバスＲＤ
の電位を、（Ｆ）は、データバスＺＲＤの電位を、
（Ｇ）は、データバスＤＱ０の電位を、（Ｈ）は、デー
タバスＺＤＱ０の電位を、（Ｉ）は、外部クロック信号
ＥＸＴＣＬＫを、（Ｊ）は、データ入出力端子ＤＱから
の出力ＤＯＵＴをそれぞれ示している。データの読出タ
イミングは、図１３で説明した場合と同じとする。読出
マスク信号ＥＸＴＤＱＭは、時刻ｔ５で入力される。

【００４８】図１４に示すように、時刻ｔ５で入力され
た読出マスク信号ＥＸＴＤＱＭにより、時刻ｔ６におい
て、出力イネーブル信号ＯＥＭが、ＨレベルからＬレベ
ルに立下がる。この立下がりタイミングは、出力データ
のデータホールドｔＯＨ（通常３ｎｓ）を満たすため
に、外部クロック信号ＥＸＴＣＬＫのＬレベルからＨレ
ベルへの立上がりエッジに対して、すぐにＬレベルに落
とすことはできない。したがって、外部クロック信号Ｅ
ＸＴＣＬＫの立上がりエッジ（時刻ｔ６）より数ｎｓの
期間Ｈレベルを保持することが必要とされる。

【００４９】一方、同期型半導体記憶装置９０００は、
相補データバスＲＤ、ＺＲＤから出力バッファ１６へ、
続いて相補データバスＲＤＦ、ＺＲＤＦから相補データ
バスＲＤ、ＺＲＤへ、そしてバンクＢ０から相補データ
バスＲＤＦ、ＺＲＤＦへデータを転送するという一連の
転送動作（パイプライン動作）を１回の動作クロックで
行なう必要がある。したがって、従来の同期型半導体記
憶装置９０００においてデータの出力速度（動作速度）
を高速化するためには、できるだけ高速にゲート制御信
号ＣＬＫＯＥＮを立上げて、データを出力バッファ１６
に高速に取込む必要がある。

【００５０】しかしながら、これらの要求を満たそうと
すると、ゲート制御信号ＣＬＫＯＥＮが立上がった時点
で、出力イネーブル信号ＯＥＭがＨレベルの状態を保持
している状態が発生する（図１４の時刻ｔ６における出
力イネーブル信号ＯＥＭ参照）。これにより、読出マス
クがかけられているにもかかわらず、マスクされるべき
データが出力バッファ１６に取込まれてしまい、さらに
外部に出力されてしまう（図１４の時刻ｔ６における出
力ＤＯＵＴ参照）という問題があった。

【００５１】これは、本来出力してはならないデータ
（以下、インバリッドデータと称す）であり、仮に外部
に出力されるとインバリッドデータを受ける受取側のシ
ステムにおいて、誤動作が発生するという問題が生じ
る。

【００５２】それゆえ、本発明の目的は、このような問
題を解決するためになされたものであり、読出マスクが
かけられた場合に、インバリッドデータの出力を防止
し、高速かつ正確に動作することができる同期型半導体
記憶装置を提供することである。

【００５３】

【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、行列状に配置される複数のメモリセル
を含むメモリセルアレイとメモリセルアレイの行に対応
して設けられる複数のワード線とを各々が含む複数のバ
ンクと、外部クロック信号に同期した内部クロック信号
を出力する内部クロック発生手段と、外部から入力され
る読出命令に応答して、内部クロック信号に同期して対
応するバンクのメモリセルからデータを読出す読出手段
と、読出手段が読出したデータを転送するデータバス
と、データバスから転送されるデータを受けて、データ
出力端子に出力する出力手段と、データバスをリセット
状態にするリセット手段と、リセット手段によるリセッ
トのタイミングを制御する出力制御手段とを備え、出力
制御手段は、読出手段から出力されるデータの外部への
出力を所定のタイミングで禁止するマスク信号に応答し
て、データバスをリセット状態にさせる。

【００５４】請求項２に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、出力制
御手段は、読出手段からデータバスにデータを転送させ
た後に、マスク信号に応答してデータバスをリセット状
態にさせる。

【００５５】請求項３に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、出力手
段は、データバスから転送されるデータを所定のタイミ
ングで取込むゲート手段を含み、出力制御手段は、読出
手段からデータバスにデータを転送させた後であって、
ゲート手段によるデータの出力手段への取込みを行わせ
る前に、マスク信号に応答してデータバスをリセット状
態にさせる。

【００５６】請求項４に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、データ
バスは、読出手段が読出したデータを転送する第１のデ
ータバスと、第１のデータバスと出力手段との間に設け
らる第２のデータバスとを含み、第１のデータバスの転
送するデータを受けて、第２のデータバスへデータを所
定のタイミングで転送する第１のゲート手段をさらに備
え、出力制御手段は、第１のゲート手段により第１のデ
ータバスから第２のデータバスにデータを転送させた後
に、マスク信号に応答して第２のデータバスをリセット
状態にさせる。

【００５７】請求項５に係る同期型半導体記憶装置は、
請求項４に係る同期型半導体記憶装置であって、出力手
段は、第２のデータバスから転送されるデータを所定の
タイミングで取込む第２のゲート手段を含み、出力制御
手段は、第１のゲート手段により第１のデータバスから
第２のデータバスにデータを転送させた後であって、第
２のゲート手段による第２のデータバスから転送される
データの出力手段への取込みを行わせる前に、第２のデ
ータバスをリセット状態にさせる。

【００５８】請求項６に係る同期型半導体記憶装置は、
行列状に配置される複数のメモリセルを含むメモリセル
アレイとメモリセルアレイの行に対応して設けられる複
数のワード線とを各々が含む複数のバンクと、外部クロ
ック信号に同期した内部クロック信号を出力する内部ク
ロック発生手段と、外部から入力される読出命令に応答
して、内部クロック信号に同期して対応するバンクのメ
モリセルからデータを読出す読出手段と、読出手段が読
出したデータを転送するデータバスと、データバスから
転送されるデータを受けて、データ出力端子に出力する
出力手段と、読出手段からデータバスへのデータの転送
を制御する出力制御手段とを備え、出力制御手段は、読
出手段から出力されるデータの外部への出力を所定のタ
イミングで禁止するマスク信号に応答して、読出手段か
らデータバスへのデータの転送を禁止する。

【００５９】請求項７に係る同期型半導体記憶装置は、
請求項６に係る同期型半導体記憶装置であって、データ
バスを所定のタイミングでリセット状態にするリセット
手段をさらに備え、出力制御手段は、データバスをリセ
ット状態にした後に、マスク信号に応答して読出手段か
らデータバスへのデータの転送を禁止する。

【００６０】請求項８に係る同期型半導体記憶装置は、
請求項７に係る同期型半導体記憶装置であって、出力手
段は、データバスから転送されるデータを所定のタイミ
ングで取込むゲート手段を含み、出力制御手段は、デー
タバスをリセット状態にした後であって、ゲート手段に
よるデータバスから転送されるデータの出力手段への取
込みを行わせる前に、マスク信号に応答して読出手段か
らデータバスへのデータの転送を禁止する。

【００６１】請求項９に係る同期型半導体記憶装置は、
請求項６に係る同期型半導体記憶装置であって、データ
バスは、読出手段が読出したデータを転送する第１のデ
ータバスと、第１のデータバスと出力手段との間に設け
らる第２のデータバスとを含み、第１のデータバスの転
送するデータを受けて、第２のデータバスへデータを所
定のタイミングで転送する第１のゲート手段をさらに備
え、出力制御手段は、マスク信号に応答して、第１のゲ
ート手段による第１のデータバスから第２のデータバス
へのデータの転送を禁止する。

【００６２】請求項１０に係る同期型半導体記憶装置
は、請求項９に係る同期型半導体記憶装置であって、第
２のデータバスを所定のタイミングでリセット状態にす
るリセット手段をさらに備え、出力制御手段は、第２の
データバスをリセット状態にした後に、マスク信号に応
答して第１のデータバスから第２のデータバスへのデー
タの転送を禁止する。

【００６３】請求項１１に係る同期型半導体記憶装置
は、請求項１０に係る同期型半導体記憶装置であって、
出力手段は、第２のデータバスから転送されるデータを
所定のタイミングで取込む第２のゲート手段を含み、出
力制御手段は、第２のデータバスをリセット状態にした
後であって第２のゲート手段による第２のデータバスか
らのデータの出力手段への取込みを行わせる前に、マス
ク信号に応答して、第１のゲート手段による第１のデー
タバスから第２のデータバスへのデータの転送を禁止す
る。

【００６４】請求項１２に係る同期型半導体記憶装置
は、行列状に配置される複数のメモリセルを含むメモリ
セルアレイとメモリセルアレイの行に対応して設けられ
る複数のワード線とを各々が含む複数のバンクと、外部
クロック信号に同期した内部クロック信号を出力する内
部クロック発生手段と、外部から入力される読出命令に
応答して、内部クロック信号に同期して対応するバンク
のメモリセルからデータを読出す読出手段と、読出手段
が読出したデータを転送するデータバスと、データバス
から転送されるデータを受けて、データ出力端子に出力
する出力手段と、出力手段によるデータの取込みのタイ
ミングを制御する出力制御手段とを備え、出力制御手段
は、読出手段から出力されるデータの外部への出力を所
定のタイミングで禁止するマスク信号に応答してデータ
バスからのデータの出力手段への取込みを禁止する。

【００６５】請求項１３に係る同期型半導体記憶装置
は、請求項１２に係る同期型半導体記憶装置であって、
出力手段は、データバスから転送されるデータを取込む
ゲート手段を含み、出力制御手段は、マスク信号に応答
して、ゲート手段によるデータバスからの出力手段への
データの取込みを禁止する。

【００６６】請求項１４に係る同期型半導体記憶装置
は、請求項１３に係る同期型半導体記憶装置であって、
データバスを所定のタイミングでリセット状態にするリ
セット手段をさらに備え、出力制御手段は、マスク信号
に応答してデータバスからのデータの出力手段への取込
みを禁止した後に、データバスをリセット状態にする。

【００６７】請求項１５に係る同期型半導体記憶装置
は、請求項１３に係る同期型半導体記憶装置であって、
出力制御手段は、ゲート手段を所定のタイミングで開閉
する制御手段と、マスク信号をシフトして出力するシフ
ト手段とを含み、ゲート手段は、制御手段から出力され
る第１の制御信号およびシフト手段から出力されるマス
ク信号に対応する第２の制御信号に応答して、データの
出力手段への取込みを行う。

【００６８】

【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における同期型半導体記憶装置について説明す
る。本発明の実施の形態１における同期型半導体記憶装
置は、読出マスクがかけられた場合に、読出データを転
送するデータバスのリセットタイミングを制御すること
によりインバリットデータの外部への出力を防止するこ
とを可能とするものである。

【００６９】本発明の実施の形態１における同期型半導
体記憶装置１０００の全体構成について図１を用いて説
明する。

【００７０】図１は、本発明の実施の形態１における同
期型半導体記憶装置１０００の主要部の構成の一例を示
す概略ブロック図である。以下の説明において従来の同
期型半導体記憶装置９０００と同じ構成要素には、同じ
符号もしくは同じ記号を付し、その説明を省略する。

【００７１】図１に示す同期型半導体記憶装置１０００
は、コントロール回路１、内部クロック発生回路２、ア
ドレスバッファ３、モードセット設定回路４、アクト信
号発生回路５および複数のバンク（図１においてはＢ
０、Ｂ１、Ｂ２およびＢ３）を含む。

【００７２】バンクＢ０、Ｂ１、Ｂ２およびＢ３は、そ
れぞれロウ系制御回路６、ワードドライバ７、メモリセ
ルアレイ９、センスアンプおよびＩＯゲートを含む。図
１においては、センスアンプとＩＯゲートとを１つのブ
ロック８で示している。それぞれのバンクは、独立にワ
ード線の活性化、データの読出、データの書込およびワ
ード線の非活性化を行なうことができる。

【００７３】メモリセルアレイ９は、行列状に配置され
た複数のメモリセルＭを含み、メモリセルＭのそれぞれ
は、行方向に対応して設けられたワード線ＷＬと列方向
に対応して設けられたビット線対ＢＬ、／ＢＬとの交点
に接続されている。

【００７４】コントロール回路１は、読出マスク信号Ｅ
ＸＴＤＱＭを含む外部制御信号（外部アドレスストロー
ブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓ、外部ライトイネーブル信号／ＷＥ等）を受けて、対
応する内部制御信号（ＺＤＱＭ、ＲＡＳ、ＣＡＳ、ＷＥ
等）を出力する。

【００７５】内部クロック発生回路２は、外部クロック
信号ＥＸＴＣＬＫを取込み、内部動作を制御する内部ク
ロック信号ＣＬＫを出力する。

【００７６】アドレスバッファ３は、外部から受けるア
ドレス信号Ａを取込み、内部アドレス信号を出力する。
アドレス信号Ａは、行アドレス信号Ｘと列アドレス信号
Ｙとが時分割的に多重化されて与えられる。さらに、ア
ドレスバッファ３は図示しないバンクアドレスデコーダ
を備え、アドレス信号Ａをデコードして、対応するバン
クを指定するバンクデコード信号を出力する。

【００７７】アクト信号発生回路５は、外部から入力さ
れる活性命令に応答して、指定されたバンクのロウ系制
御回路６を制御するアクト開始信号を出力する。

【００７８】ロウ系制御回路６のそれぞれは、対応する
アクト開始信号を受けると、対応するビット線をプリチ
ャージするためのプリチャージ信号を非活性化状態で、
またワードドライバ７を活性化するワードドライバ活性
化信号を活性状態で、さらにセンスアンプを活性化する
センスアンプ活性化信号を活性状態でそれぞれ出力す
る。

【００７９】この結果、メモリセルアレイ９を構成する
ビット線対ＢＬ、／ＢＬはプリチャージ状態から開放さ
れ、ワード線ＷＬがＨレベルに立上がる。そしてメモリ
セルＭに蓄積されたデータが、センスアンプで増幅され
る。

【００８０】外部から読出命令ＲＥＡＤが入力される
と、センスアンプでラッチされているデータがＩＯゲー
トを介して、後述する出力段１０に転送される。

【００８１】なお、モードセット設定回路４は、外部信
号に応答して特定のモードを設定する回路であり、コン
トロール回路１およびアドレスバッファ３から受ける信
号（モードレジスタセット命令）に応答して、モード信
号を出力する。これにより、カスレイテンシＣＬ、バー
スト長ＢＬといった種々のモードを設定することができ
る。

【００８２】さらに同期型半導体記憶装置１０００は、
出力段１０および出力制御回路１００を含む。

【００８３】出力制御回路１００は、読出マスクがかけ
られた場合、インバリッドデータをデータバス上でリセ
ットするように（通常と異なるタイミングで）リセット
信号を発生する。これにより、出力イネーブル信号ＯＥ
ＭがＨレベルの状態であり、遅れてＬベルに変化した場
合であっても、インバリッドデータの外部への出力を防
止することができる。

【００８４】次に、本発明の実施の形態１の出力制御回
路１００の構成の一例について、図２を用いて説明す
る。

【００８５】図２は、本発明の実施の形態１における出
力制御回路１００の要部の構成の一例を示す回路図であ
り、併せて出力段１０との関係を示している。

【００８６】図２に示す出力制御回路１００は、リセッ
ト信号発生回路５０を含む。リセット信号発生回路５０
は、内部クロック信号ＣＬＫ、リセット信号発生回路２
１から出力されるリセット信号ＺＲＤＦＰＣおよび内部
制御信号ＺＤＱＭに基づき、トランジスタＰ２のＯＮ／
ＯＦＦを制御するリセット信号ＺＲＤＰＣを出力する。
その他の信号につては、従来と同じタイミングで発生す
る。

【００８７】次に、図２に示すリセット信号発生回路５
０の具体的構成の一例について図３を用いて説明する。

【００８８】図３は、図２に示すリセット信号発生信号
５０の具体的構成の一例を示す回路図である。図３に示
すリセット信号発生回路５０は、従来のリセット信号発
生回路２３、インバータ回路Ｉ５１、Ｉ５２およびＩ５
５、ＮＡＮＤ回路Ｎ５３ならびに論理ゲートＮ５４を含
む。以下、簡単のため、従来のリセット信号発生回路２
３の出力をリセット信号ＺＲＤＰＣ０と記す。リセット
信号ＺＲＤＰＣ０の立上がりタイミングは、図１３で示
したとおりである。内部制御信号ＺＤＱＭがＬレベルの
場合（読出マスクがかけられた状態）、リセット信号発
生回路５０は、内部制御信号ＺＤＱＭと相補データバス
ＲＤＦ、ＺＲＤＦの電位レベルを制御するリセット信号
ＺＲＤＦＰＣとの論理積をとり、これをリセット信号Ｚ
ＲＤＰＣとして出力する。

【００８９】一方、内部制御信号ＺＤＱＭがＨレベルの
場合、リセット信号発生回路５０は、リセット信号ＺＲ
ＤＰＣ０をそのままリセット信号ＺＲＤＰＣとして出力
する。すなわち、従来と同じタイミングでリセット信号
ＺＲＤＰＣが発生する。

【００９０】次に、本発明の実施の形態１における半導
体記憶装置１０００の動作についてタイミングチャート
である図４を用いて説明する。

【００９１】図４は、本発明の実施の形態１における半
導体記憶装置１０００の動作を説明するためのタイミン
グチャートである。

【００９２】図４において（Ａ）は、内部クロック信号
ＣＬＫを、（Ｂ）は、アドレス信号Ａを、（Ｃ）は、ゲ
ート制御信号ＣＬＫＯＥＮを、（Ｄ）は、読出マスク信
号ＥＸＴＤＱＭを、（Ｅ）は、内部制御信号ＺＤＱＭ
を、（Ｆ）は、出力イネーブル信号ＯＥＭを、（Ｇ）
は、ゲート制御信号ＲＤＧＡＴＥを、（Ｈ）は、リセッ
ト信号ＺＲＤＰＣを、（Ｉ）は、リセット信号ＺＲＤＦ
ＰＣをそれぞれ示している。さらに、（Ｊ）は、データ
バスＲＤＦの電位を、（Ｋ）は、データバスＺＲＤＦの
電位を、（Ｌ）は、データバスＲＤの電位を、（Ｍ）
は、データバスＺＲＤの電位を、（Ｎ）は、データバス
ＤＱ０の電位を、（Ｏ）は、データバスＺＤＱ０の電位
をそれぞれ示している。

【００９３】読出動作は、時刻ｔ３から開始され、時刻
ｔ３、ｔ４、ｔ５…で対応するバンクＢ０のメモリセル
からデータの読出が行なわれる。読出マスク信号ＥＸＴ
ＤＱＭは、時刻ｔ５で入力され、時刻ｔ７で外部に出力
される予定のデータがマスクされるものとする。

【００９４】図４に示すように、時刻ｔ１でバンクＢ０
に対して活性命令ＡＣＴ（ワード線の活性化命令）が入
力されると、行アドレス信号Ｘに対応するバンクＢ０の
ワード線ＷＬが活性化し、メモリセルのデータがセンス
アンプでセンスされる。

【００９５】時刻ｔ３でバンクＢ０に対して読出命令Ｒ
ＥＡＤが入力されると、バンクＢ０のコラム系が活性化
する。これにより、列アドレス信号Ｙに対応するメモリ
セルのデータがセンスアンプからプリアンプ１１に転送
される。プリアンプ１１は、これを増幅する。さらに、
ゲート制御信号ＺＢＥＳＴ（０）が適切な時刻でＬレベ
ルになる。これにより、プリアンプ１１で増幅された１
番目の読出データ（時刻ｔ３で読出されたデータ）が、
相補データバスＲＤＦ、ＺＲＤＦに転送される。

【００９６】時刻ｔ４には、ゲート制御信号ＲＤＧＡＴ
ＥがＨレベルになるため、相補データバスＲＤＦ、ＺＲ
ＤＦのデータが相補データバスＲＤ、ＺＲＤに転送され
る。続いて、リセット制御信号ＺＲＤＦＰＣがＬレベル
になるため、相補データバスＲＤＦ、ＺＲＤＦがリセッ
ト状態になる。

【００９７】時刻ｔ５には、ゲート制御信号ＣＬＫＯＥ
ＮがＨレベルになるため、相補データバスＲＤ、ＺＲＤ
のデータが最終出力ステージＣ３に取込まれる。最終出
力ステージＣ３に取込まれた１番目の読出データは、出
力イネーブル信号ＯＥＭがＨレベルになった時点でデー
タ入出力端子ＤＱから外部に出力される。

【００９８】続いて、リセット信号ＺＲＤＰＣがＬレベ
ルになるため、相補データバスＲＤ、ＺＲＤがリセット
状態になる。続いて、ゲート制御信号ＲＤＧＡＴＥがＨ
レベルになるため、相補データバスＲＤＦ、ＺＲＤＦの
２番目の読出データ（時刻ｔ４で読出されたインバリッ
ドデータ）が相補データバスＲＤ、ＺＲＤに転送され
る。

【００９９】相補データバスＲＤＦ、ＺＲＤＦから相補
データバスＲＤ、ＺＲＤへのデータ転送が完了した後
に、リセット制御信号発生回路５０によりさらにリセッ
ト信号ＺＲＤＰＣが発生するため、相補データバスＲ
Ｄ、ＺＲＤがリセット状態となる。これにより、従来な
らデータバスＲＤに存在するはずのインバリッドデータ
が消滅する。

【０１００】この結果、時刻ｔ６において、ゲート制御
信号ＣＬＫＯＥＮによりゲート回路１５が開くが、最終
出力ステージＣ３にインバリッドデータが取込まれな
い。

【０１０１】この場合、最終出力ステージＣ３には、２
番目の読出データが保持されている。したがって、この
時点で出力イネーブル信号ＯＥＭがＨレベルの状態であ
っても、２番目の読出データが出力されることになり、
インバリッドデータは外部へ出力されない。なお、これ
以降の動作については、従来と同じタイミングで行なわ
れる。

【０１０２】すなわち、出力制御回路１００により、内
部制御信号ＺＤＱＭがＬレベルの場合、相補データバス
ＲＤＦ、ＺＲＤＦから相補データＲＤ、ＺＲＤへインバ
リッドデータが転送された後であってさらに最終出力ス
テージＣ３が相補データＲＤ、ＺＲＤからデータを取込
む前に、インバリッドデータがリセット（相補データバ
スＲＤ、ＺＲＤがリセット）される。

【０１０３】これにより、同期型半導体記憶装置１００
０は、出力イネーブル信号ＯＥＭがＨレベルの状態であ
り、遅れてＬベルに変化した場合であっても、インバリ
ッドデータの外部への出力を防止することができる。こ
の結果、高速かつ正確な動作が保証される。

【０１０４】なお、上記の説明においては、インバリッ
ドデータをデータバスＲＤ上でリセットするために、ト
ランジスタＰ１のＯＮ／ＯＦＦを制御するリセット制御
信号ＺＲＤＦＰＣを用いたが、相補データバスＲＤＦ、
ＺＲＤＦから相補データバスＲＤ、ＺＲＤへのデータ転
送が完了した後でかつ相補データバスＲＤ、ＺＲＤから
最終出力ステージＣ３へのデータの取込みが開始される
までの間に相補データバスＲＤ、ＺＲＤをリセットする
信号ならば、いずれの信号においてもこの目的を達成す
ることができる。

【０１０５】［実施の形態２］本発明の実施の形態２に
おける同期型半導体記憶装置について説明する。本発明
の実施の形態２における同期型半導体記憶装置は、読出
マスクがかけられた場合に、データの転送を制御するこ
とによりインバリッドデータの出力を防止することを可
能とするものである。

【０１０６】本発明の実施の形態２における同期型半導
体記憶装置は、図１および図２に示す同期型半導体記憶
装置１０００の出力制御回路１００に代わって、出力制
御回路２００を備える。

【０１０７】次に、本発明の実施の形態２における出力
制御回路２００について、図５を用いて説明する。

【０１０８】図５は、本発明の実施の形態２の出力制御
回路２００の主要部の構成の一例を示すブロック図であ
り、併せて出力段１０との関係が示されている。以下の
説明において、従来の同期型半導体記憶装置９０００と
同じ構成要素には、同じ符号および同じ記号を付し、そ
の説明を省略する。

【０１０９】図５に示す出力制御回路２００は、ゲート
制御信号発生回路６０を含む。ゲート制御信号発生回路
６０は、内部クロック信号ＣＬＫと内部制御信号ＺＤＱ
Ｍとに基づき、ゲート回路１３の開閉を制御するゲート
制御信号ＲＤＧＡＴＥを生成して出力する。具体的に
は、ゲート制御回路６０は、従来のゲート制御信号発生
回路２２と異なり、所定のタイミングで発生するゲート
御信号ＲＤＧＡＴＥを、読出マスク信号ＥＸＴＤＱＭに
応答してリセット状態にする。その他の信号について
は、従来と同じタイミングで発生する。

【０１１０】次に、図５に示すゲート制御信号発生回路
６０の具体的構成の一例について図６を用いて説明す
る。

【０１１１】図６は、図５に示すゲート制御信号発生回
路６０の具体的構成の一例を示す回路図である。図６に
示すゲート制御信号発生回路６０は、従来のゲート制御
信号発生回路２２、ＮＡＮＤ回路Ｎ６２およびインバー
タ回路Ｉ６４を含む。以下、簡単のため、従来のゲート
制御信号発生回路２２の出力をゲート制御信号ＲＤＧＡ
ＴＥ０と記す。ゲート制御信号ＲＤＧＡＴＥ０の立上が
りタイミングは、図１３で示したとおりである。

【０１１２】内部制御信号ＺＤＱＭがＬレベルの場合
（読出マスクがかけられた状態）、ゲート制御信号発生
回路６０は、通常発生すべきゲート制御信号ＲＤＧＡＴ
Ｅをリセットする（転送が禁止される）。

【０１１３】一方、内部制御信号ＺＤＱＭがＨレベルの
場合、ゲート制御信号発生回路６０は、ゲート制御信号
ＲＤＧＡＴＥ０をそのままゲート制御信号ＲＤＧＡＴＥ
として出力する。すなわち、従来と同じタイミングでゲ
ート制御信号ＲＤＧＡＴＥが発生する。

【０１１４】次に、本発明の実施の形態２における同期
型半導体記憶装置の動作についてタイミングチャートで
ある図７を用いて説明する。

【０１１５】図７は、本発明の実施の形態２における同
期型半導体記憶装置の動作を説明するためのタイミング
チャートである。

【０１１６】図７において（Ａ）は、内部クロック信号
ＣＬＫを、（Ｂ）は、ゲート制御信号ＣＬＫＯＥＮを、
（Ｃ）は、読出マスク信号ＥＸＴＤＱＭを、（Ｄ）は、
内部制御信号ＺＤＱＭを、（Ｅ）は、出力イネーブル信
号ＯＥＭを、（Ｆ）は、ゲート制御信号ＲＤＧＡＴＥ
を、（Ｇ）は、リセット信号ＺＲＤＰＣを、（Ｈ）は、
リセット信号ＺＲＤＦＰＣをそれぞれ示している。さら
に、（Ｉ）は、データバスＲＤＦの電位を、（Ｊ）は、
データバスＺＲＤＦの電位を、（Ｋ）は、データバスＲ
Ｄの電位を、（Ｌ）は、データバスＺＲＤの電位を、
（Ｍ）は、データバスＤＱ０の電位を、（Ｎ）は、デー
タバスＺＤＱ０の電位をそれぞれ示している。

【０１１７】読出動作は、時刻ｔ３から開始され、時刻
ｔ３、ｔ４、ｔ５…で対応するメモリセルからデータの
読出が行なわれる。読出マスク信号ＥＸＴＤＱＭは、時
刻ｔ５で入力され、時刻ｔ７で外部に出力される予定の
データがマスクされるものとする。また、時刻ｔ３でメ
モリセルから読出された１番目の読出データは、図４で
説明したように時刻ｔ４で、相補データバスＲＤ、ＺＲ
Ｄに転送されているものとする。

【０１１８】図７において時刻ｔ５で、ゲート制御信号
ＣＬＫＯＥＮがＨレベルとなる。これにより、相補デー
タバスＲＤ、ＺＲＤのデータが最終出力ステージＣ３に
取込まれる。この結果、１番目の読出データが、データ
入出力端子ＤＱから外部に出力される。

【０１１９】続いて、リセット信号ＺＲＤＰＣがＬレベ
ルになことにより、相補データバスＲＤ、ＺＲＤがリセ
ット状態になる。さらに従来であれば、ゲート制御信号
ＲＤＧＡＴＥがＨレベルになり、２番目の読出データ
（時刻ｔ４で読出されたインバリッドデータ）が、相補
データバスＲＤＦ、ＺＲＤＦから相補データバスＲＤ、
ＺＲＤに転送される。

【０１２０】しかし、ゲート制御信号発生回路６０によ
り、ゲート制御信号ＲＤＧＡＴＥがリセットされるた
め、相補データバスＲＤＦ、ＺＲＤＦから相補データバ
スＲＤ、ＺＲＤへのデータ転送が禁止される。

【０１２１】続いて、リセット信号ＺＲＤＦＰＣがＬレ
ベルになことにより、相補データバスＲＤＦ、ＺＲＤＦ
がリセット状態になる。

【０１２２】時刻ｔ６において相補データバスＲＤ、Ｚ
ＲＤはリセット状態を保持する。これにより、時刻ｔ６
でゲート制御信号ＣＬＫＯＥＮがＨレベルになるが、最
終出力ステージＣ３には、１番目の読出データが保持さ
れることになる。したがって、出力イネ−ブル信号ＯＥ
ＮがＨレベルの状態であっても、インバリッドデータが
外部に出力されない。なお、これ以降の動作について
は、従来と同じタイミングで行なわれる。

【０１２３】すなわち、出力制御回路２００により、内
部制御信号ＺＤＱＭがＬレベルの場合、相補データバス
ＲＤ、ＺＲＤから最終出力ステージＣ３へデータが転送
されれ、さらにインバリッドデータがリセット（相補デ
ータバスＲＤ、ＺＲＤがリセット）された後における相
補データバスＲＤＦ、ＺＲＤＦから相補データバスＲ
Ｄ、ＺＲＤへのデータ（インバリッドデータ）転送が禁
止される。

【０１２４】したがって、本発明の実施の形態２の同期
型半導体記憶装置は出力制御回路２００を備えることに
より、出力イネーブル信号ＯＥＭがＨレベルの状態であ
り、遅れてＬベルに変化した場合であっても、インバリ
ッドデータの外部への出力を防止することができる。こ
の結果、高速かつ正確な動作が保証される。

【０１２５】なお、上記説明においては、相補データバ
スを想定してスタンバイ状態（リセット状態）が実現で
きる場合について説明したが、仮にシングルデータバス
であって、相補データバスＲＤ、ＺＲＤがリセット状態
（すなわちスタンバイ状態）を持ち得ない場合であって
も、以下に示すように、同様の効果を奏することができ
る。すなわち、第２出力ステージＣ２のゲート回路１３
の開きを中止して、時刻ｔ５でのデータバスＲＤＦ（シ
ングル）からデータバスＲＤ（シングル）へのデータ転
送を禁止するように回路を構成すれば、データバスＲＤ
には時刻ｔ５で最終出力ステージＣ３に転送されたデー
タ（時刻ｔ３で読出したデータ）がそのまま保存され
る。したがって、時刻ｔ６においてゲート制御信号ＣＬ
ＫＯＥＮによりデータバスＲＤから最終出力ステージＣ
３にデータが取込まれたとしても、インバリッドデータ
が外部に出力されてしまうことはない。

【０１２６】［実施の形態３］本発明の実施の形態３に
おける同期型半導体記憶装置について説明する。本発明
の実施の形態３における同期型半導体記憶装置は、読出
マスクがかけられた場合に、最終出力ステージにおける
ゲートの開閉を制御することにより、インバリッドデー
タの外部への出力を防止することを可能とするものであ
る。

【０１２７】本発明の実施の形態３における同期型半導
体記憶装置は、図１および図２に示す同期型半導体記憶
装置１０００の出力制御回路１００に代わって、出力制
御回路３００を備える。

【０１２８】次に、本発明の実施の形態３における出力
制御回路３００について、図８を用いて説明する。

【０１２９】図８は、本発明の実施の形態３の出力制御
回路３００の主要部の構成の一例を示すブロック図であ
り、併せて出力段１０との関係が示されている。以下の
説明において、従来の同期型半導体記憶装置９０００と
同じ構成要素には、同じ符号および同じ記号を付し、そ
の説明を省略する。

【０１３０】図８に示す出力制御回路３００は、ゲート
制御信号発生回路７０を含む。ゲート制御信号発生回路
７０は、内部クロック信号ＣＬＫと内部制御信号ＺＤＱ
Ｍとに基づき、ゲート回路１５の開閉を制御するゲート
制御信号ＣＬＫＯＥＮおよびゲート制御信号ＺＣＬＫＯ
ＤＩＳを生成して出力する。その他の信号については、
従来と同じタイミングで発生する。

【０１３１】次に、図８に示すゲート制御信号発生回路
７０の具体的構成の一例について図９を用いて説明す
る。

【０１３２】図９は、図８に示すゲート制御信号発生回
路７０の具体的構成の一例を示す回路図であり、併せて
最終出力ステージＣ３との関係が示されている。図９に
示すゲート制御信号発生回路７０は、インバータ回路Ｉ
２１、Ｉ２２、Ｉ２３およびＩ２４、ＮＯＲ回路ＮＲ３
ならびに従来のゲート制御信号発生回路２４を備える。

【０１３３】インバータ回路Ｉ２１、Ｉ２２、Ｉ２３お
よびＩ２４ならびにＮＯＲ回路ＮＲ３は、従来のゲート
制御信号発生回路２４の出力信号（ＣＬＫＯＥＮ）を受
けて、Ｈ幅を拡げて出力する。ゲート制御信号ＣＬＫＯ
ＥＮの立上がりタイミングは、図１３で説明したとおり
である。なお、インバータ回路Ｉ２３の出力信号を信号
Ｓ１と記し、インバータ回路Ｉ２４の出力信号をＺＳ１
（信号Ｓ１を反転した信号）と記す。

【０１３４】ゲート制御信号発生回路７０はさらに、ゲ
ート回路Ｇ１およびＧ２、ＮＡＮＤ回路Ｎ１０およびＮ
１１ならびにインバータ回路Ｉ２５およびＩ２６より構
成されるシフタを備える。ゲート回路Ｇ１は、信号Ｓ１
およびＺＳ１に応答して、ＮＡＮＤ回路Ｎ１０に内部制
御信号ＺＤＱＭを出力する。ＮＡＮＤ回路Ｎ１０および
インバータ回路Ｉ２５は、ラッチ回路を構成する。ゲー
ト回路Ｇ２は、信号Ｓ１およびＺＳ１に応答して、ＮＡ
ＮＤ回路Ｎ１１にＮＡＮＤ回路Ｎ１０の出力信号を出力
する。ＮＡＮＤ回路Ｎ１１およびインバータ回路Ｉ２６
は、ラッチ回路を構成する。

【０１３５】ゲート回路Ｇ１、ＮＡＮＤ回路Ｎ１０およ
びインバータ回路Ｉ２５は、内部制御信号ＺＤＱＭを半
クロック分シフトする。さらにゲート回路Ｇ２、ＮＡＮ
Ｄ回路Ｎ１１およびインバータ回路Ｉ２６は、半クロッ
クシフトした信号をさらに半クロック分シフトする。

【０１３６】ゲート制御信号発生回路７０はさらに、イ
ンバータ回路Ｉ２７およびＩ２８を備える。インバータ
回路Ｉ２７は、ＮＡＮＤ回路Ｎ１１の出力信号を受け
て、これを反転する。インバータ回路Ｉ２８は、インバ
ータ回路Ｉ２７の出力を受けて、これを反転して出力
（ゲート制御信号ＺＣＬＫＯＤＩＳ）する。

【０１３７】ゲート制御信号発生回路７０から出力され
るゲート制御信号ＺＣＬＫＯＤＩＳおよびゲート制御信
号ＣＬＫＯＥＮは、最終出力ステージＣ３に出力され
る。

【０１３８】最終出力ステージＣ３におけるＮＡＮＤ回
路Ｎ３の一方の入力ノードは、ゲート制御信号ＺＣＬＫ
ＯＤＩＳを、他方の入力ノードは、ゲート制御信号ＣＬ
ＫＯＥＮを受ける。

【０１３９】内部制御信号ＺＤＱＭがＬレベルの場合
（読出マスクがかけられた状態）、Ｌレベルのゲート制
御信号ＺＣＬＫＯＤＩＳが発生する。この場合、ゲート
制御信号ＣＬＫＯＥＮによらず、ゲート回路１５は閉じ
たままであり、データバスＲＤ、ＺＲＤから最終出力ス
テージＣ３にデータが取込まれない。

【０１４０】内部制御信号ＺＤＱＭがＨレベルの場合、
ゲート制御信号ＺＣＬＫＯＤＩＳはＨレベルを保持す
る。この場合、ゲート回路１５は、従来と同様のタイミ
ングで、ゲート制御信号ＣＬＫＯＥＮにしたがって開閉
する。

【０１４１】次に、本発明の実施の形態３における同期
型半導体記憶装置の動作をタイミングチャートである図
１０を用いて説明する。

【０１４２】図１０は、本発明の実施の形態３における
同期型半導体記憶装置の動作を説明するためのタイミン
グチャートである。

【０１４３】図１０において（Ａ）は、ゲート制御信号
ＣＬＫＯＥＮを、（Ｂ）は、信号Ｓ１を、（Ｃ）は、読
出マスク信号ＥＸＴＤＱＭを、（Ｄ）は、内部制御信号
ＺＤＱＭを、（Ｅ）は、出力イネーブル信号ＯＥＭを、
（Ｆ）は、ゲート制御信号ＺＣＬＫＯＤＩＳを、（Ｇ）
は、ゲート制御信号ＲＤＧＡＴＥを、（Ｈ）は、リセッ
ト信号ＺＲＤＰＣを、（Ｉ）は、リセット信号ＺＲＤＦ
ＰＣをそれぞれ示している。さらに、（Ｊ）は、データ
バスＲＤの電位を、（Ｋ）は、データバスＺＲＤの電位
を、（Ｌ）は、データバスＤＱ０の電位を、（Ｍ）は、
データバスＺＤＱ０の電位をそれぞれ示している。読出
動作は、時刻ｔ３から開始され、時刻ｔ３、ｔ４、ｔ５
…で対応するメモリセルからデータの読出しが行なわれ
る。読出マスク信号ＥＸＴＤＱＭは、時刻ｔ５で入力さ
れ、時刻ｔ７で外部に出力される予定のデータがマスク
される。時刻ｔ３でメモリセルから１番目に読出された
読出データは、図４で説明したように時刻ｔ４で、相補
データバスＲＤ、ＺＲＤに転送されるものとする。

【０１４４】図１０において時刻ｔ５では、ゲート制御
信号ＣＬＫＯＥＮがＨレベルになることにより、相補デ
ータバスＲＤ、ＺＲＤの１番目の読出データが最終出力
ステージＣ３に取込まれる。

【０１４５】さらにゲート制御信号ＲＤＧＡＴＥがＨレ
ベルとなることで、２番目の読出データ（時刻ｔ４で読
出されたインバリッドデータ）が、相補データバスＲＤ
Ｆ、ＺＲＤＦから相補データバスＲＤ、ＺＲＤに転送さ
れる。

【０１４６】ゲート制御信号発生回路７０は、ゲート制
御信号ＣＬＫＯＥＮを生成し、さらにこのゲート制御信
号ＣＬＫＯＥＮよりＨ幅の広い信号Ｓ１および信号ＺＳ
１を生成する。そして、取込んだ内部制御信号ＺＤＱＭ
を、信号Ｓ１およびＺＳ１に応答して１クロック分シフ
トして出力する。これにより、Ｌレベルのゲート制御信
号ＺＣＬＫＯＤＩＳが発生する。

【０１４７】この結果、時刻ｔ６において、ゲート制御
信号ＣＬＫＯＥＮがＨレベルになるが、ゲート回路１５
は閉じたままであり、最終出力ステージＣ３にはインバ
リッドデータが取込まれない。

【０１４８】この場合、出力最終ステージＣ３は、１番
目の読出データを保持することになる。したがって、出
力イネーブル信号ＯＥＭがＨレベルの状態になっても、
インバリッドデータが外部に出力されない。

【０１４９】すなわち、出力制御回路３００により、内
部制御信号ＺＤＱＭがＬレベルの場合、ゲート回路１５
が開かず、インバリッドデータが相補データバスＲＤ、
ＺＲＤから最終出力ステージＣ３に取込まれない。

【０１５０】したがって、本発明の実施の形態３におけ
る同期型半導体記憶装置は出力制御回路３００を備える
ことにより、出力イネーブル信号ＯＥＭがＨレベルの状
態であり、遅れてＬベルに変化した場合であっても、イ
ンバリッドデータの外部への出力を防止することができ
る。この結果、高速かつ正確な動作が保証される。

【０１５１】なお、上記説明においては、相補データバ
スを仮定して説明したが、シングルデータバスであって
も、３値以上を伝達できる場合はスタンバイ状態を実現
することができるため上記発明の実施例が適用できる。

【０１５２】またシングルデータバスの場合でも、伝達
されるデータが有効であるかどうかを、別の信号線を用
いて受け手側へ送信する場合も考えられるが、この場合
におけるスタンバイ状態とは、送信されたデータが無効
であることを受け手側に伝達している場合に相当する。

【０１５３】

【発明の効果】以上のように、請求項１に係る同期型半
導体記憶装置によれば、マスク信号に応答して、インバ
リッドデータが存在するデータバスをリセット状態にす
るため、インバリッドデータが外部に出力されることを
防止することができる。これにより、出力データのデー
タホールド期間を確保しつつ、かつ高速かつ正確な動作
が保証される。これにより、同期型半導体記憶装置を含
むシステム全体の誤動作を防止することができる。

【０１５４】請求項２に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、インバ
リッドデータが転送されたデータバスをリセット状態に
することができる。これにより、インバリッドデータの
外部への出力を防止することができる。

【０１５５】請求項３に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、最終段
の出力回路にデータを転送するデータバスにインバリッ
ドデータが転送された時点でデータバスをリセット状態
にすることができる。これにより、インバリッドデータ
がリセットされ、最終段の出力回路へのインバリッドデ
ータの取込みを防止することができる。この結果、イン
バリッドデータの外部への出力を防止することができ
る。

【０１５６】請求項４に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、複数の
データバスを介してデータ転送を行う場合に、データバ
ス間のデータ転送を所定のタイミングで行った後に、最
終段の出力回路にデータを転送するデータバスをリセッ
ト状態にすることができる。これにより、インバリッド
データの外部への出力を防止できる。

【０１５７】請求項５に係る同期型半導体記憶装置は、
請求項４に係る同期型半導体記憶装置であって複数のデ
ータバスを介してデータ転送を行う場合に、データバス
間のデータ転送を所定のタイミングで行った後であっ
て、さらに最終段の出力回路がデータバスからインバリ
ッドデータを取込む前に、データバスをリセット状態に
することができる。これにより、インバリッドデータが
リセットされ、最終段の出力回路は１クロック前のデー
タを保持することになる。この結果、インバリッドデー
タの外部への出力を防止することができる。

【０１５８】請求項６に係る同期型半導体記憶装置によ
れば、マスク信号に応答して、データバス間のデータ転
送を禁止することができるため、インバリッドデータが
外部に出力されることを防止することができる。これに
より、出力データのデータホールド期間を確保しつつ、
かつ高速かつ正確な動作が保証される。これにより、同
期型半導体記憶装置を含むシステム全体の誤動作を防止
することができる。

【０１５９】請求項７に係る同期型半導体記憶装置は、
請求項６に係る同期型半導体記憶装置であって、データ
バスをリセットした後に、インバリッドデータのデータ
バスへの転送を禁止することができる。この結果、イン
バリッドデータが最終段に転送されることを防止するこ
とができる。

【０１６０】請求項８に係る同期型半導体記憶装置は、
請求項７に係る同期型半導体記憶装置であって、最終段
の出力回路にデータを転送するデータバスがリセット状
態になった後であって最終段の出力回路がデータを取込
む前に、インバリッドデータがデータバスに転送される
のを禁止する。これにより、インバリッドデータが最終
段に転送されることを防止することができる。

【０１６１】請求項９に係る同期型半導体記憶装置は、
請求項６に係る同期型半導体記憶装置であって、複数の
データバスを介してデータ転送を行う場合に、インバリ
ッドデータが、前段のデータバスから最終段の出力回路
にデータを転送するデータバスに転送されるのを禁止す
る。これによりインバリッドデータが最終段の出力回路
に転送されることを防止することができる。

【０１６２】請求項１０に係る同期型半導体記憶装置
は、請求項９に係る同期型半導体記憶装置であって、複
数のデータバスを介してデータ転送を行う場合に、最終
段の出力回路にデータを転送するデータバスをリセット
状態にした後に、インバリッドデータが当該データバス
に転送されるのを禁止する。これによりインバリッドデ
ータが最終段の出力回路に転送されることを防止するこ
とができる。

【０１６３】請求項１１に係る同期型半導体記憶装置
は、請求項１０に係る同期型半導体記憶装置であって、
複数のデータバスを介してデータ転送を行う場合に、最
終段の出力回路にデータを転送するデータバスをリセッ
ト状態にした後であって最終段の出力回路にデータが取
込まれるに前に、インバリッドデータが当該データバス
に転送されるのを禁止する。これにより、最終段の出力
回路は１クロック前のデータを保持することになり、イ
ンバリッドデータの外部への出力を防止できる。

【０１６４】請求項１２に係る同期型半導体記憶装置に
よれば、マスク信号に応答して、最終段の出力回路への
データの取込みを禁止することができるため、インバリ
ッドデータが外部に出力されることを防止することがで
きる。これにより、出力データのデータホールド期間を
確保しつつ、かつ高速かつ正確な動作が保証される。こ
れにより、同期型半導体記憶装置を含むシステム全体の
誤動作を防止することができる。

【０１６５】請求項１３に係る同期型半導体記憶装置
は、請求項１２に係る同期型半導体記憶装置であって、
最終段の出力回路に設けられるゲート回路の転送（開
閉）タイミングを禁止することができる。これにより、
インバリッドデータの最終段への取込みを防止できる。

【０１６６】請求項１４に係る同期型半導体記憶装置
は、請求項１３に係る同期型半導体記憶装置であって、
最終段の出力回路に設けられるゲート回路の転送（開
閉）タイミングを禁止した後に、データバスをリセット
することができる。これにより、最終段の出力回路は１
クロック前のデータを保持することになり、インバリッ
ドデータの外部への出力を防止できる。

【０１６７】請求項１５に係る同期型半導体記憶装置
は、請求項１３に係る同期型半導体記憶装置であって、
所定のタイミングでゲート回路を開閉する第１の制御信
号を生成し、さらにマスク信号を用いてゲート回路を開
閉する第２の制御信号を生成し、これらにより、ゲート
回路の開閉を制御する。これにより、読出マスク信号に
応答して、インバリッドデータの最終段への取込みを容
易に防止できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における同期型半導体
記憶装置１０００の主要部の構成の一例を示す概略ブロ
ック図である。。

【図２】本発明の実施の形態１における出力制御回路
１００の要部の構成の一例を示す回路図である。

【図３】図２に示すリセット信号発生信号５０の具体
的構成の一例を示す回路図である。

【図４】本発明の実施の形態１における同期型半導体
記憶装置１０００の動作を説明するためのタイミングチ
ャートである。

【図５】本発明の実施の形態２の出力制御回路２００
の主要部の構成の一例を示すブロック図である。

【図６】図５に示すゲート制御信号発生回路６０の具
体的構成の一例を示す回路図である。

【図７】本発明の実施の形態２における同期型半導体
記憶装置の動作を説明するためのタイミングチャートで
ある。

【図８】本発明の実施の形態３の出力制御回路３００
の主要部の構成の一例を示すブロック図である。

【図９】図８に示すゲート制御信号発生回路７０の具
体的構成の一例を示す回路図である。

【図１０】本発明の実施の形態３における同期型半導
体記憶装置の動作を説明するためのタイミングチャート
である。

【図１１】従来の同期型半導体記憶装置９０００の要
部の構成を示す概略ブロック図である。

【図１２】従来の同期型半導体記憶装置９０００に含
まれる出力制御信号発生回路２５と最終出力ステージＣ
３との構成を示す回路図である。

【図１３】従来の同期型半導体記憶装置９０００の動
作を説明するためのタイミングチャートである。

【図１４】従来の同期型半導体記憶装置９０００の問
題点を説明するためのタイミングチャートである。

【符号の説明】

１コントロール回路、２内部クロック発生回路、３
アドレスバッファ、４モードセット設定回路、５
アクト信号発生回路、６ロウ系制御回路、７ワードド
ライバ、９メモリセルアレイ、８センスアンプ／Ｉ
Ｏ、１０出力段、１１プリアンプ、１２，１３，１
５ゲート回路、１４ラッチ回路、１６出力バッフ
ァ、１７ドライバ、１８ラッチ回路、２１，２３,
５０リセット信号発生回路、２２，２４，６０, ７０
ゲート制御信号発生回路、２５出力制御信号発生回
路、Ｐ１，Ｐ２トランジスタ、Ｃ１, Ｃ２, Ｃ３出
力ステージ、１００, ２００, ３００出力制御回路、
１０００同期型半導体記憶装置。

Claims

【特許請求の範囲】

【請求項１】行列状に配置される複数のメモリセルを
含むメモリセルアレイと前記メモリセルアレイの行に対
応して設けられる複数のワード線とを各々が含む複数の
バンクと、外部クロック信号に同期した内部クロック信号を出力す
る内部クロック発生手段と、外部から入力される読出命令に応答して、前記内部クロ
ック信号に同期して対応する前記バンクのメモリセルか
らデータを読出す読出手段と、前記読出手段が読出した前記データを転送するデータバ
スと、前記データバスから転送される前記データを受けて、デ
ータ出力端子に出力する出力手段と、前記データバスをリセット状態にするリセット手段と、前記リセット手段によるリセットのタイミングを制御す
る出力制御手段とを備え、前記出力制御手段は、前記読出手段から出力される前記
データの外部への出力を所定のタイミングで禁止するマ
スク信号に応答して、前記データバスをリセット状態に
させる、同期型半導体記憶装置。
【請求項２】前記出力制御手段は、前記読出手段から前記データバスに前記データを転送さ
せた後に、前記マスク信号に応答して前記データバスを
リセット状態にさせる、請求項１記載の同期型半導体記
憶装置。
【請求項３】前記出力手段は、前記データバスから転送される前記データを所定のタイ
ミングで取込むゲート手段を含み、前記出力制御手段は、前記読出手段から前記データバスに前記データを転送さ
せた後であって、前記ゲート手段による前記データの前
記出力手段への取込みを行わせる前に、前記マスク信号
に応答して前記データバスをリセット状態にさせる、請
求項１記載の同期型半導体記憶装置。
【請求項４】前記データバスは、前記読出手段が読出した前記データを転送する第１のデ
ータバスと、前記第１のデータバスと前記出力手段との間に設けられ
る第２のデータバスとを含み、前記第１のデータバスの転送する前記データを受けて、
前記第２のデータバスへ前記データを所定のタイミング
で転送する第１のゲート手段をさらに備え、前記出力制御手段は、前記第１のゲート手段により前記第１のデータバスから
前記第２のデータバスに前記データを転送させた後に、
前記マスク信号に応答して前記第２のデータバスをリセ
ット状態にさせる、請求項１記載の同期型半導体記憶装
置。
【請求項５】前記出力手段は、前記第２のデータバスから転送される前記データを所定
のタイミングで取込む第２のゲート手段を含み、前記出力制御手段は、前記第１のゲート手段により前記第１のデータバスから
前記第２のデータバスに前記データを転送させた後であ
って、前記第２のゲート手段による前記第２のデータバ
スから転送される前記データの前記出力手段への取込み
を行わせる前に、前記第２のデータバスをリセット状態
にさせる、請求項４記載の同期型半導体記憶装置。
【請求項６】行列状に配置される複数のメモリセルを
含むメモリセルアレイと前記メモリセルアレイの行に対
応して設けられる複数のワード線とを各々が含む複数の
バンクと、外部クロック信号に同期した内部クロック信号を出力す
る内部クロック発生手段と、外部から入力される読出命令に応答して、前記内部クロ
ック信号に同期して対応する前記バンクのメモリセルか
らデータを読出す読出手段と、前記読出手段が読出した前記データを転送するデータバ
スと、前記データバスから転送される前記データを受けて、デ
ータ出力端子に出力する出力手段と、前記読出手段から前記データバスへの前記データの転送
を制御する出力制御手段とを備え、前記出力制御手段は、前記読出手段から出力される前記
データの外部への出力を所定のタイミングで禁止するマ
スク信号に応答して、前記読出手段から前記データバス
への前記データの転送を禁止する、同期型半導体記憶装
置。
【請求項７】前記データバスを所定のタイミングでリ
セット状態にするリセット手段をさらに備え、前記出力制御手段は、前記データバスをリセット状態にした後に、前記マスク
信号に応答して前記読出手段から前記データバスへの前
記データの転送を禁止する、請求項６記載の同期型半導
体記憶装置。
【請求項８】前記出力手段は、前記データバスから転送される前記データを所定のタイ
ミングで取込むゲート手段を含み、前記出力制御手段は、前記データバスをリセット状態にした後であって、前記
ゲート手段による前記データバスから転送される前記デ
ータの前記出力手段への取込みを行わせる前に、前記マ
スク信号に応答して前記読出手段から前記データバスへ
の前記データの転送を禁止する、請求項７記載の同期型
半導体記憶装置。
【請求項９】前記データバスは、前記読出手段が読出した前記データを転送する第１のデ
ータバスと、前記第１のデータバスと前記出力手段との間に設けられ
る第２のデータバスとを含み、前記第１のデータバスの転送する前記データを受けて、
前記第２のデータバスへ前記データを所定のタイミング
で転送する第１のゲート手段をさらに備え、前記出力制御手段は、前記マスク信号に応答して、前記第１のゲート手段によ
る前記第１のデータバスから前記第２のデータバスへの
前記データの転送を禁止する、請求項６記載の同期型半
導体記憶装置。
【請求項１０】前記第２のデータバスを所定のタイミ
ングでリセット状態にするリセット手段をさらに備え、前記出力制御手段は、前記第２のデータバスをリセット状態にした後に、前記
マスク信号に応答して前記第１のデータバスから前記第
２のデータバスへの前記データの転送を禁止する、請求
項９記載の同期型半導体記憶装置。
【請求項１１】前記出力手段は、前記第２のデータバスから転送される前記データを所定
のタイミングで取込む第２のゲート手段を含み、前記出力制御手段は、前記第２のデータバスをリセット状態にした後であって
前記第２のゲート手段による前記第２のデータバスから
の前記データの前記出力手段への取込みを行わせる前
に、前記マスク信号に応答して、前記第１のゲート手段
による前記第１のデータバスから前記第２のデータバス
への前記データの転送を禁止する、請求項１０記載の同
期型半導体記憶装置。
【請求項１２】行列状に配置される複数のメモリセル
を含むメモリセルアレイと前記メモリセルアレイの行に
対応して設けられる複数のワード線とを各々が含む複数
のバンクと、外部クロック信号に同期した内部クロック信号を出力す
る内部クロック発生手段と、外部から入力される読出命令に応答して、前記内部クロ
ック信号に同期して対応する前記バンクのメモリセルか
らデータを読出す読出手段と、前記読出手段が読出した前記データを転送するデータバ
スと、前記データバスから転送される前記データを受けて、デ
ータ出力端子に出力する出力手段と、前記出力手段による前記データの取込みのタイミングを
制御する出力制御手段とを備え、前記出力制御手段は、前記読出手段から出力される前記
データの外部への出力を所定のタイミングで禁止するマ
スク信号に応答して前記データバスからの前記データの
前記出力手段への取込みを禁止する、同期型半導体記憶
装置。
【請求項１３】前記出力手段は、前記データバスから転送される前記データを取込むゲー
ト手段を含み、前記出力制御手段は、前記マスク信号に応答して、前記ゲート手段による前記
データバスからの前記データの前記出力手段への取込み
を禁止する、請求項１２記載の同期型半導体記憶装置。
【請求項１４】前記データバスを所定のタイミングで
リセット状態にするリセット手段をさらに備え、前記出力制御手段は、前記マスク信号に応答して前記データバスからの前記デ
ータの前記出力手段への取込みを禁止した後に、前記デ
ータバスをリセット状態にする、請求項１３記載の同期
型半導体記憶装置。
【請求項１５】前記出力制御手段は、前記ゲート手段を所定のタイミングで開閉する制御手段
と、前記マスク信号をシフトして出力するシフト手段とを含
み、前記ゲート手段は、前記制御手段から出力される第１の制御信号および前記
シフト手段から出力される前記マスク信号に対応する第
２の制御信号に応答して、前記データの前記出力手段へ
の取込みを行う、請求項１３記載の同期型半導体記憶装
置。