JP2011060372A - 半導体装置及びこれを備えるデータ処理システム - Google Patents
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Abstract
【解決手段】ODT信号IODT1を受けてからクロック信号ICLK0をアディティブレイテンシ分カウントした後、ODT信号IODT3を出力するALカウンタ110と、非同期モードから同期モードへ遷移した後、少なくともクロック信号ICLK0がアディティブレイテンシ分入力されるまでの間、遷移時におけるODT信号IODT1の論理値と同じ論理値を持つODT信号IODT3が出力されるよう、ALカウンタ110を制御するカウンタ制御回路120とを備える。これにより、CKE用カウンタを別途設けることなく、ODT動作の中断を防止することが可能となるため、回路規模を縮小することができるとともに、消費電力を低減することも可能となる。
【選択図】図2
Description
11a,11b クロック端子
12 クロックイネーブル端子
13 ODT端子
14a〜14d コマンド端子
15 アドレス端子
16 データ入出力端子
21 クロック入力回路
22 CKE入力回路
23 ODT入力回路
24 コマンド入力回路
25 アドレス入力回路
31 コマンドデコーダ
32 アドレスラッチ回路
41 ロウ系制御回路
42 カラム系制御回路
43 モードレジスタ
51 ロウデコーダ
52 カラムデコーダ
53 センス回路
54 データアンプ
60 メモリセルアレイ
70 データ入出力回路
80 DLL回路
90 コントローラ
100,200,300 ODT制御回路
101,301 ODTラッチ回路
102,302 CKEラッチ回路
103,105,201 CWLカウンタ
104,301b,302b マルチプレクサ
107,202,301a 遅延回路
110 ALカウンタ
1111〜11113 レジスタ回路
112 マルチプレクサ
120 カウンタ制御回路
302a バイパス配線
Claims (12)
- 第1のクロック信号に基づき生成される第2のクロック信号に同期してODTを活性化させる同期モードと、前記第2のクロック信号に非同期でODTを活性化させる非同期モードと、を備えた半導体装置であって、
第1の内部ODT信号を受けてから前記第1クロック信号を第1の所定数カウントした後、第2の内部ODT信号を出力する第1のFIFOカウンタと、
前記非同期モードから前記同期モードへ遷移した後、少なくとも前記第1のクロック信号が前記第1の所定数入力されるまでの間、遷移時における前記第1の内部ODT信号の論理値と同じ論理値を持つ前記第2の内部ODT信号が出力されるよう、前記FIFOカウンタを制御するカウンタ制御回路と、を備えることを特徴とする半導体装置。 - 前記FIFOカウンタは、
前記第1のクロック信号に同期してラッチ動作を行う複数のレジスタ回路が従属接続され、初段に前記第1の内部ODT信号が入力されるシフトレジスタと、
前記複数のレジスタ回路のいずれかの出力を前記第2の内部ODT信号として取り出すマルチプレクサと、を含み、
前記カウンタ制御回路は、少なくとも、前記初段のレジスタ回路から前記第1の所定数と同数段のレジスタ回路までの複数のレジスタ回路を、前記遷移時における前記第1の内部ODT信号の論理値に基づいて全てセット又はリセットすることを特徴とする請求項1に記載の半導体装置。 - 前記カウンタ制御回路は、前記シフトレジスタを構成する全てのレジスタ回路を、前記遷移時における前記第1の内部ODT信号の論理値に基づいて全てセット又はリセットすることを特徴とする請求項2に記載の半導体装置。
- 前記第2の内部ODT信号を受けてから前記第2のクロック信号を第2の所定数カウントした後、第3の内部ODT信号を出力する第2のFIFOカウンタをさらに備え、
前記第3のODT信号の論理レベルに基づいて、ODTが活性化又は非活性化されることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。 - 前記第1のFIFOカウンタは前記第1の所定数であるアディティブレイテンシをカウントするカウンタであり、前記第2のFIFOカウンタは第2の所定数であるCASライトレイテンシをカウントするカウンタであることを特徴とする請求項4に記載の半導体装置。
- 前記第1及び第2の所定数は、モードレジスタの設定値によって変更可能であることを特徴とする請求項5に記載の半導体装置。
- 前記カウンタ制御回路は、前記非同期モードから前記同期モードへ遷移した後、少なくとも前記第2のクロック信号が前記第2の所定数入力されるまでの間、遷移時における前記第2の内部ODT信号の論理値と同じ論理値を持つ前記第3の内部ODT信号が出力されるよう、前記第2のFIFOカウンタを制御することを特徴とする請求項4乃至6のいずれか一項に記載の半導体装置。
- 少なくとも前記同期モードにおいては、前記第1のクロック信号に同期して外部ODT信号をラッチすることにより前記第1の内部ODT信号を出力するODTラッチ回路をさらに備えることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。
- 前記同期モードから前記非同期モードへ遷移したことに応答して、前記第1のクロック信号を停止させるクロック停止回路をさらに備えることを特徴とする請求項8に記載の半導体装置。
- 前記ODTラッチ回路は、前記非同期モードにおいては外部ODT信号をラッチすることなく取り込むことにより前記第1の内部ODT信号を出力することを特徴とする請求項9に記載の半導体装置。
- 外部から供給される外部イネーブル信号によって前記同期モードと前記非同期モードの切り替えが行われ、
前記非同期モードにおいては、前記第2のクロック信号の生成が停止されることを特徴とする請求項8乃至10のいずれか一項に記載の半導体装置。 - 請求項11に記載の半導体装置と、前記半導体装置に少なくとも前記外部イネーブル信号及び外部ODT信号を供給するコントローラとを含むデータ処理システムであって、
前記コントローラは、前記外部ODT信号を活性化させた状態で、前記イネーブル信号を用いて前記半導体装置を前記非同期モードから前記同期モードに遷移させることを特徴とするデータ処理システム。
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