KR20190053717A - 레이턴시 제어를 위한 메모리 장치 및 메모리 장치의 동작 방법 - Google Patents

레이턴시 제어를 위한 메모리 장치 및 메모리 장치의 동작 방법 Download PDF

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Abstract

메모리 장치의 레이턴시 제어를 위해, 초기화 모드에서 제1 주파수를 갖는 소스 클록 신호를 분주하여 상기 제1 주파수보다 작은 제2 주파수를 갖는 분주 클록 신호를 지연 고정 루프의 입력으로서 제공한다. 상기 지연 고정 루프를 통하여 상기 분주 클록 신호를 지연한 피드백 클록 신호와 상기 분주 클록 신호를 정렬하는 록킹 동작을 수행한다. 상기 록킹 동작이 완료된 후 상기 분주 클록 신호에 대한 상기 피드백 클록 신호의 지연에 상응하는 상기 위상 고정 루프의 루프 딜레이를 측정한다. 분주 클록 신호를 이용하여 초기화 모드에서의 루프 딜레이를 측정함으로써 측정을 위한 동작 마진을 증가하여 레이턴시 제어를 효율적으로 수행할 수 있다

Description

레이턴시 제어를 위한 메모리 장치 및 메모리 장치의 동작 방법{Memory device and method of operating the same for latency control}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 레이턴시 제어를 위한 메모리 장치 및 메모리 장치의 동작 방법에 관한 것이다.
일반적으로 클록 신호는 반도체 장치의 동작 타이밍을 동기화하기 위한 신호로서 널리 사용된다. 외부로부터 인가되는 클록 신호가 반도체 장치의 내부에서 사용될 때 내부 회로들에 의한 시간 지연 또는 클록 스큐(clock skew)가 발생하게 된다. 지연 고정 루프(DLL, delay locked loop)는 이러한 시간 지연을 조절하여 내부 클록 신호를 외부 클록 신호와 동기화하는 기능을 수행한다. 에스디램(SDRAM, Synchronous Dynamic Random Access Memory)과 같은 동기식 메모리 장치에서의 리드 레이턴시(read latency) 동작과 온다이 터미네이션(ODT: On-Die Termination) 기술의 적용은 클록의 동기(synchronous) 동작을 기본적으로 요구하므로, 대부분의 동기식 메모리 장치는 지연 고정 루프를 포함한다. 동기식 메모리 장치의 지연 고정 루프에서 생성되는 지연 고정 클록 신호에 동기되도록 외부에서 제공되는 코맨드의 레이턴시 제어가 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 효율적으로 레이턴시 제어를 수행할 수 있는 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 효율적으로 레이턴시 제어를 수행할 수 있는 메모리 장치의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치의 동작 방법에 따라서, 초기화 모드에서 제1 주파수를 갖는 소스 클록 신호를 분주하여 상기 제1 주파수보다 작은 제2 주파수를 갖는 분주 클록 신호를 지연 고정 루프의 입력으로서 제공한다.
상기 지연 고정 루프를 통하여 상기 분주 클록 신호를 지연한 피드백 클록 신호와 상기 분주 클록 신호를 정렬하는 록킹 동작을 수행한다.
상기 록킹 동작이 완료된 후 상기 분주 클록 신호에 대한 상기 피드백 클록 신호의 지연에 상응하는 상기 위상 고정 루프의 루프 딜레이를 측정한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치의 동작 방법은, 초기화 모드에서 제1 주파수를 갖는 소스 클록 신호를 분주하여 상기 제1 주파수보다 작은 제2 주파수를 갖는 분주 클록 신호를 지연 고정 루프의 입력으로서 제공하는 단계, 상기 지연 고정 루프를 통하여 상기 분주 클록 신호를 지연한 피드백 클록 신호와 상기 분주 클록 신호를 정렬하는 록킹 동작을 수행하는 단계, 상기 록킹 동작이 완료된 후 상기 분주 클록 신호에 대한 상기 피드백 클록 신호의 지연에 상응하는 상기 위상 고정 루프의 루프 딜레이를 측정하는 단계 및 노말 동작 모드에서 코맨드 레이턴시, 상기 소스 클록 신호, 상기 분주 클록 신호 및 상기 루프 딜레이에 기초하여 상기 메모리 장치의 코맨드 경로 상의 지연을 제어하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는, 지연 고정 루프, 클록 분주기, 클록 선택기 및 지연 측정 회로를 포함한다.
상기 지연 고정 루프는 기준 클록 신호를 지연하여 피드백 클록 신호 및 고정 지연 클록 신호를 발생한다.
상기 클록 분주기는 제1 주파수를 갖는 소스 클록 신호를 분주하여 상기 제1 주파수보다 작은 제2 주파수를 갖는 분주 클록 신호를 발생한다.
상기 클록 선택기는 초기화 모드에서 상기 분주 클록 신호를 상기 기준 클록 신호로서 제공하고 노말 동작 모드에서 상기 소스 클록 신호를 상기 기준 클록 신호로서 제공한다.
상기 지연 측정 회로는 상기 초기화 모드에서 상기 지연 고정 루프의 록킹 동작이 완료된 후 상기 분주 클록 신호에 대한 상기 피드백 클록 신호의 지연에 상응하는 상기 위상 고정 루프의 루프 딜레이를 측정한다.
본 발명의 실시예들에 따른 메모리 장치 및 메모리 장치의 동작 방법은 분주 클록 신호를 이용하여 초기화 모드에서의 루프 딜레이를 측정함으로써 측정을 위한 동작 마진을 증가하여 레이턴시 제어를 효율적으로 수행할 수 있다.
본 발명의 실시예들에 따른 메모리 장치 및 메모리 장치의 동작 방법은 분주 클록 신호를 이용하여 코맨드 경로 상의 시간 지연을 구현함으로써 레이턴시 제어를 위한 지연 회로의 사이즈 및 전력 소모를 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 장치에 포함되는 지연 고정 루프의 일 실시예를 나타내는 블록도이다.
도 4a 및 4b는 본 발명의 실시예들에 따른 클록 신호의 선택 방법을 설명하기 위한 도면들이다.
도 5는 도 3의 지연 고정 루프를 포함하는 메모리 장치의 초기화 모드에서의 록킹 동작을 나타내는 타이밍도이다.
도 6은 도 2의 메모리 장치에 포함되는 클록 차단기의 일 실시예를 나타내는 도면이다.
도 7은 도 2의 메모리 장치에 포함되는 지연 측정 회로의 일 실시예를 나타내는 블록도이다.
도 8은 도 7의 지연 측정 회로를 포함하는 메모리 장치의 초기화 모드에서의 루프 딜레이의 측정 방법을 나타내는 타이밍도이다.
도 9는 도 7의 지연 측정 회로에 포함되는 계산기의 동작을 설명하기 위한 도면이다.
도 10은 도 7의 지연 측정 회로에 포함되는 카운터의 일 실시예를 나타내는 도면이다.
도 11은 도 10의 카운터에 포함되는 플립플롭의 일 예를 나타내는 회로도이다.
도 12는 도 10의 카운터의 동작을 나타내는 타이밍도이다.
도 13은 도 2의 메모리 장치에 포함되는 지연 고정 루프의 일 실시예를 나타내는 블록도이다.
도 14는 도 13의 지연 고정 루프를 포함하는 메모리 장치의 초기화 모드에서의 록킹 동작을 나타내는 타이밍도이다.
도 15는 도 2의 메모리 장치에 포함되는 지연 측정 회로의 일 실시예를 나타내는 블록도이다.
도 16은 도 15의 지연 측정 회로를 포함하는 메모리 장치의 초기화 모드에서의 루프 딜레이의 측정 방법을 나타내는 타이밍도이다.
도 17은 도 15의 지연 측정 회로에 포함되는 계산기의 동작을 설명하기 위한 도면이다.
도 18은 도 2의 메모리 장치에 포함되는 레이턴시 제어 회로 및 레이턴시 지연 회로의 일 실시예를 나타내는 블록도이다.
도 19는 도 18의 레이턴시 지연 회로의 일 실시예를 나타내는 도면이다.
도 20은 도 19의 레이턴시 지연 회로에 포함되는 지연 유닛 회로의 일 실시예를 나타내는 회로도이다.
도 21은 도 19의 레이턴시 지연 회로의 동작을 나타내는 타이밍도이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 1을 참조하면, 초기화 모드에서 제1 주파수를 갖는 소스 클록 신호를 분주하여 상기 제1 주파수보다 작은 제2 주파수를 갖는 분주 클록 신호를 지연 고정 루프의 입력으로서 제공한다(S100).
상기 지연 고정 루프를 통하여 상기 분주 클록 신호를 지연한 피드백 클록 신호와 상기 분주 클록 신호를 정렬하는 록킹 동작을 수행한다(S200).
상기 록킹 동작이 완료된 후 상기 분주 클록 신호에 대한 상기 피드백 클록 신호의 지연에 상응하는 상기 위상 고정 루프의 루프 딜레이를 측정한다(S300).
여기서 초기화 모드는 메모리 장치의 액세스 동작을 수행하는 노말 동작 모드와 구별되는 것으로서 메모리 장치의 동작 조건을 설정하는 동작 모드이다. 상기 초기화 모드는 메모리 콘트롤러로부터 제공되는 코맨드와 무관하게 수행되는 동작 모드이다. 예를 들어, 상기 초기화 모드는 메모리 장치의 파워-온 시퀀스의 일부로서 포함될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 메모리 장치의 동작 방법은 상대적으로 작은 주파수를 갖는 분주 클록 신호를 이용하여 초기화 모드에서의 루프 딜레이를 측정함으로써 도 8을 참조하여 후술하는 바와 같이 측정을 위한 동작 마진을 증가하여 레이턴시 제어를 효율적으로 수행할 수 있다.
노말 동작 모드에서 코맨드 레이턴시, 상기 소스 클록 신호, 상기 분주 클록 신호 및 상기 루프 딜레이에 기초하여 상기 메모리 장치의 코맨드 경로 상의 지연을 제어한다(S400).
이와 같이, 본 발명의 실시예들에 따른 메모리 장치의 동작 방법은 분주 클록 신호를 이용하여 코맨드 경로 상의 시간 지연을 구현함으로써 도 19 및 21을 참조하여 후술하는 바와 같이 레이턴시 제어를 위한 지연 회로의 사이즈 및 전력 소모를 감소할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(1000)는 입출력 패드들(31, 32, 33), 클록 경로 회로(10), 코맨드 경로 회로(20), 지연 측정 회로(MEAS), 레이턴시 제어 회로(LATCON), 모드 레지스터 세트(MRS), 메모리 코아(MEM) 및 데이터 입출력 회로(DIO)를 포함할 수 있다.
입출력 패드들(31, 32, 33)은 외부 클록 신호(ECLK)를 수신하는 클록 패드(31), 코맨드(CMD)를 수신하는 제어 패드(32), 데이터를 송수신하는 데이터 패드(33)를 포함할 수 있다. 도 2에는 편의상 하나의 클록 패드(31), 하나의 제어 패드(32) 및 하나의 데이터 패드(33)를 도시하였으나, 메모리 장치는 복수의 클록 패드들, 복수의 제어 패드들 및 복수의 데이터 패드들을 포함할 수 있다.
클록 경로 회로(10)는 클록 버퍼(CKBUF), 클록 분주기(DIV), 클록 선택기(MUX), 클록 차단기(CKBL), 지연 고정 루프(DLL), 클록 전달 경로(TSAC1)를 포함할 수 있다.
클록 버퍼(CKBUF)는 클록 패드(31)를 통하여 수신되는 외부 클록 신호(ECLK)를 버퍼링하여 소스 클록 신호(BFCLK)를 출력한다. 소스 클록 신호(BFCLK)의 주파수는 외부 클록 신호(ECLK)의 주파수와 실질적으로 동일하다. 클록 분주기(DIV)는 제1 주파수를 갖는 소스 클록 신호(BFCLK)를 분주하여 상기 제1 주파수보다 작은 제2 주파수를 갖는 분주 클록 신호(DVCLK)를 발생한다.
클록 선택기(MUX)는 분주 선택 신호(DVSEL)에 응답하여 소스 클록 신호(BFCLK) 및 분주 클록 신호(DVCLK) 중 하나를 출력한다. 일 실시예에서, 클록 선택기(MUX)는 초기화 모드에서는 분주 클록 신호(DVCLK)를 선택하여 기준 클록 신호(RFCLK)로서 출력하고 노말 동작 모드에서는 소스 클록 신호(BFCLK)를 선택하여 기준 클록 신호(RFCLK)로서 출력할 수 있다.
클록 차단기(CKBL)는 초기화 모드에서 차단 신호(FRZ)에 기초하여 클록 선택기(MUX)의 출력을 프리징 윈도우 구간 동안 디스에이블시킨다. 클록 차단기(CKBL)를 이용한 루프 딜레이의 측정은 도 8을 참조하여 후술한다. 클록 차단기(CKBL)는 루프 딜레이를 측정하기 위한 것으로서 루프 딜레이의 측정 방법에 따라서 클록 차단기(CKBL)는 생략될 수도 있다.
지연 고정 루프(DLL)는 기준 클록 신호(RFCLK)를 지연하여 피드백 클록 신호(FBCLK) 및 고정 지연 클록 신호(DLLCLK)를 발생한다. 지연 고정 루프(DLL)의 실시예들은 도 3 및 13을 참조하여 후술한다. 지연 고정 클록 신호(DLLCLK)는 클록 전달 경로(TSAC1)를 거쳐 데이터 입출력 회로(DIO)에 제공된다.
코맨드 경로 회로(20)는 코맨드 버퍼(CMDBUF), 코맨드 디코더(CMDDEC), 레이턴시 지연 회로(LATDLN), 가변 지연부(VDLN) 및 코맨드 전달 경로(TSAC2)를 포함할 수 있다.
코맨드 버퍼(CMDBUF)는 제어 패드들(32)을 통하여 수신되는 코맨드(CMD)를 버퍼링하여 출력하고 코맨드 디코더(CMDDEC)는 수신된 코맨드를 디코딩하여 내부 코맨드 신호(ICMD)를 발생한다.
레이턴시 지연 회로(LATDLN)는 레이턴시 제어 회로(LATCON)로부터 제공되는 레이턴시 제어 신호(LTC)에 기초하여 내부 코맨드 신호(ICMD)를 보정 레이턴시만큼 지연하여 보정 코맨드 신호(OCMD)를 출력한다. 보정 레이턴시에 대해서는 도 18을 참조하여 후술한다. 보정 코맨드 신호(OCMD)는 가변 지연부(VDLN) 및 코맨드 전달 경로(TSAC2)를 거쳐 데이터 입출력 회로(DIO)에 제공된다. 코맨드 전달 경로(TSAC2)의 지연 시간은 클록 전달 경로(TSCA1)의 지연 시간과 실질적으로 동일할 수 있다. 또한 코맨드 경로 회로(20)의 가변 지연부(VDLN)의 지연 시간은 클록 경로 회로(10)의 지연 고정 루프(DLL)에 포함되는 가변 지연부(미도시)의 지연 시간과 실질적으로 동일하게 설정될 수 있다.
지연 측정 회로(MEAS)는 초기화 모드에서 지연 고정 루프(DLL)의 록킹 동작이 완료된 후 차단 신호(FRZ), 기준 클록 신호(RFCLK) 및 피드백 클록 신호(FBCLK)에 기초하여 위상 고정 루프(DLL)의 루프 딜레이를 측정한다. 전술한 바와 같이 초기화 모드에서는 분주 클록 신호(DVCLK)가 기준 클록 신호(RFCLK)로서 선택될 수 있고, 루프 딜레이는 분주 클록 신호(DVCLK)에 대한 피드백 클록 신호(FBCLK)의 지연에 상응할 수 있다. 지연 측정 회로(MEAS)의 실시예들은 도 7 및 15를 참조하여 후술한다.
레이턴시 제어 회로(LATCON)는 노말 동작 모드에서 코맨드 레이턴시에서 상기 루프 딜레이를 감산한 보정 레이턴시에 상응하는 레이턴시 제어 신호(LTC)를 발생한다. 또한, 레이턴시 제어 회로(LATCON)는 상기 보정 레이턴시가 소스 클록 신호(BFCLK)의 클록 사이클 주기의 홀수 배에 상응하는지 여부를 나타내는 홀수 플래그 신호(FODD)를 발생한다.
모드 레지스터 세트(MRS)는 메모리 장치(1000)의 동작에 필요한 정보를 저장한다. 예를 들어, 모드 레지스터 세트(MRS)는 CAS 레이턴시(CL), CAS 라이트 레이턴시(CWL), ODT(on-die termination) 레이턴시와 같은 코맨드 레이턴시(LCOM)를 저장할 수 있고, 저장된 코맨드 레이턴시(LCOM)는 레이턴시 제어 회로(LATCON)에 제공될 수 있다.
메모리 코아(MEM)는 복수의 메모리 셀들이 배치된 메모리 셀 어레이 및 상기 메모리 셀들에 대한 독출 및 기입 등의 액세스 동작을 위한 회로들을 포함할 수 있다. 메모리 코아(MEM)는 DRAM(dynamic random access memory), SRAM(static random access memory)와 같은 휘발성 메모리, 플래시 메모리 PRAM(phase change random access memory), MRAM(magnetic random access memory), RRAM(resistive random access memory)와 같은 비휘발성 메모리 또는 이들의 조합을 포함할 수 있다.
데이터 입출력 회로(DIO)는 독출 동작에서 독출 데이터를 데이터 패드들(33)로 출력하기 위한 드라이버들 및 기입 동작에서 데이터 패드들(33)을 통하여 수신되는 기입 데이터를 버퍼링하기 위한 수신 버퍼들을 포함할 수 있다. 데이터 입출력 회로(DIO)는 클록 경로 회로(10)를 통하여 제공되는 클록 신호 및 코맨드 경로 회로(20)를 통하여 제공되는 코맨드 신호에 기초하여 데이터의 입출력 타이밍, ODT 타이밍 등을 제어할 수 있다.
도 3은 도 2의 메모리 장치에 포함되는 지연 고정 루프(DLL, Delay Locked Loop) 회로의 일 실시예를 나타내는 블록도이다.
도 3을 참조하면, 지연 고정 루프(100)는 가변 지연부(VDLN), 위상 검출부(PDET), 레플리카 지연부(PTHR) 및 제어부(CTRL)를 포함할 수 있다.
가변 지연부(VDLN)는 제어부(CTRL)의 지연 조절 신호(DLCON)에 상응하는 지연 시간만큼 기준 클록 신호(RFCLK)를 지연하여 지연 고정 클록 신호(DLLCLK)를 출력한다. 레플리카 지연부(PTHR)는 지연 고정 클록 신호(DLLCLK)를 고정된 시간만큼 지연하여 피드백 클록 신호(FBCLK)를 출력한다. 레플리카 지연부(PTHR)의 지연 시간은 클록 경로상의 지연 시간을 모델링한 것이다. 예를 들어, 레플리카 지연부(PTHR)의 지연 시간은 도 2의 클록 버퍼(CKBUF), 클록 전달 경로(TSAC1) 및 데이터 입출력 회로(DIO)의 지연 시간들의 합에 상응하도록 모델링될 수 있다.
위상 검출부(PDET)는 기준 클록 신호(RFCLK)와 피드백 클록 신호(FBCLK)의 위상을 비교하여 비교 결과 신호를 제어부(CTRL)에 제공한다. 제어부(CTRL)는 상기 비교 결과 신호에 기초하여 기준 클록 신호(RFCLK)와 피드백 클록 신호(FBCLK)의 위상이 동일하게 되도록 지연 조절 신호(DLCON)를 변화시킨다.
이와 같이, 지연 고정 루프(100)는 기준 클록 신호(RFCLK) 및 피드백 클록 신호(FBCLK)를 동위상으로 정렬하기 위한 록킹 동작을 수행하고, 록킹 동작이 완료된 후의 지연 조절 신호(DLCON)의 값을 록킹 정보로서 저장한다.
본 발명의 실시예들에 따라서 초기화 모드에서는 분주 클록 신호(DVCLK)가 지연 고정 루프(100)의 입력, 즉 기준 클록 신호(RFCLK)로서 제공될 수 있고, 노말 동작 모드에서는 소스 클록 신호(BFCLK)가 기준 클록 신호(RFCLK)로서 제공될 수 있다.
초기화 모드에서 지연 고정 루프(100)는 분주 클록 신호(DVCLK)를 지연한 피드백 클록 신호(FBCLK)와 분주 클록 신호(DVCLK)를 정렬하는 록킹 동작을 수행할 수 있다. 이후의 노말 동작 모드에서 지연 고정 루프(100)는 소스 클록 신호(BFCLK)를 초기화 모드에서 결정된 록킹 정보에 따라 지연하여 메모리 장치(1000)의 액세스 동작을 위한 고정 지연 클록 신호(DLLCLK)를 발생할 수 있다.
도 4a 및 4b는 본 발명의 실시예들에 따른 클록 신호의 선택 방법을 설명하기 위한 도면들이다.
분주 선택 신호(DVSEL)는 모드 신호(MD) 및 고주파수 플래그 신호(FHF)에 기초하여 발생될 수 있다. 모드 신호(MD)의 로직 레벨은 초기화 모드 또는 노말 동작 모드를 나타낼 수 있고, 고주파수 플래그 신호(FHF)의 로직 레벨은 메모리 콘트롤러로부터 제공되는 외부 클록 신호(ECLK)의 주파수가 미리 결정된 기준 주파수보다 큰지 여부를 나타낼 수 있다.
일 실시예에서, 도 4a 및 4b에 도시된 바와 같이 분주 선택 신호(DVSEL)는 모드 신호(MD) 및 고주파수 플래그 신호(FHF)를 논리곱(AND) 연산하여 발생될 수 있다. 모드 신호(MD)는 초기화 모드에서 로직 하이 레벨(H)을 갖고 노말 동작 모드에서 로직 로우 레벨(L)을 가질 수 있다. 고주파수 플래그 신호(FHF)는 외부 클록 신호(ECLK)가 기준 주파수보다 클 때 로직 하이 레벨(H)로 활성화될 수 있다.
도 2의 클록 선택기(MUX)는 이러한 분주 선택 신호(DVSEL)에 응답하여 소스 클록 신호(BFCLK) 및 분주 클록 신호(DVCLK) 중 하나를 선택하여 기준 클록 신호(RFCLK)로서 출력할 수 있다. 도 4a 및 4b의 실시예에서는 초기화 모드에서 외부 클록 신호(ECLK)의 주파수가 기준 주파수보다 높을 때만 분주 클록 신호(DVCLK)가 선택되어 지연 고정 루프(DLL)의 입력으로서 제공되고 나머지 경우에는 소스 클록 신호(BFCLK)가 선택되어 지연 고정 루프(DLL)의 입력으로서 제공된다.
도 4a 및 4b에는 모드 신호(MD) 및 고주파수 플래그 신호(FHF)의 로직 레벨들의 일 예 및 논리곱(AND) 연산을 통하여 분주 선택 신호(DVSEL)를 발생하는 예가 도시되어 있으나, 이에 한정되는 것은 아니며 신호들의 로직 레벨 및 로직 연산 방법은 다양하게 변경될 수 있다. 일 실시예에서, 초기화 모드에서는 외부 클록 신호(ECLK)의 주파수에 관계 없이 항상 분주 클록 신호(DVCLK)가 선택되어 지연 고정 루프(DLL)의 입력으로서 제공되도록 구현될 수 있다. 다른 실시예에서, 초기화 모드에서와 같이 노말 동작 모드에서도 외부 클록 신호(ECLK)의 주파수가 기준 주파수보다 큰 경우에는 분주 클록 신호(DVCLK)가 선택되어 지연 고정 루프(DLL)의 입력으로서 제공되도록 구현될 수 있다.
도 5는 도 3의 지연 고정 루프를 포함하는 메모리 장치의 초기화 모드에서의 록킹 동작을 나타내는 타이밍도이다.
도 5에는 클록 사이클 주기(tCK)를 갖는 소스 클록 신호(BFCLK), 분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)의 록킹 전후(before, locked)의 위상들이 도시되어 있다. 도 5에서, 소스 클록 신호(BFCLK)의 제1 주파수는 분주 클록 신호(DVCLK)의 제2 주파수의 두 배에 해당한다. 도 5에는 편의상 소스 클록 신호(BFCLK)를 2분주하여 분주 클록 신호(DVCLK)를 발생하는 예가 도시되어 있으나, 이에 한정되는 것은 아니며 분주 클록 신호(DVCLK)의 주파수는 소스 클록 신호(BFCLK)의 주파수의 L배(L은 2 이상의 정수)일 수 있다.
도 5를 참조하면, 초기화 모드에서의 록킹 동작은 분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)를 동위상으로 정렬하는 방식으로 수행될 수 있다. 도 3의 지연 고정 루프(100)의 제어부(CTRL)는 도 5의 지연 시간(tD)에 상응하는 지연 조절 신호(DLCON)의 값을 록킹 정보로서 저장할 수 있다. 도 2의 지연 측정 회로(MEAS)는 록킹이 완료된 상태에서 루프 딜레이(LPDEL)을 측정하고, 측정된 루프 딜레이(LPDEL)를 레이턴시 제어 회로(LATCON)에 제공한다. 분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)를 동위상으로 정렬하기 때문에 루프 딜레이(LPDEL)는 소스 클록 신호(BFCLK)의 클록 사이클 주기(tCK)의 짝수 배에 해당한다.
도 6은 도 2의 메모리 장치에 포함되는 클록 차단기의 일 실시예를 나타내는 도면이다.
도 6을 참조하면, 클록 차단기(CKBL)는 클록 차단 신호(FRZ) 및 클록 선택기(MUX)의 출력을 AND 연산하여 기준 클록 신호(RFCLK)를 발생한다. 전술한 바와 같이 클록 선택기(MUX)의 출력은 분주 선택 신호(DVSEL)에 따라서 소스 클록 신호(BFCLK) 또는 분주 클록 신호(DVCLK)일 수 있다. 도 8을 참조하여 후술하는 바와 같이 클록 차단 신호(FRZ)는 프리징 윈도우 구간(FWIN) 동안 로직 로우 레벨로 비활성화되어 소스 클록 신호(BFCLK) 또는 분주 클록 신호(DVCLK)를 프리징 윈도우 구간(FWIN) 동안 디스에이블, 즉 차단할 수 있다. 도 6에는 AND 게이트를 이용하여 클록 차단기(CKBL)를 구현한 예를 도시하였으나, 이에 한정되는 것은 아니며 클록 차단기(CKBL)는 트랜지스터, 전송 게이트 등을 이용하여 구현될 수도 있다.
도 7은 도 2의 메모리 장치에 포함되는 지연 측정 회로의 일 실시예를 나타내는 블록도이고, 도 8은 도 7의 지연 측정 회로를 포함하는 메모리 장치의 초기화 모드에서의 루프 딜레이의 측정 방법을 나타내는 타이밍도이고, 도 9는 도 7의 지연 측정 회로에 포함되는 계산기의 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 지연 측정 회로(200)는 카운터(210) 및 계산기(230)를 포함할 수 있다.
도 8을 참조하면, 카운터(210)는 클록 차단 신호(FRZ) 및 피드백 클록 신호(FBCLK)에 기초하여 클록 선택기(MUX)의 출력을 디스에이블시키는 프리징 윈도우 구간(FWIN) 내에서 피드백 클록 신호(FBCLK)의 클록 사이클 수(N)를 카운팅하여 카운트 신호(CNT)를 발생한다. 클록 차단 신호(FRZ)는 록킹 동작이 완료된 후에 적절한 시간의 프리징 윈도우 구간(FWIN) 동안 로직 로우 레벨로 비활성화될 수 있다. 카운트 신호(CNT)는 도 10 및 12를 참조하여 후술하는 바와 같이 클록 사이클 수(N)를 나타내는 복수의 비트 신호들(D[1], D[2], D[3])일 수 있다.
도 8에서, 제1 경우(CASE1)는 분주 클록 신호(DVCLK)를 선택하여 지연 고정 루프(DLL)의 입력, 즉 기준 클록 신호(RFCLK)로서 제공하는 경우에 해당하고, 제2 경우(CASE2)는 소스 클록 신호(BFCLK)를 선택하여 기준 클록 신호(RFCLK)로서 제공하는 경우에 해당한다. 카운터(210)는 도 10 및 12를 참조하여 후술하는 바와 같이 프리징 윈도우 구간(FWIN) 동안 피드백 클록 신호(FBCLK)의 하강 에지의 개수 또는 상승 에지의 개수를 카운트하여 클록 사이클 수(N)로서 제공할 수 있다. 결과적으로 도 8의 예에서 제1 경우(CASE1)에는 클록 사이클 수(N)는 2에 해당하고 제2 경우(CASE2)에는 클록 사이클 수(N)는 4에 해당한다.
제1 경우(CASE1)의 루프 딜레이(LPDEL)의 측정을 위한 동작 마진(MG1)은 소스 클록 신호(BFCLK)의 클록 사이클 주기(tCK)에 해당하고 제2 경우(CASE2)의 루프 딜레이(LPDEL)의 측정을 위한 동작 마진(MG2)은 소스 클록 신호(BFCLK)의 클록 사이클 주기(tCK)의 절반에 해당한다. 클록 주파수가 비교적 낮은 경우에는 소스 클록 신호(BFCLK)를 이용한 경우의 동작 마진(MG2)으로도 루프 딜레이(LPDEL)의 측정이 큰 문제 없이 수행될 수 있다. 그러나 클록 주파수가 증가할수록 동작 마진(MG2)이 감소하여 루프 딜레이(LPDEL)의 측정에 오류가 발생할 수 있다. 이러한 오류를 방지하고 측정의 용이화를 도모하기 위하여, 초기화 모드에서 소스 클록 신호(BFCLK) 대신 분주 클록 신호(DVCLK)를 이용하여 증가된 동작 마진(MG1)을 확보할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 메모리 장치 및 메모리 장치의 동작 방법은 분주 클록 신호(DVCLK)를 이용하여 초기화 모드에서의 루프 딜레이(LPDEL)를 측정함으로써 측정을 위한 동작 마진을 증가하여 레이턴시 제어를 효율적으로 수행할 수 있다.
계산기(230)는 카운터(210)에서 카운팅된 클록 사이클 수(N)에 기초하여 루프 딜레이(LPDEL), 즉 M의 값을 계산한다. 도 9에 도시된 바와 같이, 분주 선택 신호(DVSEL)가 로직 하이 레벨(H)인 경우에는 분주 클록 신호(DVCLK)가 기준 클록 신호(RFCLK)에 해당하므로 클록 사이클 수(N)에 분주비에 해당하는 2를 곱한 값(2N)을 루프 딜레이(LPDEL)의 값(M)으로 결정할 수 있다. 반면에 분주 선택 신호(DVSEL)가 로직 로우 레벨(L)인 경우에는 소스 클록 신호(BFCLK)가 기준 클록 신호(RFCLK)에 해당하므로 클록 사이클 수(N)를 그대로 루프 딜레이(LPDEL)의 값(M)으로 결정할 수 있다.
도 10은 도 7의 지연 측정 회로에 포함되는 카운터의 일 실시예를 나타내는 도면이다.
도 10을 참조하면, 카운터(210)는 클록 입력부(220) 및 리플 카운터를 포함할 수 있다.
클록 입력부(220)는 클록 차단 신호(FRZ) 및 피드백 클록 신호(FBCLK)에 기초하여 필터드 클록 신호(FLCLK)를 발생한다. 도 12를 참조하여 후술하는 바와 같이, 클록 차단 신호(FRZ)의 윈도우 프리징 구간(FWIN) 동안에만 피드백 클록 신호(FBCLK)를 통과시키는 방식으로 필터드 클록 신호(FLCLK)를 발생할 수 있다.
리플 카운터는 클록 사이클 수(N)에 상응하는 비트 신호들(D[1], D[2], D[3])을 각각 출력하는 캐스케이드 결합된 복수의 D-플립플롭들(221, 222, 223)을 포함하여 구현될 수 있다. 도 10에는 편의상 3개의 D-플롭플롭들이 케스케이드 결합된 예를 도시하였으나, 리플 카운터에 포함되는 D-플립플롭들의 개수는 다양하게 변경될 수 있다.
일 실시예에서, 복수의 D-플립플롭들(221, 222, 223)은 하강 에지 트리거형 (negative-edge triggered) D-플립플롭으로 구현되어 순차적으로 토글링하는 비트 신호들(D[1], D[2], D[3])을 발생할 수 있다. 다른 실시예에서, 복수의 D-플립플롭들(221, 222, 223)은 상승 에지 트리거형 (positive-edge triggered) D-플립플롭으로 구현되어 순차적으로 토글링하는 비트 신호들(D[1], D[2], D[3])을 발생할 수 있다.
도 11a 및 11b는 도 10의 카운터에 포함되는 플립플롭의 일 예를 나타내는 회로도들이다.
도 11a에는 상승 에지 트리거형 D-플립플롭의 일 예가 도시되어 있고, 도 11b에는 하강 에지 트리거형 D-플립플롭의 일 예가 도시되어 있다. 도 11a 및 11b에 도시된 예들은 카운터(210)에 포함된 D-플립플롭의 토글링 동작을 설명하기 위한 것으로서, 각 카운팅 유닛에 포함된 플립플롭들의 구성은 반드시 도 11a 및 11b에 도시된 구성에 한정되는 것은 아니며 실시예에 따라 변경될 수 있다.
도 11a를 참조하면, 상승 에지 트리거형 D-플립플롭은 제1 인버터(111), 제2 인버터(112), 제1 스위치(113) 및 제2 스위치(114)를 포함한다.
제1 인버터(111)의 출력은 제2 인버터(112)의 입력과 연결되고 제2 스위치(114)를 매개로 하여 제2 인버터(112)의 출력이 제1 인버터(111)의 입력과 연결되는 래치 구조를 갖는다. 도 11a의 예에서 제1 인버터(111)의 출력은 반전 출력 단자(/Q)에 해당하고 제2 인버터(112)의 출력은 비반전 출력 단자(Q)에 해당한다. 제1 스위치(113)는 데이터 단자(D)와 제1 인버터(111)의 입력 사이에 연결되고 1 스위치(113)의 제어 단자(CK)는 클록 단자에 해당한다. 제1 스위치(113)의 제어 단자(CK)에는 클록 신호(CLK)가 인가되고 제2 스위치(114)의 제어 단자(/CK)에는 클록 신호(CLK)의 반전 신호(/CLK)가 인가된다.
상승 에지 트리거형 D-플립플롭은 저장 상태를 초기화하기 위한 리셋 스위치(115)를 더 포함할 수 있다. 리셋 신호(RST)에 응답하여 리셋 스위치(115)가 턴온되면 리셋 전압(VDD, GND)의 논리 레벨에 따라 반전 출력 단자(/Q) 및 비반전 출력 단자(Q)의 논리 상태가 논리 로우(logic low) 또는 논리 하이(logic high)로 초기화될 수 있다.
제어 단자(CK)로 인가되는 클록 신호(CLK)가 논리 로우일 때 도 11a의 D-플립플롭은 메모리, 즉 저장 상태에 있고 데이터 단자(D)의 논리 상태가 변하더라도 플립플롭의 상태는 변하지 않는다. 클록 신호(CLK)가 논리 하이로 천이할 때, 즉 클록 신호(CLK)의 상승 에지에서 비반전 출력 단자(Q)에는 데이터 단자(D)의 논리 상태가 저장된다. 이와 같이 제어 단자(CK)에 인가되는 신호의 에지에 동기하여 논리 상태가 변화하는 플립플롭을 에지 트리거형(edge-triggered)이라고 하고, 도 11a의 D-플립플롭은 상승 에지 트리거형 플립플롭에 해당한다.
상승 에지 트리거형 D-플립플롭은 반전 출력 단자(/Q)가 데이터 단자(D)와 연결되어 토글링 동작을 수행한다. 제어 단자(CK)에 인가되는 클록 신호(CLK)가 하강하여 논리 로우가 되면 제2 스위치(114)가 턴온되어 비반전 출력 단자(Q)와 반대되는 반전 출력 단자(/Q)의 논리 상태가 데이터 단자(D)에 설정되지만 플립플롭의 상태는 변하지 않는다. 클록 신호(CK)가 상승하여 논리 하이가 되면 결과적으로 반전 출력 단자(/Q)의 논리 상태가 제1 인버터(111)의 입력에 인가되어 비반전 출력 단자(Q)의 논리 상태가 역전된다. 이와 같이 상승 에지 트리거형 D-플립플롭은 클록 신호(CLK)의 상승 에지마다 논리 하이에서 논리 로우로 또는 논리 로우에서 논리 하이로 저장 상태가 역전되는 토글링 동작을 수행한다.
도 11b를 참조하면, 하강 에지 트리거형 D-플립플롭은 제1 인버터(121), 제2 인버터(122), 제1 스위치(123) 및 제2 스위치(124)를 포함하고, 실시예에 따라서 리셋 스위치(125)를 더 포함할 수 있다.
도 11b의 하강 에지 트리거형 D-플립플롭은 도 11a의 상승 에지 트리거형 D-플립플롭과 유사한 구성을 갖지만, 제1 스위치(123)의 제어 단자(/CK)에 클록 신호(CLK)의 반전 신호(/CLK)가 인가되고 제2 스위치(124)의 제어 단자(CK)에 클록 신호(CLK)가 인가되는 점이 다르다. 즉 도 11a 및 도 11b의 플립플롭들은 클록 단자들(CK, /CK)이 서로 뒤바뀐 구조를 갖는다.
클록 신호(CLK)의 상승 에지에 응답하여 토글링 동작을 수행하는 도 11a의 상승 에지 트리거형 플립플롭과는 반대로 도 11b의 하강 에지 트리거형 플립플롭은 클록 신호(CLK)의 하강 에지에 응답하여 토글링 동작을 수행한다. 클록 신호(CLK)가 상승하여 논리 하이가 되면 제2 스위치(124)가 턴온되어 비반전 출력 단자(Q)와 반대되는 반전 출력 단자(/Q)의 논리 상태가 데이터 단자(D)에 설정되지만 플립플롭의 상태는 변하지 않는다. 클록 신호(CLK)가 하강하여 논리 로우가 되면 반전 출력 단자(/Q)의 논리 상태가 제1 인버터(121)의 입력에 인가되어 비반전 출력 단자(Q)의 논리 상태가 역전된다. 이와 같이 하강 에지 트리거형 D-플립플롭은 클록 신호(CLK)의 하강 에지마다 저장 상태가 역전되는 토글링 동작을 수행한다.
이러한 토글링 동작을 수행하는 플립플롭들을 이용하여 클록 사이클 수(N)를 카운팅하는 카운터(210)가 구현될 수 있다. 이하 도 12를 참조하여 도 11b의 하강 에지 트리거형 D-플립플롭을 이용하여 클록 사이클 수(N)를 카운트하는 실시예를 설명하지만, 이에 한정되는 것은 아니며 카운터(210)는 도 11a의 상승 에지 트리거형 D-플립플롭을 이용하여 구현될 수도 있다.
도 12는 도 10의 카운터의 동작을 나타내는 타이밍도이다.
도 10 및 12를 참조하면, 클록 입력부(220)는 클록 차단 신호(FRZ)의 윈도우 프리징 구간(FWIN) 동안에만 피드백 클록 신호(FBCLK)를 통과시켜 필터드 클록 신호(FLCLK)를 발생한다. 복수의 D-플립플롭들(221, 222, 223)은 하강 에지 트리거형 (negative-edge triggered) D-플립플롭으로 구현되어 전단의 출력 신호의 하강 에지에 응답하여 순차적으로 토글링하는 비트 신호들(D[1], D[2], D[3])을 발생할 수 있다. 결과적으로 바이너리 코드(D[2:0]은 011이 되고 측정된 클록 사이클의 수(N)는 윈도우 프리징 구간(FWIN)에 속하는 하강 에지의 개수인 3에 해당한다.
전술한 바와 같이, 계산기(230)는 기준 클록 신호(RFCLK)가 분주 클록 신호(DVCLK)인 경우에는 클록 사이클 수(N)에 분주비를 곱하여 루프 딜레이(LPDEL)에 상응하는 M의 값으로 제공한다. 예를 들어, 분주비가 2인 경우에는 M=2*3=6이 된다.
이와 같이, 본 발명의 실시예들에 따른 메모리 장치 및 메모리 장치의 동작 방법은 분주 클록 신호를 이용하여 초기화 모드에서의 루프 딜레이를 측정함으로써 측정을 위한 동작 마진을 증가하여 레이턴시 제어를 효율적으로 수행할 수 있다.
도 13은 도 2의 메모리 장치에 포함되는 지연 고정 루프의 일 실시예를 나타내는 블록도이다.
도 13을 참조하면, 지연 고정 루프(101)는 가변 지연부(VDLN), 위상 검출부(PDET), 레플리카 지연부(PTHR) 및 제어부(CTRL)를 포함할 수 있다.
가변 지연부(VDLN)는 제어부(CTRL)의 지연 조절 신호(DLCON)에 상응하는 지연 시간만큼 기준 클록 신호(RFCLK)를 지연하여 지연 고정 클록 신호(DLLCLK)를 출력한다. 레플리카 지연부(PTHR)는 지연 고정 클록 신호(DLLCLK)를 고정된 시간만큼 지연하여 피드백 클록 신호(FBCLK)를 출력한다. 레플리카 지연부(PTHR)의 지연 시간은 클록 경로상의 지연 시간을 모델링한 것이다. 예를 들어, 레플리카 지연부(PTHR)의 지연 시간은 도 2의 클록 버퍼(CKBUF), 클록 전달 경로(TSAC1) 및 데이터 입출력 회로(DIO)의 지연 시간들의 합에 상응하도록 모델링될 수 있다.
위상 검출부(PDET)는 분주 클록 신호(DVCLK)와 피드백 클록 신호(FBCLK)의 위상을 비교하여 비교 결과 신호를 제어부(CTRL)에 제공한다. 도 13의 위상 검출부(PDET)는 도 3의 위상 검출부(PDET)와 다르게 분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)를 동일한 위상으로 정렬하거나 분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)를 반대 위상으로 정렬시킬 수 있다. 분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)를 반대 위상으로 정렬하는 것은, 반전 분주 클록 신호(DVCLKB)를 위상 검출부(PDET)에 제공하고 반전 분주 클록 신호(DVCLKB) 및 피드백 클록 신호(FBCLK)를 동일한 위상으로 정렬시키는 방식으로 구현될 수 있다. 위상 검출부(PDET)는 분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)가 동위상으로 정렬되었는지 또는 반대 위상으로 정렬되었는지를 나타내는 반전 플래그 신호(FINV)를 발생할 수 있다.
이와 같이, 지연 고정 루프(101)는 초기화 모드에서 분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)를 동위상 또는 반대 위상으로 정렬하기 위한 록킹 동작을 수행하고, 록킹 동작이 완료된 후의 지연 조절 신호(DLCON)의 값을 록킹 정보로서 저장한다. 이후의 노말 동작 모드에서 지연 고정 루프(101)는 소스 클록 신호(BFCLK)를 초기화 모드에서 결정된 록킹 정보에 따라 지연하여 메모리 장치(1000)의 액세스 동작을 위한 고정 지연 클록 신호(DLLCLK)를 발생할 수 있다.
도 14는 도 13의 지연 고정 루프를 포함하는 메모리 장치의 초기화 모드에서의 록킹 동작을 나타내는 타이밍도이다.
도 14에는 클록 사이클 주기(tCK)를 갖는 소스 클록 신호(BFCLK), 분주 클록 신호(DVCLK), 반전 분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)의 록킹 전후(before, locked)의 위상들이 도시되어 있다.
도 5에서, 제1 경우(CASE1)는 분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)가 반대 위상으로 정렬되는 경우에 해당하고 제2 경우(CASE2)는 분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)가 동위상으로 정렬되는 경우에 해당한다. 결과적으로 제1 경우(CASE1)에는 루프 딜레이(LPDEL1)는 소스 클록 신호(BFCLK)의 클록 사이클 주기(tCK)의 홀수 배(예를 들어, 3tCK)에 해당하고 제2 경우(CASE2)에는 루프 딜레이(LPDEL2)는 소스 클록 신호(BFCLK)의 클록 사이클 주기(tCK)의 짝수 배(예를 들어, 4tCK)에 해당한다.
도 14에서, 소스 클록 신호(BFCLK)의 제1 주파수는 분주 클록 신호(DVCLK)의 제2 주파수의 두 배에 해당한다. 도 13에는 편의상 소스 클록 신호(BFCLK)를 2분주하여 분주 클록 신호(DVCLK)를 발생하는 예가 도시되어 있으나, 이에 한정되는 것은 아니며 분주 클록 신호(DVCLK)의 주파수는 소스 클록 신호(BFCLK)의 주파수의 L배(L은 2 이상의 정수)일 수 있다. 도 13의 지연 고정 루프(101)의 제어부(CTRL)는 도 14의 지연 시간(tD1 또는 tD2)에 상응하는 지연 조절 신호(DLCON)의 값을 록킹 정보로서 저장할 수 있다. 도 2의 지연 측정 회로(MEAS)는 록킹이 완료된 상태에서 루프 딜레이(LPDEL)을 측정하고, 측정된 루프 딜레이(LPDEL)를 레이턴시 제어 회로(LATCON)에 제공한다.
분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)를 동위상으로 정렬하는 경우에는 루프 딜레이(LPDEL)는 소스 클록 신호(BFCLK)의 클록 사이클 주기(tCK)의 짝수 배에 해당한다. 반면에 분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)를 반대 위상으로 정렬하는 경우에는 루프 딜레이(LPDEL)는 소스 클록 신호(BFCLK)의 클록 사이클 주기(tCK)의 짝수 배에 해당한다.
도 15는 도 2의 메모리 장치에 포함되는 지연 측정 회로의 일 실시예를 나타내는 블록도이고, 도 16은 도 15의 지연 측정 회로를 포함하는 메모리 장치의 초기화 모드에서의 루프 딜레이의 측정 방법을 나타내는 타이밍도이고, 도 17은 도 15의 지연 측정 회로에 포함되는 계산기의 동작을 설명하기 위한 도면이다.
도 15를 참조하면, 지연 측정 회로(201)는 카운터(250) 및 계산기(270)를 포함할 수 있다.
도 16을 참조하면, 카운터(250)는 클록 차단 신호(FRZ) 및 피드백 클록 신호(FBCLK)에 기초하여 클록 선택기(MUX)의 출력을 디스에이블시키는 프리징 윈도우 구간(FWIN) 내에서 피드백 클록 신호(FBCLK)의 클록 사이클 수(N)를 카운팅하여 카운트 신호(CNT)를 발생한다. 클록 차단 신호(FRZ)는 록킹 동작이 완료된 후에 적절한 시간의 프리징 윈도우 구간(FWIN) 동안 로직 로우 레벨로 비활성화될 수 있다. 카운트 신호(CNT)는 도 10 및 12를 참조하여 전술한 바와 같이 클록 사이클 수(N)를 나타내는 복수의 비트 신호들(D[1], D[2], D[3])일 수 있다.
도 8에서, 제1 경우(CASE1)는 분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)가 반대 위상으로 정렬되는 경우에 해당하고, 제2 경우(CASE2)는 분주 클록 신호(DVCLK) 및 피드백 클록 신호(FBCLK)가 동위상으로 정렬되는 경우에 해당한다. 카운터(210)는 도 10 및 12를 참조하여 전술한 바와 같이 프리징 윈도우 구간(FWIN) 동안 피드백 클록 신호(FBCLK)의 하강 에지의 개수 또는 상승 에지의 개수를 카운트하여 클록 사이클 수(N)로서 제공할 수 있다. 결과적으로 도 16의 예에서 제1 경우(CASE1)에는 클록 사이클 수(N)는 1 또는 2에 해당하고 제2 경우(CASE2)에는 클록 사이클 수(N)는 2에 해당한다.
계산기(270)는 카운터(250)에서 카운팅된 클록 사이클 수(N)에 기초하여 루프 딜레이(LPDEL), 즉 M의 값을 계산한다. 도 17에 도시된 바와 같이, 분주 선택 신호(DVSEL)가 로직 하이 레벨(H)이고 반전 플래그 신호(FINV)가 로직 하이 레벨(H)인 경우에는 분주 클록 신호(DVCLK)가 기준 클록 신호(RFCLK)에 해당하고 분주 클록 신호(DVCLK)와 피드백 클록 신호(FBCLK)가 반대 위상으로 정렬되는 경우에 해당하므로 클록 사이클 수(N)에 분주비에 해당하는 2를 곱한 값(2N)에 1을 더하거나 뺀 값(2N+1 또는 2N-1)을 루프 딜레이(LPDEL)의 값(M)으로 결정할 수 있다. 한편, 분주 선택 신호(DVSEL)가 로직 하이 레벨(H)이고 반전 플래그 신호(FINV)가 로직 로우 레벨(L)인 경우에는 분주 클록 신호(DVCLK)가 기준 클록 신호(RFCLK)에 해당하고 분주 클록 신호(DVCLK)와 피드백 클록 신호(FBCLK)가 동위상으로 정렬되는 경우에 해당하므로 클록 사이클 수(N)에 분주비에 해당하는 2를 곱한 값(2N)을 루프 딜레이(LPDEL)의 값(M)으로 결정할 수 있다. 반면에 분주 선택 신호(DVSEL)가 로직 로우 레벨(L)인 경우에는 소스 클록 신호(BFCLK)가 기준 클록 신호(RFCLK)에 해당하므로 반전 플래그 신호(FINV)의 로직 레벨에 관계 없이(DC, Don't Care)클록 사이클 수(N)를 그대로 루프 딜레이(LPDEL)의 값(M)으로 결정할 수 있다.
도 18은 도 2의 메모리 장치에 포함되는 레이턴시 제어부 및 레이턴시 지연 회로의 일 실시예를 나타내는 블록도이다.
도 18을 참조하면, 레이턴시 제어 회로(310) 및 레이턴시 지연 회로(330)는 노말 동작 모드에서 코맨드 레이턴시(LCOM), 소스 클록 신호(BFCLK), 분주 클록 신호(DVCLK) 및 루프 딜레이(LPDEL)에 기초하여 메모리 장치의 코맨드 경로 상의 지연을 제어한다. 레이턴시 제어 회로(310) 및 레이턴시 지연 회로(330)는 노말 동작 모드에서만 인에이블되고 초기화 모드에서는 디스에이블 될 수 있다.
레이턴시 제어 회로(310)는 노말 동작 모드에서 코맨드 레이턴시(LCOM)에서 루프 딜레이(LPDEL)를 감산한 보정 레이턴시에 상응하는 레이턴시 제어 신호(LTC)를 발생한다. 레이턴시 제어 신호(LTC)는 도 19에 도시된 바와 같이 복수의 비트 신호들(LTC[0]~LTC[3])로 구현될 수 있다. 예를 들어, 코맨드 레이턴시(LCOM)가 CAS 레이턴시(CL)에 해당하고 루프 딜레이(LPDEL)가 전술한 M의 값인 경우 보정 레이턴시는 CL-M에 해당한다. 여기서 CL 및 M은 소스 클록 신호(BFCLK)의 클록 사이클 주기(tCK)의 수에 상응하는 양의 정수 값들에 해당한다.
또한, 레이턴시 제어 회로(310)는 상기 보정 레이턴시가 소스 클록 신호(BFCLK)의 클록 사이클 주기(tCK)의 홀수 배에 상응하는지 여부를 나타내는 홀수 플래그 신호(FODD)를 발생한다.
레이턴시 지연 회로(330)는 도 2를 참조하여 전술한 바와 같이 메모리 장치(1000)의 코맨드 경로 상에 배치되고 레이턴시 제어 신호(LTC) 및 홀수 플래그 신호(FODD)에 기초하여 상기 보정 레이턴시에 상응하는 지연을 제공한다. 다시 말해, 레이턴시 지연 회로(330)는 레이턴시 제어 회로(310)로부터 제공되는 레이턴시 제어 신호(LTC) 및 홀수 플래그 신호(FODD)에 기초하여 내부 코맨드 신호(ICMD)를 상기 보정 레이턴시만큼 지연하여 보정 코맨드 신호(OCMD)를 출력한다.
일 실시예에서, 레이턴시 제어 회로(310)는 독출 동작에서 모드 레지스터 세트(MRS)로부터 CAS 레이턴시(CL)를 코맨드 레이턴시(LCOM)로서 수신하고 데이터 입출력 회로(DIO)의 드라이버들이 적절한 시점에 독출 데이터를 데이터 패드들로 출력할 수 있도록 레이턴시 지연 회로(330)를 제어할 수 있다.
다른 실시예에서, 레이턴시 제어 회로(310)는 기입 동작에서 모드 레지스터 세트(MRS)로부터 CAS 레이턴시(CL)를 코맨드 레이턴시(LCOM)로서 수신하고 데이터 입출력 회로(DIO)의 수신 버퍼들이 적절한 시점에 데이터 패드들을 통해 기입 데이터를 수신할 수 있도록 레이턴시 지연 회로(330)를 제어할 수 있다.
도 19는 도 18의 레이턴시 지연 회로의 일 실시예를 나타내는 도면이다.
도 19를 참조하면, 레이턴시 지연 회로(330)는 복수의 지연 유닛 회로들(DU)(341, 342, 343, 344) 및 클록 선택기(350)를 포함할 수 있다.
복수의 지연 유닛 회로들(341, 342, 343, 344)은 레이턴시 제어 신호(LTC)에 응답하여 동작하고 케스케이드 연결된다. 여기서 케스케이드 연결이란 전단의 출력이 후단의 입력으로 제공되는 직렬 연결을 나타낸다. 지연 유닛 회로의 실시예는 도 20을 참조하여 후술한다. 도 19에는 편의상 4개의 지연 유닛 회로들(341, 342, 343, 344)을 도시하였으나 지연 유닛 회로들의 개수는 다양하게 결정될 수 있다.
일 실시예에서, 클록 선택기(350)는 홀수 플래그 신호(FODD)에 기초하여 복수의 지연 유닛 회로들(341, 342, 343, 344) 중 마지막 지연 유닛 회로(344)에 소스 클록 신호(BFCLK) 및 분주 클록 신호(DVCLK) 중 하나를 선택적으로 인가한다. 다른 실시예에서, 클록 선택기(350)는 홀수 플래그 신호(FODD)에 기초하여 복수의 지연 유닛 회로들(341, 342, 343, 344) 중 마지막 지연 유닛 회로(344)에 반전 분주 클록 신호(DVCLKB) 및 분주 클록 신호(DVCLK) 중 하나를 선택적으로 인가한다.
케스케이드 연결된 복수의 지연 유닛 회로들(341, 342, 343, 344)은 레이턴시 제어 신호(LTC), 즉 인에이블 단자(EN)에 인가되는 복수의 레이턴시 제어 비트 신호들(LTC[0]~LTC[3])에 응답하여 내부 코맨드 신호(ICMD)의 레이턴시를 조정한 보정 코맨드 신호(OCMD)를 생성하도록 구성될 수 있다.
복수의 지연 유닛 회로들(341, 342, 343, 344)은 데이터 단자(D)가 이전의 지연 유닛 회로의 출력 단자(Q)에 연결된다. 마지막 지연 유닛 회로(344)의 클록 단자(CK)에는 클록 선택기(350)의 출력이 인가되고 나머지 지연 유닛 회로들(341, 342, 343)의 클록 단자(CK)에는 분주 클록 신호(DVCLK)가 인가된다.
복수의 지연 유닛 회로들(341, 342, 343, 344)은 복수의 레이턴시 제어 비트 신호들(LTC[0]~LTC[3]) 중에서 상응하는 비트 신호에 응답하여 인에이블된다. 복수의 지연 유닛 회로들(341, 342, 343, 344) 중에서 인에이블된 지연 유닛 회로들이 클록 단자(CK)에 인가되는 클록 신호에 따라서 내부 코맨드 신호(ICMD)를 쉬프트 시키도록 구성될 수 있다.
도 20은 도 19의 레이턴시 지연 회로에 포함되는 지연 유닛 회로의 일 실시예를 나타내는 회로도이다.
도 20에 도시된 바와 같이, 각각의 지연 유닛 회로(360)는 복수의 전송 게이트들(TG1, TG2), 복수의 트랜지스터(TR1, TR2), 복수의 래치들(LT1, LT2) 및 복수의 로직 게이트들(LG1, LG2, LG3)를 포함할 수 있다. 래치들(LT1, TL2)는 인버터들(INV1~INV4)을 포함할 수 있고, 일부의 인버터들은 클록 단자(CK)의 신호에 응답하여 동작하는 3상 인버터일 수 있다. CKB는 반전 클록 단자를 나타낸다.
제1 전송 게이트(TG1)는 클록 단자(CK)에 인가되는 클록 신호의 상승 에지(rising edge)에 응답하여 데이터 단자(D)의 신호를 제1 래치(LT1)에 저장한다. 제2 전송 게이트(TG2)는 클록 단자(CK)에 인가되는 클록 신호의 하강 에지(falling edge)에 응답하여 제1 래치(LT1)에 저장된 신호를 제2 래치(LT2)에 저장한다.
복수의 로직 게이트들(LG1, LG2, LG3)은 인에이블 단자(EN)에 인가되는 신호가 비활성화(예를 들어, 로직 로우 레벨)된 경우 내부 코맨드 신호(ICMD)를 바이패스시켜 다음 단의 지연 유닛 회로에 전달한다. 반면에 복수의 로직 게이트들(LG1, LG2, LG3)은 인에이블 단자(EN)에 인가되는 신호가 활성화(예를 들어, 로직 하이 레벨)된 경우 제2 래치(LT2)에 저장된 신호를 다음 단의 지연 유닛 회로에 전달한다. ENB는 반전 인에이블 단자를 나타낸다.
복수의 트랜지스터들(TR1, TR2)는 인에이블 단자(EN)의 신호에 응답하여 래치들(LT1, LT2)의 저장 신호 레벨을 조정함으로써 내부 코맨드 신호(ICMD)가 복수의 로직 게이트들(LG1, LG2, LG3)을 통해 바이패스될 수 있도록 한다.
도 21은 도 19의 레이턴시 지연 회로의 동작을 나타내는 타이밍도이다.
도 21에는 클록 사이클 주기(tCK)를 갖는 소스 클록 신호(BFCLK), 분주 클록 신호(DVCLK), 반전 분주 클록 신호(DVCLK), 내부 코맨드 신호(ICMD) 및 도 19에 예시된 복수의 지연 유닛 회로들(341, 342, 343, 344)의 출력 신호들(Q1, Q2, Q3, OCMD)이 도시되어 있다. 마지막 지연 유닛 회로(344)의 출력 신호는 보정 코맨드 신호(OCMD)에 해당한다. 도 21에는 복수의 레이턴시 제어 비트 신호들(LTC[0]~LTC[3])이 모두 활성화되어 복수의 지연 유닛 회로들(341, 342, 343, 344)이 모두 인에이블된 경우에 해당한다.
복수의 지연 유닛 회로들(341, 342, 343, 344)의 각각은 분주 클록 신호(DVCLK)에 응답하여 동작하는 경우에는 2tCK의 지연을 갖고 소스 클록 신호(BFCLK)에 응답하여 동작하는 경우에는 tCK의 지연을 갖도록 구현될 수 있다.
클록 선택기(350)는 홀수 플래그 신호(FODD)가 제1 로직 레벨(예를 들어, 로직 하이 레벨(H))인 경우 소스 클록 신호(BFCLK) 또는 반전 분주 클록 신호(DVCLKB)를 선택하여 마지막 지연 유닛(344)의 클록 단자(CK)에 인가한다. 반면에 클록 선택기(350)는 홀수 플래그 신호(FODD)가 제2 로직 레벨(예를 들어, 로직 로우 레벨(L))인 경우 분주 클록 신호(DVCLK)를 선택하여 마지막 지연 유닛(344)의 클록 단자(CK)에 인가한다. 결과적으로 보정 레이턴시가 홀수인 경우에는 마지막 지연 유닛(344)은 tCK의 지연을 갖고 보정 코맨드 신호(OCMD)는 내부 코맨드 신호(ICMD)보다 7tCK만큼 지연될 수 있다. 반면에 보정 레이턴시가 짝수인 경우에는 마지막 지연 유닛(344)은 2tCK의 지연을 갖고 보정 코맨드 신호(OCMD)는 내부 코맨드 신호(ICMD)보다 8tCK만큼 지연될 수 있다.
종래에는 레이턴시 지연 회로에 포함되는 복수의 지연 유닛 회로들이 모두 소스 클록 신호(BFCLK)에 응답하여 동작하도록 구현되었다. 이 경우, 보정 레이턴시의 값이 S인 경우(S는 자연수), S개의 지연 유닛 회로들이 레이턴시 지연 회로에 구비되어야 한다.
반면에 본 발명의 실시예들에 따른 레이턴시 지연 회로는 대부분의 지연 유닛 회로들이 분주 클록 신호(DVCLK)에 응답하여 동작하므로 종래보다 지연 유닛 회로들의 개수를 감소할 수 있다. 본 발명의 실시예들에 따른 레이턴시 지연 회로의 경우에는 보정 레이턴시의 값이 S인 경우 약 S/2개의 지연 유닛 회로들이 레이턴시 지연 회로에 포함될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 메모리 장치 및 메모리 장치의 동작 방법은 분주 클록 신호를 이용하여 코맨드 경로 상의 시간 지연을 구현함으로써 레이턴시 제어를 위한 지연 회로의 사이즈 및 전력 소모를 감소할 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 시스템을 나타내는 블록도이다.
도 22를 참조하면, 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 비휘발성 메모리 장치(1240)는 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 시스템(1200)의 동작 전압을 공급할 수 있다.
메모리 장치(1230) 및/또는 비휘발성 메모리 장치(1240)는 도 1 내지 도 21을 참조하여 전술한 바와 같은 레이턴시 제어를 위한 구성을 가질 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 메모리 장치 및 메모리 장치의 동작 방법은 분주 클록 신호를 이용하여 초기화 모드에서의 루프 딜레이를 측정함으로써 측정을 위한 동작 마진을 증가하여 레이턴시 제어를 효율적으로 수행할 수 있다.
또한 본 발명의 실시예들에 따른 메모리 장치 및 메모리 장치의 동작 방법은 분주 클록 신호를 이용하여 코맨드 경로 상의 시간 지연을 구현함으로써 레이턴시 제어를 위한 지연 회로의 사이즈 및 전력 소모를 감소할 수 있다.
본 발명의 실시예들은 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 초기화 모드에서 제1 주파수를 갖는 소스 클록 신호를 분주하여 상기 제1 주파수보다 작은 제2 주파수를 갖는 분주 클록 신호를 지연 고정 루프의 입력으로서 제공하는 단계;
    상기 지연 고정 루프를 통하여 상기 분주 클록 신호를 지연한 피드백 클록 신호와 상기 분주 클록 신호를 정렬하는 록킹 동작을 수행하는 단계; 및
    상기 록킹 동작이 완료된 후 상기 분주 클록 신호에 대한 상기 피드백 클록 신호의 지연에 상응하는 상기 위상 고정 루프의 루프 딜레이를 측정하는 단계를 포함하는 메모리 장치의 동작 방법.
  2. 제1 항에 있어서,
    상기 록킹 동작을 수행하는 단계는,
    상기 분주 클록 신호 및 상기 피드백 클록 신호를 동위상으로 정렬하는 단계를 포함하고,
    상기 루프 딜레이는 상기 소스 클록 신호의 클록 사이클 주기의 짝수 배인 것을 특징으로 하는 메모리 장치의 동작 방법.
  3. 제1 항에 있어서,
    상기 소스 클록 신호의 제1 주파수는 상기 분주 클록 신호의 제2 주파수의 두 배이고,
    상기 록킹 동작을 수행하는 단계는,
    상기 분주 클록 신호 및 상기 피드백 클록 신호를 동일한 위상으로 정렬하거나 상기 분주 클록 신호 및 상기 피드백 클록 신호를 반대 위상으로 정렬하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  4. 제3 항에 있어서,
    상기 록킹 동작에서 상기 분주 클록 신호 및 상기 피드백 클록 신호를 동일한 위상으로 정렬한 경우, 상기 루프 딜레이는 상기 소스 클록 신호의 클록 사이클 주기의 짝수 배이고,
    상기 록킹 동작에서 상기 분주 클록 신호 및 상기 피드백 클록 신호를 반대 위상으로 정렬한 경우, 상기 루프 딜레이는 상기 소스 클록 신호의 클록 사이클 주기의 홀수 배인 것을 특징으로 하는 메모리 장치의 동작 방법.
  5. 제1 항에 있어서,
    노말 동작 모드에서 상기 소스 클록 신호를 상기 고정 루프의 입력으로서 제공하는 단계; 및
    상기 노말 동작 모드에서 상기 지연 고정 루프를 통하여 상기 소스 클록 신호를 상기 초기화 모드에서 결정된 록킹 정보에 따라 지연하여 상기 메모리 장치의 액세스 동작을 위한 고정 지연 클록 신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  6. 제1 항에 있어서,
    노말 동작 모드에서 코맨드 레이턴시, 상기 소스 클록 신호, 상기 분주 클록 신호 및 상기 루프 딜레이에 기초하여 상기 메모리 장치의 코맨드 경로 상의 지연을 제어하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  7. 제5 항에 있어서,
    상기 코맨드 경로 상의 지연을 제어하는 단계는,
    상기 코맨드 레이턴시에서 상기 루프 딜레이를 감산한 보정 레이턴시를 계산하는 단계;
    상기 보정 레이턴시가 상기 소스 클록 신호의 클록 사이클 주기의 홀수 배에 상응하는지 여부를 나타내는 홀수 플래그 신호를 발생하는 단계; 및
    상기 보정 레이턴시 및 상기 홀수 플래그 신호에 기초하여 상기 메모리 장치의 코맨드 경로 상의 지연을 제어하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  8. 기준 클록 신호를 지연하여 피드백 클록 신호 및 고정 지연 클록 신호를 발생하는 지연 고정 루프;
    제1 주파수를 갖는 소스 클록 신호를 분주하여 상기 제1 주파수보다 작은 제2 주파수를 갖는 분주 클록 신호를 발생하는 클록 분주기;
    초기화 모드에서 상기 분주 클록 신호를 상기 기준 클록 신호로서 제공하고 노말 동작 모드에서 상기 소스 클록 신호를 상기 기준 클록 신호로서 제공하는 클록 선택기; 및
    상기 초기화 모드에서 상기 지연 고정 루프의 록킹 동작이 완료된 후 상기 분주 클록 신호에 대한 상기 피드백 클록 신호의 지연에 상응하는 상기 위상 고정 루프의 루프 딜레이를 측정하는 지연 측정 회로를 포함하는 메모리 장치.
  9. 제8 항에 있어서,
    노말 동작 모드에서, 코맨드 레이턴시에서 상기 루프 딜레이를 감산한 보정 레이턴시에 상응하는 레이턴시 제어 신호를 발생하고 상기 보정 레이턴시가 상기 소스 클록 신호의 클록 사이클 주기의 홀수 배에 상응하는지 여부를 나타내는 홀수 플래그 신호를 발생하는 레이턴시 제어 회로; 및
    상기 메모리 장치의 코맨드 경로 상에 배치되고 상기 레이턴시 제어 신호 및 상기 홀수 플래그 신호에 기초하여 상기 보정 레이턴시에 상응하는 지연을 제공하는 레이턴시 지연 회로를 더 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제9 항에 있어서
    상기 레이턴시 지연 회로는,
    상기 레이턴시 제어 신호에 응답하여 동작하고 케스케이드 연결된 복수의 지연 유닛 회로들; 및
    상기 홀수 플래그 신호에 기초하여 상기 복수의 지연 유닛 회로들 중 마지막 지연 유닛 회로에 상기 소스 클록 신호 및 상기 분주 클록 신호 중 하나를 선택적으로 인가하거나 상기 분주 클록 신호를 반전한 반전 분주 클록 신호 및 상기 분주 클록 신호를 선택적으로 인가하는 클록 선택기를 포함하는 것을 특징으로 하는 메모리 장치.
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