JP5459617B2 - 電気泳動表示装置の駆動方法、電気泳動表示装置、及び電子機器 - Google Patents
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Description
本発明は、電気泳動表示装置の駆動方法、電気泳動表示装置、及び電子機器に関する。
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路（ＳＲＡＭ；Static Random Access Memory）とを備えたものが知られている（特許文献１参照）。
特許文献１記載の電気泳動表示装置では、画像を表示するために、画素内に設けられたＳＲＡＭ（画素ＳＲＡＭ回路）に、ハイレベル／ローレベルのいずれかに対応する電位を記憶する。そして、記憶された電位に基づく電圧をマイクロカプセルに印加することで表示を行っていた。
しかしながら、この種の電気泳動表示装置において、例えば白地背景に黒字で「１２：３４」と表示されている状態から、黒字の「１２：３５」に書き換える場合、まず、現表示の黒字の「４」のみを消去するための画像信号を各画素のＳＲＡＭに書き込んで黒字の「４」を消去してこの部分を白地状態とし、次に、黒字の「５」を表示するための画像信号を各画素のＳＲＡＭに書き込んで黒字の「５」を表示させる必要がある。このように、表示の一部を書き変える場合に、少なくとも２回、画像信号を入力する必要があった。また、この場合、間に白字が表示される期間が生じてしまうため、デジタルウォッチの表示とするには品位が十分でないという問題があった。
また、例えば黒、ダークグレイ、ライトグレイ、白の４階調表示を行う場合には、少なくとも黒、白の書き込み領域を指定する画像信号を各画素のＳＲＡＭに書き込んで表示の書き換えを行った後、ダークグレイ、ライトグレイの書き込み領域を指定するための画像信号を改めてＳＲＡＭに書き込んで２度目の書き換えを行う必要があった。すなわち、４階調表示を行うために、少なくとも２回、画像信号を入力する必要があった。
また、例えば黒、ダークグレイ、ライトグレイ、白の４階調表示を行う場合には、少なくとも黒、白の書き込み領域を指定する画像信号を各画素のＳＲＡＭに書き込んで表示の書き換えを行った後、ダークグレイ、ライトグレイの書き込み領域を指定するための画像信号を改めてＳＲＡＭに書き込んで２度目の書き換えを行う必要があった。すなわち、４階調表示を行うために、少なくとも２回、画像信号を入力する必要があった。
本発明は、上記問題点に鑑みなされた発明であって、表示画像を切り替える際のデータ転送の回数の低減を図り、データ転送のための電力消費を削減することのできる電気泳動表示装置の駆動方法、電気泳動表示装置、及び電子機器を提供することを目的の一つとする。また、濃度変化させる画素を第１または第２の階調（例えば白、または黒）に関わらず同時に、現表示が徐々に消えていき次表示が徐々に現れてくるという表示変化をさせる駆動方法を実現し、表示品質の向上された電気泳動表示装置の駆動方法、電気泳動表示装置、及び電気泳動表示装置を提供することを目的の一つとする。
本発明の電気泳動表示装置の駆動方法は、上記課題を解決するために、電気泳動粒子を含む電気泳動素子を一対の基板間に挟持してなり、複数の画素からなる表示部を備えており、前記表示部に、前記画素ごとに形成された画素電極と、前記電気泳動素子を介して複数の前記画素電極と対向する対向電極と、各々の前記画素と接続された第１の制御線及び第２の制御線からなる第１組の制御線、第３の制御線及び第４の制御線からなる第２組の制御線と、が設けられており、前記画素ごとに、画像信号のデータを記憶する第１のメモリ回路と、画像信号のデータを供給するデータ線と前記第１のメモリ回路とを接続する第１の画素スイッチング素子と、前記画素電極と前記第１組の制御線における制御線のいずれか一方とを接続する第１のスイッチ回路と、画像信号のデータを記憶する第２のメモリ回路と、前記データ線と前記第２のメモリ回路とを接続する第２の画素スイッチング素子と、前記画素電極と前記第２組の制御線における制御線のいずれか一方とを接続する第２のスイッチ回路と、が設けられた電気泳動表示装置の駆動方法であって、前記第１の画素スイッチング素子を介して前記第１のメモリ回路に画像信号のデータを入力し、前記第２の画素スイッチング素子を介して前記第２のメモリ回路に画像信号のデータを入力する第１のステップと、前記第１のメモリ回路からの出力に基づき前記第１のスイッチ回路を制御し、前記第２のメモリ回路からの出力に基づき前記第２のスイッチ回路を制御する第２のステップと、を有することを特徴とする。
この構成によれば、画像表示動作のデータ転送期間（第１のステップ）において、第１の階調表示または第２の階調表示から階調表示を変更する画素と、第１の階調表示または第２の階調表示から階調表示を変更しない画素との間で、第１のメモリ回路と第２のメモリ回路とに入力する画像信号のデータを異なる画像データとすることができる。これにより、第１の階調から階調表示を変更する画素と階調表示を変更しない画素、第２の階調から階調表示を変更する画素と階調表示を変更しない画素に対する画像信号のデータ転送を、一回のデータ転送により行うことができるので、データ転送のための電力消費を削減することができる。そして、画像表示動作のデータ表示期間（第２のステップ）において、各画素の画素電極は、第１のスイッチ回路を介して第１の制御線または第２の制御線に、第２のスイッチ回路を介して第３の制御線または第４の制御線に接続される。よって、第１の制御線〜第４の制御線に電位を供給する、あるいはハイインピーダンス状態（Ｈｉ−Ｚ状態）とすることで、画像信号のデータの異なる画素における画素電極の電位を異なる電位とすることができる。これにより、データ表示期間において、第１の階調表示から第２の階調または他の階調（第３の階調）へと階調表示を変更する画素と、第２の階調表示から第１の階調または他の階調（第４の階調）へと階調表示を変更する画素とを同時に、現表示が徐々に消えていき次表示が徐々に現れてくるという表示変化をさせることが可能となる。すなわち、ユーザーが表示部を視認する際、表示画像を切り替える際に空白表示期間が存在すること、あるいは、前画像から次画像へといきなり切り替わることによって、違和感を覚えないように、滑らかに表示が切り替わる表示を実現でき、表示品質を向上させることができる
また、本発明の電気泳動表示装置の駆動方法は、電気泳動粒子を含む電気泳動素子を一対の基板間に挟持してなり、複数の画素からなる表示部を備えており、前記表示部に、前記画素ごとに形成された画素電極と、前記電気泳動素子を介して複数の前記画素電極と対向する対向電極と、各々の前記画素と接続された第１の制御線及び第２の制御線からなる第１組の制御線、第３の制御線及び第４の制御線からなる第２組の制御線と、が設けられており、前記画素ごとに、画像信号のデータを記憶する第１のメモリ回路と、画像信号のデータを供給するデータ線と前記第１のメモリ回路とを接続する第１の画素スイッチング素子と、前記画素電極と前記第１組の制御線における制御線のいずれか一方とを接続する第１のスイッチ回路と、画像信号のデータを記憶する第２のメモリ回路と、前記データ線と前記第２のメモリ回路とを接続する第２の画素スイッチング素子と、前記画素電極と前記第２組の制御線における制御線のいずれか一方とを接続する第２のスイッチ回路と、が設けられた電気泳動表示装置の駆動方法であって、前記第１の画素スイッチング素子を介して前記第１のメモリ回路に画像信号のデータを入力し、前記第２の画素スイッチング素子を介して前記第２のメモリ回路に画像信号のデータを入力する第１のステップと、前記第１のメモリ回路からの出力に基づき前記第１のスイッチ回路を制御し、前記第２のメモリ回路からの出力に基づき前記第２のスイッチ回路を制御する第２のステップと、を有し、前記第１のステップにおいて、前記第２の制御線と前記画素電極とを接続状態とし、前記第４の制御線と前記画素電極とを接続状態とする、第１組の画像信号のデータを、階調表示を変更しない前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、前記第２の制御線と前記画素電極とを接続状態とし、前記第３の制御線と前記画素電極とを接続状態とする、第２組の画像信号のデータを、第１の階調表示から第２の階調表示へと階調表示を変更する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、前記第１の制御線と前記画素電極とを接続状態とし、前記第４の制御線と前記画素電極とを接続状態とする、第３組の画像信号のデータを、第２の階調表示から第１の階調表示へと階調表示を変更する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、前記第２のステップにおいて、前記対向電極に対して第１の電位及び第２の電位を繰り返す矩形波を一周期以上入力しながら、前記第１の制御線に前記第２の電位を供給し、前記第２の制御線に前記対向電極に入力される電位を供給し、前記第３の制御線及び前記第４の制御線をそれぞれ電気的に切断されたハイインピーダンス状態とする第１の表示ステップと、前記対向電極に対して前記第１の電位及び前記第２の電位を繰り返す矩形波を一周期以上入力しながら、前記第１の制御線及び前記第２の制御線をそれぞれ電気的に切断されたハイインピーダンス状態とし、前記第３の制御線に前記第１の電位を供給し、前記第４の制御線に前記対向電極に入力される電位を供給する第２の表示ステップと、を交互に繰り返すことを特徴とする。
第１のステップにおいて、第１のメモリ回路及び第２のメモリ回路に第１組の画像信号のデータが入力された画素は、第２のステップにおいて電気泳動粒子が泳動せず、前表示における階調表示（第１の階調または第２の階調の階調表示）を変更しない。また、第１のステップにおいて、第１のメモリ回路及び第２のメモリ回路に、第２組の画像信号のデータが入力された画素は、正に帯電された電気泳動粒子及び負に帯電された電気泳動粒子が、第２のステップの第１の表示ステップにおいて泳動せず、第２の表示ステップにおいて泳動する。一方、第１のステップにおいて、第１のメモリ回路及び第２のメモリ回路に、第３組の画像信号のデータが入力された画素は、正に帯電された電気泳動粒子及び負に帯電された電気泳動粒子が、第２のステップの第１の表示ステップにおいて泳動し、第２の表示ステップにおいて泳動しない。そして、この第２のステップにおいて、第１の表示ステップと第２の表示ステップとを交互に繰り返すことで、階調表示を変化させる画素を、前表示が第１または第２の階調表示であるかに関わらず同時に、前表示が徐々に消えていき次表示が徐々に現れてくるという表示変化をさせることができる。すなわち滑らかに表示を変化させることができ、表示品質を向上させることができる。
また、本発明の電気泳動表示装置の駆動方法は、電気泳動粒子を含む電気泳動素子を一対の基板間に挟持してなり、複数の画素からなる表示部を備えており、前記表示部に、前記画素ごとに形成された画素電極と、前記電気泳動素子を介して複数の前記画素電極と対向する対向電極と、各々の前記画素と接続された第１の制御線及び第２の制御線からなる第１組の制御線、第３の制御線及び第４の制御線からなる第２組の制御線と、が設けられており、前記画素ごとに、画像信号のデータを記憶する第１のメモリ回路と、画像信号のデータを供給するデータ線と前記第１のメモリ回路とを接続する第１の画素スイッチング素子と、前記画素電極と前記第１組の制御線における制御線のいずれか一方とを接続する第１のスイッチ回路と、画像信号のデータを記憶する第２のメモリ回路と、前記データ線と前記第２のメモリ回路とを接続する第２の画素スイッチング素子と、前記画素電極と前記第２組の制御線における制御線のいずれか一方とを接続する第２のスイッチ回路と、が設けられた電気泳動表示装置の駆動方法であって、前記第１の画素スイッチング素子を介して前記第１のメモリ回路に画像信号のデータを入力し、前記第２の画素スイッチング素子を介して前記第２のメモリ回路に画像信号のデータを入力する第１のステップと、前記第１のメモリ回路からの出力に基づき前記第１のスイッチ回路を制御し、前記第２のメモリ回路からの出力に基づき前記第２のスイッチ回路を制御する第２のステップと、を有し、前記第１のステップにおいて、前記第１の制御線と前記画素電極とを接続状態とし、前記第３の制御線と前記画素電極とを接続状態とする、第１組の画像信号のデータを、第１の階調を表示する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、前記第２の制御線と前記画素電極とを接続状態とし、前記第４の制御線と前記画素電極とを接続状態とする、第２組の画像信号のデータを、第２の階調を表示する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、前記第１の制御線と前記画素電極とを接続状態とし、前記第４の制御線と前記画素電極とを接続状態とする、第３組の画像信号のデータを、第１の階調表示から第３の階調表示へと階調表示を変更する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、前記第２の制御線と前記画素電極とを接続状態とし、前記第３の制御線と前記画素電極とを接続状態とする、第４組の画像信号のデータを、第２の階調表示から第４の階調表示へと階調表示を変更する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、前記第２のステップにおいて、前記対向電極に対して第１の電位及び第２の電位を繰り返す矩形波を一周期以上入力しながら、前記第１の制御線に前記第２の電位を供給し、前記第２の制御線に前記第１の電位を供給し、前記第３の制御線及び前記第４の制御線をそれぞれ電気的に切断されたハイインピーダンス状態とする第１の表示ステップと、前記対向電極に対して前記第１の電位及び前記第２の電位を繰り返す矩形波を一周期以上入力しながら、前記第１の制御線及び前記第２の制御線をそれぞれ電気的に切断されたハイインピーダンス状態とし、前記第３の制御線に前記第２の電位を供給し、前記第４の制御線に前記第１の電位を供給する第２の表示ステップと、を前記第１の表示ステップに続いて前記第２の表示ステップを行うことを特徴とする。
第１のステップにおいて、第１のメモリ回路及び第２のメモリ回路に第１組の画像信号のデータが入力された画素は、第２のステップにおいて電気泳動粒子が泳動せず、前表示における階調表示（第１の階調の階調表示）を変更しない。また、第１のステップにおいて、第１のメモリ回路及び第２のメモリ回路に第２組の画像信号のデータが入力された画素も、第２のステップにおいて電気泳動粒子が泳動せず、前表示における階調表示（第２の階調の階調表示）を変更しない。また、第１のステップにおいて、第１のメモリ回路及び第２のメモリ回路に第３組の画像信号のデータが入力された画素は、第２のステップの第２の表示ステップにおいて、正に帯電された電気泳動粒子及び負に帯電された電気泳動粒子の両方が泳動し、第１の階調から第３の階調へと滑らかに階調表示を変更する。また、第１のステップにおいて、第１のメモリ回路及び第２のメモリ回路に第４組の画像信号のデータが入力された画素は、第２のステップの第２の表示ステップにおいて、正に帯電された電気泳動粒子及び負に帯電された電気泳動粒子の両方が泳動し、第２の階調から第４の階調へと滑らかに階調表示を変更する。これにより、第２のステップにおいて、階調表示を変化させる画素を、第１または第２の階調に関わらず同時に、前表示が徐々に消えていき次表示が徐々に現れてくるという表示変化をさせる、すなわち滑らかに表示を変化させることができ、表示品質を向上させることができる。また、複数の階調から形成されるグレースケール表示のような高精度な電界制御を行うことができ、表示品質を向上させることができる。
また、本発明の電気泳動表示装置の駆動方法は、電気泳動粒子を含む電気泳動素子を一対の基板間に挟持してなり、複数の画素からなる表示部を備えており、前記表示部に、前記画素ごとに形成された画素電極と、前記電気泳動素子を介して複数の前記画素電極と対向する対向電極と、各々の前記画素と接続された第１の制御線及び第２の制御線からなる第１組の制御線、第３の制御線及び第４の制御線からなる第２組の制御線と、が設けられており、前記画素ごとに、画像信号のデータを記憶する第１のメモリ回路と、画像信号のデータを供給するデータ線と前記第１のメモリ回路とを接続する第１の画素スイッチング素子と、前記画素電極と前記第１組の制御線における制御線のいずれか一方とを接続する第１のスイッチ回路と、画像信号のデータを記憶する第２のメモリ回路と、前記データ線と前記第２のメモリ回路とを接続する第２の画素スイッチング素子と、前記画素電極と前記第２組の制御線における制御線のいずれか一方とを接続する第２のスイッチ回路と、が設けられた電気泳動表示装置の駆動方法であって、前記第１の画素スイッチング素子を介して前記第１のメモリ回路に画像信号のデータを入力し、前記第２の画素スイッチング素子を介して前記第２のメモリ回路に画像信号のデータを入力する第１のステップと、前記第１のメモリ回路からの出力に基づき前記第１のスイッチ回路を制御し、前記第２のメモリ回路からの出力に基づき前記第２のスイッチ回路を制御する第２のステップと、を有し、前記第１のステップにおいて、前記第２の制御線と前記画素電極とを接続状態とし、前記第４の制御線と前記画素電極とを接続状態とする、第１組の画像信号のデータを、階調表示を変更しない前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、前記第２の制御線と前記画素電極とを接続状態とし、前記第３の制御線と前記画素電極とを接続状態とする、第２組の画像信号のデータを、第１の階調表示から第２の階調表示へと階調表示を変更する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、前記第１の制御線と前記画素電極とを接続状態とし、前記第４の制御線と前記画素電極とを接続状態とする、第３組の画像信号のデータを、第２の階調表示から第１の階調表示へと階調表示を変更する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、前記第２のステップにおいて、前記対向電極に対して第１の電位及び第２の電位を繰り返す矩形波を一周期以上入力しながら、前記第１の制御線に前記第２の電位を供給し、前記第３の制御線に前記第１の電位を供給し、前記第２の制御線及び前記第４の制御線をそれぞれ電気的に切断されたハイインピーダンス状態とすることを特徴とする。
第１のステップにおいて、第１のメモリ回路及び第２のメモリ回路に第１組の画像信号のデータが入力された画素は、第２のステップにおいて、電気泳動粒子が泳動せず、前表示における階調表示（第１の階調または第２の階調の階調表示）を変更しない。また、第１のステップにおいて、第１のメモリ回路及び第２のメモリ回路に第２組の画像信号のデータが入力された画素は、第２のステップにおいて、正に帯電された電気泳動粒子及び負に帯電された電気泳動粒子の両方が泳動し、第１の階調から第２の階調へと滑らかに階調表示を変更する。また、第１のステップにおいて、第１のメモリ回路及び第２のメモリ回路に第３組の画像信号のデータが入力された画素は、第２のステップにおいて、正に帯電された電気泳動粒子及び負に帯電された電気泳動粒子の両方が泳動し、第２の階調から第１の階調へと滑らかに階調表示を変更する。これにより、第２のステップにおいて、階調表示を変化させる画素を、第１または第２の階調に関わらず同時に、前表示が徐々に消えていき次表示が徐々に現れてくるという表示変化をさせる、すなわち滑らかに表示を変化させることができ、表示品質を向上させることができる。また、第２のステップの期間を変更することで、階調表示を変更させる画素を中間階調表示に留めおくこともできるので、複数の階調から形成されるグレースケール表示のような高精度な電界制御を行うことで表示品質を向上させることができる。
本発明の電気泳動表示装置は、前記第１の制御線、前記第２の制御線、前記第３の制御線、前記第４の制御線、及び前記対向電極に電位を供給する信号供給手段と、画素毎に設けられた前記第１の画素スイッチング素子及び第２の画素スイッチング素子にスイッチング素子のオンタイミングを規定する選択信号を供給する選択信号供給手段と、前記第１の画素スイッチング素子を介して前記第１のメモリ回路へ、前記第２の画素スイッチング素子を介して第２のメモリ回路へ、それぞれ画像信号のデータを供給するデータ供給手段と、を備え、上記記載の電気泳動表示装置の駆動方法を実行することを特徴とする。これにより、データ転送のための電力消費が削減され、表示品質が向上された電気泳動表示装置を提供できる。
本発明の電子機器は、上記記載の電気泳動表示装置を備えたことを特徴とする。これにより、データ転送のための電力消費が削減され、表示品質が向上された電子機器を提供できる。
以下、本発明に係る電気泳動表示装置の駆動方法、電気泳動表示装置、及び電子機器の一実施形態について図面を参照しながら説明する。
図１は、本実施形態に係る電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ６３（制御部）、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、上記の回路を総合的に制御する。
図１は、本実施形態に係る電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ６３（制御部）、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、上記の回路を総合的に制御する。
表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、データ線６８と走査線６６との交差位置に対応して画素４０が設けられている。
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）のうち連続する２本の走査線６６を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択する。走査線駆動回路６１は、選択した奇数番目の走査線６６を介して、画素４０に設けられた第１の選択トランジスタＳＴ１（図２参照）にオンタイミングを規定する選択信号を供給する。また、走査線駆動回路６１は、選択した偶数番目の走査線６６を介して、画素４０に設けられた第２の選択トランジスタＳＴ２（図２参照）にオンタイミングを規定する選択信号を供給する。
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）のうち連続する２本の走査線６６を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択する。走査線駆動回路６１は、選択した奇数番目の走査線６６を介して、画素４０に設けられた第１の選択トランジスタＳＴ１（図２参照）にオンタイミングを規定する選択信号を供給する。また、走査線駆動回路６１は、選択した偶数番目の走査線６６を介して、画素４０に設けられた第２の選択トランジスタＳＴ２（図２参照）にオンタイミングを規定する選択信号を供給する。
データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されている。データ線駆動回路６２は、コントローラ６３の制御のもと、画素４０の各々に対応する２ビットの画素データを規定する画像信号のデータをデータ線６８を介して画素４０に供給する。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。
表示部５にはまた、共通電源変調回路６４から延びる７本のグローバル配線（低電位電源線４９、高電位電源線５０、共通電極配線５５、第１の制御線９１、第２の制御線９２、第３の制御線９３、及び第４の制御線９４）が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。
図２は、画素４０の回路構成図である。
画素４０には、第１の選択トランジスタＳＴ１（第１の画素スイッチング素子）と、第１のラッチ回路ＬＡＴ１（第１のメモリ回路）と、第１のスイッチ回路ＳＣ１と、第２の選択トランジスタＳＴ２（第２の画素スイッチング素子）と、第２のラッチ回路ＬＡＴ２（第２のメモリ回路）と、第２のスイッチ回路ＳＣ２と、電気泳動素子３２と、画素電極３５と、共通電極３７とが設けられている。画素電極３５と共通電極３７との間に電気泳動素子３２が挟持されている。
画素４０は、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２により画像信号のデータを電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。
画素４０には、第１の選択トランジスタＳＴ１（第１の画素スイッチング素子）と、第１のラッチ回路ＬＡＴ１（第１のメモリ回路）と、第１のスイッチ回路ＳＣ１と、第２の選択トランジスタＳＴ２（第２の画素スイッチング素子）と、第２のラッチ回路ＬＡＴ２（第２のメモリ回路）と、第２のスイッチ回路ＳＣ２と、電気泳動素子３２と、画素電極３５と、共通電極３７とが設けられている。画素電極３５と共通電極３７との間に電気泳動素子３２が挟持されている。
画素４０は、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２により画像信号のデータを電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。
第１の選択トランジスタＳＴ１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなるスイッチング素子である。第１の選択トランジスタＳＴ１のゲート端子はゲート電位（Ｇａｔｅ Ｎ）が供給される走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子は第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１に接続されている。
第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１及びデータ出力端子Ｎ１２は、第１のスイッチ回路ＳＣ１と接続されている。さらに第１のスイッチ回路ＳＣ１は、画素電極３５、第１の制御線９１、及び第２の制御線９２に接続されている。
第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１及びデータ出力端子Ｎ１２は、第１のスイッチ回路ＳＣ１と接続されている。さらに第１のスイッチ回路ＳＣ１は、画素電極３５、第１の制御線９１、及び第２の制御線９２に接続されている。
第２の選択トランジスタＳＴ２は、Ｎ−ＭＯＳトランジスタからなるスイッチング素子である。第２の選択トランジスタＳＴ２のゲート端子は、第１の選択トランジスタＳＴ１のゲート端子とは異なるゲート電位（Ｇａｔｅ Ｎ＋１）が供給される走査線６６に接続され、ソース端子は第１の選択トランジスタＳＴ１と同じデータ線６８に接続され、ドレイン端子は第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１に接続されている。
第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１及びデータ出力端子Ｎ２２は、第２のスイッチ回路ＳＣ２と接続されている。第２のスイッチ回路ＳＣ２は、画素電極３５、第３の制御線９３、及び第４の制御線９４に接続されている。
第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１及びデータ出力端子Ｎ２２は、第２のスイッチ回路ＳＣ２と接続されている。第２のスイッチ回路ＳＣ２は、画素電極３５、第３の制御線９３、及び第４の制御線９４に接続されている。
第１のラッチ回路ＬＡＴ１は、転送インバータＩＮＶ１と帰還インバータＩＮＶ２とを備えている。転送インバータＩＮＶ１及び帰還インバータＩＮＶ２はいずれもＣ−ＭＯＳインバータである。転送インバータＩＮＶ１と帰還インバータＩＮＶ２とは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子ＰＨ１を介して接続された高電位電源線５０から高電位の電源電圧が供給され、低電位電源端子ＰＬ１を介して接続された低電位電源線４９から低電位の電源電圧が供給される。
転送インバータＩＮＶ１は、それぞれのドレイン端子をデータ出力端子Ｎ１２に接続されたＰ−ＭＯＳトランジスタＰＭ１（Positive Metal Oxide Semiconductor）とＮ−ＭＯＳトランジスタＮＭ１とを有している。Ｐ−ＭＯＳトランジスタＰＭ１のソース端子は高電位電源端子ＰＨ１に接続され、Ｎ−ＭＯＳトランジスタＮＭ１のソース端子は低電位電源端子ＰＬ１に接続されている。Ｐ−ＭＯＳトランジスタＰＭ１及びＮ−ＭＯＳトランジスタＮＭ１のゲート端子（転送インバータＩＮＶ１の入力端子）は、データ入力端子Ｎ１１（帰還インバータＩＮＶ２の出力端子）と接続されている。
帰還インバータＩＮＶ２は、それぞれのドレイン端子をデータ入力端子Ｎ１１に接続されたＰ−ＭＯＳトランジスタＰＭ２とＮ−ＭＯＳトランジスタＮＭ２とを有している。Ｐ−ＭＯＳトランジスタＰＭ２及びＮ−ＭＯＳトランジスタＮＭ２のゲート端子（帰還インバータＩＮＶ２の入力端子）は、データ出力端子Ｎ１２（転送インバータＩＮＶ１の出力端子）と接続されている。
上記構成の第１のラッチ回路ＬＡＴ１において、画素信号がハイレベル（Ｈ）の画像制御データ（画素データ「１」）が記憶されると、第１のラッチ回路ＬＡＴ１のデータ出力端子Ｎ１２からローレベル（Ｌ）の信号が出力される。
一方、第１のラッチ回路ＬＡＴ１に、画素信号がローレベルの画像制御データ（画素データ「０」）が記憶されると、データ出力端子Ｎ１２からハイレベル（Ｈ）の信号が出力される。
一方、第１のラッチ回路ＬＡＴ１に、画素信号がローレベルの画像制御データ（画素データ「０」）が記憶されると、データ出力端子Ｎ１２からハイレベル（Ｈ）の信号が出力される。
第１のスイッチ回路ＳＣ１は、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを備えて構成されている。
第１のトランスミッションゲートＴＧ１は、Ｐ−ＭＯＳトランジスタＰＭ３とＮ−ＭＯＳトランジスタＮＭ３とを備えている。
Ｐ−ＭＯＳトランジスタＰＭ３及びＮ−ＭＯＳトランジスタＮＭ３のソース端子（第１のトランスミッションゲートＴＧ１の入力端子）は第１の制御線９１に接続され、Ｐ−ＭＯＳトランジスタＰＭ３及びＮ−ＭＯＳトランジスタＮＭ３のドレイン端子（第１のトランスミッションゲートＴＧ１の出力端子）は、画素電極３５に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ３のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１に接続され、Ｎ−ＭＯＳトランジスタＮＭ３のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ出力端子Ｎ１２に接続されている。
第１のトランスミッションゲートＴＧ１は、Ｐ−ＭＯＳトランジスタＰＭ３とＮ−ＭＯＳトランジスタＮＭ３とを備えている。
Ｐ−ＭＯＳトランジスタＰＭ３及びＮ−ＭＯＳトランジスタＮＭ３のソース端子（第１のトランスミッションゲートＴＧ１の入力端子）は第１の制御線９１に接続され、Ｐ−ＭＯＳトランジスタＰＭ３及びＮ−ＭＯＳトランジスタＮＭ３のドレイン端子（第１のトランスミッションゲートＴＧ１の出力端子）は、画素電極３５に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ３のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１に接続され、Ｎ−ＭＯＳトランジスタＮＭ３のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ出力端子Ｎ１２に接続されている。
第２のトランスミッションゲートＴＧ２は、Ｐ−ＭＯＳトランジスタＰＭ４とＮ−ＭＯＳトランジスタＮＭ４とを備えている。
Ｐ−ＭＯＳトランジスタＰＭ４及びＮ−ＭＯＳトランジスタＮＭ４のソース端子（第２のトランスミッションゲートＴＧ２の入力端子）は第２の制御線９２に接続され、Ｐ−ＭＯＳトランジスタＰＭ４及びＮ−ＭＯＳトランジスタＮＭ４のドレイン端子（第２のトランスミッションゲートＴＧ２の出力端子）は、第１のトランスミッションゲートＴＧ１の出力端子とともに画素電極３５に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ４のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ出力端子Ｎ１２に接続され、Ｎ−ＭＯＳトランジスタＮＭ４のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ４及びＮ−ＭＯＳトランジスタＮＭ４のソース端子（第２のトランスミッションゲートＴＧ２の入力端子）は第２の制御線９２に接続され、Ｐ−ＭＯＳトランジスタＰＭ４及びＮ−ＭＯＳトランジスタＮＭ４のドレイン端子（第２のトランスミッションゲートＴＧ２の出力端子）は、第１のトランスミッションゲートＴＧ１の出力端子とともに画素電極３５に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ４のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ出力端子Ｎ１２に接続され、Ｎ−ＭＯＳトランジスタＮＭ４のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１に接続されている。
第２のラッチ回路ＬＡＴ２は、第１のラッチ回路ＬＡＴ１と同様の構成を備えたラッチ回路であり、Ｐ−ＭＯＳトランジスタＰＭ５とＮ−ＭＯＳトランジスタＮＭ５とを備えた転送インバータＩＮＶ３と、Ｐ−ＭＯＳトランジスタＰＭ６とＮ−ＭＯＳトランジスタＮＭ６とを備えた帰還インバータＩＮＶ４とを有する。第２のラッチ回路ＬＡＴ２においても、画素信号がハイレベル（Ｈ）の画像制御データが記憶されると、第２のラッチ回路ＬＡＴ２のデータ出力端子Ｎ２２からローレベル（Ｌ）の信号を出力する。一方、第２のラッチ回路ＬＡＴ２は、画素信号がローレベル（Ｌ）の画像制御データが記憶されると、データ出力端子Ｎ２２からハイレベル（Ｈ）の信号を出力する。
第２のスイッチ回路ＳＣ２は、第３のトランスミッションゲートＴＧ３と第４のトランスミッションゲートＴＧ４とを備えている。
第３のトランスミッションゲートＴＧ３は、Ｐ−ＭＯＳトランジスタＰＭ７とＮ−ＭＯＳトランジスタＮＭ７とを備えている。
Ｐ−ＭＯＳトランジスタＰＭ７及びＮ−ＭＯＳトランジスタＮＭ７のソース端子（第３のトランスミッションゲートＴＧ３の入力端子）は第３の制御線９３に接続され、Ｐ−ＭＯＳトランジスタＰＭ７及びＮ−ＭＯＳトランジスタＮＭ７のドレイン端子（第３のトランスミッションゲートＴＧ３の出力端子）は、画素電極３５に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ７のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１に接続され、Ｎ−ＭＯＳトランジスタＮＭ７のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ出力端子Ｎ２２に接続されている。
第３のトランスミッションゲートＴＧ３は、Ｐ−ＭＯＳトランジスタＰＭ７とＮ−ＭＯＳトランジスタＮＭ７とを備えている。
Ｐ−ＭＯＳトランジスタＰＭ７及びＮ−ＭＯＳトランジスタＮＭ７のソース端子（第３のトランスミッションゲートＴＧ３の入力端子）は第３の制御線９３に接続され、Ｐ−ＭＯＳトランジスタＰＭ７及びＮ−ＭＯＳトランジスタＮＭ７のドレイン端子（第３のトランスミッションゲートＴＧ３の出力端子）は、画素電極３５に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ７のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１に接続され、Ｎ−ＭＯＳトランジスタＮＭ７のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ出力端子Ｎ２２に接続されている。
第４のトランスミッションゲートＴＧ４は、Ｐ−ＭＯＳトランジスタＰＭ８とＮ−ＭＯＳトランジスタＮＭ８とを備えている。
Ｐ−ＭＯＳトランジスタＰＭ８及びＮ−ＭＯＳトランジスタＮＭ８のソース端子（第４のトランスミッションゲートＴＧ４の入力端子）は第４の制御線９４に接続され、Ｐ−ＭＯＳトランジスタＰＭ８及びＮ−ＭＯＳトランジスタＮＭ８のドレイン端子（第４のトランスミッションゲートＴＧ４の出力端子）は、第３のトランスミッションゲートＴＧ３の出力端子とともに画素電極３５に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ８のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ出力端子Ｎ２２に接続され、Ｎ−ＭＯＳトランジスタＮＭ８のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ８及びＮ−ＭＯＳトランジスタＮＭ８のソース端子（第４のトランスミッションゲートＴＧ４の入力端子）は第４の制御線９４に接続され、Ｐ−ＭＯＳトランジスタＰＭ８及びＮ−ＭＯＳトランジスタＮＭ８のドレイン端子（第４のトランスミッションゲートＴＧ４の出力端子）は、第３のトランスミッションゲートＴＧ３の出力端子とともに画素電極３５に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ８のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ出力端子Ｎ２２に接続され、Ｎ−ＭＯＳトランジスタＮＭ８のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１に接続されている。
以上に説明した画素４０では、第１のラッチ回路ＬＡＴ１の出力信号（保持電位）により第１のスイッチ回路ＳＣ１が制御され、第２のラッチ回路ＬＡＴ２の出力信号（保持電位）により第２のスイッチ回路ＳＣ２が制御される。そして、第１のスイッチ回路ＳＣ１及び第２のスイッチ回路ＳＣ２によるスイッチング動作により、第１の制御線９１及び第２の制御線９２からなる第１組の制御線のいずれかの制御線と、第３の制御線９３及び第４の制御線９４からなる第２組の制御線のいずれかの制御線と、の二本の制御線が画素電極３５と接続される。そして、接続される二本の制御線のうちの一本をハイインピーダンス状態（Ｈｉ−Ｚ状態）とし、他方に電位を供給することで、画素電極３５には、これらの第１の制御線９１〜第４の制御線９４の電位Ｓ１〜Ｓ４のいずれかが入力される。
例えば、まず第１のラッチ回路ＬＡＴ１にローレベル（Ｌ）の画像信号のデータ（画素データ「０」）が記憶され、データ出力端子Ｎ１２からハイレベル（Ｈ）の信号が出力された場合、第１のトランスミッションゲートＴＧ１がオン状態となって第１の制御線９１と画素電極３５とが電気的に接続される。次に第２のラッチ回路ＬＡＴ２にハイレベル（Ｈ）の画像信号のデータ（画素データ「１」）が記憶され、データ出力端子Ｎ２２からローレベル（Ｌ）の信号が出力された場合、第４のトランスミッションゲートＴＧ４がオン状態となって第４の制御線９４と画素電極３５とが電気的に接続される。そして、例えば、第４の制御線９４をＨｉ−Ｚ状態に維持し、第１の制御線９１に電位Ｓ１を供給すれば、画素電極３５に入力された電位Ｓ１と、共通電極配線５５を介して共通電極３７に入力される電位Ｖｃｏｍとの電位差に基づいて電気泳動素子３２が駆動されることで、画素４０は、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に入力された画像信号のデータ（２ビット）に応じた階調で表示される。
以下では、第１のラッチ回路ＬＡＴ１に入力される画像データＤ１と、第２のラッチ回路ＬＡＴ２に入力される画像データＤ２として、画素４０の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に入力された画像信号のデータ（２ビット）を、データ（Ｄ１、Ｄ２）のように、（上位、下位）＝（Ｄ１、Ｄ２）と、第１のラッチ回路ＬＡＴ１に入力される画像データを上位側に記載して表すものとする。
以下では、第１のラッチ回路ＬＡＴ１に入力される画像データＤ１と、第２のラッチ回路ＬＡＴ２に入力される画像データＤ２として、画素４０の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に入力された画像信号のデータ（２ビット）を、データ（Ｄ１、Ｄ２）のように、（上位、下位）＝（Ｄ１、Ｄ２）と、第１のラッチ回路ＬＡＴ１に入力される画像データを上位側に記載して表すものとする。
次に、図３は、表示部５における電気泳動表示装置１００の部分断面図である。電気泳動表示装置１００は、素子基板３０と対向基板３１との間に、複数のマイクロカプセル２０を一層に配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板３０の電気泳動素子３２側には複数の画素電極３５が配列形成されており、電気泳動素子３２は接着剤層３３を介して画素電極３５と接着されている。
素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極３５は、Ｃｕ箔上にニッケルめっきと金めっきとをこの順で積層したものや、Ａｌ、ＩＴＯ（インジウム錫酸化物）などにより形成された電極である。図示は省略しているが、画素電極３５と素子基板３０との間には、図１や図２に示した走査線６６、データ線６８、第１の選択トランジスタＳＴ１、第２の選択トランジスタＳＴ２、第１のラッチ回路ＬＡＴ１、第２のラッチ回路ＬＡＴ２、第１のスイッチ回路ＳＣ１、及び第２のスイッチ回路ＳＣ２などが形成されている。
一方、対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極（対向電極）３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。共通電極３７は、ＭｇＡｇ、ＩＴＯ、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。
なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の剥離シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、剥離シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は電気泳動素子３２の画素電極３５側のみに存在することになる。表示部５を形成する。このため、接着剤層３３は電気泳動素子３２の画素電極３５側のみに存在することになる。
図４は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子２７（例えば負に帯電した電気泳動粒子）と、複数の黒色粒子２６（例えば正に帯電した電気泳動粒子）とを封入した球状体である。マイクロカプセル２０は、図３に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することによりカラー表示を行うことができる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することによりカラー表示を行うことができる。
図５は、電気泳動素子の動作説明図である。図５（ａ）は、画素４０を白表示する場合、図５（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
電気泳動表示装置１００では、第１の選択トランジスタＳＴ１を介して入力される画像信号のデータを記憶する第１のラッチ回路ＬＡＴ１と、第２の選択トランジスタＳＴ２を介して入力される制御信号を記憶する第２のラッチ回路ＬＡＴ２とにより、それぞれ第１のスイッチ回路ＳＣ１、第２のスイッチ回路ＳＣ２を制御し、第１の制御線９１及び第２の制御線９２からなる第１組の制御線のいずれかの制御線と、第３の制御線９３及び第４の制御線９４からなる第２組の制御線のいずれかの制御線と、の二本の制御線と画素電極３５とを電気的に接続する。そして、二本の制御線のうちいずれか一方をハイインピーダンス状態（Ｈｉ−Ｚ状態）のままに維持し、他方に電位を供給することで、画素電極３５には、第１の制御線９１〜第４の制御線９４の電位Ｓ１〜Ｓ４のいずれかが入力される。これにより、画素電極３５に所定の電位が入力され、図５に示すように、画素電極３５と共通電極３７との電位差に基づいて画素４０が黒又は白表示される。
電気泳動表示装置１００では、第１の選択トランジスタＳＴ１を介して入力される画像信号のデータを記憶する第１のラッチ回路ＬＡＴ１と、第２の選択トランジスタＳＴ２を介して入力される制御信号を記憶する第２のラッチ回路ＬＡＴ２とにより、それぞれ第１のスイッチ回路ＳＣ１、第２のスイッチ回路ＳＣ２を制御し、第１の制御線９１及び第２の制御線９２からなる第１組の制御線のいずれかの制御線と、第３の制御線９３及び第４の制御線９４からなる第２組の制御線のいずれかの制御線と、の二本の制御線と画素電極３５とを電気的に接続する。そして、二本の制御線のうちいずれか一方をハイインピーダンス状態（Ｈｉ−Ｚ状態）のままに維持し、他方に電位を供給することで、画素電極３５には、第１の制御線９１〜第４の制御線９４の電位Ｓ１〜Ｓ４のいずれかが入力される。これにより、画素電極３５に所定の電位が入力され、図５に示すように、画素電極３５と共通電極３７との電位差に基づいて画素４０が黒又は白表示される。
図５（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色（Ｗ）が認識される。
図５（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色（Ｂ）が認識される。
図５（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色（Ｂ）が認識される。
［第１の駆動方法］
次に、本実施形態に係る電気泳動表示装置の駆動方法について、図６〜図１１を用いて説明する。
図６は、第１の駆動方法の説明に用いる説明図である。図６（ａ）は、表示部５の表示状態を示す説明図である。図６（ａ）には、表示部５に配列された画素４０のうち、４個の画素の前画像及び次画像における２階調の表示状態が示されている。以下では、４個の画素を、画素４０Ａ、画素４０Ｂ、画素４０Ｃ、及び画素４０Ｄと区別して扱う。また、図６（ｂ）は、次画像表示を行う際に画素４０Ａ〜画素４０Ｄの第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に入力された画像信号のデータ（２ビット）を示している。
次に、本実施形態に係る電気泳動表示装置の駆動方法について、図６〜図１１を用いて説明する。
図６は、第１の駆動方法の説明に用いる説明図である。図６（ａ）は、表示部５の表示状態を示す説明図である。図６（ａ）には、表示部５に配列された画素４０のうち、４個の画素の前画像及び次画像における２階調の表示状態が示されている。以下では、４個の画素を、画素４０Ａ、画素４０Ｂ、画素４０Ｃ、及び画素４０Ｄと区別して扱う。また、図６（ｂ）は、次画像表示を行う際に画素４０Ａ〜画素４０Ｄの第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に入力された画像信号のデータ（２ビット）を示している。
図７は、第１の駆動方法の説明に用いるタイミングチャートである。図７においては、図６（ａ）に示した前画像を表示する前画像表示期間Ｓ１０１、電源オフ期間Ｓ１０２、図６（ａ）に示した次画像を表示する次画像表示期間Ｓ１０３の順序で動作を行い、図６（ａ）の前画像から次画像へ表示変更する際の画素４０Ａ〜画素４０Ｄ各々の画素電極の電位等が示されている。具体的には、図６（ａ）に示した画素４０Ａの第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ａ、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ａ、及び画素電極３５の電位ＶＡが示されている。また、画素４０Ｂ〜４０Ｄについても画素４０Ａと同様に、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ｂ〜Ｎ１１Ｄ、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ｂ〜Ｎ２１Ｄ、画素電極３５の電位ＶＢ〜ＶＤが示されている。
また図７には、高電位電源線５０の電位Ｖｄｄ、共通電極３７の電位Ｖｃｏｍ、第１の制御線９１の電位Ｓ１、第２の制御線９２の電位Ｓ２、第３の制御線９３の電位Ｓ３、及び第４の制御線９４の電位Ｓ４が示されている。なお、低電位電源線４９の電位Ｖｓｓは、図１０には表示していないが、ローレベル電位Ｌ（０Ｖ）である。
また図７には、高電位電源線５０の電位Ｖｄｄ、共通電極３７の電位Ｖｃｏｍ、第１の制御線９１の電位Ｓ１、第２の制御線９２の電位Ｓ２、第３の制御線９３の電位Ｓ３、及び第４の制御線９４の電位Ｓ４が示されている。なお、低電位電源線４９の電位Ｖｓｓは、図１０には表示していないが、ローレベル電位Ｌ（０Ｖ）である。
図８〜図１１は、図７に示した各期間における画素４０Ａ〜４０Ｄの画素回路の接続状態を示す模式図である。図８〜図１１各々においては、画素４０Ａ〜４０Ｄ及び第１の制御線９１〜第４の制御線９４が示され、画素回路を構成する第１のスイッチ回路ＳＣ１及び第２のスイッチ回路ＳＣ２による切替動作が表されている。図８は、前画像表示期間Ｓ１０１に対応する画素４０の接続状態を示した図であり、図９は、画像表示期間ＳＴ３２ａに対応する画素４０の接続状態を示した図である。また、図１０は、画像表示期間ＳＴ３２ｂに対応する画素４０の接続状態を示した図であり、図１１は、次画像表示期間Ｓ１０３に対応する画素４０の接続状態を示した図である。なお、図８〜図１１では、図面を見やすくするために、図６（ａ）に示した画素４０Ａ〜４０Ｄの配列と異ならせ、図示左右方向に一列に配列して表示している。
本実施形態の電気泳動表示装置の第１の駆動方法では、まず、前画像表示期間Ｓ１０１において、表示部５に前画像が表示される。表示部５では、図６（ａ）に示すように、画素４０Ａ及び画素４０Ｂが黒表示、画素４０Ｃ及び画素４０Ｄが白表示される。
前画像表示期間Ｓ１０１は、画像信号入力期間ＳＴ１１と画像表示期間ＳＴ１２とからなる。
前画像表示期間Ｓ１０１は、画像信号入力期間ＳＴ１１と画像表示期間ＳＴ１２とからなる。
画像信号入力期間ＳＴ１１において、図１の各画素４０に対して共通電源変調回路６４から、高電位電源線５０を介しておよそ５Ｖの電位（ハイレベル；図７においてハイレベル電位Ｈ（５Ｖ）と示す。）を入力し、低電位電源線４９を介してローレベル（第１の電位）であるおよそ０Ｖの電位（図７においてローレベル電位Ｌ（０Ｖ）と示す。）を入力することで、各画素の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２を駆動させる。
このとき、図１に示す共通電極配線５５、第１の制御線９１、第２の制御線９２、第３の制御線９３、及び第４の制御線９４は、共通電源変調回路６４によって電気的に切断されている（Ｈｉ−Ｚ）。
このとき、図１に示す共通電極配線５５、第１の制御線９１、第２の制御線９２、第３の制御線９３、及び第４の制御線９４は、共通電源変調回路６４によって電気的に切断されている（Ｈｉ−Ｚ）。
図１の走査線駆動回路６１は、走査線Ｙ１に選択信号を入力する。この選択信号により、走査線Ｙ１に接続された画素４０の第１の選択トランジスタＳＴ１が駆動され、走査線Ｙ１に接続された画素４０の第１のラッチ回路ＬＡＴ１は、データ線Ｘ１、Ｘ２、…、Ｘｎにそれぞれ接続される。
図１のデータ線駆動回路６２は、データ線Ｘ１、Ｘ２、…、Ｘｎに画像信号を供給することで、走査線Ｙ１に接続された画素４０の第１のラッチ回路ＬＡＴ１に画像信号のデータを入力する。
画像信号が入力されると、走査線駆動回路６１は、走査線Ｙ１への選択信号の供給を停止し、走査線Ｙ１に接続された画素４０の選択状態を解除する。
続いて、走査線駆動回路６１は、走査線Ｙ２に選択信号を入力する。この選択信号により、走査線Ｙ２に接続された画素４０の第２の選択トランジスタＳＴ２が駆動され、走査線Ｙ２に接続された画素４０の第２のラッチ回路ＬＡＴ２は、データ線Ｘ１、Ｘ２、…、Ｘｎにそれぞれ接続される。
データ線駆動回路６２は、データ線Ｘ１、Ｘ２、…、Ｘｎに画像信号を供給することで、走査線Ｙ２に接続された画素４０の第２のラッチ回路ＬＡＴ２に画像信号のデータを入力する。
画像信号のデータが入力されると、走査線駆動回路６１は、走査線Ｙ２への選択信号の供給を停止し、走査線Ｙ２に接続された画素４０の選択状態を解除する。
以上の動作を走査線Ｙｍに接続された画素４０まで順次実行し、すべての画素４０の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に画像信号のデータを入力する。これにより、画像信号入力期間ＳＴ１１において、表示部５を構成する画素４０の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に、画像データに対応する電位が記憶される。
図１のデータ線駆動回路６２は、データ線Ｘ１、Ｘ２、…、Ｘｎに画像信号を供給することで、走査線Ｙ１に接続された画素４０の第１のラッチ回路ＬＡＴ１に画像信号のデータを入力する。
画像信号が入力されると、走査線駆動回路６１は、走査線Ｙ１への選択信号の供給を停止し、走査線Ｙ１に接続された画素４０の選択状態を解除する。
続いて、走査線駆動回路６１は、走査線Ｙ２に選択信号を入力する。この選択信号により、走査線Ｙ２に接続された画素４０の第２の選択トランジスタＳＴ２が駆動され、走査線Ｙ２に接続された画素４０の第２のラッチ回路ＬＡＴ２は、データ線Ｘ１、Ｘ２、…、Ｘｎにそれぞれ接続される。
データ線駆動回路６２は、データ線Ｘ１、Ｘ２、…、Ｘｎに画像信号を供給することで、走査線Ｙ２に接続された画素４０の第２のラッチ回路ＬＡＴ２に画像信号のデータを入力する。
画像信号のデータが入力されると、走査線駆動回路６１は、走査線Ｙ２への選択信号の供給を停止し、走査線Ｙ２に接続された画素４０の選択状態を解除する。
以上の動作を走査線Ｙｍに接続された画素４０まで順次実行し、すべての画素４０の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に画像信号のデータを入力する。これにより、画像信号入力期間ＳＴ１１において、表示部５を構成する画素４０の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に、画像データに対応する電位が記憶される。
この画像信号入力期間ＳＴ１１において、図６（ａ）に示した画素４０Ａ〜画素４０Ｄ各々の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２には、それぞれ２ビットの画像データ（０，０）、（０、１）、（１、０）、（１、１）が記憶される。これにより、画素４０Ａにおいて、図７に示すように、画素４０Ａの第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ａは、ローレベル電位Ｌ（０Ｖ）となり、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ａも、ローレベル電位Ｌ（０Ｖ）となる。そして、図８に示すように、第１の制御線９１及び第３の制御線９３が、画素電極３５と接続される。なお、このとき、共通電極配線５５、第１の制御線９１、第２の制御線９２、第３の制御線９３、及び第４の制御線９４は、共通電源変調回路６４によって電気的に切断されているので、まだ電気泳動素子３２は駆動されない。
また、図７に示すように、画像データ（０、１）を記憶した画素４０Ｂにおいては、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ｂはローレベル電位Ｌ（０Ｖ）となり、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ｂはハイレベル電位Ｈ（５Ｖ）となる。そして、第１の制御線９１及び第４の制御線９４が、画素電極３５と接続される。
また、図７に示すように、画像データ（０、１）を記憶した画素４０Ｂにおいては、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ｂはローレベル電位Ｌ（０Ｖ）となり、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ｂはハイレベル電位Ｈ（５Ｖ）となる。そして、第１の制御線９１及び第４の制御線９４が、画素電極３５と接続される。
また、図７に示すように、画像データ（１、０）を記憶した画素４０Ｃにおいては、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ｃはハイレベル電位Ｈ（５Ｖ）となり、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ｃはローレベル電位Ｌ（０Ｖ）となる。そして、第２の制御線９２及び第３の制御線９３が、画素電極３５と接続される。
また、図７に示すように、画像データ（１、１）を記憶した画素４０Ｄにおいては、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ｄはハイレベル電位Ｈ（５Ｖ）となり、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ｄもハイレベル電位Ｈ（５Ｖ）となる。そして、第２の制御線９２及び第４の制御線９４が、画素電極３５と接続される。
また、図７に示すように、画像データ（１、１）を記憶した画素４０Ｄにおいては、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ｄはハイレベル電位Ｈ（５Ｖ）となり、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ｄもハイレベル電位Ｈ（５Ｖ）となる。そして、第２の制御線９２及び第４の制御線９４が、画素電極３５と接続される。
次に、画像表示期間ＳＴ１２に移行する。
この画像表示期間ＳＴ１２において、共通電源変調回路６４は、高電位電源線５０に、ハイレベル（第２の電位）であるおよそ１５Ｖの電位（図７においてハイレベル電位Ｈ（１５Ｖ）と示す。）を供給する。また、共通電源変調回路６４は、低電位電源線４９に、ローレベル電位Ｌ（０Ｖ）を供給する。そのため、第１のラッチ回路ＬＡＴ１または第２のラッチ回路ＬＡＴ２にハイレベル電位Ｈ（５Ｖ）で保持されている画像信号のデータは、より高いハイレベル電位Ｈ（１５Ｖ）で保持される。
また、共通電源変調回路６４は、第１の制御線９１の電位Ｓ１をハイレベル電位Ｈ（１５Ｖ）とし、第２の制御線９２の電位Ｓ２をローレベル電位Ｌ（０Ｖ）とする。また、共通電源変調回路６４は、第３の制御線９３及び第４の制御線９４のＨｉ−Ｚ状態を維持し、共通電極配線５５にローレベル電位Ｌ（０Ｖ）とハイレベル電位Ｈ（１５Ｖ）とを所定周期で繰り返す矩形波状のパルスを供給する。
この画像表示期間ＳＴ１２において、共通電源変調回路６４は、高電位電源線５０に、ハイレベル（第２の電位）であるおよそ１５Ｖの電位（図７においてハイレベル電位Ｈ（１５Ｖ）と示す。）を供給する。また、共通電源変調回路６４は、低電位電源線４９に、ローレベル電位Ｌ（０Ｖ）を供給する。そのため、第１のラッチ回路ＬＡＴ１または第２のラッチ回路ＬＡＴ２にハイレベル電位Ｈ（５Ｖ）で保持されている画像信号のデータは、より高いハイレベル電位Ｈ（１５Ｖ）で保持される。
また、共通電源変調回路６４は、第１の制御線９１の電位Ｓ１をハイレベル電位Ｈ（１５Ｖ）とし、第２の制御線９２の電位Ｓ２をローレベル電位Ｌ（０Ｖ）とする。また、共通電源変調回路６４は、第３の制御線９３及び第４の制御線９４のＨｉ−Ｚ状態を維持し、共通電極配線５５にローレベル電位Ｌ（０Ｖ）とハイレベル電位Ｈ（１５Ｖ）とを所定周期で繰り返す矩形波状のパルスを供給する。
これにより、画素４０Ａ、画素４０Ｂにおいて、画素電極３５の電位は第１の制御線９１の電位Ｓ１と同電位となる。そして、画素電極３５の電位ＶＡ、画素電極３５の電位ＶＢは、いずれもハイレベル電位Ｈ（１５Ｖ）となる。画素４０Ａ、４０Ｂでは、共通電極３７の電位Ｖｃｏｍがローレベル電位Ｌである期間に、各々の画素電極３５（ハイレベル電位Ｈ）との間に生じる電位差によって電気泳動素子３２が駆動される。これにより、図８に示すように、画素４０Ａ、画素４０Ｂが黒表示される。なお、共通電極３７の電位Ｖｃｏｍがハイレベル電位Ｈである期間には、電位ＶＡ、電位ＶＢと電位Ｖｃｏｍとが同電位であるため、電気泳動素子３２は駆動されず、画素４０Ａ、画素４０Ｂの表示は変化しない。
また、画素４０Ｃ、画素４０Ｄにおいて、画素電極３５の電位は第２の制御線９２の電位Ｓ２と同電位となる。そして、画素電極３５の電位ＶＣ、画素電極３５の電位ＶＤは、いずれもローレベル電位Ｌ（０Ｖ）となる。画素４０Ｃ、４０Ｄでは、共通電極３７の電位Ｖｃｏｍがハイレベル電位Ｈである期間に、各々の画素電極３５（ローレベル電位Ｌ）との間に生じる電位差によって電気泳動素子３２が駆動される。これにより、図８に示すように、画素４０Ｃ、画素４０Ｄが白表示される。なお、共通電極３７の電位Ｖｃｏｍがローレベル電位Ｌである期間には、電位ＶＣ、電位ＶＤと電位Ｖｃｏｍとが同電位であるため、電気泳動素子３２は駆動されず、画素４０Ｃ、画素４０Ｄの表示は変化しない。
こうして、前画像表示期間Ｓ１０１により表示部５に、図６（ａ）に示す前画像が表示される。
そして、次に、電源オフ期間Ｓ１０２に移行する。電源オフ期間Ｓ１０２では、第１の制御線９１、第２の制御線９２が、いずれもＨｉ−Ｚ状態とされる。上述したように、画素４０Ａ〜４０Ｄに属する画素電極３５は、第１のスイッチ回路ＳＣ１及び第２のスイッチ回路ＳＣ２を介して第１の制御線９１又は第２の制御線９２と接続されているので、すべての画素電極３５がＨｉ−Ｚ状態とされる。また、共通電極３７も、共通電源変調回路６４によりＨｉ−Ｚ状態とされる。
そして、次に、電源オフ期間Ｓ１０２に移行する。電源オフ期間Ｓ１０２では、第１の制御線９１、第２の制御線９２が、いずれもＨｉ−Ｚ状態とされる。上述したように、画素４０Ａ〜４０Ｄに属する画素電極３５は、第１のスイッチ回路ＳＣ１及び第２のスイッチ回路ＳＣ２を介して第１の制御線９１又は第２の制御線９２と接続されているので、すべての画素電極３５がＨｉ−Ｚ状態とされる。また、共通電極３７も、共通電源変調回路６４によりＨｉ−Ｚ状態とされる。
また、電源オフ期間Ｓ１０２において、高電位電源線５０及び低電位電源線４９も、Ｈｉ−Ｚ状態とされる。これにより、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２が電源オフ状態となり、画像を保持している期間の電力消費を抑えることができる。
なお、電源オフ期間Ｓ１０２において、高電位電源線５０及び低電位電源線４９は、所定のハイレベル電位、ローレベル電位を保持した状態としてもよい。この場合、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２が通電状態を維持するため、前画像表示期間Ｓ１０１で入力された第１画像に対応する画像信号のデータを保持することができる。
さらに、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２の通電状態を維持する場合において、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２の電源電圧を、その保持データが失われない程度にまで降下させてもよい。例えば、上述した前画像表示期間Ｓ１０１において電気泳動素子３２を駆動する際には、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２の電源電圧として１０〜１５Ｖ程度が必要であるが、電源オフ期間Ｓ１０２では、この電源電圧を２〜５Ｖ程度にまで低下させることができる。これにより、電源オフ期間Ｓ１０２における画素回路の電力消費を抑えることができる。
なお、電源オフ期間Ｓ１０２において、高電位電源線５０及び低電位電源線４９は、所定のハイレベル電位、ローレベル電位を保持した状態としてもよい。この場合、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２が通電状態を維持するため、前画像表示期間Ｓ１０１で入力された第１画像に対応する画像信号のデータを保持することができる。
さらに、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２の通電状態を維持する場合において、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２の電源電圧を、その保持データが失われない程度にまで降下させてもよい。例えば、上述した前画像表示期間Ｓ１０１において電気泳動素子３２を駆動する際には、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２の電源電圧として１０〜１５Ｖ程度が必要であるが、電源オフ期間Ｓ１０２では、この電源電圧を２〜５Ｖ程度にまで低下させることができる。これにより、電源オフ期間Ｓ１０２における画素回路の電力消費を抑えることができる。
次に、図６（ａ）に示した次画像を表示する次画像表示期間Ｓ１０３へ移行する。
次画像表示期間Ｓ１０３は、図７に示すように、画像信号入力期間ＳＴ３１（第１のステップ）、画像表示期間ＳＴ３２ａ（第２のステップにおける第１の表示ステップ）及び画像表示期間ＳＴ３２ｂ（第２のステップにおける第２の表示ステップ）を含む。
次画像表示期間Ｓ１０３の画像信号入力期間ＳＴ３１で書き込まれる画像データは、図６（ｂ）に示すデータであり、画素４０Ａが黒表示を維持し、画素４０Ｂが黒表示から白表示へと表示変更し、画素４０Ｃが白表示から黒表示へと表示変更し、画素４０Ｄが白表示を維持するデータである。すなわち、図６（ａ）に示す前画像から次画像へと表示変更する場合、画素４０Ｂ、画素４０Ｃの階調（表示状態）は変化するが、画素４０Ａ、画素４０Ｄの表示状態は変化しない。
次画像表示期間Ｓ１０３は、図７に示すように、画像信号入力期間ＳＴ３１（第１のステップ）、画像表示期間ＳＴ３２ａ（第２のステップにおける第１の表示ステップ）及び画像表示期間ＳＴ３２ｂ（第２のステップにおける第２の表示ステップ）を含む。
次画像表示期間Ｓ１０３の画像信号入力期間ＳＴ３１で書き込まれる画像データは、図６（ｂ）に示すデータであり、画素４０Ａが黒表示を維持し、画素４０Ｂが黒表示から白表示へと表示変更し、画素４０Ｃが白表示から黒表示へと表示変更し、画素４０Ｄが白表示を維持するデータである。すなわち、図６（ａ）に示す前画像から次画像へと表示変更する場合、画素４０Ｂ、画素４０Ｃの階調（表示状態）は変化するが、画素４０Ａ、画素４０Ｄの表示状態は変化しない。
画像信号入力期間ＳＴ３１（第１のステップ）においては、上述の画像信号入力期間ＳＴ１１と同じく、共通電源変調回路６４から、各画素４０に対して高電位電源線５０を介してハイレベル電位Ｈ（５Ｖ）を、低電位電源線４９を介してローレベル電位Ｌ（０Ｖ）を供給する。これにより、各画素の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２が駆動する。
このとき、共通電極配線５５、第１の制御線９１、第２の制御線９２、第３の制御線９３、及び第４の制御線９４は、共通電源変調回路６４によって電気的にＨｉ−Ｚ状態にされている。
このとき、共通電極配線５５、第１の制御線９１、第２の制御線９２、第３の制御線９３、及び第４の制御線９４は、共通電源変調回路６４によって電気的にＨｉ−Ｚ状態にされている。
また、画像信号入力期間ＳＴ３１においては、上述の画像信号入力期間ＳＴ１１と同じく、走査線駆動回路６１及びデータ線駆動回路６２が、各画素４０の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に画像データを記憶させる。図６（ａ）に示した画素４０Ａ〜画素４０Ｄ各々の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２には、図６（ｂ）に示す２ビットの画像データ（１，１）、（１、０）、（０、１）、（１、１）が記憶される。
これにより、画素４０Ａにおいて、図７に示すように、画素４０Ａの第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ａは、ハイレベル電位Ｈ（５Ｖ）となり、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ａも、ハイレベル電位Ｈ（５Ｖ）となる。そして、画素４０Ａにおいては、第２の制御線９２及び第４の制御線９４が、画素電極３５と接続される。なお、このとき、共通電極配線５５、第１の制御線９１、第２の制御線９２、第３の制御線９３、及び第４の制御線９４は、共通電源変調回路６４によってＨｉ−Ｚ状態にされているので、まだ電気泳動素子３２は駆動されない。
また、図７に示すように、画像データ（１、０）を記憶した画素４０Ｂにおいては、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ｂはハイレベル電位Ｈ（５Ｖ）となり、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ｂはローレベル電位Ｌ（０Ｖ）となる。そして、画素４０Ｂにおいては、第２の制御線９２及び第３の制御線９３が、画素電極３５と接続される。
また、図７に示すように、画像データ（１、０）を記憶した画素４０Ｂにおいては、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ｂはハイレベル電位Ｈ（５Ｖ）となり、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ｂはローレベル電位Ｌ（０Ｖ）となる。そして、画素４０Ｂにおいては、第２の制御線９２及び第３の制御線９３が、画素電極３５と接続される。
また、図７に示すように、画像データ（０、１）を記憶した画素４０Ｃにおいては、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ｃはローレベル電位Ｌ（０Ｖ）となり、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ｃはハイレベル電位Ｈ（５Ｖ）となる。そして、画素４０Ｃにおいては、第１の制御線９１及び第４の制御線９４が、画素電極３５と接続される。
また、図７に示すように、画像データ（１、１）を記憶した画素４０Ｄにおいては、画素４０Ａと同じく、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ｄはハイレベル電位Ｈ（５Ｖ）となり、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ｄもハイレベル電位Ｈ（５Ｖ）となる。そして、画素４０Ｄにおいては、第２の制御線９２及び第４の制御線９４が、画素電極３５と接続される。
また、図７に示すように、画像データ（１、１）を記憶した画素４０Ｄにおいては、画素４０Ａと同じく、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ｄはハイレベル電位Ｈ（５Ｖ）となり、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ｄもハイレベル電位Ｈ（５Ｖ）となる。そして、画素４０Ｄにおいては、第２の制御線９２及び第４の制御線９４が、画素電極３５と接続される。
次に、画像表示期間ＳＴ３２ａ（第２のステップにおける第１の表示ステップ）に移行する。
この画像表示期間ＳＴ３２ａにおいて、共通電源変調回路６４は、高電位電源線５０に、ハイレベル電位Ｈ（１５Ｖ）を供給し、低電位電源線４９に、ローレベル電位Ｌ（０Ｖ）を供給する。そのため、第１のラッチ回路ＬＡＴ１または第２のラッチ回路ＬＡＴ２にハイレベル電位Ｈ（５Ｖ）で保持されている画像信号のデータは、より高いハイレベル電位Ｈ（１５Ｖ）で保持される。
また、共通電源変調回路６４は、画像表示期間ＳＴ３２ａにおいて、第１の制御線９１の電位Ｓ１をハイレベル電位Ｈ（１５Ｖ）とする。また、共通電源変調回路６４は、第２の制御線９２及び共通電極配線５５に、ローレベル電位Ｌ（０Ｖ）とハイレベル電位Ｈ（１５Ｖ）とを所定周期で繰り返す矩形波状のパルスを供給する。また、共通電源変調回路６４は、第３の制御線９３及び第４の制御線９４のＨｉ−Ｚ状態を維持する。
この画像表示期間ＳＴ３２ａにおいて、共通電源変調回路６４は、高電位電源線５０に、ハイレベル電位Ｈ（１５Ｖ）を供給し、低電位電源線４９に、ローレベル電位Ｌ（０Ｖ）を供給する。そのため、第１のラッチ回路ＬＡＴ１または第２のラッチ回路ＬＡＴ２にハイレベル電位Ｈ（５Ｖ）で保持されている画像信号のデータは、より高いハイレベル電位Ｈ（１５Ｖ）で保持される。
また、共通電源変調回路６４は、画像表示期間ＳＴ３２ａにおいて、第１の制御線９１の電位Ｓ１をハイレベル電位Ｈ（１５Ｖ）とする。また、共通電源変調回路６４は、第２の制御線９２及び共通電極配線５５に、ローレベル電位Ｌ（０Ｖ）とハイレベル電位Ｈ（１５Ｖ）とを所定周期で繰り返す矩形波状のパルスを供給する。また、共通電源変調回路６４は、第３の制御線９３及び第４の制御線９４のＨｉ−Ｚ状態を維持する。
これにより、図９に示すように、画素４０Ａ、画素４０Ｂ及び画素４０Ｄにおいて、画素電極３５の電位は第２の制御線９２の電位Ｓ２と同電位となる。そして、画素電極３５の電位ＶＡ、画素電極３５の電位ＶＢ及び画素電極３５の電位ＶＤは、いずれも共通電極３７の電位Ｖｃｏｍと同じ電位となる。従って、画素４０Ａ、画素４０Ｂ及び画素４０Ｄでは、共通電極３７と画素電極３５との間に電位差が生じないので電気泳動素子３２における電気泳動素子（黒色粒子２６及び白色粒子２７）は移動しない。これにより、図９に示すように、画素４０Ａ、画素４０Ｂの黒表示は維持され、画素４０Ｄの白表示が維持される。
一方、画素４０Ｃにおいて、画素電極３５の電位は第１の制御線９１の電位Ｓ１と同電位となる。そして、画素電極３５の電位ＶＤは、ハイレベル電位Ｈ（１５Ｖ）となる。画素４０Ｄでは、共通電極３７の電位Ｖｃｏｍがローレベル電位Ｌである期間に、画素電極３５（ハイレベル電位Ｈ）との間に生じる電位差によって電気泳動素子３２が駆動される。これにより、図９に示すように、黒色粒子２６が、画素電極３５から共通電極３７へ向かって泳動し、白色粒子２７が、共通電極３７から画素電極３５へ向かって泳動する。なお、共通電極３７の電位Ｖｃｏｍがハイレベル電位Ｈである期間には、電位ＶＣと電位Ｖｃｏｍとが同電位であるため、電気泳動素子３２における電気泳動素子（黒色粒子２６及び白色粒子２７）は泳動しない。ここで、画像表示期間ＳＴ３２ａの期間の長さに依存して、画素４０Ｃの白色濃度は濃度が濃くなる方へ変化する。例えば、画像表示期間ＳＴ３２ａの期間が長い程、共通電極３７側に移動する黒色粒子２６の数は多くなり（逆に画素電極３５側に移動する白色粒子２７も多くなる）、画素４０Ｃの白色濃度は濃度がより濃くなる方へ変化していく。
こうして、画像表示期間ＳＴ３２ａにおいては、画素４０Ａ、画素４０Ｂ、及び画素４０Ｄの階調表示は変更せず、前画像の階調表示（前画像表示期間Ｓ１０１における階調表示）を維持する。また、画素４０Ｃの表示状態は、白色（第２の階調）から黒色（第１の階調）へ徐々に変わることとなる。
次に、画像表示期間ＳＴ３２ｂ（第２のステップにおける第２の表示ステップ）に移行する。
この画像表示期間ＳＴ３２ｂにおいて、共通電源変調回路６４は、画像表示期間ＳＴ３２ａにおける高電位電源線５０、低電位電源線４９の電位の状態を維持する。そのため、第１のラッチ回路ＬＡＴ１または第２のラッチ回路ＬＡＴ２に保持されている画像信号のデータは、画像表示期間ＳＴ３２ａにおける電位のまま保持される。
また、共通電源変調回路６４は、画像表示期間ＳＴ３２ｂにおいて、第１の制御線９１及び第２の制御線９２をＨｉ−Ｚ状態とし、第３の制御線９３の電位Ｓ３をローレベル電位Ｌ（０Ｖ）とする。また、共通電源変調回路６４は、第４の制御線９４及び共通電極配線５５に、ローレベル電位Ｌ（０Ｖ）とハイレベル電位Ｈ（１５Ｖ）とを所定周期で繰り返す矩形波状のパルスを供給する。
この画像表示期間ＳＴ３２ｂにおいて、共通電源変調回路６４は、画像表示期間ＳＴ３２ａにおける高電位電源線５０、低電位電源線４９の電位の状態を維持する。そのため、第１のラッチ回路ＬＡＴ１または第２のラッチ回路ＬＡＴ２に保持されている画像信号のデータは、画像表示期間ＳＴ３２ａにおける電位のまま保持される。
また、共通電源変調回路６４は、画像表示期間ＳＴ３２ｂにおいて、第１の制御線９１及び第２の制御線９２をＨｉ−Ｚ状態とし、第３の制御線９３の電位Ｓ３をローレベル電位Ｌ（０Ｖ）とする。また、共通電源変調回路６４は、第４の制御線９４及び共通電極配線５５に、ローレベル電位Ｌ（０Ｖ）とハイレベル電位Ｈ（１５Ｖ）とを所定周期で繰り返す矩形波状のパルスを供給する。
これにより、図１０に示すように、画素４０Ａ、画素４０Ｃ及び画素４０Ｄにおいて、画素電極３５の電位は第４の制御線９４の電位Ｓ４と同電位となる。そして、画素電極３５の電位ＶＡ、画素電極３５の電位ＶＣ及び画素電極３５の電位ＶＤは、いずれも共通電極３７の電位Ｖｃｏｍと同じ電位となる。従って、画素４０Ａ、画素４０Ｃ及び画素４０Ｄでは、共通電極３７と画素電極３５との間に電位差が生じないので電気泳動素子３２における電気泳動素子（黒色粒子２６及び白色粒子２７）は移動しない。これにより、図１０に示すように、画素４０Ａの黒表示は維持され、画素４０Ｄの白表示が維持される。また、画素４０Ｃにおいては、画像表示期間ＳＴ３２ａの表示が維持される。
一方、画素４０Ｂにおいて、画素電極３５の電位は第３の制御線９３の電位Ｓ３と同電位となる。そして、画素電極３５の電位ＶＢは、ローレベル電位Ｌ（０Ｖ）となる。画素４０Ｂでは、共通電極３７の電位Ｖｃｏｍがハイレベル電位Ｈである期間に、画素電極３５（ローレベル電位Ｌ）との間に生じる電位差によって電気泳動素子３２が駆動される。これにより、図１０に示すように、白色粒子２７が、画素電極３５から共通電極３７へ向かって泳動し、黒色粒子２６が、共通電極３７から画素電極３５へ向かって泳動する。なお、共通電極３７の電位Ｖｃｏｍがローレベル電位Ｌである期間には、電位ＶＢと電位Ｖｃｏｍとが同電位であるため、電気泳動素子３２における電気泳動素子（黒色粒子２６及び白色粒子２７）は泳動しない。ここで、画像表示期間ＳＴ３２ｂの期間の長さに依存して、画素４０Ｂの黒色濃度は濃度が薄くなる方へ変化する。例えば、画像表示期間ＳＴ３２ｂの期間が長い程、共通電極３７側に移動する白色粒子２７の数は多くなり（逆に画素電極３５側に移動する黒色粒子２６も多くなる）、画素４０Ｃの黒色濃度は濃度がより薄くなる方へ変化していく。
こうして、画像表示期間ＳＴ３２ｂにおいては、画素４０Ａ、及び画素４０Ｄの階調表示は変更せず、前画像の階調表示（前画像表示期間Ｓ１０１における階調表示）を維持する。また、画素４０Ｃの表示状態は変わらず、画像表示期間ＳＴ３２ａにおける表示状態を維持する。また、画素４０Ｂの表示状態は黒色（第１の階調）から白色（第２の階調）へ徐々に変わることとなる。
画像表示期間ＳＴ３２ｂに続いて上述の画像表示期間ＳＴ３２ａへ移行し、更に画像表示期間ＳＴ３２ａから画像表示期間ＳＴ３２ｂへと移行するという動作を繰り返すことで、画素４０Ａ〜画素４０Ｄの表示は以下の様に変化する。画像信号入力期間ＳＴ３１において第１組のデータ（１、１）がラッチ回路に入力された画素４０Ａ及び画素４０Ｄの階調表示は変更せず、次画像表示期間Ｓ１０３において、前画像の階調表示（前画像表示期間Ｓ１０１における階調表示）を維持する。また、画像信号入力期間ＳＴ３１において第２組のデータ（１、０）がラッチ回路に入力された画素４０Ｂの表示状態は、黒色（第１の階調）から白色（第２の階調）へ徐々に変わり、次画像表示期間Ｓ１０３において白色に変更される。また、画像信号入力期間ＳＴ３１において第３組のデータ（０，１）がラッチ回路に入力された画素４０Ｃの表示状態は、白色（第２の階調）から黒色（第１の階調）へ徐々に変わり、次画像表示期間Ｓ１０３において黒色に変更される。
図１１は、画像表示期間ＳＴ３２ａ及び画像表示期間ＳＴ３２ｂを複数回繰り返した後の次画像表示期間Ｓ１０３の最終時における画素４０Ａ〜画素４０Ｄの表示状態を示している。なお、図１１は図７に対応した画像表示期間ＳＴ３２ｂの接続状態を示しているが、次画像表示期間Ｓ１０３の最終期間は画像表示期間ＳＴ３２ｂで終わるとは限らず、画像表示期間ＳＴ３２ａが最終期間となる場合もあることは言うまでもない。
図１１は、画像表示期間ＳＴ３２ａ及び画像表示期間ＳＴ３２ｂを複数回繰り返した後の次画像表示期間Ｓ１０３の最終時における画素４０Ａ〜画素４０Ｄの表示状態を示している。なお、図１１は図７に対応した画像表示期間ＳＴ３２ｂの接続状態を示しているが、次画像表示期間Ｓ１０３の最終期間は画像表示期間ＳＴ３２ｂで終わるとは限らず、画像表示期間ＳＴ３２ａが最終期間となる場合もあることは言うまでもない。
以上説明したように、黒色（第１の階調）から階調表示を変更する画素（画素４０Ｂ）と階調表示を変更しない画素（画素４０Ａ）、白色（第２の階調）から階調表示を変更する画素（画素４０Ｃ）と階調表示を変更しない画素（画素４０Ｄ）に対する画像信号のデータ転送を画像信号入力期間ＳＴ３１の一回とできるので、データ転送のための電力消費を削減することができる。また、データ表示期間（画像表示期間ＳＴ３２ａ及び画像表示期間ＳＴ３２ｂ）において、黒色（第１の階調）表示から白色（第２の階調）表示へと階調表示を変更する画素（画素４０Ｂ）は、画像表示期間ＳＴ３２ａにおいて、黒色粒子２６及び白色粒子２７が泳動せず、画像表示期間ＳＴ３２ｂにおいて、黒色粒子２６及び白色粒子２７は泳動する。一方、白色（第２の階調）表示から黒色（第１の階調）表示へと階調表示を変更する画素（画素４０Ｃ）は、画像表示期間ＳＴ３２ａにおいて、黒色粒子２６及び白色粒子２７が泳動し、画像表示期間ＳＴ３２ｂにおいて、黒色粒子２６及び白色粒子２７は泳動しない。この画像表示期間ＳＴ３２ａ及び画像表示期間ＳＴ３２ｂを交互に繰り返すことで、階調表示を変更する画素４０Ｂ及び画素４０Ｄそれぞれの電気泳動素子３２における黒色粒子２６及び白色粒子２７を徐々に画素電極３５から共通電極３７へ、或いは共通電極３７から画素電極３５へ泳動させることができる。これによって、表示部５における画像表示を、前表示が徐々に消えていき次表示が徐々に現れてくるという表示変化をさせる、すなわち滑らかに表示変化させることができ、表示品質を向上させることができる。
［第２の駆動方法］
次に、本実施形態に係る電気泳動表示装置の第２の駆動方法について、図１２〜図１６を用いて説明する。
図１２は、第１の駆動方法の説明に用いる説明図である。図１２（ａ）は、表示部５の表示状態を示す説明図である。図１２（ａ）には、表示部５に配列された画素４０のうち、４個の画素の前画像、及び次画像における４階調の表示状態が示されている。以下では、４個の画素を、画素４０Ａ、画素４０Ｂ、画素４０Ｃ、及び画素４０Ｄと区別して扱う。また、図１２（ｂ）は、次画像表示を行う際に画素４０Ａ〜画素４０Ｄの第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に入力された画像信号のデータ（２ビット）を示している。
第２の駆動方法の説明では、図１２（ａ）に示すように、前画像表示期間Ｓ１０１において白表示（第２の階調）である画素４０Ａ及び画素４０Ｂを、次画像表示期間Ｓ１０３の画像表示期間ＳＴ３２ａ（第２のステップの第１の表示ステップ）において黒表示（第１の階調）へと表示変更させる。また、前画像表示期間Ｓ１０１において黒表示（第１の階調）である画素４０Ｃ及び画素４０Ｄを、次画像表示期間Ｓ１０３の画像表示期間ＳＴ３２ａ（第２のステップの第１の表示ステップ）において白表示（第２の階調）へと表示変更させる。そして、次画像表示期間Ｓ１０３の画像表示期間ＳＴ３２ｂ（第２のステップの第２の表示ステップ）において、画素４０Ａ及び画素４０Ｄは表示変更せず、画素４０Ｂを黒表示（第１の階調）からダークグレイ表示（第３の階調）へと表示変更し、画素４０Ｄを白表示（第２の階調）からライトグレイ表示（第４の階調）へと表示変更する。
次に、本実施形態に係る電気泳動表示装置の第２の駆動方法について、図１２〜図１６を用いて説明する。
図１２は、第１の駆動方法の説明に用いる説明図である。図１２（ａ）は、表示部５の表示状態を示す説明図である。図１２（ａ）には、表示部５に配列された画素４０のうち、４個の画素の前画像、及び次画像における４階調の表示状態が示されている。以下では、４個の画素を、画素４０Ａ、画素４０Ｂ、画素４０Ｃ、及び画素４０Ｄと区別して扱う。また、図１２（ｂ）は、次画像表示を行う際に画素４０Ａ〜画素４０Ｄの第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に入力された画像信号のデータ（２ビット）を示している。
第２の駆動方法の説明では、図１２（ａ）に示すように、前画像表示期間Ｓ１０１において白表示（第２の階調）である画素４０Ａ及び画素４０Ｂを、次画像表示期間Ｓ１０３の画像表示期間ＳＴ３２ａ（第２のステップの第１の表示ステップ）において黒表示（第１の階調）へと表示変更させる。また、前画像表示期間Ｓ１０１において黒表示（第１の階調）である画素４０Ｃ及び画素４０Ｄを、次画像表示期間Ｓ１０３の画像表示期間ＳＴ３２ａ（第２のステップの第１の表示ステップ）において白表示（第２の階調）へと表示変更させる。そして、次画像表示期間Ｓ１０３の画像表示期間ＳＴ３２ｂ（第２のステップの第２の表示ステップ）において、画素４０Ａ及び画素４０Ｄは表示変更せず、画素４０Ｂを黒表示（第１の階調）からダークグレイ表示（第３の階調）へと表示変更し、画素４０Ｄを白表示（第２の階調）からライトグレイ表示（第４の階調）へと表示変更する。
図１３は、第２の駆動方法の説明に用いるタイミングチャートである。図１３においては、図１２に示した前画像を表示する前画像表示期間Ｓ１０１、電源オフ期間Ｓ１０２、図１２に示した次画像を表示する次画像表示期間Ｓ１０３の順序で動作を行い、図１２（ａ）の前画像から次画像へ表示変更する際の画素４０Ａ〜画素４０Ｄ各々の画素電極の電位等が示されている。
図１４〜図１６は、図１３に示した各期間における画素４０Ａ〜４０Ｄの画素回路の接続状態を示す模式図である。図１４〜図１６各々においては、画素４０Ａ〜４０Ｄ及び第１の制御線９１〜第４の制御線９４が示され、画素回路を構成する第１のスイッチ回路ＳＣ１及び第２のスイッチ回路ＳＣ２による切替動作が表されている。図１４は、前画像表示期間Ｓ１０１に対応する画素４０の接続状態を示した図であり、図１５は、画像表示期間ＳＴ３２ａに対応する画素４０の接続状態を示した図である。また、図１６は、画像表示期間ＳＴ３２ｂに対応する画素４０の接続状態を示した図である。なお、図１４〜図１６では、図面を見やすくするために図１２（ａ）に示した画素４０Ａ〜４０Ｄの配列と異ならせ、図示左右方向に一列に配列して表示している。
本実施形態の電気泳動表示装置の第２の駆動方法では、まず、前画像表示期間Ｓ１０１において、表示部５に前画像が表示される。図１２（ａ）に示す表示部５では、画素４０Ａ及び画素４０Ｂが白表示、画素４０Ｃ及び画素４０Ｄが黒表示される。
前画像表示期間Ｓ１０１は、画像信号入力期間ＳＴ１１と画像表示期間ＳＴ１２とからなる。
なお、第２の駆動方法における前画像表示期間Ｓ１０１は、上述の第１の駆動方法における前画像表示期間Ｓ１０１と画素４０に記憶する画像データが異なるだけで、他の動作は同じであるので、説明を適宜省略する。
前画像表示期間Ｓ１０１は、画像信号入力期間ＳＴ１１と画像表示期間ＳＴ１２とからなる。
なお、第２の駆動方法における前画像表示期間Ｓ１０１は、上述の第１の駆動方法における前画像表示期間Ｓ１０１と画素４０に記憶する画像データが異なるだけで、他の動作は同じであるので、説明を適宜省略する。
画像信号入力期間ＳＴ１１において、共通電源変調回路６４により、各画素の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２を駆動させる。このとき、共通電極配線５５、第１の制御線９１、第２の制御線９２、第３の制御線９３、及び第４の制御線９４は、共通電源変調回路６４によって電気的にＨｉ−Ｚ状態にされている。
走査線駆動回路６１は及びデータ線駆動回路６２は、画像信号入力期間ＳＴ１１において、表示部５を構成する画素４０の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に、画像データに対応する電位を記憶させる。
この画像信号入力期間ＳＴ１１において、図１２（ａ）に示した画素４０Ａ〜画素４０Ｄ各々の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２には、それぞれ２ビットの画像データ（１，１）、（１、０）、（０、１）、（０、０）が記憶される。これにより、画素４０Ａにおいては、第２の制御線９２及び第４の制御線９４が、画素電極３５と接続される。また、画素４０Ｂにおいては、第２の制御線９２及び第３の制御線９３が、画素電極３５と接続される。また、画素４０Ｃにおいては、第１の制御線９１及び第４の制御線９４が、画素電極３５と接続される。また、画素４０Ｄにおいては、第１の制御線９１及び第３の制御線９３が、画素電極３５と接続される。
この画像信号入力期間ＳＴ１１において、図１２（ａ）に示した画素４０Ａ〜画素４０Ｄ各々の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２には、それぞれ２ビットの画像データ（１，１）、（１、０）、（０、１）、（０、０）が記憶される。これにより、画素４０Ａにおいては、第２の制御線９２及び第４の制御線９４が、画素電極３５と接続される。また、画素４０Ｂにおいては、第２の制御線９２及び第３の制御線９３が、画素電極３５と接続される。また、画素４０Ｃにおいては、第１の制御線９１及び第４の制御線９４が、画素電極３５と接続される。また、画素４０Ｄにおいては、第１の制御線９１及び第３の制御線９３が、画素電極３５と接続される。
次に、画像表示期間ＳＴ１２に移行する。
この画像表示期間ＳＴ１２において、共通電源変調回路６４は、高電位電源線５０に、ハイレベル電位Ｈ（１５Ｖ）を供給し、低電位電源線４９に、ローレベル電位Ｌ（０Ｖ）を供給する。そのため、第１のラッチ回路ＬＡＴ１または第２のラッチ回路ＬＡＴ２にハイレベル電位Ｈ（５Ｖ）で保持されている画像信号のデータは、より高いハイレベル電位Ｈ（１５Ｖ）で保持される。
また、共通電源変調回路６４は、第１の制御線９１の電位Ｓ１をハイレベル電位Ｈ（１５Ｖ）とし、第２の制御線９２の電位Ｓ２をローレベル電位Ｌ（０Ｖ）とする。また、共通電源変調回路６４は、第３の制御線９３及び第４の制御線９４のＨｉ−Ｚ状態を維持し、共通電極配線５５にローレベル電位Ｌ（０Ｖ）とハイレベル電位Ｈ（１５Ｖ）とを所定周期で繰り返す矩形波状のパルスを供給する。
この画像表示期間ＳＴ１２において、共通電源変調回路６４は、高電位電源線５０に、ハイレベル電位Ｈ（１５Ｖ）を供給し、低電位電源線４９に、ローレベル電位Ｌ（０Ｖ）を供給する。そのため、第１のラッチ回路ＬＡＴ１または第２のラッチ回路ＬＡＴ２にハイレベル電位Ｈ（５Ｖ）で保持されている画像信号のデータは、より高いハイレベル電位Ｈ（１５Ｖ）で保持される。
また、共通電源変調回路６４は、第１の制御線９１の電位Ｓ１をハイレベル電位Ｈ（１５Ｖ）とし、第２の制御線９２の電位Ｓ２をローレベル電位Ｌ（０Ｖ）とする。また、共通電源変調回路６４は、第３の制御線９３及び第４の制御線９４のＨｉ−Ｚ状態を維持し、共通電極配線５５にローレベル電位Ｌ（０Ｖ）とハイレベル電位Ｈ（１５Ｖ）とを所定周期で繰り返す矩形波状のパルスを供給する。
これにより、画素４０Ａ、画素４０Ｂにおいて、画素電極３５の電位は第２の制御線９２の電位Ｓ２と同電位となる。そして、画素電極３５の電位ＶＡ、画素電極３５の電位ＶＢは、いずれもローレベル電位Ｌ（０Ｖ）となる。画素４０Ａ、４０Ｂでは、共通電極３７の電位Ｖｃｏｍがハイレベル電位Ｈである期間に、各々の画素電極３５（ローレベル電位Ｌ）との間に生じる電位差によって電気泳動素子３２が駆動される。これにより、図１４に示すように、画素４０Ａ、画素４０Ｂが白表示される。
また、画素４０Ｃ、画素４０Ｄにおいて、画素電極３５の電位は第１の制御線９１の電位Ｓ１と同電位となる。そして、画素電極３５の電位ＶＣ、画素電極３５の電位ＶＤは、いずれもハイレベル電位Ｈ（１５Ｖ）となる。画素４０Ｃ、４０Ｄでは、共通電極３７の電位Ｖｃｏｍがローレベル電位Ｌである期間に、各々の画素電極３５（ハイレベル電位Ｈ）との間に生じる電位差によって電気泳動素子３２が駆動される。これにより、図１４に示すように、画素４０Ｃ、画素４０Ｄが黒表示される。
また、画素４０Ｃ、画素４０Ｄにおいて、画素電極３５の電位は第１の制御線９１の電位Ｓ１と同電位となる。そして、画素電極３５の電位ＶＣ、画素電極３５の電位ＶＤは、いずれもハイレベル電位Ｈ（１５Ｖ）となる。画素４０Ｃ、４０Ｄでは、共通電極３７の電位Ｖｃｏｍがローレベル電位Ｌである期間に、各々の画素電極３５（ハイレベル電位Ｈ）との間に生じる電位差によって電気泳動素子３２が駆動される。これにより、図１４に示すように、画素４０Ｃ、画素４０Ｄが黒表示される。
こうして、前画像表示期間Ｓ１０１により表示部５に、図１２（ａ）に示す前画像が表示される。
そして、次に、電源オフ期間Ｓ１０２に移行する。電源オフ期間Ｓ１０２では、第１の制御線９１、第２の制御線９２が、いずれもＨｉ−Ｚ状態とされる。上述したように、画素４０Ａ〜４０Ｄに属する画素電極３５は、第１のスイッチ回路ＳＣ１及び第２のスイッチ回路ＳＣ２を介して第１の制御線９１又は第２の制御線９２と接続されているので、すべての画素電極３５がＨｉ−Ｚ状態とされる。また、共通電極３７も、共通電源変調回路６４によりＨｉ−Ｚ状態とされる。
そして、次に、電源オフ期間Ｓ１０２に移行する。電源オフ期間Ｓ１０２では、第１の制御線９１、第２の制御線９２が、いずれもＨｉ−Ｚ状態とされる。上述したように、画素４０Ａ〜４０Ｄに属する画素電極３５は、第１のスイッチ回路ＳＣ１及び第２のスイッチ回路ＳＣ２を介して第１の制御線９１又は第２の制御線９２と接続されているので、すべての画素電極３５がＨｉ−Ｚ状態とされる。また、共通電極３７も、共通電源変調回路６４によりＨｉ−Ｚ状態とされる。
次に、図１２（ａ）に示した次画像を表示する次画像表示期間Ｓ１０３へ移行する。
次画像表示期間Ｓ１０３は、図１３に示すように、画像信号入力期間ＳＴ３１（第１のステップ）、画像表示期間ＳＴ３２ａ（第２のステップにおける第１の表示ステップ）及び画像表示期間ＳＴ３２ｂ（第２のステップにおける第２の表示ステップ）を含む。
次画像表示期間Ｓ１０３の画像信号入力期間ＳＴ３１で書き込まれる画像データは、図１２（ｂ）に示すデータであり、画素４０Ａ〜画素４０Ｄを反転表示するデータである。
次画像表示期間Ｓ１０３は、図１３に示すように、画像信号入力期間ＳＴ３１（第１のステップ）、画像表示期間ＳＴ３２ａ（第２のステップにおける第１の表示ステップ）及び画像表示期間ＳＴ３２ｂ（第２のステップにおける第２の表示ステップ）を含む。
次画像表示期間Ｓ１０３の画像信号入力期間ＳＴ３１で書き込まれる画像データは、図１２（ｂ）に示すデータであり、画素４０Ａ〜画素４０Ｄを反転表示するデータである。
画像信号入力期間ＳＴ３１（第１のステップ）においては、上述の画像信号入力期間ＳＴ１１と同じく、共通電源変調回路６４から、各画素４０に対して高電位電源線５０を介してハイレベル電位Ｈ（５Ｖ）を、低電位電源線４９を介してローレベル電位Ｌ（０Ｖ）を供給する。これにより、各画素の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２が駆動する。
このとき、共通電極配線５５、第１の制御線９１、第２の制御線９２、第３の制御線９３、及び第４の制御線９４は、共通電源変調回路６４によって電気的にＨｉ−Ｚ状態にされている。
このとき、共通電極配線５５、第１の制御線９１、第２の制御線９２、第３の制御線９３、及び第４の制御線９４は、共通電源変調回路６４によって電気的にＨｉ−Ｚ状態にされている。
また、画像信号入力期間ＳＴ３１においては、上述の画像信号入力期間ＳＴ１１と同じく、走査線駆動回路６１及びデータ線駆動回路６２が、各画素４０の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に画像データを記憶させる。図１２（ａ）に示した画素４０Ａ〜画素４０Ｄ各々の第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２には、図１２（ｂ）に示す２ビットの画像データ（０，０）、（０、１）、（１、０）、（１、１）が記憶される。これらのデータは、上述の画像信号入力期間ＳＴ１１で入力したデータとは相補的なデータである。
これにより、図１５に示すように、画素４０Ａにおいては、第１の制御線９１及び第３の制御線９３が、画素電極３５と接続される。
また、画素４０Ｂにおいては、第１の制御線９１及び第４の制御線９４が、画素電極３５と接続される。
また、画素４０Ｃにおいては、第２の制御線９２及び第３の制御線９３が、画素電極３５と接続される。
また、画素４０Ｄにおいては、第２の制御線９２及び第４の制御線９４が、画素電極３５と接続される。
なお、このとき、共通電極配線５５、第１の制御線９１、第２の制御線９２、第３の制御線９３、及び第４の制御線９４は、共通電源変調回路６４によってＨｉ−Ｚ状態にされているので、まだ電気泳動素子３２は駆動されない。
また、画素４０Ｂにおいては、第１の制御線９１及び第４の制御線９４が、画素電極３５と接続される。
また、画素４０Ｃにおいては、第２の制御線９２及び第３の制御線９３が、画素電極３５と接続される。
また、画素４０Ｄにおいては、第２の制御線９２及び第４の制御線９４が、画素電極３５と接続される。
なお、このとき、共通電極配線５５、第１の制御線９１、第２の制御線９２、第３の制御線９３、及び第４の制御線９４は、共通電源変調回路６４によってＨｉ−Ｚ状態にされているので、まだ電気泳動素子３２は駆動されない。
次に、画像表示期間ＳＴ３２ａ（第２のステップにおける第１の表示ステップ）に移行する。
この画像表示期間ＳＴ３２ａにおいて、共通電源変調回路６４は、高電位電源線５０に、ハイレベル電位Ｈ（１５Ｖ）を供給し、低電位電源線４９に、ローレベル電位Ｌ（０Ｖ）を供給する。そのため、第１のラッチ回路ＬＡＴ１または第２のラッチ回路ＬＡＴ２にハイレベル電位Ｈ（５Ｖ）で保持されている画像信号のデータは、より高いハイレベル電位Ｈ（１５Ｖ）で保持される。
また、共通電源変調回路６４は、画像表示期間ＳＴ３２ａにおいて、第１の制御線９１の電位Ｓ１をハイレベル電位Ｈ（１５Ｖ）とし、第２の制御線９２の電位Ｓ２をローレベル電位Ｌ（０Ｖ）とする。また、共通電源変調回路６４は、第３の制御線９３及び第４の制御線９４のＨｉ−Ｚ状態を維持する。また、共通電源変調回路６４は、共通電極配線５５に、ハイレベル電位Ｈ（１５Ｖ）とローレベル電位Ｌ（０Ｖ）とを所定周期で繰り返す矩形波状のパルスを供給する。
この画像表示期間ＳＴ３２ａにおいて、共通電源変調回路６４は、高電位電源線５０に、ハイレベル電位Ｈ（１５Ｖ）を供給し、低電位電源線４９に、ローレベル電位Ｌ（０Ｖ）を供給する。そのため、第１のラッチ回路ＬＡＴ１または第２のラッチ回路ＬＡＴ２にハイレベル電位Ｈ（５Ｖ）で保持されている画像信号のデータは、より高いハイレベル電位Ｈ（１５Ｖ）で保持される。
また、共通電源変調回路６４は、画像表示期間ＳＴ３２ａにおいて、第１の制御線９１の電位Ｓ１をハイレベル電位Ｈ（１５Ｖ）とし、第２の制御線９２の電位Ｓ２をローレベル電位Ｌ（０Ｖ）とする。また、共通電源変調回路６４は、第３の制御線９３及び第４の制御線９４のＨｉ−Ｚ状態を維持する。また、共通電源変調回路６４は、共通電極配線５５に、ハイレベル電位Ｈ（１５Ｖ）とローレベル電位Ｌ（０Ｖ）とを所定周期で繰り返す矩形波状のパルスを供給する。
これにより、図１５に示すように、画素４０Ａ及び画素４０Ｂにおいて、画素電極３５の電位は第１の制御線９１の電位Ｓ１と同電位となる。そして、画素電極３５の電位ＶＡ及び電位ＶＢは、ハイレベル電位Ｈ（１５Ｖ）となる。
また、画素４０Ｃ及び画素４０Ｄにおいて、画素電極３５の電位は第２の制御線９２の電位Ｓ２と同電位となる。そして、画素電極３５の電位ＶＣ及び電位ＶＤは、ローレベル電位Ｌ（０Ｖ）となる。こうして、画像表示期間ＳＴ３２ａにおいては、画素４０Ａ及び画素４０Ｂが黒色（第１の階調）と変化し、画素４０Ｃ及び画素４０Ｄが白（第２の階調）と変化する。
また、画素４０Ｃ及び画素４０Ｄにおいて、画素電極３５の電位は第２の制御線９２の電位Ｓ２と同電位となる。そして、画素電極３５の電位ＶＣ及び電位ＶＤは、ローレベル電位Ｌ（０Ｖ）となる。こうして、画像表示期間ＳＴ３２ａにおいては、画素４０Ａ及び画素４０Ｂが黒色（第１の階調）と変化し、画素４０Ｃ及び画素４０Ｄが白（第２の階調）と変化する。
次に、画像表示期間ＳＴ３２ｂ（第２のステップにおける第２の表示ステップ）に移行する。
この画像表示期間ＳＴ３２ｂにおいて、共通電源変調回路６４は、画像表示期間ＳＴ３２ａにおける高電位電源線５０、低電位電源線４９の電位の状態を維持する。そのため、第１のラッチ回路ＬＡＴ１または第２のラッチ回路ＬＡＴ２に保持されている画像信号のデータは、画像表示期間ＳＴ３２ａにおける電位のまま保持される。
また、共通電源変調回路６４は、画像表示期間ＳＴ３２ｂにおいて、第１の制御線９１及び第２の制御線９２をＨｉ−Ｚ状態とする。また、共通電源変調回路６４は、第３の制御線９３の電位Ｓ３をハイレベル電位Ｈ（１５Ｖ）とし、第４の制御線９４の電位Ｓ４をローレベル電位Ｌ（０Ｖ）とする。また、共通電源変調回路６４は、共通電極配線５５に、ハイレベル電位Ｈ（１５Ｖ）とローレベル電位Ｌ（０Ｖ）とを所定周期で繰り返す矩形波状のパルスを供給し続ける。
この画像表示期間ＳＴ３２ｂにおいて、共通電源変調回路６４は、画像表示期間ＳＴ３２ａにおける高電位電源線５０、低電位電源線４９の電位の状態を維持する。そのため、第１のラッチ回路ＬＡＴ１または第２のラッチ回路ＬＡＴ２に保持されている画像信号のデータは、画像表示期間ＳＴ３２ａにおける電位のまま保持される。
また、共通電源変調回路６４は、画像表示期間ＳＴ３２ｂにおいて、第１の制御線９１及び第２の制御線９２をＨｉ−Ｚ状態とする。また、共通電源変調回路６４は、第３の制御線９３の電位Ｓ３をハイレベル電位Ｈ（１５Ｖ）とし、第４の制御線９４の電位Ｓ４をローレベル電位Ｌ（０Ｖ）とする。また、共通電源変調回路６４は、共通電極配線５５に、ハイレベル電位Ｈ（１５Ｖ）とローレベル電位Ｌ（０Ｖ）とを所定周期で繰り返す矩形波状のパルスを供給し続ける。
これにより、図１６に示すように、画素４０Ａ及び画素４０Ｃにおいて、画素電極３５の電位は第３の制御線９３の電位Ｓ３と同電位となる。そして、画素電極３５の電位ＶＡ、及び画素電極３５の電位ＶＣは、いずれもハイレベル電位Ｈ（１５Ｖ）となる。また、画素４０Ｂ及び画素４０Ｄにおいて、画素電極３５の電位は第４の制御線９４の電位Ｓ４と同電位となる。そして、画素電極３５の電位ＶＢ、及び画素電極３５の電位ＶＤは、いずれもローレベル電位Ｌ（０Ｖ）となる。
従って、画素４０Ａ及び画素４０Ｄでは、画素電極３５の電位が画像表示期間ＳＴ３２ａと同じであるので、電気泳動素子３２における電気泳動素子（黒色粒子２６及び白色粒子２７）は移動しない。これにより、図１６に示すように、画像信号入力期間ＳＴ３１において第１組のデータ（０、０）がラッチ回路に入力された画素４０Ａは黒色（第１の階調）表示が維持される。また、画像信号入力期間ＳＴ３１において第２組のデータ（１、１）がラッチ回路に入力された画素４０Ｄの白色（第２の階調）表示が維持される。
従って、画素４０Ａ及び画素４０Ｄでは、画素電極３５の電位が画像表示期間ＳＴ３２ａと同じであるので、電気泳動素子３２における電気泳動素子（黒色粒子２６及び白色粒子２７）は移動しない。これにより、図１６に示すように、画像信号入力期間ＳＴ３１において第１組のデータ（０、０）がラッチ回路に入力された画素４０Ａは黒色（第１の階調）表示が維持される。また、画像信号入力期間ＳＴ３１において第２組のデータ（１、１）がラッチ回路に入力された画素４０Ｄの白色（第２の階調）表示が維持される。
画素４０Ｂにおいては、画素電極３５の電位ＶＢが画像表示期間ＳＴ３２ａのハイレベル電位Ｈ（１５Ｖ）からローレベル電位Ｌ（０Ｖ）へと変わるため、共通電極３７の電位Ｖｃｏｍがハイレベル電位Ｈ（１５Ｖ）である期間に、画素電極３５（ローレベル電位Ｌ）との間に生じる電位差によって電気泳動素子３２が駆動される。これにより、図１６に示すように、白色粒子２７が、画素電極３５から共通電極３７へ向かって泳動し、黒色粒子２６が、共通電極３７から画素電極３５へ向かって泳動する。なお、共通電極３７の電位Ｖｃｏｍがローレベル電位Ｌである期間には、電位ＶＢと電位Ｖｃｏｍとが同電位であるため、電気泳動素子３２における電気泳動素子（黒色粒子２６及び白色粒子２７）は泳動しない。ここで、画像表示期間ＳＴ３２ｂの期間の長さに依存して、画素４０Ｂの黒色濃度は濃度が薄くなる方へ変化する。例えば、画像表示期間ＳＴ３２ｂの期間が長い程、共通電極３７側に移動する白色粒子２７の数は多くなり（逆に画素電極３５側に移動する黒色粒子２６も多くなる）、画素４０Ｃの黒色濃度は濃度がより薄くなる方へ変化していく。従って、画像表示期間ＳＴ３２ｂの期間の長さを規定することにより、白色粒子２７及び黒色粒子２６の泳動を、例えば黒色粒子２６が共通電極３７と画素電極３５の中間地点に到達する前に停止させることで、画素４０Ｂをダークグレイ表示とすることができる。
つまり、図１６に示すように、画像信号入力期間ＳＴ３１において第３組のデータ（０、１）がラッチ回路に入力された画素４０Ｂは、黒色（第１の階調）からダークグレイ（第３の階調）へと表示変更する。
つまり、図１６に示すように、画像信号入力期間ＳＴ３１において第３組のデータ（０、１）がラッチ回路に入力された画素４０Ｂは、黒色（第１の階調）からダークグレイ（第３の階調）へと表示変更する。
画素４０Ｃにおいては、画素電極３５の電位ＶＣが画像表示期間ＳＴ３２ａのローレベル電位Ｌ（０Ｖ）からハイレベル電位Ｈ（１５Ｖ）へと変わるため、共通電極３７の電位Ｖｃｏｍがローレベル電位Ｌ（０Ｖ）である期間に、画素電極３５（ハイレベル電位Ｈ）との間に生じる電位差によって電気泳動素子３２が駆動される。これにより、図１６に示すように、黒色粒子２６が、画素電極３５から共通電極３７へ向かって泳動し、白色粒子２７が、共通電極３７から画素電極３５へ向かって泳動する。なお、共通電極３７の電位Ｖｃｏｍがハイレベル電位Ｈである期間には、電位ＶＣと電位Ｖｃｏｍとが同電位であるため、電気泳動素子３２における電気泳動素子（黒色粒子２６及び白色粒子２７）は泳動しない。ここで、画像表示期間ＳＴ３２ｂの期間の長さに依存して、画素４０Ｃの白色濃度は濃度が濃くなる方へ変化する。例えば、画像表示期間ＳＴ３２ｂの期間が長い程、共通電極３７側に移動する黒色粒子２６の数は多くなり（逆に画素電極３５側に移動する白色粒子２７も多くなる）、画素４０Ｃの白色濃度は濃度がより濃くなる方へ変化していく。従って、画像表示期間ＳＴ３２ｂの期間の長さを規定することにより、白色粒子２７及び黒色粒子２６の泳動を、例えば白色粒子２７が共通電極３７と画素電極３５の中間地点に到達する前に停止させることで、画素４０Ｃをライトグレイ表示とすることができる。 つまり、図１６に示すように、画像信号入力期間ＳＴ３１において第４組のデータ（１、０）がラッチ回路に入力された画素４０Ｃは、白色（第２の階調）からライトグレイ（第４の階調）へと表示変更する。
以上説明したように、第２の駆動方法においては、黒色（第１の階調）からダークグレイ（第３の階調）へと階調表示を変更する画素（画素４０Ｂ）と階調表示を変更しない画素（画素４０Ａ）、白色（第２の階調）からライトグレイ（第４の階調）へと階調表示を変更する画素（画素４０Ｃ）と階調表示を変更しない画素（画素４０Ｄ）に対する画像信号のデータ転送を画像信号入力期間ＳＴ３１の一回とできるので、データ転送のための電力消費を削減することができる。また、データ表示期間（画像表示期間ＳＴ３２ａ及び画像表示期間ＳＴ３２ｂ）において、黒色（第１の階調）からダークグレイ（第３の階調表示）へと階調表示を変更する画素（画素４０Ｂ）と、白（第２の階調表示）からライトグレイ（第４の階調）へと階調表示を変更する画素（画素４０Ｃ）と、において、電気泳動粒子（白色粒子２７及び黒色粒子２６）を徐々に画素電極３５から共通電極３７へ、或いは共通電極３７から画素電極３５へ泳動させることができる。これによって、表示部５における画像表示を、前表示が徐々に消えていき次表示が徐々に現れてくるという表示変化させる、すなわち滑らかに表示変化させることができ、表示品質を向上させることができる。また、複数の階調から形成されるグレースケール表示のような高精度な電界制御を行うことができ、表示品質を向上させることができる。
なお、黒色（第１の階調）からダークグレイ（第３の階調）へと階調表示を変更し、白（第２の階調）からライトグレイ（第４の階調）へと階調表示を変更する駆動方法について説明したが、この例に限られることはなく、黒色（第１の階調）からライトグレイ（第４の階調）へと階調表示を変更し、白（第２の階調）からダークグレイ（第３の階調）へと階調表示を変更する駆動方法であってもよい。例えば、上記第２の駆動方法における画像表示期間ＳＴ３２ｂの期間の長さを規定することにより、画素４０Ｂにおいては、黒色粒子２６が共通電極３７と画素電極３５の中間地点を通過した後に、画素４０Ｃにおいては、白色粒子２７が共通電極３７と画素電極３５の中間地点を通過した後に停止させることで、画素４０Ｂをライトグレイ表示と、画素４０Ｃをダークグレイ表示とすることもできる。
［第３の駆動方法］
次に、本実施形態に係る電気泳動表示装置の第３の駆動方法について、図１７及び図１８を用いて説明する。
図１７は、第３の駆動方法の説明に用いるタイミングチャートである。図１７においては、図７に示した第１の駆動方法における次画像表示期間Ｓ１０３を、画像信号入力期間ＳＴ３１（第１のステップ）、画像表示期間ＳＴ３２ａ（第２のステップにおける第１の表示ステップ）で構成する場合を示している。また、図１８は、図１７に示した画像表示期間ＳＴ３２ａにおける画素４０Ａ〜４０Ｄの画素回路の接続状態を示す模式図である。
次に、本実施形態に係る電気泳動表示装置の第３の駆動方法について、図１７及び図１８を用いて説明する。
図１７は、第３の駆動方法の説明に用いるタイミングチャートである。図１７においては、図７に示した第１の駆動方法における次画像表示期間Ｓ１０３を、画像信号入力期間ＳＴ３１（第１のステップ）、画像表示期間ＳＴ３２ａ（第２のステップにおける第１の表示ステップ）で構成する場合を示している。また、図１８は、図１７に示した画像表示期間ＳＴ３２ａにおける画素４０Ａ〜４０Ｄの画素回路の接続状態を示す模式図である。
第３の駆動方法は、図１７に示す前画像表示期間Ｓ１０１、電源オフ期間Ｓ１０２、及び次画像表示期間Ｓ１０３のうちの画像信号入力期間ＳＴ３１が、図７に示した第１の駆動方法と同一であるので説明を省略する。つまり、画像信号入力期間ＳＴ３１終了時において、画素４０Ａ〜４０Ｄの画素回路の接続状態は図１８に示すような状態となっている。
画素４０Ａにおいては、第２の制御線９２及び第４の制御線９４が、画素電極３５と接続され、画素４０Ｂにおいては、第２の制御線９２及び第３の制御線９３が、画素電極３５と接続される。また、画素４０Ｃにおいては、第１の制御線９１及び第４の制御線９４が、画素電極３５と接続され、画素４０Ｄにおいては、第２の制御線９２及び第４の制御線９４が、画素電極３５と接続される。
画素４０Ａにおいては、第２の制御線９２及び第４の制御線９４が、画素電極３５と接続され、画素４０Ｂにおいては、第２の制御線９２及び第３の制御線９３が、画素電極３５と接続される。また、画素４０Ｃにおいては、第１の制御線９１及び第４の制御線９４が、画素電極３５と接続され、画素４０Ｄにおいては、第２の制御線９２及び第４の制御線９４が、画素電極３５と接続される。
画像表示期間ＳＴ３２ａにおいて、共通電源変調回路６４は、高電位電源線５０に、ハイレベル電位Ｈ（１５Ｖ）を供給し、低電位電源線４９に、ローレベル電位Ｌ（０Ｖ）を供給する。そのため、第１のラッチ回路ＬＡＴ１または第２のラッチ回路ＬＡＴ２にハイレベル電位Ｈ（５Ｖ）で保持されている画像信号のデータは、より高いハイレベル電位Ｈ（１５Ｖ）で保持される。
また、共通電源変調回路６４は、画像表示期間ＳＴ３２ａにおいて、第１の制御線９１の電位Ｓ１をハイレベル電位Ｈ（１５Ｖ）とし、第３の制御線９３の電位Ｓ３をローレベル電位Ｌ（０Ｖ）とする。また、共通電源変調回路６４は、第２の制御線９２及び第４の制御線９４のＨｉ−Ｚ状態を維持する。また、共通電源変調回路６４は、共通電極配線５５に、ローレベル電位Ｌ（０Ｖ）とハイレベル電位Ｈ（１５Ｖ）とを所定周期で繰り返す矩形波状のパルスを供給する。
また、共通電源変調回路６４は、画像表示期間ＳＴ３２ａにおいて、第１の制御線９１の電位Ｓ１をハイレベル電位Ｈ（１５Ｖ）とし、第３の制御線９３の電位Ｓ３をローレベル電位Ｌ（０Ｖ）とする。また、共通電源変調回路６４は、第２の制御線９２及び第４の制御線９４のＨｉ−Ｚ状態を維持する。また、共通電源変調回路６４は、共通電極配線５５に、ローレベル電位Ｌ（０Ｖ）とハイレベル電位Ｈ（１５Ｖ）とを所定周期で繰り返す矩形波状のパルスを供給する。
これにより、図１８に示すように、画素４０Ａ及び画素４０Ｄは、画素電極３５に接続される第２の制御線９２及び第４の制御線９４がいずれもＨｉ−Ｚ状態であるので、画素電極３５はＨｉ−Ｚ状態となる。これにより、図１８に示すように、画素４０Ａの黒表示、画素４０Ｄの白表示が維持される。
画素４０Ｂにおいて、画素電極３５の電位ＶＢは第３の制御線９３の電位Ｓ３と同電位となる。そして、画素電極３５の電位ＶＢは、ローレベル電位Ｌ（０Ｖ）となる。画素４０Ｂでは、共通電極３７の電位Ｖｃｏｍがハイレベル電位Ｈである期間に、画素電極３５（ローレベル電位Ｌ）との間に生じる電位差によって電気泳動素子３２が駆動される。これにより、図１７に示すように、白色粒子２７が、画素電極３５から共通電極３７へ向かって泳動し、黒色粒子２６が、共通電極３７から画素電極３５へ向かって泳動する。なお、共通電極３７の電位Ｖｃｏｍがローレベル電位Ｌである期間には、電位ＶＢと電位Ｖｃｏｍとが同電位であるため、電気泳動素子３２における電気泳動素子（黒色粒子２６及び白色粒子２７）は泳動しない。ここで、画像表示期間ＳＴ３２ａの期間の長さに依存して、画素４０Ｂの黒色濃度は濃度が薄くなる方へ変化する。例えば、画像表示期間ＳＴ３２ａの期間が長い程、共通電極３７側に移動する白色粒子２７の数は多くなり（逆に画素電極３５側に移動する黒色粒子２６も多くなる）、画素４０Ｂの黒色濃度は濃度がより薄くなる方へ濃度変化していく。
画素４０Ｃにおいて、画素電極３５の電位ＶＣは第１の制御線９１の電位Ｓ１と同電位となる。そして、画素電極３５の電位ＶＣは、ハイレベル電位Ｈ（１５Ｖ）となる。画素４０Ｃでは、共通電極３７の電位Ｖｃｏｍがローレベル電位Ｌである期間に、画素電極３５（ハイレベル電位Ｈ）との間に生じる電位差によって電気泳動素子３２が駆動される。これにより、図１７に示すように、黒色粒子２６が、画素電極３５から共通電極３７へ向かって泳動し、白色粒子２７が、共通電極３７から画素電極３５へ向かって泳動する。なお、共通電極３７の電位Ｖｃｏｍがハイレベル電位Ｈである期間には、電位ＶＣと電位Ｖｃｏｍとが同電位であるため、電気泳動素子３２における電気泳動素子（黒色粒子２６及び白色粒子２７）は泳動しない。ここで、画像表示期間ＳＴ３２ａの期間の長さに依存して、画素４０Ｃの白色濃度は濃度が濃くなる方へ変化する。例えば、画像表示期間ＳＴ３２ａの期間が長い程、共通電極３７側に移動する黒色粒子２６の数は多くなり（逆に画素電極３５側に移動する白色粒子２７も多くなる）、画素４０Ｃの白色濃度は濃度がより濃くなる方へ濃度変化していく。
こうして、画像表示期間ＳＴ３２ａにおいては、画像信号入力期間ＳＴ３１において第１組のデータ（１、１）を記憶した画素４０Ａ及び画素４０Ｄの階調表示は変更せず、前画像の階調表示（前画像表示期間Ｓ１０１における階調表示）を維持する。また、画像信号入力期間ＳＴ３１において第２組のデータ（１、０）を記憶した画素４０Ｂの表示状態は、黒色（第１の階調）から白色（第２の階調）へ徐々に変わり、画像信号入力期間ＳＴ３１において第３組のデータ（０、１）を記憶した画素４０Ｃの表示状態は、白色（第２の階調）から黒色（第１の階調）へ徐々に変わることとなる。
例えば、画像表示期間ＳＴ３２ａの期間を、画素４０Ｂにおいて黒色粒子２６が画素電極３５へ到達し、白色粒子２７が共通電極３７へ到達する期間、または、画素４０Ｃにおいて白色粒子２７が画素電極３５へ到達し、黒色粒子２６が共通電極３７へ到達する期間のいずれか大きい時間に規定することで、画素４０Ｂの表示状態を白色表示（第２の階調）とし、画素４０Ｃの表示状態を黒色表示（第１の階調）とすることができる。
また、画像表示期間ＳＴ３２ｂの期間の長さを短く規定することにより、画素４０Ｂにおいては、白色粒子２７及び黒色粒子２６の泳動を、例えば黒色粒子２６が共通電極３７と画素電極３５の中間地点に到達する前に停止させることで、画素４０Ｂをダークグレイ表示とすることができる。また、画像表示期間ＳＴ３２ｂの期間の長さを短く規定することにより、画素４０Ｃにおいては、白色粒子２７及び黒色粒子２６の泳動を、例えば白色粒子２７が共通電極３７と画素電極３５の中間地点に到達する前に停止させることで、画素４０Ｃをライトグレイ表示とすることもできる。
例えば、画像表示期間ＳＴ３２ａの期間を、画素４０Ｂにおいて黒色粒子２６が画素電極３５へ到達し、白色粒子２７が共通電極３７へ到達する期間、または、画素４０Ｃにおいて白色粒子２７が画素電極３５へ到達し、黒色粒子２６が共通電極３７へ到達する期間のいずれか大きい時間に規定することで、画素４０Ｂの表示状態を白色表示（第２の階調）とし、画素４０Ｃの表示状態を黒色表示（第１の階調）とすることができる。
また、画像表示期間ＳＴ３２ｂの期間の長さを短く規定することにより、画素４０Ｂにおいては、白色粒子２７及び黒色粒子２６の泳動を、例えば黒色粒子２６が共通電極３７と画素電極３５の中間地点に到達する前に停止させることで、画素４０Ｂをダークグレイ表示とすることができる。また、画像表示期間ＳＴ３２ｂの期間の長さを短く規定することにより、画素４０Ｃにおいては、白色粒子２７及び黒色粒子２６の泳動を、例えば白色粒子２７が共通電極３７と画素電極３５の中間地点に到達する前に停止させることで、画素４０Ｃをライトグレイ表示とすることもできる。
このように、第３の駆動方法においては、画像信号入力期間ＳＴ３１（第１のステップ）において、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２（第１のメモリ回路及び第２のメモリ回路）に（１，１）の画像信号のデータ（第１組の画像信号のデータ）が入力された画素（画素４０Ａ及び画素４０Ｄ）は、画像表示期間ＳＴ３２ｂ（第２のステップ）において黒色（第１の階調）または白色（第２の階調）の階調表示を変更しない。また、画像信号入力期間ＳＴ３１において、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に（１，０）の画像信号のデータ（第２組の画像信号のデータ）が入力された画素（画素４０Ｂ）は、画像表示期間ＳＴ３２ｂにおいて黒色から白色へと滑らかに階調表示を変更する。また、画像信号入力期間ＳＴ３１において、第１のラッチ回路ＬＡＴ１及び第２のラッチ回路ＬＡＴ２に（０，１）の画像信号のデータ（第３組の画像信号のデータ）が入力された画素（画素４０Ｃ）は、画像表示期間ＳＴ３２ｂにおいて白色から黒色へと滑らかに階調表示を変更する。これにより、第２のステップにおいて、階調表示を変化させる画素を、黒色または白色表示に関わらず同時に、滑らかに表示を変化させることができ、表示品質を向上させることができる。また、画像表示期間ＳＴ３２ｂの期間を規定することで、階調表示を変更させる画素を中間階調表示に留めおくこともできるので、複数の階調から形成されるグレースケール表示のような高精度な電界制御を行うことで表示品質を向上させることもできる。
（電子機器）
次に、上記各実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。
図１９は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記実施形態の電気泳動表示装置１００からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
次に、上記各実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。
図１９は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記実施形態の電気泳動表示装置１００からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
図２０は、電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の電気泳動表示装置１００を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
図２１は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、本発明に係る電気泳動表示装置１００が採用されているので、輪郭の滑らかな高品位の表示が可能であり、また省電力性にも優れた表示部を備えた電子機器となる。なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
１００…電気泳動表示装置、２０…マイクロカプセル、２１…分散媒、２６…黒色粒子、２７…白色粒子、３０…素子基板、３１…対向基板、３２…電気泳動素子、３３…接着剤層、３５…画素電極、３７…共通電極、
４０，４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ…画素、ＳＴ１…第１の選択トランジスタ、ＳＴ２…第２の選択トランジスタ、
４９…低電位電源線、５０…高電位電源線、５５…共通電極配線、６１…走査線駆動回路、
６２…データ線駆動回路、６３…コントローラ、６４…共通電源変調回路、６６，Ｙ１，Ｙ２，Ｙｍ…走査線、６８，Ｘ１，Ｘｎ…データ線、９１…第１の制御線、９２…第２の制御線、９３…第３の制御線、９４…第４の制御線、
ＬＡＴ１…第１のラッチ回路、ＬＡＴ２…第２のラッチ回路、ＳＣ１…第１のスイッチ回路、ＳＣ２…第２のスイッチ回路、ＴＧ１…第１のトランスミッションゲート、ＴＧ２…第２のトランスミッションゲート、ＴＧ３…第３のトランスミッションゲート、ＴＧ４…第４のトランスミッションゲート、
ＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４，ＮＭ５，ＮＭ６，ＮＭ７，ＮＭ８…Ｎ−ＭＯＳトランジスタ、
ＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４，ＰＭ５，ＰＭ６，ＰＭ７，ＰＭ８…Ｐ−ＭＯＳトランジスタ、
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４…インバータ、
Ｎ１１，Ｎ２１…データ入力端子、Ｎ１２，Ｎ２２…データ出力端子、
Ｈ…ハイレベル電位、Ｌ…ローレベル電位、
Ｓ１０１…前画像表示期間、Ｓ１０２…電源オフ期間、Ｓ１０３…次画像表示期間、ＳＴ１１，ＳＴ３１…画像信号入力期間、ＳＴ１２，ＳＴ３２ａ，ＳＴ３２ｂ…画像表示期間
４０，４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ…画素、ＳＴ１…第１の選択トランジスタ、ＳＴ２…第２の選択トランジスタ、
４９…低電位電源線、５０…高電位電源線、５５…共通電極配線、６１…走査線駆動回路、
６２…データ線駆動回路、６３…コントローラ、６４…共通電源変調回路、６６，Ｙ１，Ｙ２，Ｙｍ…走査線、６８，Ｘ１，Ｘｎ…データ線、９１…第１の制御線、９２…第２の制御線、９３…第３の制御線、９４…第４の制御線、
ＬＡＴ１…第１のラッチ回路、ＬＡＴ２…第２のラッチ回路、ＳＣ１…第１のスイッチ回路、ＳＣ２…第２のスイッチ回路、ＴＧ１…第１のトランスミッションゲート、ＴＧ２…第２のトランスミッションゲート、ＴＧ３…第３のトランスミッションゲート、ＴＧ４…第４のトランスミッションゲート、
ＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４，ＮＭ５，ＮＭ６，ＮＭ７，ＮＭ８…Ｎ−ＭＯＳトランジスタ、
ＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４，ＰＭ５，ＰＭ６，ＰＭ７，ＰＭ８…Ｐ−ＭＯＳトランジスタ、
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４…インバータ、
Ｎ１１，Ｎ２１…データ入力端子、Ｎ１２，Ｎ２２…データ出力端子、
Ｈ…ハイレベル電位、Ｌ…ローレベル電位、
Ｓ１０１…前画像表示期間、Ｓ１０２…電源オフ期間、Ｓ１０３…次画像表示期間、ＳＴ１１，ＳＴ３１…画像信号入力期間、ＳＴ１２，ＳＴ３２ａ，ＳＴ３２ｂ…画像表示期間
Claims (5)
- 電気泳動粒子を含む電気泳動素子を一対の基板間に挟持してなり、複数の画素からなる表示部を備えており、前記表示部に、前記画素ごとに形成された画素電極と、前記電気泳動素子を介して複数の前記画素電極と対向する対向電極と、各々の前記画素と接続された第１の制御線及び第２の制御線からなる第１組の制御線、第３の制御線及び第４の制御線からなる第２組の制御線と、が設けられており、
前記画素ごとに、画像信号のデータを記憶する第１のメモリ回路と、画像信号のデータを供給するデータ線と前記第１のメモリ回路とを接続する第１の画素スイッチング素子と、前記画素電極と前記第１組の制御線における制御線のいずれか一方とを接続する第１のスイッチ回路と、画像信号のデータを記憶する第２のメモリ回路と、前記データ線と前記第２のメモリ回路とを接続する第２の画素スイッチング素子と、前記画素電極と前記第２組の制御線における制御線のいずれか一方とを接続する第２のスイッチ回路と、が設けられた電気泳動表示装置の駆動方法であって、
前記第１の画素スイッチング素子を介して前記第１のメモリ回路に画像信号のデータを入力し、前記第２の画素スイッチング素子を介して前記第２のメモリ回路に画像信号のデータを入力する第１のステップと、
前記第１のメモリ回路からの出力に基づき前記第１のスイッチ回路を制御し、前記第２のメモリ回路からの出力に基づき前記第２のスイッチ回路を制御する第２のステップと、
を有し、
前記第１のステップにおいて、
前記第２の制御線と前記画素電極とを接続状態とし、前記第４の制御線と前記画素電極とを接続状態とする、第１組の画像信号のデータを、階調表示を変更しない前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、
前記第２の制御線と前記画素電極とを接続状態とし、前記第３の制御線と前記画素電極とを接続状態とする、第２組の画像信号のデータを、第１の階調表示から第２の階調表示へと階調表示を変更する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、
前記第１の制御線と前記画素電極とを接続状態とし、前記第４の制御線と前記画素電極とを接続状態とする、第３組の画像信号のデータを、第２の階調表示から第１の階調表示へと階調表示を変更する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、
前記第２のステップにおいて、
前記対向電極に対して第１の電位及び第２の電位を繰り返す矩形波を一周期以上入力しながら、前記第１の制御線に前記第２の電位を供給し、前記第２の制御線に前記対向電極に入力される電位を供給し、前記第３の制御線及び前記第４の制御線をそれぞれ電気的に切断されたハイインピーダンス状態とする第１の表示ステップと、
前記対向電極に対して前記第１の電位及び前記第２の電位を繰り返す矩形波を一周期以上入力しながら、前記第１の制御線及び前記第２の制御線をそれぞれ電気的に切断されたハイインピーダンス状態とし、前記第３の制御線に前記第１の電位を供給し、前記第４の制御線に前記対向電極に入力される電位を供給する第２の表示ステップと、を交互に繰り返す
ことを特徴とする電気泳動表示装置の駆動方法。 - 電気泳動粒子を含む電気泳動素子を一対の基板間に挟持してなり、複数の画素からなる表示部を備えており、前記表示部に、前記画素ごとに形成された画素電極と、前記電気泳動素子を介して複数の前記画素電極と対向する対向電極と、各々の前記画素と接続された第１の制御線及び第２の制御線からなる第１組の制御線、第３の制御線及び第４の制御線からなる第２組の制御線と、が設けられており、
前記画素ごとに、画像信号のデータを記憶する第１のメモリ回路と、画像信号のデータを供給するデータ線と前記第１のメモリ回路とを接続する第１の画素スイッチング素子と、前記画素電極と前記第１組の制御線における制御線のいずれか一方とを接続する第１のスイッチ回路と、画像信号のデータを記憶する第２のメモリ回路と、前記データ線と前記第２のメモリ回路とを接続する第２の画素スイッチング素子と、前記画素電極と前記第２組の制御線における制御線のいずれか一方とを接続する第２のスイッチ回路と、が設けられた電気泳動表示装置の駆動方法であって、
前記第１の画素スイッチング素子を介して前記第１のメモリ回路に画像信号のデータを入力し、前記第２の画素スイッチング素子を介して前記第２のメモリ回路に画像信号のデータを入力する第１のステップと、
前記第１のメモリ回路からの出力に基づき前記第１のスイッチ回路を制御し、前記第２のメモリ回路からの出力に基づき前記第２のスイッチ回路を制御する第２のステップと、
を有し、
前記第１のステップにおいて、
前記第１の制御線と前記画素電極とを接続状態とし、前記第３の制御線と前記画素電極とを接続状態とする、第１組の画像信号のデータを、第１の階調を表示する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、
前記第２の制御線と前記画素電極とを接続状態とし、前記第４の制御線と前記画素電極とを接続状態とする、第２組の画像信号のデータを、第２の階調を表示する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、
前記第１の制御線と前記画素電極とを接続状態とし、前記第４の制御線と前記画素電極とを接続状態とする、第３組の画像信号のデータを、第１の階調表示から第３の階調表示へと階調表示を変更する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、
前記第２の制御線と前記画素電極とを接続状態とし、前記第３の制御線と前記画素電極とを接続状態とする、第４組の画像信号のデータを、第２の階調表示から第４の階調表示へと階調表示を変更する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、
前記第２のステップにおいて、
前記対向電極に対して第１の電位及び第２の電位を繰り返す矩形波を一周期以上入力しながら、前記第１の制御線に前記第２の電位を供給し、前記第２の制御線に前記第１の電位を供給し、前記第３の制御線及び前記第４の制御線をそれぞれ電気的に切断されたハイインピーダンス状態とする第１の表示ステップと、
前記対向電極に対して前記第１の電位及び前記第２の電位を繰り返す矩形波を一周期以上入力しながら、前記第１の制御線及び前記第２の制御線をそれぞれ電気的に切断されたハイインピーダンス状態とし、前記第３の制御線に前記第２の電位を供給し、前記第４の制御線に前記第１の電位を供給する第２の表示ステップと、を前記第１の表示ステップに続いて前記第２の表示ステップを行う
ことを特徴とする電気泳動表示装置の駆動方法。 - 電気泳動粒子を含む電気泳動素子を一対の基板間に挟持してなり、複数の画素からなる表示部を備えており、前記表示部に、前記画素ごとに形成された画素電極と、前記電気泳動素子を介して複数の前記画素電極と対向する対向電極と、各々の前記画素と接続された第１の制御線及び第２の制御線からなる第１組の制御線、第３の制御線及び第４の制御線からなる第２組の制御線と、が設けられており、
前記画素ごとに、画像信号のデータを記憶する第１のメモリ回路と、画像信号のデータを供給するデータ線と前記第１のメモリ回路とを接続する第１の画素スイッチング素子と、前記画素電極と前記第１組の制御線における制御線のいずれか一方とを接続する第１のスイッチ回路と、画像信号のデータを記憶する第２のメモリ回路と、前記データ線と前記第２のメモリ回路とを接続する第２の画素スイッチング素子と、前記画素電極と前記第２組の制御線における制御線のいずれか一方とを接続する第２のスイッチ回路と、が設けられた電気泳動表示装置の駆動方法であって、
前記第１の画素スイッチング素子を介して前記第１のメモリ回路に画像信号のデータを入力し、前記第２の画素スイッチング素子を介して前記第２のメモリ回路に画像信号のデータを入力する第１のステップと、
前記第１のメモリ回路からの出力に基づき前記第１のスイッチ回路を制御し、前記第２のメモリ回路からの出力に基づき前記第２のスイッチ回路を制御する第２のステップと、
を有し、
前記第１のステップにおいて、
前記第２の制御線と前記画素電極とを接続状態とし、前記第４の制御線と前記画素電極とを接続状態とする、第１組の画像信号のデータを、階調表示を変更しない前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、
前記第２の制御線と前記画素電極とを接続状態とし、前記第３の制御線と前記画素電極とを接続状態とする、第２組の画像信号のデータを、第１の階調表示から第２の階調表示へと階調表示を変更する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、
前記第１の制御線と前記画素電極とを接続状態とし、前記第４の制御線と前記画素電極とを接続状態とする、第３組の画像信号のデータを、第２の階調表示から第１の階調表示へと階調表示を変更する前記画素を制御する前記第１のメモリ回路及び第２のメモリ回路に入力し、
前記第２のステップにおいて、
前記対向電極に対して第１の電位及び第２の電位を繰り返す矩形波を一周期以上入力しながら、前記第１の制御線に前記第２の電位を供給し、前記第３の制御線に前記第１の電位を供給し、前記第２の制御線及び前記第４の制御線をそれぞれ電気的に切断されたハイインピーダンス状態とする
ことを特徴とする電気泳動表示装置の駆動方法。 - 前記第１の制御線、前記第２の制御線、前記第３の制御線、前記第４の制御線、及び前記対向電極に電位を供給する信号供給手段と、
画素毎に設けられた前記第１の画素スイッチング素子及び第２の画素スイッチング素子にスイッチング素子のオンタイミングを規定する選択信号を供給する選択信号供給手段と、
前記第１の画素スイッチング素子を介して前記第１のメモリ回路へ、前記第２の画素スイッチング素子を介して第２のメモリ回路へ、それぞれ画像信号のデータを供給するデータ供給手段と、
を備え、請求項１から３のいずれか一項に記載の電気泳動表示装置の駆動方法を実行することを特徴とする電気泳動表示装置。 - 請求項４に記載の電気泳動表示装置を具備することを特徴とする電子機器。
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-
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