CN113809174B - 一种半导体器件及其制备方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制备方法，涉及半导体技术领域，本发明的半导体器件，包括衬底以及设置在衬底上的半导体层，半导体层划分有有源区和位于有源区***的无源区；有源区内的半导体层上设有源极、漏极、栅极、源场板和接地背孔，无源区内的半导体层上设有漏极焊盘和栅极焊盘，漏极与漏极焊盘电连接，栅极的一端通过源场板与栅极焊盘连接、另一端位于源极和漏极之间，栅极焊盘至少部分设置于无源区，源极通过接地背孔接地，有源区内的半导体层上还设有肖特基结，肖特基结的正极与栅极焊盘电连接、负极与源极通过二维电子气实现电连接，肖特基结的正向开启电压大于栅极的正向开启电压。本发明提供的半导体器件能够实现自保护。

Description

一种半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体器件及其制备方法。
背景技术
GaN高电子迁移率晶体管是5G通信***的核心元件，是通信基站功放核心元器件，在整个通信***发挥着至关重要的作用，其长期稳定性和可靠性对通信***的正常工作至关重要。GaN高电子迁移率晶体管实际工作时需要在栅极提供一个直流负极偏置电压，输入的射频信号与栅极的直流负极偏置电压实时控制漏极电流，从而实现射频信号放大。但是在自然环境内，***或电源存在干扰或不稳定因素，导致输入功率放大器的瞬时信号过大，此时，GaN高电子迁移率晶体管栅极肖特基结出现正向开启，导致栅极肖特基二极管导通，损坏GaN高电子迁移率晶体管，从而基站功率放大器损坏。一旦GaN高电子迁移率晶体管出现故障，将导致通信基站通信故障。
当前适用于无线通信***的大功率的GaN高电子迁移率晶体管通常为一个分立的GaN器件或集成方案，但栅极均无过激励保护元件。在基站运行过程中，一旦出现干扰信号，或是电源出现毛刺信号，都将导致GaN高电子迁移率晶体管栅极肖特基结出现正向开启，栅极肖特基二极管导通，GaN高电子迁移率晶体管损坏。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，能够在通信基站运行过程中，出现过激励干扰信号，或是电源出现毛刺信号时，保护半导体器件的栅极肖特基二极管，从而实现对通讯基站的保护。
本发明的实施例是这样实现的：
一种半导体器件，其包括衬底以及设置在衬底上的半导体层，半导体层划分有有源区和位于有源区***的无源区；有源区内的半导体层上设有源极、漏极、栅极、源场板和接地背孔，无源区内的半导体层上设有漏极焊盘和栅极焊盘，漏极与漏极焊盘电连接，栅极的一端通过源场板与栅极焊盘电连接、另一端位于源极和漏极之间，栅极焊盘至少部分设置于无源区，源极通过接地背孔接地，有源区内的半导体层上还设有肖特基结，肖特基结的正极与栅极焊盘电连接、负极与源极通过二维电子气实现电连接，肖特基结的正向开启电压大于栅极的正向开启电压。
可选的，作为一种可实施的方式，栅极焊盘包括第一栅极焊盘和第二栅极焊盘，第一栅极焊盘对应有源区设置，第二栅极焊盘对应无源区设置，肖特基结设置在第一栅极焊盘下方。
可选的，作为一种可实施的方式，第一栅极焊盘包括两个，两个第一栅极焊盘分别位于第二栅极焊盘的两端。
可选的，作为一种可实施的方式，肖特基结包括多个，多个肖特基结之间相互串联。
可选的，作为一种可实施的方式，栅极焊盘对应无源区的边界设置，肖特基结设置在栅极焊盘和源极之间并与栅极焊盘连接。
可选的，作为一种可实施的方式，肖特基结包括多个，多个肖特基结分别设置在第一栅极焊盘上以及第一栅极焊盘下方和源极之间并与栅极焊盘连接。
一种半导体器件的制备方法，其包括：在衬底上依次形成半导体层和钝化层，半导体层上划分有有源区和无源区，无源区位于有源区的***；刻蚀钝化层，并在被钝化层暴露的有源区内的半导体层上方形成源极和漏极；在剩余的钝化层上划分出同时对应有源区和无源区的第一刻蚀区和第二刻蚀区，其中，第一刻蚀区用于形成栅极焊盘和肖特基结，第二刻蚀区用于形成栅极，第二刻蚀区的一端与第一刻蚀区连接、另一端位于源极和漏极之间；刻蚀位于第一刻蚀区和第二刻蚀区的钝化层，并在刻蚀后被暴露的半导体层的表面覆盖金属层，并对金属层进行退火操作，形成栅极焊盘、肖特基结和栅极。
可选的，作为一种可实施的方式，第一刻蚀区呈栅条状。
可选的，作为一种可实施的方式，第一刻蚀区呈U型，第一刻蚀区包括两个相互平行的第一子刻蚀区以及连接两个第一子刻蚀区的第二子刻蚀区，两个第一子刻蚀区对应有源区设置，第二子刻蚀区对应无源区设置。
可选的，作为一种可实施的方式，第一刻蚀区呈U型，第一刻蚀区包括两个相互平行的第一子刻蚀区以及连接两个第一子刻蚀区的第二子刻蚀区，两个第一子刻蚀区对应有源区设置，第二子刻蚀区与两个第一子刻蚀区连接的端部对应有源区设置，第二子刻蚀区的中部对应无源区设置。
本发明实施例的有益效果包括：
本发明提供的半导体器件，包括衬底以及设置在衬底上的半导体层，半导体层划分有有源区和位于有源区***的无源区；有源区内的半导体层上设有源极、漏极、栅极、源场板和接地背孔，无源区内的半导体层上设有漏极焊盘和栅极焊盘，漏极与漏极焊盘电连接，栅极的一端通过源场板与栅极焊盘连接、另一端位于源极和漏极之间，栅极焊盘至少部分设置于无源区，源极通过接地背孔接地，有源区内的半导体层上还设有肖特基结，肖特基结的正极与栅极焊盘电连接、负极与源极通过二维电子气实现电连接，肖特基结的正向开启电压大于栅极的正向开启电压。当基站***受到干扰出现过激励或供电电源不稳定，导致瞬时信号过大时，该半导体器件内的肖特基结出现正向开启，从而将过激励、毛刺、信号过冲短路到地，致使这些可能损坏半导体器件的信号无法到达栅极，从而实现自保护。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的半导体器件的结构示意图；
图2为本发明实施例提供的钝化层的结构示意图之一；
图3为本发明实施例提供的半导体层内有源区和无源区划分的示意图；
图4为本发明实施例提供的半导体器件的等效电路图；
图5为本发明实施例提供的钝化层的结构示意图之二；
图6为本发明实施例提供的钝化层的结构示意图之三；
图7为本发明实施例提供的半导体器件的制备方法的流程图；
图8为本发明实施例提供的半导体器件在制作过程中的示意图之一；
图9为本发明实施例提供的半导体器件在制作过程中的示意图之二；
图10为本发明实施例提供的钝化层在刻蚀过程中的示意图之一；
图11为本发明实施例提供的钝化层在刻蚀过程中的示意图之二。
图标：100-半导体器件；110-衬底；120-半导体层；121-有源区；1211-第一有源区；1212-第二有源区；122-无源区；123-成核层；124-GaN层；125-AlGaN层；126-冒层；130-钝化层；131-源极；132-漏极；133-栅极；134-栅极焊盘；1341-第一栅极焊盘；1342-第二栅极焊盘；135-肖特基结；136-第一刻蚀区；1361-第一子刻蚀区；1362-第二子刻蚀区；137-第二刻蚀区；138-源场板；139-漏极焊盘；140-金属层；150-接地背孔。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
应当理解，虽然术语第一、第二等可以在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区域分一个元件与另一个元件。例如，在不脱离本公开的范围的情况下，第一元件可称为第二元件，并且类似地，第二元件可称为第一元件。如本文所使用，术语“和/或”包括相关联的所列项中的一个或多个的任何和所有组合。
应当理解，当一个元件(诸如层、区域或衬底)被称为“在另一个元件上”或“延伸到另一个元件上”时，其可以直接在另一个元件上或直接延伸到另一个元件上，或者也可以存在介于中间的元件。相反，当一个元件被称为“直接在另一个元件上”或“直接延伸到另一个元件上”时，不存在介于中间的元件。同样，应当理解，当元件(诸如层、区域或衬底)被称为“在另一个元件之上”或“在另一个元件之上延伸”时，其可以直接在另一个元件之上或直接在另一个元件之上延伸，或者也可以存在介于中间的元件。相反，当一个元件被称为“直接在另一个元件之上”或“直接在另一个元件之上延伸”时，不存在介于中间的元件。还应当理解，当一个元件被称为“连接”或“耦接”到另一个元件时，其可以直接连接或耦接到另一个元件，或者可以存在介于中间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一个元件时，不存在介于中间的元件。
除非另外定义，否则本文中使用的所有术语(包括技术术语和科学术语)的含义与本公开所属领域的普通技术人员通常理解的含义相同。还应当理解，本文所使用的术语应解释为含义与它们在本说明书和相关领域的情况下的含义一致，而不能以理想化或者过度正式的意义进行解释，除非本文中已明确这样定义。
请参照图1和图2，本实施例提供一种半导体器件100，其包括衬底110以及设置在衬底110上的半导体层120，半导体层120划分有有源区121和位于有源区121***的无源区122；有源区121内的半导体层120上设有源极131、漏极132、栅极133、源场板138和接地背孔150，无源区122内的半导体层120上设有漏极焊盘139和栅极焊盘134，漏极132与漏极焊盘139电连接，栅极133的一端通过源场板138与栅极焊盘134连接、另一端位于源极131和漏极132之间，栅极焊盘134至少部分设置于无源区122，源极131通过接地背孔150接地，有源区121内的半导体层120上还设有肖特基结135，肖特基结135的正极与栅极焊盘134电连接、负极与源极131通过二维电子气实现电连接，肖特基结135的正向开启电压大于栅极133的正向开启电压。
衬底110为用于承载半导体集成电路元器件的基材，材料可以为蓝宝石，GaN、GaAs、SiC等。在该衬底110上形成半导体层120，半导体层120的形成方式可以是通过金属有机化学气相沉积（MOCVD）或者分子束外延（MBE），本申请对其不做限定，具体可以根据实际需求进行合理选择。请结合参照图3，半导体层120上划分有有源区121和无源区122，有源区121内存在二维电子气，无源区122内不存在二维电子气。有源区121呈连贯状态，无源区122围绕有源区121设置。半导体层120可以是一层、两层或多层，设置时应当结合器件类型进行合理选择，本申请不对其做限制。例如，半导体层120为四层，包括依次层叠设置在衬底110上的成核层123、GaN层124、AlGaN层125和冒层126。
有源区121内的半导体层120上设有源极131、漏极132、栅极133、源场板138和接地背孔150，无源区122内的半导体层120上设有漏极焊盘139和栅极焊盘134。栅极133的一端与栅极焊盘134电连接、另一端位于源极131和漏极132之间，半导体层120之上。栅极焊盘134可以全部对应无源区122设置，也可以一部分对应无源区122设置、另一部分对应有源区121设置。示例地，有源区121包括第一有源区1211和第二有源区1212，源极131和漏极132与第一有源区1211贴合，栅极焊盘134的端部对应第二有源区1212设置。
在半导体层120上还设置有肖特基结135，肖特基结135的正极与栅极焊盘134电连接、负极通过有源区121的二维电子气与源极131电连接，肖特基结135的正向开启电压大于栅极133的正向开启电压。其等效电路图如图4所示，图4中a为漏极焊盘139、b为栅极133、c为源极131、d为肖特基结135。
当基站***受到干扰出现不稳定问题或供电电源不稳定，导致瞬时输入信号过大时，肖特基结135出现正向开启，从而将过激励、毛刺、信号过冲短路到地，致使这些可能损坏半导体器件100的信号无法到达栅极133，从而实现自保护。
如上所述，该半导体器件100包括衬底110以及设置在衬底110上的半导体层120，半导体层120划分有有源区121和位于有源区121***的无源区122；有源区121内的半导体层120上设有源极131、漏极132、栅极133、源场板138和接地背孔150，无源区122内的半导体层120上设有漏极焊盘139和栅极焊盘134，漏极132与漏极焊盘139电连接，栅极133的一端通过源场板138与栅极焊盘134连接、另一端位于源极131和漏极132之间，栅极焊盘134至少部分设置于无源区122，源极131通过接地背孔150接地，有源区121内的半导体层120上还设有肖特基结135，肖特基结135的正极与栅极焊盘134电连接、负极与源极131通过二维电子气实现电连接，肖特基结135的正向开启电压大于栅极133的正向开启电压。当基站***受到干扰出现不稳定问题或供电电源不稳定，导致瞬时信号过大时，该半导体器件100内的肖特基结135出现正向开启，从而将过激励、毛刺、信号过冲短路到地，致使这些可能损坏半导体器件100的信号无法到达栅极133，从而实现自保护。
请参照图2、图3和图5，可选的，本发明实施例的一种可实现的方式中，栅极焊盘134包括第一栅极焊盘1341和第二栅极焊盘1342，第一栅极焊盘1341对应有源区121设置，第二栅极焊盘1342对应无源区122设置，肖特基结135设置在第一栅极焊盘1341下方。
栅极焊盘134包括与有源区121对应设置的第一栅极焊盘1341和与无源区122对应设置的第二栅极焊盘1342，第一栅极焊盘1341和第二栅极焊盘1342相互连接。肖特基结135设置在第一栅极焊盘1341下方，以此实现肖特基结135正极与栅极焊盘134电连接。肖特基结135与源极131之间的区域与半导体层120的有源区121对应，故肖特基结135的负极通过有源区121内的二维电子气与源极131之间实现电连接。
可选的，本发明实施例的一种可实现的方式中，第一栅极焊盘1341包括两个，两个第一栅极焊盘1341分别位于第二栅极焊盘1342的两端。
栅极焊盘134呈直线型，由第一栅极焊盘1341-第二栅极焊盘1342-第一栅极焊盘1341依次连接而成，两个第一栅极焊盘1341对应有源区121设置，第二栅极焊盘1342对应无源区122设置，使得形成的肖特基结135位于栅极焊盘134的两侧，能够更好地确保封装键合时损坏肖特基结135以保护栅极133。
可选的，本发明实施例的一种可实现的方式中，肖特基结135包括多个，多个肖特基结135之间相互串联。
肖特基结135可以包括多个，通过多个肖特基结135之间的串联，实现肖特基结135的正向开启电压大于栅极133的正向开启电压，以实现半导体器件100的自保护。
请参照图3和图6，可选的，本发明实施例的一种可实现的方式中，栅极焊盘134对应无源区122的边界设置，肖特基结135设置在栅极焊盘134和源极131之间并与栅极焊盘134连接。
栅极焊盘134对应半导体层120的无源区122设置，且栅极焊盘134在半导体层120上的投影刚好位于无源区122的边缘，肖特基结135设置在栅极焊盘134和源极131之间，肖特基结135对应半导体层120的有源区121设置，肖特基结135的正极通过与栅极焊盘134直接连接实现电连接，肖特基结135的负极则通过与源极131之间的二维电子气实现电连接。
可选的，本发明实施例的一种可实现的方式中，肖特基结135包括多个，多个肖特基结135分别设置在第一栅极焊盘1341下方以及第一栅极焊盘1341和源极131之间并与栅极焊盘134连接。
肖特基结135包括多个，多个肖特基结135一部分设置在第一栅极焊盘1341下方、另一部分设置在第一栅极焊盘1341和源极131之间并与栅极焊盘134连接。设置在第一栅极焊盘1341下方的肖特基结135的正极与第一栅极焊盘1341电连接、负极与设置在第一栅极焊盘1341和源极131之间的肖特基结135的正极电连接，设置在第一栅极焊盘1341和源极131之间的肖特基结135的负极通过有源区121内的二维电子气与源极131之间实现电连接。
请参照图7，本发明实施例还公开了一种半导体器件100的制备方法，其包括：
S100：在衬底110上依次形成半导体层120和钝化层130，半导体层120上划分有有源区121和无源区122，无源区122位于有源区121的***。
请结合参照图8，在衬底110上形成半导体层120，半导体层120的形成方式可以是通过金属有机化学气相沉积（MOCVD）或者分子束外延（MBE），本申请对其不做限定，具体可以根据实际需求进行合理选择。在半导体层120上再形成钝化层130，钝化层130的形成方式可以采用等离子体增强化学气相沉积（PECVD）或原子层外延（ALD），在半导体层120表面生长SiN，SiN与半导体层120表面悬挂键成键，实现半导体层120表面钝化，防止半导体层120的电流崩塌。
请结合参照图3，半导体层120上划分有有源区121和无源区122，有源区121内存在二维电子气，无源区122内不存在二维电子气。可以采用离子注入或台面刻蚀的方式形成有源区121和无源区122，例如，在钝化层130表面涂布光刻胶，通过光刻工艺，使非注入区表面覆盖光刻胶，注入区表面无光刻胶。采用离子注入机，将离子注入到注入区，将注入区内的二维电子气破坏。离子注入后，实现注入区下方无二维电子气，形成无源区122，非注入区下方二维电子气保留，形成有源区121。
S200：刻蚀钝化层130，并在被钝化层130暴露的有源区121内的半导体层120上方形成源极131和漏极132。
请结合参照图9，通过刻蚀钝化层130，使半导体层120的有源区121暴露，然后在有源区121内的半导体层120上形成源极131和漏极132。示例地，采用光刻胶覆盖钝化层130，在钝化层130表面涂布光刻胶，通过光刻工艺，使刻蚀区暴露，非刻蚀区表面覆盖光刻胶。采用刻蚀机进行刻蚀，将刻蚀区的钝化层130去除，然后并去除剩余光刻胶。再次通过光刻工艺，实现光刻胶将剩余钝化层130覆盖，半导体层120表面裸露。采用电子束蒸发工艺，在暴露的半导体层120上蒸发欧姆金属。采用剥离工艺，实现欧姆金属剥离以形成源极131和漏极132。
S300：在剩余的钝化层130上划分出同时对应有源区121和无源区122的第一刻蚀区136和第二刻蚀区137，其中，第一刻蚀区136用于形成栅极焊盘134和肖特基结135，第二刻蚀区137用于形成栅极133，第二刻蚀区137的一端与第一刻蚀区136连接、另一端位于源极131和漏极132之间。
请结合参照图10，在剩余的钝化层130上划分第一刻蚀区136和第二刻蚀区137，第一刻蚀区136和第二刻蚀区137均同时对应有源区121和无源区122。在第一刻蚀区136上形成栅极焊盘134和肖特基结135，在第二刻蚀区137上形成栅极133，故第二刻蚀区137的一端应与第一刻蚀区136连接、另一端应位于源极131和漏极132之间。
S400：刻蚀位于第一刻蚀区136和第二刻蚀区137的钝化层130，并在刻蚀后被暴露的所述半导体层120的表面覆盖金属层140，并对金属层140进行退火操作，形成栅极焊盘134、肖特基结135和栅极133。
请结合参照图1，在划分出第一刻蚀区136和第二刻蚀区137之后，刻蚀位于第一刻蚀区136和第二刻蚀区137的钝化层130，应理解，刻蚀后的钝化层130去除，将下方的半导体层120暴露。在半导体层120的表面覆盖金属层140，金属层140与半导体层120相互贴合。在第一刻蚀区136内，与有源区121对应的金半接触区处形成肖特基结135，与无源区122对应的金半接触区处形成栅极焊盘134。在第二刻蚀区137内的金半接触区处形成栅极133。金属层140的形成方式可以为在半导体层120的表面进行金属蒸发，并完成退火。通过选用合适的金属，使肖特基结135的正向开启电压大于栅极133的正向开启电压。示例地，用于形成金属层140的金属为NiAu。
可选的，为了实现栅极133和栅极焊盘134之间的电连接，可以在栅极133和栅极焊盘134上方覆盖场板金属以形成源场板138。
如上所述，该半导体器件100的制备方法包括：在衬底110上依次形成半导体层120和钝化层130，半导体层120上划分有有源区121和无源区122，无源区122位于有源区121的***；在半导体层120上形成钝化层130；刻蚀钝化层130，并在被钝化层130暴露的有源区121内的半导体层120上方形成源极131和漏极132；在剩余的钝化层130上划分出同时对应有源区121和无源区122的第一刻蚀区136和第二刻蚀区137，其中，第一刻蚀区136用于形成栅极焊盘134和肖特基结135，第二刻蚀区137用于形成栅极133，第二刻蚀区137的一端第一刻蚀区136连接、另一端位于源极131和漏极132之间；刻蚀位于第一刻蚀区136和第二刻蚀区137的钝化层130，并在刻蚀后被暴露的半导体层120的表面覆盖金属层140，并对金属层140进行退火操作，形成栅极焊盘134、肖特基结135和栅极133。该方法工艺简单，且制备得到的半导体器件100具有自保护功能。
请结合参照图10，可选的，本发明实施例的一种可实现的方式中，第一刻蚀区136呈栅条状。
第一刻蚀区136呈栅条状，同时跨越了有源区121和无源区122，在形成金半接触后，第一刻蚀区136上对应有源区121的部分即为肖特基结135、对应无源区122的部分即为栅极焊盘134，由于第一刻蚀区136呈连贯状态，故肖特基结135与栅极焊盘134连接。同时，肖特基结135通过与源极131之间的有源区121实现与源极131的电连接。
示例地，第一刻蚀区136的两端分别对应有源区121、中间部分对应无源区122，经过工艺S300与S400后，肖特基结135位于栅极焊盘134的两端。
请结合参照图11，可选的，本发明实施例的一种可实现的方式中，第一刻蚀区136呈U型，第一刻蚀区136包括两个相互平行的第一子刻蚀区1361以及连接两个第一子刻蚀区1361的第二子刻蚀区1362，两个第一子刻蚀区1361对应有源区121设置，第二子刻蚀区1362对应无源区122设置。
第一刻蚀区136呈U型，由第一子刻蚀区1361-第二子刻蚀区1362-第一子刻蚀区1361依次连接而成，两个第一子刻蚀区1361对应有源区121设置，第二子刻蚀区1362对应无源区122设置。经过工艺S300与S400后，肖特基结135位于第一子刻蚀区1361上，栅极焊盘134位于第二子刻蚀区1362上。也即是，肖特基结135位于栅极焊盘134和源极131之间，肖特基结135的正极通过直接接触与栅极焊盘134实现电连接、负极通过与源极131之间的二维电子气与源极131实现电连接。
可选的，本发明实施例的一种可实现的方式中，第一刻蚀区136呈U型，第一刻蚀区136包括两个相互平行的第一子刻蚀区1361以及连接两个第一子刻蚀区1361的第二子刻蚀区1362，两个第一子刻蚀区1361对应有源区121设置，第二子刻蚀区1362与两个第一子刻蚀区1361连接的端部对应有源区121设置，第二子刻蚀区1362的中部对应无源区122设置。
第一刻蚀区136呈U型，由第一子刻蚀区1361-第二子刻蚀区1362-第一子刻蚀区1361依次连接而成，两个第一子刻蚀区1361对应有源区121设置，第二子刻蚀区1362与两个第一子刻蚀区1361连接的端部对应有源区121设置、中部对应无源区122设置。经过工艺S300与S400后，肖特基结135位于第一子刻蚀区1361和第二子刻蚀区1362的端部，栅极焊盘134位于第二子刻蚀区1362的中部。也即是，肖特基结135位于栅极焊盘134的端部和栅极焊盘134与源极131之间。位于栅极焊盘134端部的肖特基结135的正极通过直接接触与栅极焊盘134实现电连接、负极通过直接接触与位于栅极焊盘134与源极131之间的肖特基结135的正极实现电连接，而位于栅极焊盘134与源极131之间的肖特基结135的负极则通过与源极131之间的二维电子气与源极131实现电连接。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体器件，其特征在于，包括衬底以及设置在所述衬底上的半导体层，所述半导体层划分有有源区和位于所述有源区***的无源区；所述有源区内的半导体层上设有源极、漏极、栅极、源场板和接地背孔，所述无源区内的半导体层上设有漏极焊盘和栅极焊盘，所述漏极与所述漏极焊盘电连接，所述栅极的一端通过所述源场板与所述栅极焊盘电连接、另一端位于所述源极和所述漏极之间，所述栅极焊盘至少部分设置于所述无源区，所述源极通过所述接地背孔接地，所述有源区内的半导体层上还设有肖特基结，所述肖特基结设置在所述栅极焊盘的下方，和/或，所述肖特基结设置在所述栅极焊盘和所述源极之间，所述肖特基结的正极与所述栅极焊盘电连接、负极与所述源极通过二维电子气实现电连接，所述肖特基结的正向开启电压大于所述栅极的正向开启电压。
2.根据权利要求1所述的半导体器件，其特征在于，所述栅极焊盘包括第一栅极焊盘和第二栅极焊盘，所述第一栅极焊盘对应所述有源区设置，所述第二栅极焊盘对应所述无源区设置，所述肖特基结设置在所述第一栅极焊盘下方。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一栅极焊盘包括两个，两个所述第一栅极焊盘分别位于所述第二栅极焊盘的两端。
4.根据权利要求2所述的半导体器件，其特征在于，所述肖特基结包括多个，多个所述肖特基结之间相互串联。
5.根据权利要求1所述的半导体器件，其特征在于，所述栅极焊盘对应所述无源区的边界设置，所述肖特基结设置在所述栅极焊盘和所述源极之间并与所述栅极焊盘连接。
6.根据权利要求2所述的半导体器件，其特征在于，所述肖特基结包括多个，多个所述肖特基结分别设置在所述第一栅极焊盘下方以及所述第一栅极焊盘和所述源极之间并与所述栅极焊盘连接。
7.一种半导体器件的制备方法，其特征在于，包括：
在衬底上依次形成半导体层和钝化层，所述半导体层上划分有有源区和无源区，所述无源区位于所述有源区的***；
刻蚀所述钝化层，并在被所述钝化层暴露的所述有源区内的所述半导体层上方形成源极和漏极；
在剩余的所述钝化层上划分出同时对应所述有源区和所述无源区的第一刻蚀区和第二刻蚀区，其中，所述第一刻蚀区用于形成栅极焊盘和肖特基结，所述第二刻蚀区用于形成栅极，所述第二刻蚀区的一端与所述第一刻蚀区连接、另一端位于所述源极和所述漏极之间；
刻蚀位于所述第一刻蚀区和所述第二刻蚀区的所述钝化层，并在刻蚀后被暴露的所述半导体层的表面覆盖金属层，并对所述金属层进行退火操作，形成所述栅极焊盘、所述肖特基结和所述栅极，所述肖特基结的正极与所述栅极焊盘电连接、负极与所述源极通过二维电子气实现电连接，所述肖特基结的正向开启电压大于所述栅极的正向开启电压。
8.根据权利要求7所述的半导体器件的制备方法，其特征在于，所述第一刻蚀区呈栅条状。
9.根据权利要求7所述的半导体器件的制备方法，其特征在于，所述第一刻蚀区呈U型，所述第一刻蚀区包括两个相互平行的第一子刻蚀区以及连接两个所述第一子刻蚀区的第二子刻蚀区，两个所述第一子刻蚀区对应所述有源区设置，所述第二子刻蚀区对应所述无源区设置。
10.根据权利要求7所述的半导体器件的制备方法，其特征在于，所述第一刻蚀区呈U型，所述第一刻蚀区包括两个相互平行的第一子刻蚀区以及连接两个所述第一子刻蚀区的第二子刻蚀区，两个所述第一子刻蚀区对应所述有源区设置，所述第二子刻蚀区与两个所述第一子刻蚀区连接的端部对应所述有源区设置，所述第二子刻蚀区的中部对应所述无源区设置。
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