JP5527187B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5527187B2 JP5527187B2 JP2010271891A JP2010271891A JP5527187B2 JP 5527187 B2 JP5527187 B2 JP 5527187B2 JP 2010271891 A JP2010271891 A JP 2010271891A JP 2010271891 A JP2010271891 A JP 2010271891A JP 5527187 B2 JP5527187 B2 JP 5527187B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- source
- comparator
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 74
- 239000003990 capacitor Substances 0.000 claims description 27
- 230000015556 catabolic process Effects 0.000 claims description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 26
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005389 magnetism Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Landscapes
- Electronic Switches (AREA)
- Rectifiers (AREA)
Description
整流素子として機能する半導体装置であって、
ソースが前記整流素子のアノードとなる第1のトランジスタと、
前記第1のトランジスタより高耐圧で、ソースが前記第1のトランジスタのドレインに接続され、ゲートが前記第1のトランジスタのソースに接続され、ドレインが前記整流素子のカソードとなるディプレッション型の第2のトランジスタと、
前記第1のトランジスタより高耐圧で、ドレインが前記第2のトランジスタのドレインに接続されたディプレッション型の第3のトランジスタと、
前記第1のトランジスタのソースの電圧と前記第3のトランジスタのソースの電圧とを比較し、前記第1のトランジスタのゲート電圧を制御する比較器と、
を備えることを特徴とする半導体装置。
前記比較器の一方の電源端子が前記第1のトランジスタのソースに接続されており、
前記第3のトランジスタのソースと前記比較器の他方の電源端子との間に接続され、前記比較器によってゲート電圧が制御される第4のトランジスタと、
前記比較器の双方の電源端子の間に接続されたコンデンサと、
を備えることを特徴とする付記1に記載の半導体装置。
前記比較器の一方の電源端子が前記第1のトランジスタのソースに接続されており、
前記第3のトランジスタのソースと前記比較器の他方の電源端子との間に接続されたダイオードと、
前記比較器の双方の電源端子の間に接続されたコンデンサと、
を備えることを特徴とする付記1に記載の半導体装置。
前記第3のトランジスタのゲートが前記第2のトランジスタのソースに接続される
ことを特徴とする付記1乃至3のいずれかに記載の半導体装置。
前記第3のトランジスタのゲートが前記第2のトランジスタのゲートに接続される
ことを特徴とする付記1乃至3のいずれかに記載の半導体装置。
負極端子が前記第1のトランジスタのソースに接続され、前記第1のトランジスタのソースの電圧に第1電圧を加えた電圧を正極端子に出力する第1電圧源と、
前記第3のトランジスタのソースと前記第1電圧源の正極端子との間に直列に接続された分圧抵抗と、
を備え、
前記比較器の一方の入力端子が前記分圧抵抗の分圧点に接続される
ことを特徴とする付記1乃至6のいずれかに記載の半導体装置。
前記第1のトランジスタのソースが前記比較器の非反転入力端子に接続され、前記第3のトランジスタのソースが前記比較器の反転入力端子に接続される
ことを特徴とする付記1乃至6のいずれかに記載の半導体装置。
整流素子が並列に接続されたスイッチング素子として機能する半導体装置であって、
ソースが前記スイッチング素子の一方の端子となる第1のトランジスタと、
前記第1のトランジスタより高耐圧で、ソースが前記第1のトランジスタのドレインに接続され、ゲートが前記第1のトランジスタのソースに接続され、ドレインが前記スイッチング素子の他方の端子となるディプレッション型の第2のトランジスタと、
前記第1のトランジスタより高耐圧で、ドレインが前記第2のトランジスタのドレインに接続されたディプレッション型の第3のトランジスタと、
負極端子が前記第1のトランジスタのソースに接続され、前記第1のトランジスタのソースの電圧に第1電圧を加えた電圧を正極端子に出力する第1電圧源と、
前記第3のトランジスタのソースと前記第1電圧源の正極端子との間に直列に接続された分圧抵抗と、
負極端子が前記第1のトランジスタのソースに接続され、前記第1のトランジスタのソースの電圧に第2電圧を加えた電圧を正極端子に出力する第2電圧源と、
前記スイッチング素子の制御信号の電圧と前記第2電圧源の出力電圧とを比較する比較器と、
前記比較器の出力電圧と前記分圧抵抗の分圧電圧とを比較し、前記第1のトランジスタのゲート電圧を制御する比較器と、
を備えることを特徴とする半導体装置。
さらに、前記比較器と前記第1のトランジスタのゲート間に、前記比較器が出力する制御信号の前記第1のトランジスタを導通する第1のレベルを外部制御信号に応答して前記第1のトランジスタを非導通にする第2のレベルにする論理回路を備えた、
ことを特徴とする付記1乃至5のいずれかに記載の半導体装置。
前記第2のトランジスタと前記第3のトランジスタとが高電子移動度トランジスタ(HEMT)であり、前記第1のトランジスタが前記第1のトランジスタがシリコンMOSFETである
ことを特徴とする付記1乃至9のいずれかに記載の半導体装置。
付記6に記載の半導体装置をブリッジ回路に組み込んで交流電圧を全波整流するブリッジ整流回路。
付記8に記載の2つの半導体装置を直列接続した直列回路を電源間にブリッジ状に複数接続し、複数の直列回路における2つの半導体装置間の各接続点に多相モータの各相のコイルを接続し、これらの半導体装置の比較器に制御信号を出力する多相モータの駆動回路。
第3電圧源に接続したコイルと、
基準電源と前記コイルとの間に設けられた第5のトランジスタと、
前記コイルと前記第5のトランジスタとの接続点にアノードが接続した付記9に記載の半導体装置と、
前記第5のトランジスタを駆動するパルスを生成するパルス生成回路と、
を備え、
前記パルス生成回路により生成される駆動パルスに基づく前記外部制御信号が前記半導体装置の論理回路に入力される
ことを特徴とするスイッチングレギュレータ。
20 比較器(コンパレータ)
1、2、5 電源回路
30、30’、60 スイッチングレギュレータ
31 パルス生成回路
32 インバータ、
33 レベルコンバータ、
40 負荷、
50 AND回路、
C1 コンデンサ
D1 ダイオード
Q1〜Q5 トランジスタ
R1、R2 抵抗
L1 コイル
Claims (10)
- 整流素子として機能する半導体装置であって、
ソースが前記整流素子のアノードとなる第1のトランジスタと、
前記第1のトランジスタより高耐圧で、ソースが前記第1のトランジスタのドレインに接続され、ゲートが前記第1のトランジスタのソースに接続され、ドレインが前記整流素子のカソードとなるディプレッション型の第2のトランジスタと、
前記第1のトランジスタより高耐圧で、ドレインが前記第2のトランジスタのドレインに接続されたディプレッション型の第3のトランジスタと、
前記第1のトランジスタのソースの電圧と前記第3のトランジスタのソースの電圧とを比較し、前記第1のトランジスタのゲート電圧を制御する比較器と、
を備えることを特徴とする半導体装置。 - 前記比較器の一方の電源端子が前記第1のトランジスタのソースに接続されており、
前記第3のトランジスタのソースと前記比較器の他方の電源端子との間に接続され、前記比較器によってゲート電圧が制御される第4のトランジスタと、
前記比較器の双方の電源端子の間に接続されたコンデンサと、
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記比較器の一方の電源端子が前記第1のトランジスタのソースに接続されており、
前記第3のトランジスタのソースと前記比較器の他方の電源端子との間に接続されたダイオードと、
前記比較器の双方の電源端子の間に接続されたコンデンサと、
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記第3のトランジスタのゲートが前記第2のトランジスタのソースに接続される
ことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。 - 前記第3のトランジスタのゲートが前記第2のトランジスタのゲートに接続される
ことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。 - 負極端子が前記第1のトランジスタのソースに接続され、前記第1のトランジスタのソースの電圧に第1電圧を加えた電圧を正極端子に出力する第1電圧源と、
前記第3のトランジスタのソースと前記第1電圧源の正極端子との間に直列に接続された分圧抵抗と、
を備え、
前記比較器の一方の入力端子が前記分圧抵抗の分圧点に接続される
ことを特徴とする請求項1乃至5のいずれかに記載の半導体装置。 - 前記第1のトランジスタのソースが前記比較器の非反転入力端子に接続され、前記第3のトランジスタのソースが前記比較器の反転入力端子に接続される
ことを特徴とする請求項1乃至6のいずれかに記載の半導体装置。 - 整流素子が並列に接続されたスイッチング素子として機能する半導体装置であって、
ソースが前記スイッチング素子の一方の端子となる第1のトランジスタと、
前記第1のトランジスタより高耐圧で、ソースが前記第1のトランジスタのドレインに接続され、ゲートが前記第1のトランジスタのソースに接続され、ドレインが前記スイッチング素子の他方の端子となるディプレッション型の第2のトランジスタと、
前記第1のトランジスタより高耐圧で、ドレインが前記第2のトランジスタのドレインに接続されたディプレッション型の第3のトランジスタと、
負極端子が前記第1のトランジスタのソースに接続され、前記第1のトランジスタのソースの電圧に第1電圧を加えた電圧を正極端子に出力する第1電圧源と、
前記第3のトランジスタのソースと前記第1電圧源の正極端子との間に直列に接続された分圧抵抗と、
負極端子が前記第1のトランジスタのソースに接続され、前記第1のトランジスタのソースの電圧に第2電圧を加えた電圧を正極端子に出力する第2電圧源と、
前記スイッチング素子の制御信号の電圧と前記第2電圧源の出力電圧とを比較する比較器と、
前記比較器の出力電圧と前記分圧抵抗の分圧電圧とを比較し、前記第1のトランジスタのゲート電圧を制御する比較器と、
を備えることを特徴とする半導体装置。 - さらに、前記比較器と前記第1のトランジスタのゲート間に、前記比較器が出力する制御信号の前記第1のトランジスタを導通する第1のレベルを外部制御信号に応答して前記第1のトランジスタを非導通にする第2のレベルにする論理回路を備えた、
ことを特徴とする請求項1乃至6のいずれかに記載の半導体装置。 - 前記第2のトランジスタと前記第3のトランジスタとが高電子移動度トランジスタ(HEMT)であり、前記第1のトランジスタが前記第1のトランジスタがシリコンMOSFETである
ことを特徴とする請求項1乃至9のいずれかに記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010271891A JP5527187B2 (ja) | 2009-12-22 | 2010-12-06 | 半導体装置 |
US13/078,386 US8416015B2 (en) | 2009-12-22 | 2011-04-01 | Active rectifying apparatus |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009290304 | 2009-12-22 | ||
JP2009290304 | 2009-12-22 | ||
JP2010271891A JP5527187B2 (ja) | 2009-12-22 | 2010-12-06 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011151788A JP2011151788A (ja) | 2011-08-04 |
JP5527187B2 true JP5527187B2 (ja) | 2014-06-18 |
Family
ID=44538335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010271891A Expired - Fee Related JP5527187B2 (ja) | 2009-12-22 | 2010-12-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5527187B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101860930B1 (ko) | 2013-04-30 | 2018-05-28 | 주식회사 에이스테크놀로지 | 갈륨나이트라이드(GaN) 트랜지스터를 이용한 전력증폭기의 바이어스회로 |
CN109039071B (zh) * | 2018-08-20 | 2023-12-01 | 无锡麟力科技有限公司 | 一种电源开关状态检测电路 |
JP7292874B2 (ja) * | 2018-12-26 | 2023-06-19 | 株式会社東芝 | 電流検出回路 |
JP2023034562A (ja) * | 2021-08-31 | 2023-03-13 | 株式会社 日立パワーデバイス | 整流回路、並びに、それを用いる半導体装置および電源装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5506527A (en) * | 1994-04-15 | 1996-04-09 | Hewlett-Packard Compnay | Low power diode |
JP3103349B2 (ja) * | 1999-04-06 | 2000-10-30 | 株式会社エヌ・ティ・ティ・データ | 整流器及び電源装置 |
JP4833101B2 (ja) * | 2007-02-02 | 2011-12-07 | 三菱電機株式会社 | 整流装置 |
JP5358882B2 (ja) * | 2007-02-09 | 2013-12-04 | サンケン電気株式会社 | 整流素子を含む複合半導体装置 |
DE102007046705B3 (de) * | 2007-09-28 | 2009-04-30 | Infineon Technologies Austria Ag | Schaltung für eine aktive Diode und Verfahren zum Betrieb einer aktiven Diode |
JP2009182107A (ja) * | 2008-01-30 | 2009-08-13 | Furukawa Electric Co Ltd:The | 半導体装置 |
-
2010
- 2010-12-06 JP JP2010271891A patent/JP5527187B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011151788A (ja) | 2011-08-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6025128B2 (ja) | マルチレベル電力変換回路および装置 | |
US9083257B2 (en) | Power conversion circuit, multiphase voltage regulator, and power conversion method | |
JP5334189B2 (ja) | 半導体装置および電子機器 | |
US9502973B2 (en) | Buck converter with III-nitride switch for substantially increased input-to-output voltage ratio | |
US9793803B2 (en) | Power converter circuit | |
WO2012176403A1 (ja) | 昇降圧型ac/dcコンバータ | |
US9793793B2 (en) | Power factor correction circuit and power supply device | |
JP2009148106A (ja) | 電力変換回路 | |
US10673334B2 (en) | Method for operating a power converter circuit and power converter circuit | |
US20140192573A1 (en) | Power conversion circuit | |
US8362825B2 (en) | Sub-stage for a charge pump | |
JP2011152011A (ja) | 半導体装置及びそれを用いた電源装置 | |
Rose et al. | A GaN HEMT driver IC with programmable slew rate and monolithic negative gate-drive supply and digital current-mode control | |
WO2016207969A1 (ja) | 充電共用インバータ | |
US8416015B2 (en) | Active rectifying apparatus | |
JP5527187B2 (ja) | 半導体装置 | |
US20210184574A1 (en) | Hybrid Boost Converters | |
US20160072386A1 (en) | Switching power supply | |
US10461662B1 (en) | AC/DC converter | |
JP6950495B2 (ja) | 電力変換器 | |
US20240223102A1 (en) | Power inverter and method for controlling a power inverter | |
US9276476B1 (en) | Forced commutating a current through a diode | |
CN116722717A (zh) | 功率转换器的最小峰值电流 | |
US9312749B2 (en) | Driver device for power factor correction circuit | |
WO2022233456A1 (en) | Power inverter and method for controlling a power inverter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130903 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140206 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140212 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140303 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140318 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140331 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5527187 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |