JP5352437B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5352437B2
JP5352437B2 JP2009271258A JP2009271258A JP5352437B2 JP 5352437 B2 JP5352437 B2 JP 5352437B2 JP 2009271258 A JP2009271258 A JP 2009271258A JP 2009271258 A JP2009271258 A JP 2009271258A JP 5352437 B2 JP5352437 B2 JP 5352437B2
Authority
JP
Japan
Prior art keywords
wiring board
semiconductor device
layer side
metal
wiring substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009271258A
Other languages
English (en)
Other versions
JP2011114259A5 (ja
JP2011114259A (ja
Inventor
賢哉 河野
智子 依田
優之 白井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009271258A priority Critical patent/JP5352437B2/ja
Priority to US12/956,224 priority patent/US8763242B2/en
Publication of JP2011114259A publication Critical patent/JP2011114259A/ja
Publication of JP2011114259A5 publication Critical patent/JP2011114259A5/ja
Application granted granted Critical
Publication of JP5352437B2 publication Critical patent/JP5352437B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09118—Moulded substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/041—Solder preforms in the shape of solder balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Description

本発明は、半導体装置およびその製造方法に関し、特に、電子部品を搭載した配線基板を複数層積層した三次元実装構造を有する半導体装置およびその製造方法に適用して有効な技術に関する。
近年、電子部品の高性能化に伴い、電子部品を高密度に実装した半導体装置が開発されている。このような半導体装置として、例えば特許文献１に記載されているような、配線基板に電子部品を搭載し、前記配線基板上に他の配線基板を積層して樹脂封止した三次元実装の電子部品内蔵基板が公知である。
図１１に示すように、特許文献１に記載された電子部品内蔵基板４８は、下層側配線基板１０および上層側配線基板２０の２枚の基板の間の下層側配線基板１０上面に電子部品３０を搭載し、第１の配線基板である下層側配線基板１０と第２の配線基板である上層側配線基板２０とが半田ボール４０によって電気的に接続されている。また、下層側配線基板１０および上層側配線基板２０の間には封止樹脂４５が注入されており、電子部品３０を覆っている。下層側配線基板１０に形成されたボンディングパッド１２と電子部品に形成された電極３２はボンディングワイヤ４６により電気的に接続されており、電極３２とボンディングワイヤ４６の接合部には保護材として樹脂４７が塗布されている。
また、下層側配線基板１０の下面には半田等からなるバンプ１４が接合されている。一方で下層側配線基板１０の上面にはキャパシタやレジスタおよびインダクタ等の回路部品１６と電子部品３０が搭載されている。なお、図１１における下層側配線基板１０および上層側配線基板２０のそれぞれの上面および裏面に形成された配線および電極は示していない。
また、図１２は、図１１に示す電子部品内蔵基板４８の一部を示す平面図である。なお、図１２では構造をわかりやすくするため、下層側配線基板１０、下層側配線基板１０の上面に配置された電子部品３０、回路部品１６および半田ボール４０のみを示し、上層側配線基板２０、封止樹脂４５、ボンディングワイヤ４６、樹脂４７および下層側配線基板１０の上面の配線は図示していない。
この電子部品内蔵基板４８では、図１１に示すように下層側配線基板１０および上層側配線基板２０のそれぞれの表面に形成された配線電極（図示しない）を、半田ボール４０で電気的に接続している。この半田ボール４０は、Ｃｕ（銅）からなる球状に形成されたＣｕコア４２の外表面を半田４４が被覆して形成されている。Ｃｕコア４２入りの半田ボール４０は、下層側配線基板１０上に搭載された電子部品３０が上層側配線基板２０に触れないようにするための、下層側配線基板１０と上層側配線基板２０との間のスペーサとしての機能を持ち合わせている。従って、半田ボール４０の直径は、電子部品３０を搭載した際の、下層側配線基板１０の上面から電子部品３０の上面までの高さよりも大きくする必要がある。
このように、電子部品を搭載した複数の配線基板を積層し、各配線基板の配線同士を電気的に接続し、かつ全体を樹脂封止してある構造は、パッケージ上に他のパッケージを積層していることから、一般にＰｏＰ（Package on Package）と呼ばれる。ＰｏＰ構造を用い、高密度に電子部品を実装したパッケージは、高周波パワーアンプや表面弾性波フィルタおよびアンテナスイッチ等複数の電子部品を搭載した通信用の半導体装置、もしくは、ＤＲＡＭ（Dynamic Random Access Memory）やマイクロコンピューター（Microcomputer）を複数搭載したＳｉＰ（System in Package）と称される半導体装置に使用される。また、上記半導体装置は、携帯電話やデジタルスチールカメラ等の携帯機器およびデジタルテレビやレーザビームプリンタ等のコンシューマ製品で使用される。
特開２００８−１５３４９２号公報
しかしながら、前記特許文献１に記載された、図１１に示す電子部品内蔵基板４８において、下層側配線基板１０と上層側配線基板２０との間の電気的接続にＣｕコア４２入りの半田ボール４０を使用すると、必然的に半田ボール４０の接続ピッチＬ２が大きくなってしまい、半導体装置の小型化が困難になるという問題がある。なお、ここで言う接続ピッチＬ２とは、同一配線基板上における一つの半田ボール４０の中心から隣り合う他の半田ボール４０の中心までの距離を言う。
具体的には、電子部品３０の厚さが４００μｍであった場合、スペーサとしての機能を持つＣｕコア４２入りの半田ボール４０の直径Ｌ１は、少なくとも４００μｍ以上必要であり、接続ピッチＬ２も４００μｍ以上必要となる。このとき、半田ボール４０の直径Ｌ１と接続ピッチＬ２が同値であると、隣り合う半田ボール４０同士が接触してしまうため、接続ピッチＬ２は４００μｍよりさらに大きくする必要があり、半導体装置の小型化の大きな妨げになる。
なお、半田ボール４０の外表面の半田４４は、下層側配線基板１０および上層側配線基板２０の接着時の加熱工程により溶融するため、半田ボール４０の高さは半田４４が溶けた分だけ小さくなる。このため、半田ボール４４がスペーサとして機能し、上層側配線基板２０の底面が電子部品３０またはそれに接続されたボンディングワイヤ４６等に触れないようにするためには、Ｃｕコア４２自体の直径を電子部品３０、ボンディングワイヤ４６および樹脂３７の高さよりも大きくする必要がある。
また、半田４４の溶融温度は、例えば、Ｓｎ（錫）、Ａｇ（銀）およびＣｕの三元系合金半田では約２２０℃のため、半田ボール４０の接続のためのリフロー加熱は２４５℃前後に設定する必要があり、このリフロー加熱によって小型薄型の半導体装置では配線基板の熱変形が大きくなり、半導体装置の信頼性を大きく低下させてしまう恐れがある。配線基板は、その厚さが薄くなるほど顕著に熱の影響を受けるため、積層する基板間の接続に半田ボール４０を用いることは、半導体装置の小型化および製造コストの低減を実現するには不利となる。
さらに、Ｃｕコア４２入りの半田ボール４０は製造コストが高価である上、配線基板上に半田ボール４０を配置するための専用の組立て装置が必要になることから、半導体装置を安価で製造するには不利になる場合が多い。
また、薄型化され、小型化された電子部品を搭載したプリント基板等の配線基板を半田の融解温度以上の高温で加熱した場合、配線基板が焼け、金属配線が焼き切れるなどしてその機能を果たさなくなる可能性がある。
従って、下層側配線基板１０と上層側配線基板２０との電気的接続にＣｕコア４２入りの半田ボール４０を使用した半導体装置では、小型薄型化、高信頼化および低コスト化を実現することは極めて困難である。
本発明の目的は、配線基板を積層し樹脂封止した半導体装置において、半導体装置の小型薄型化を実現し、かつ高信頼で低コストな半導体装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
本発明の一発明による半導体装置は、
少なくとも２枚の配線基板間に電子部品が搭載され、前記２枚の配線基板の内の少なくとも１枚の前記配線基板と前記電子部品とが電気的に接続されており、前記２枚の配線基板同士が電気的に接続され、かつ、前記電子部品を含む前記２枚の配線基板間が樹脂封止され、前記２枚の配線基板同士の電気的接続に導電性材料が用いられている半導体装置である。
前記導電性材料は複数の金属粒子を含み、前記複数の金属粒子のそれぞれの表面同士が部分的に溶着しているものである。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
電子部品を搭載した複数の基板を積層し、その基板同士を電気的に接続した半導体装置の小型薄型化を実現することができる。
また、前記半導体装置に用いられる配線基板の熱変形を抑制し、半導体装置の信頼性低下を防ぐことが可能となる。
また、前記半導体装置の製造コストを低減することが可能となり、安価な半導体装置の提供が実現できる。
本発明の一実施の形態である半導体装置を示す要部断面図である。 図１に示す半導体装置の一部を示す平面図である。 本発明の一実施の形態である半導体装置の製造方法を示す要部断面図である。 図３に続く半導体装置の製造方法を示す要部断面図である。 図４に続く半導体装置の製造方法を示す要部断面図である。 図５に続く半導体装置の製造方法を示す要部断面図である。 図６に続く半導体装置の製造方法を示す要部断面図である。 図７に続く半導体装置の製造方法を示す要部断面図である。 図８に続く半導体装置の製造方法を示す要部断面図である。 本発明の他の実施の形態である半導体装置を示す要部断面図である。 従来の半導体装置を示す要部断面図である。 図１１に示す半導体装置の一部を示す平面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
図１は、本実施の形態における半導体装置の要部断面図、図２は、図１に示す半導体素子の一部を示す平面図である。なお、図２では、構造をわかりやすくするため、下層側配線基板１０と、その上面に配置された高周波パワーアンプチップ２、回路部品１６および半田ボール４０のみを示し、上層側配線基板２０、封止樹脂４５、アンテナスイッチ４および下層側配線基板１０の上面の配線は示していない。
本実施の形態では、半導体装置１を通信用の高周波パワーアンプモジュールに適用した例を用いて本発明の説明をする。すなわち、高周波パワーアンプチップ２の他に、フィルタ５やアンテナスイッチ４および複数の回路装置が半導体装置１に組み込まれている。
図１に示すように、半導体装置１は下層側配線基板１０上に上層側配線基板２０が積層された構成となっている。すなわち、下層側配線基板１０の上面には複数の電子部品が搭載され、上層側配線基板２０の上面にも複数の電子部品が搭載されたＰｏＰ構造となっている。なお、下層側配線基板１０の上面と上層側配線基板２０の下面との間は高さＬ３だけ離れている。
半導体素子である高周波パワーアンプチップ２は、例えばＬＤ−ＭＯＳ（Laterally Diffused - Metal Oxide Semiconductor）と呼ばれる横方向拡散ＭＯＳで形成され、図１に示すように、フリップチップバンプ３を介して、下層側配線基板１０の上面に電気的に接続されている。このとき、フリップチップバンプ３の材料には、Ｓｎ、Ａｇ、Ｃｕ等で形成された三元系の半田合金が使用されている。もちろん、半田の代わりに、Ａｕ（金）バンプやＣｕバンプを用いた接続方法でも良い。
また、高周波パワーアンプチップ２に縦方向拡散ＭＯＳを使用する際は、下層側配線基板１０と高周波パワーアンプチップ２の表面側電極との電気的接続にはＡｌ（アルミニウム）やＡｕのボンディングワイヤ（図示しない）を用い、下層側配線基板１０と高周波パワーアンプチップ２の裏面（下面）側電極との電気的接続には半田やＡｇペースト等の導電性の接続材料（図示しない）を使用しても良い。
下層側配線基板１０の上面には、高周波パワーアンプチップ２以外に、例えばインダクタやレジスタおよびキャパシタ等の回路部品１６が搭載され、さらに、例えば送受信用のアンテナスイッチ４が搭載されている。これらの電子部品は、半田やＡｇペースト等の導電性の接続材料を介して下層側配線基板１０と電気的に接続されている。また、これらの電子部品は、使用される電子機器の形態によって、搭載される個数は変化する。従って、本実施の形態では構成を簡略化して説明するために、便宜上回路部品１６およびアンテナスイッチ４は一つずつしか図示していない。
下層側配線基板１０の下面には、外部との電気的接続のため、半田等で形成されるバンプ１４が接合されている。
一方、上層側配線基板２０の上面には、例えば高周波ノイズを除去するフィルタ５等の電子部品が搭載されている。このフィルタ５には、表面弾性波型や境界弾性波型等が使用され、半田やＡｇペースト等の導電性の接続材料を介して電気的に上層側配線基板２０と接続されている。このフィルタ５においても、使用される電子機器の形態によって、搭載される個数は変化する。従って、本実施の形態では構成を簡略化して説明するために便宜上フィルタ５を３つしか図示していない。
下層側配線基板１０と上層側配線基板２０との間には、下層側配線基板１０の上面に形成された電子部品を覆うように封止樹脂４５が充填され、上層側配線基板２０上には、上層側配線基板２０上に形成されたフィルタ５等の電子部品を覆うように封止樹脂４５が形成されている。
本実施の形態の半導体装置１では、下層側配線基板１０の上面と上層側配線基板２０の下面との電気的接続に有機金属柱６を使用している。
有機金属柱６は、図６に示す有機金属ペースト６ａを焼結して形成したものであり、金属粒子および金属粉からなる骨材を含む導電性材料からなる。有機金属ペースト６ａは、金属粒子を主要成分として、これに有機分散材、分散材補足材、揮発性有機成分（溶剤）、および金属粉からなる骨材を含む導電性材料である。有機金属ペースト６ａを焼結する際、有機揮発成分である有機分散材、分散補足材および溶剤である揮発性有機成分は、なくなるため、有機金属柱６は有機分散材、分散補足材および溶剤である揮発性有機成分を含まない。すなわち、有機金属柱６は、主に金属粒子および金属粉からなる骨材からなり、粘性のある有機金属ペースト６ａとは違い、硬化している。
なお、ここで言う有機金属とは、金属と炭素の化合物を指すのではなく、ＡｇまたはＣｕ等からなる金属粒子を主要成分として、これに有機分散材、分散材補足材、揮発性有機成分（溶剤）、およびＡｇ粉、Ｃｕ粉等の金属粉からなる骨材を加えて混練した導電性材料を指す。
ここで、上記導電性材料に含まれるＡｇまたはＣｕ等からなる金属粒子は、例えば直径が１０ｎｍより小さい数ｎｍ程度の微小な金属粒子である。分散材は、金属粒子および骨材を有機金属ペースト６ａ内に均一に分散させるために添加され、金属粒子および骨材の表面に皮膜として形成された、揮発成分を含む有機材料であり、その材料として界面活性剤を例示できる。分散補足材は、有機金属ペースト６ａ内の金属粒子および骨材の表面を露出させるための発泡剤であり、金属粒子および骨材の被膜として形成され、加熱された際に熱に反応して金属粒子および骨材の表面から分散材を剥離し、金属粒子および骨材の表面を露出させる働きをする揮発成分を含む有機材料である。Ａｇ粉、Ｃｕ粉等の金属粉からなる骨材は、有機金属ペースト６ａまたは有機金属柱６の主成分であるＡｇやＣｕからなる金属粒子よりも粒子の直径の大きい金属材料である。骨材の直径は数μｍ〜数十μｍ程度であり、有機金属柱６は、骨材と、骨材同士の隙間を埋めるように充填された金属粒子により構成される。溶剤として有機金属ペースト６ａに含まれる揮発性有機成分は、有機金属ペースト６ａの粘度を調整する役割を有するが、揮発性有機成分は有機金属ペースト６ａに含まれていなくとも良い。
また、有機金属ペースト６ａを更に流動性を高め、また、金属粒子の充填性を高めるために、有機金属ペースト６ａにエポキシやビフェニールからなる液状の樹脂を混合しても良い。なお、有機金属ペースト６ａは常温でペースト状の流動性および粘性を有する材料からなり、半田のように、高温を与えることにより溶融させて使用する合金とは異なる。
図１に示すように、下層側配線基板１０の上面に沿う方向において、有機金属柱６は上端の幅よりも下端の方が幅が広く、有機金属柱６の側面にテーパが設けられた柱状の形状を有している。すなわち、一つの有機金属柱６の上面の面積よりも下面の面積の方が広く形成されており、有機金属柱６が上層側配線基板２０に接する面積は、その有機金属柱６が下層側配線基板１０に接する面積よりも狭い。また、有機金属柱６の高さＬ３は、下層側配線基板１０の上面から高周波パワーアンプチップ２の上面までの高さよりも高く形成されている。
有機金属柱６は、例えば直径が１０ｎｍより小さい数ｎｍ程度の微小な金属粒子、有機分散材、分散材補足材、揮発性有機成分、および金属粉からなる骨材からなる有機金属ペースト６ａ（図６参照）を焼結して形成されている。この有機金属ペースト６ａは、加熱すると有機分散材と分散補足材との反応によって活性化された金属粒子同士、および金属粒子と、下層側配線基板１０または上層側配線基板２０の表面に形成された電極等の被着接続面の溶着と焼結が進行し、最終的に金属粒子同士の金属結合を伴う導電性材料である。このとき、金属粉からなる骨材と、金属粒子または下層側配線基板１０または上層側配線基板２０の表面に形成された電極等の被着接続面とが溶着および焼結し、金属結合を伴って接合する。
このときの加熱温度は、有機分散材と分散補足材の成分にもよるが、例えば約１８０℃前後で反応する材料を用いれば、鉛フリーの半田として知られているＳｎ−３Ａｇ−０．５Ｃｕからなる半田の溶融温度である約２２０℃に比べ、約４０℃低い温度で下層側配線基板１０と上層側配線基板２０とを電気的に接続することが可能となる。従って、有機金属ペースト６ａを使用することで、下層側配線基板１０および上層側配線基板２０をＣｕコア入りの半田ボールにより接続する方法に比べて、低温での電気的接続が可能となり、配線基板の熱変形を抑制し、また、配線基板が焼けてしまうこと防ぐことができる。このため、半導体装置の高信頼化が可能となり、また、半田ボールを使用する場合よりも更に小型薄型の配線基板を使用することができる。なお、有機金属ペースト６ａに含まれる金属粒子および金属粉（骨材）は、ＡｇおよびＣｕ以外の金属を使用しても良い。
なお、有機金属柱６中の金属粒子および金属粉からなる骨材は金属結合により接合しているが、それぞれの金属粒子または金属粉自体が全て溶融して接合しているのではなく、例えば金属粒子の表面のみが溶融し、その金属粒子の表面の一部が隣り合う他の金属粒子の表面の一部と溶着することで、隣り合う金属粒子同士が金属結合により接合されているものである。すなわち、有機金属柱６中の複数の金属粒子および複数の骨材は、それぞれの表面が部分的に溶着することで結合し、ポーラスな状態で一体となることで有機金属柱６を形成しており、各金属粒子および各骨材は、溶着していない表面も有している。
また、有機金属ペースト６ａに含まれる金属粒子に、直径が数μｍ程度の金属粒子を使用し、この金属粒子の外表面に還元性の有機皮膜を施すことで、加熱時に有機皮膜が揮発して金属粒子の真性面が露出し、金属粒子同士、および金属粒子と基板電極等の被着接続面が溶着焼結して、最終的に金属結合を起こす接続方法も考えられる。ただし、金属粒子の粒径が大きくなるとペーストの粘度が高くなる場合があるので、この場合は揮発性の溶剤（溶媒）をペーストに混練して、取扱いやすい粘度に調整すれば良い。
また、有機金属柱６同士の間の接続ピッチＬ４以外にも、同一配線基板上に形成された他の電子部品と、その電子部品と隣り合う有機金属柱６との間の距離も、図１１および図１２に示すＣｕコア４２入りの半田ボール４０により下層側配線基板１０と上層側配線基板２０とを接続する場合よりも狭めることができる。同様に、各配線基板の端部に一番近い有機金属柱６と、各配線基板の端部との間の距離も狭めることが可能であるため、下層側配線基板１０の主面に沿う方向において半導体装置１を小型化することが可能である。
また、図１１および図１２に示すＣｕコア４２入りの半田ボール４０による接続方法に対し、本実施の形態における半導体装置１では高価な半田ボール４０が不要であり、半田ボール４０を下層側配線基板１０の上面に配置する装置も必要ないので製造プロセスが簡単である。また、半導体装置１を小型薄型化することにより、半導体装置１の製造コストを低減することができる。
なお、有機金属柱６の代わりに、Ａｇペースト、ＡｕペーストまたはＣｕペースト等の導電性ペーストを用いて下層側配線基板１０の上面と上層側配線基板２０の下面の電気的接続を行っても良い。Ａｇペースト等の導電性ペーストは、図６に示す有機金属ペースト６ａの一種であるが、Ａｇペースト等の導電性ペーストは焼結により金属粒子を金属結合させて電気的接続を行うのではなく、導電性を持った接着剤により電気的接続を行うものである。このように、下層側配線基板１０の上面と上層側配線基板２０の下面の電気的接続にＡｇペースト等の導電性ペーストを用いても本発明の趣旨からは外れず、半導体装置１の小型化を実現することができる。この場合も、図１１に示す半田ボール４０を溶融させて接着させる高温リフロー工程が不要であるため、図１に示す有機金属柱６の代わりに導電性ペーストを用いても、半田ボール４０を使用する場合よりも小型薄型の配線基板を使用することができ、半導体装置１の高信頼化および薄型化を実現できる。
導電性ペーストは、例えば複数のＡｇ粒子をフェノール樹脂やポリエステル樹脂と混合したものであり、硬化した後は、有機金属柱６と違ってＡｇ粒子同士は金属結合しておらず、Ａｇ粒子同士が接触することによって電気的接続を行っている。また、導電性ペーストは常温で流動性および粘性を有する導電性材料であるが、図１に示す完成した半導体装置１においては、その成分であるフェノール樹脂等が硬化し、流動性の無い固体となっている。
また、図２に示すように、平面的に四角形の形状を有する下層側配線基板１０上には高周波パワーアンプチップ２および回路部品１６が形成され、有機金属柱６は下層側配線基板１０上において、高周波パワーアンプチップ２および回路部品１６等を囲むように配置されている。有機金属柱６は下層側配線基板１０のそれぞれの辺に沿うように断続的に２列形成されおり、隣り合う有機金属柱６間の接続ピッチはＬ４となっている。なお、ここで接続ピッチＬ４は、隣り合う柱状の有機金属柱６同士の、平面形状におけるそれぞれの中心を結ぶ距離を指す。
以下に、本発明の実施の形態である半導体装置１の製造方法について図３〜図９を用いて説明する。図３〜図９は、半導体装置１を製造する際の各工程における状態を示した要部断面図である。ここで、下層側配線基板１０と上層側配線基板２０の配線パターンの形成方法については、公知の方法を採用することができるため、ここでは詳細な説明は省略し、また、下層側配線基板１０と上層側配線基板２０の表面に形成された配線パターンおよび電極は図示しない。
まず、図３に示すように、下層側配線基板１０を用意し、その上面に高周波パワーアンプチップ２、アンテナスイッチ４、および回路部品１６を搭載する。各素子の搭載には、通常のダイボンダーや部品搭載機を使用すれば良い。このとき、高周波パワーアンプチップ２は、半田やＡｕバンプまたはＣｕバンプ等のフリップチップバンプ３で下層側配線基板１０と電気的に接続される。また、アンテナスイッチ４やその他の回路部品１６は、半田やＡｇペースト等の導電性の接続材料を介して下層側配線基板１０と電気的に接続される。
次に、図４に示すように、下層側配線基板１０の上面に、開口部８を有する印刷マスク７を載せる。開口部８は、印刷マスク７の上面から下面まで貫通する開口である。このとき、印刷マスク７の開口部８の位置を、下層側配線基板１０の上面に形成されている上層側配線基板２０との接続用電極（図示しない）に合わせるようにする。また、印刷マスク７は、既に下層側配線基板１０の上面に搭載されてある電子部品には触れないように空間９を設けるようにパターン形成されているため、印刷マスク７を下層側配線基板１０上に載せても、電子部品には荷重が加わることはない。このときの印刷マスク７の厚さは、下層側配線基板１０の上面に搭載された電子部品が、あとで下層側配線基板１０上に載せる上層側配線基板２０に接触しないよう、これらの電子部品の高さよりも大きくする必要がある。
次に、図５に示すように、印刷マスク７の開口部８を埋めるように有機金属ペースト６ａを塗布し、下側配線基板１０の主面に有機金属ペースト６ａを配置する。このとき、有機金属ペースト６ａを供給する際は、シリンジ等に詰められた有機金属ペースト６ａを印刷マスク７の表面にディスペンス塗布する方法を用いると良い。また、印刷マスクの開口部８に有機金属ペースト６ａが隙間なく充填されるように、ウレタンゴムまたは金属からなるスキージ（図示しない）等で、印刷マスク７の上面をなぞる等して、開口部８に有機金属ペースト６ａを十分に充填させると良い。ここで、前述したように有機金属ペースト６ａの代わりにＡｇペーストを用いて開口部８を充填しても良い。また、金属ペースト６ａを下側配線基板１０の主面に配置する方法としては、印刷マスク７を用いずに、ディスペンス塗布によりシリンジ等に詰められた有機金属ペースト６ａを直接下側配線基板１０の主面に供給し、有機金属ペースト６ａを柱状に形成する方法を用いても良い。
なお、開口部８の開口径は小さくすればするほど、図１に示す有機金属柱６同士の接続ピッチを小さくすることができ、半導体装置の小型化に有利である。ただし、図５に示す有機金属ペースト６ａの充填性との兼ね合いが必要であり、また、有機金属ペースト６ａを形成してから印刷マスク７を下層側配線基板１０より取り外した後に有機金属ペースト６ａが倒れないようにする必要がある。そのため、開口部８の最小の開口径と印刷マスク７の厚さの比は１：５程度が望ましい。すなわち、印刷マスクの厚さを５としたとき、開口部８の開口径は１以上の長さを有することが望ましい。
また、有機金属ペースト６ａは、有機金属ペースト６ａを構成する金属粒子の大きさが小さいほど充填性が向上する。有機金属ペースト６ａの金属粒子の直径が数ｎｍであるのに対し、ＡｇペーストのＡｇ粒子の直径は数十ｎｍであるため、Ａｇペーストを用いて下層側配線基板１０および上層側配線基板２０間を接続する場合は有機金属ペースト６ａを用いた場合よりも開口部８内への充填性が悪い。このため、Ａｇペーストを用いて下層側配線基板１０および上層側配線基板２０間を接続する場合は、印刷マスク７の開口部８の口径を大きくする必要がある。
次に、図６に示すように、印刷マスク７を下層側配線基板１０より取り外すことで、下層側配線基板１０上に柱状の有機金属ペースト６ａが形成される。このとき、柱状の有機金属ペースト６ａが型崩れしないように、印刷マスク７の開口部８には上面から下面に向けてテーパを設けると良い。すなわち、印刷マスク７の上面側の開口部８の開口径より、印刷マスク７の下面側の開口部８の開口径を大きくした印刷マスク７を用いる。印刷マスク７の開口部８の上面から下面に向けてテーパを設けることにより、印刷マスク７を上方に取り外し易くし、有機金属ペースト６ａが下層側配線基板１０の上面から分離してしまう事を防ぐことができる。
なお、印刷マスク７の上面側から下面側に向けて開口部８にテーパを設けず、開口部８の上面側開口径と下面側開口径を同じ長さにし、有機金属ペースト６ａの側壁が下層側配線基板１０の主面に対して垂直に接するように形成した場合、印刷マスク７の上面側から下面側に向けて開口部８にテーパを設けた場合よりも有機金属ペースト６ａ同士の接続ピッチを狭めることができる。
次に、図７に示すように、あらかじめ高周波ノイズを除去するフィルタ５等の電子部品を搭載した上層側配線基板２０を、下層側配線基板１０との接続用電極の位置および柱状の有機金属ペースト６ａの位置と合うように下層側配線基板１０の上面に有機金属ペースト６ａを介して積層する。その後、有機金属ペースト６ａに含まれる金属粒子同士、および金属粒子と下層側配線基板１０および上層側配線基板２０の表面の電極とが溶着焼結する温度まで加熱し、有機金属ペースト６ａを硬化させて有機金属柱６を形成する。
このときの加熱温度は、有機金属ペースト６ａに含まれる揮発性成分（有機分散材および分散補足材等）にもよるが、約１８０℃前後で反応する材料であれば、半田の溶融温度である約２２０℃に比べ、約４０℃も低温で接続することが可能である。その結果、下層側配線基板１０および上層側配線基板２０は、有機金属ペースト６ａを構成する複数の金属粒子のそれぞれの表面同士が部分的に溶融して接合することにより形成された、有機金属ペースト６ａからなる有機金属柱６によって強固に接続される。また、場合によっては、上層側配線基板２０の上面側から垂直荷重を加え、加圧しながら加熱することで、より強固な接続状態を得ることが可能である。
次に、図８に示すように、金型１１を使って通常のトランスファーモールドで封止樹脂４５を下層側配線基板１０と上層側配線基板２０との間の隙間および上層側配線基板２０上に流し込む。これにより、下層側配線基板１０および上層側配線基板２０に搭載された、高周波パワーアンプチップ２、フリップチップバンプ３、回路部品１６、アンテナスイッチ４、フィルタ５および有機金属柱６を封止する。このときの封止樹脂４５の部材に、例えばガラスシリカフィラー等を含んだエポキシもしくはビフェニール等の有機系の樹脂を用いることで、毛細管現象を利用した流れ込みにより封止樹脂４５の充填性を向上させることができる。
次に、金型１１から半導体装置を取り出した後、図９に示すように、下層側配線基板１０の下面に形成された電極（図示しない）に、半田等で形成されたバンプ１４を接合して、本実施の形態の半導体装置１が完成する。
ここで、従来は図１１に示すように、半田ボール４０を用いて下層側配線基板１０および上層側配線基板２０間の電気的接続を行っていたため、下層側配線基板１０と上層側配線基板２０との間に必要な高さと同じ長さである直径Ｌ１の半田ボール４０を用いることで、直径Ｌ１以上の大きさの接続ピッチＬ２を必要とし、半導体装置１の小型化が困難であった。すなわち、半田ボール４０を用いた場合、例えば下層側配線基板１０と上層側配線基板２０との間に必要な高さと同じ長さである半田ボール４０の直径Ｌ１が４００μｍであるとき、隣り合う半田ボール４０のそれぞれの中心の間の距離である接続ピッチＬ２は４００μｍ以上必要となる。
本実施の形態では、図１に示すように、下層側配線基板１０と上層側配線基板２０との電気的接続に有機金属柱６を用いることで、有機金属柱６同士の接続ピッチの長さを、図１１における接続ピッチＬ２よりも小さい接続ピッチＬ４とし、半導体装置１の小型化を可能としている。
図１における有機金属柱６の寸法は、具体的には、印刷マスク７の上面における開口部８の最小の口径と印刷マスク７の厚さとの比を１：５程度にすることができるため、形成後の有機金属柱６の高さと有機金属柱６の上面の幅との比も１：５程度となる。印刷マスク７の厚さは下層側配線基板１０と上層側配線基板２０との間の距離である高さＬ３と同じであるため、下層側配線基板１０と上層側配線基板２０との間の距離を４００μｍとしたとき、下層側配線基板１０の上面に沿う方向において、半田ボールの幅が４００μｍ必要であるのに対し、有機金属柱６の幅は１００μｍ程度とすることが可能である。ここでは、有機金属柱６はテーパのついた形状をしており、下層側配線基板１０の上面に沿う方向において上端より下端の方が幅が広い。有機金属柱６の幅は、下端の幅を１００μｍ程度とし、上端の幅を８０μｍ程度とすることができる。
本実施の形態では、下層側配線基板１０および上層側配線基板２０間の電気的接続に有機金属柱６を用いることで、図１１に示すＣｕコア４２入りの半田ボール４０に比べて接続ピッチを小さくすることが可能であり、配線基板を積層し樹脂封止した半導体装置の小型化を実現することができる。
また、図１に示すように有機金属柱６を用いることで、図１１に示す半田ボール４０接続のための高温リフロー加熱が不要となり、小型薄型の半導体装置に用いられる配線基板の熱変形を抑制し、半導体装置の信頼性低下を防ぐことが可能となる。このため、半田ボール４０を用いる場合よりも小型薄型の配線基板を用いた積層構造を実現することができる。
さらに、高価なＣｕコア４２入りの半田ボール４０を使用することがなく、半田ボール４０を配置する装置も不要であるため、製造コストを抑制することが可能となり、安価な半導体装置を提供することができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、本発明は前期実施の形態に示した通信用の高周波パワーアンプモジュールに限らず、図１０に示すように、マイコンとメモリが混載されたＳｉＰ等に適用しても良い。図１０における半導体装置１には、ＭＣＵ（Memory Control Unit）等のマイコンチップとＤＲＡＭ等のメモリチップが組み込まれている。
図１０において、第１の半導体素子であるマイコンチップ１３は、フリップチップバンプ３によって下層側配線基板１０の上面に電気的に接続されている。一方、上層側配線基板２０の上面には、メモリチップ１５が搭載されている。このメモリチップ１５は、例えばＤＲＡＭやＳＤＲＡＭ（Synchronous DRAM）等を使用する。第２の半導体素子であるメモリチップ１５は、図１０に示すように、フリップチップバンプ３によって、回路面（図では下面）と上層側配線基板２０の上面に電気的に接続されている。なお、図１０において有機金属柱６は側面にテーパが設けられていない円柱状の形状を有しており、有機金属柱６の側面は下層側配線基板１０の上面に対して垂直に形成されている。
また、前記実施の形態では電子部品の搭載された配線基板を２層積層した例を用いて説明したが、積層する配線基板は２層より多い複数層でも構わない。
本発明は半導体装置およびその製造方法に係わり、特に、電子部品が搭載された複数の配線基板を積層し、積層された配線基板同士を電気的に接続して樹脂封止した、三次元実装の電子部品内蔵基板を有する半導体装置およびその製造方法に適用して有効な技術に関する。
１ 半導体装置
２ 高周波パワーアンプチップ
３ フリップチップバンプ
４ アンテナスイッチ
５ フィルタ
６ 有機金属柱
６ａ 有機金属ペースト
７ 印刷マスク
８ 開口部
９ 空間
１０ 下層側配線基板
１１ 金型
１２ ボンディングパッド
１３ マイコンチップ
１４ バンプ
１５ メモリチップ
１６ 回路部品
２０ 上層側配線基板
３０ 電子部品（半導体素子）
３２ 電極
４０ 半田ボール
４２ Ｃｕコア
４４ 半田
４５ 封止樹脂
４６ ボンディングワイヤ
４７ 樹脂
４８ 電子部品内蔵基板
Ｌ１ 直径
Ｌ２、Ｌ４ 接続ピッチ
Ｌ３ 高さ

Claims (5)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）表面、および前記表面とは反対側の裏面を有する第１配線基板を用意する工程；
    （ｂ）前記（ａ）工程の後、前記第１配線基板の前記表面に第１電子部品を搭載する工程；
    （ｃ）前記（ｂ）工程の後、上面、前記上面とは反対側の下面、および前記上面から前記下面までそれぞれ貫通する複数の開口部を有するマスクを、前記第１配線基板の前記表面に配置し、複数の金属粒子を有する金属ペーストを前記マスクの前記複数の開口部のそれぞれの内部に配置する工程；
    （ｄ）前記（ｃ）工程の後、前記マスクを除去する工程；
    （ｅ）前記（ｄ）工程の後、前記（ｄ）工程により形成された複数の柱状金属ペーストを介して、表面、前記表面とは反対側の裏面、および前記表面に搭載された第２電子部品を有する第２配線基板を、前記第２配線基板の前記裏面が前記第１配線基板の前記表面と対向するように、かつ、前記第２配線基板の前記裏面に形成された複数の電極が前記第１配線基板の前記表面に形成された複数の電極および前記複数の柱状金属ペーストとそれぞれ重なるように、前記第１配線基板の前記表面上に積層する工程；
    （ｆ）前記（ｅ）工程の後、前記複数の柱状金属ペーストを加熱することで、前記複数の柱状金属ペーストと前記第１配線基板の前記表面に形成された前記複数の電極および前記第２配線基板の前記裏面に形成された前記複数の電極とを溶着焼結し、複数の金属柱を形成する工程；
    （ｇ）前記（ｆ）工程の後、前記第１配線基板と前記第２配線基板との隙間および前記第２配線基板上に封止樹脂を供給し、前記第１電子部品、前記第２電子部品および前記複数の金属柱を封止する工程；
    （ｈ）前記（ｇ）工程の後、前記第１配線基板の前記裏面に複数のバンプを接合する工程。
  2. 前記マスクの前記開口部の前記下面側の開口径は、前記上面側の開口径よりも大きく、
    前記（ｃ）工程では、前記マスクの前記下面が前記第１配線基板の前記表面と対向するように、前記第１配線基板の前記表面に配置する請求項１記載の半導体装置の製造方法。
  3. 前記（ｇ）工程で使用する前記封止樹脂の部材は、ガラスシリカフィラーを含んだエポキシもしくはビフェニールである請求項１記載の半導体装置の製造方法。
  4. 前記金属粒子は、直径が１０ｎｍ以下であることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記金属ペーストは、Ａｇ、ＣｕまたはＡｕを含むことを特徴とする請求項１記載の半導体装置の製造方法。
JP2009271258A 2009-11-30 2009-11-30 半導体装置の製造方法 Expired - Fee Related JP5352437B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009271258A JP5352437B2 (ja) 2009-11-30 2009-11-30 半導体装置の製造方法
US12/956,224 US8763242B2 (en) 2009-11-30 2010-11-30 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009271258A JP5352437B2 (ja) 2009-11-30 2009-11-30 半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2011114259A JP2011114259A (ja) 2011-06-09
JP2011114259A5 JP2011114259A5 (ja) 2012-09-27
JP5352437B2 true JP5352437B2 (ja) 2013-11-27

Family

ID=44068762

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009271258A Expired - Fee Related JP5352437B2 (ja) 2009-11-30 2009-11-30 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8763242B2 (ja)
JP (1) JP5352437B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5421863B2 (ja) * 2010-06-28 2014-02-19 新光電気工業株式会社 半導体パッケージの製造方法
US9131634B2 (en) * 2011-11-15 2015-09-08 Qualcomm Incorporated Radio frequency package on package circuit
JP5942273B2 (ja) * 2013-01-29 2016-06-29 パナソニックＩｐマネジメント株式会社 無線モジュール及び無線モジュールの製造方法
US9016552B2 (en) * 2013-03-15 2015-04-28 Sanmina Corporation Method for forming interposers and stacked memory devices
KR101673259B1 (ko) * 2015-02-17 2016-11-07 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치
US9971970B1 (en) * 2015-04-27 2018-05-15 Rigetti & Co, Inc. Microwave integrated quantum circuits with VIAS and methods for making the same
US10388628B2 (en) * 2015-11-11 2019-08-20 Kyocera Corporation Electronic component package
JP2017175000A (ja) * 2016-03-24 2017-09-28 ローム株式会社 電子部品およびその製造方法、ならびに、インターポーザ
JP6770331B2 (ja) * 2016-05-02 2020-10-14 ローム株式会社 電子部品およびその製造方法
DE102016110862B4 (de) * 2016-06-14 2022-06-30 Snaptrack, Inc. Modul und Verfahren zur Herstellung einer Vielzahl von Modulen
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
CN109087911A (zh) * 2018-08-10 2018-12-25 付伟 带有容纳功能芯片腔室的多芯片封装结构及其制作方法
CN108807350A (zh) * 2018-08-10 2018-11-13 付伟 放大器芯片电极外设的多腔室封装结构及其制作方法
CN108831881A (zh) * 2018-08-10 2018-11-16 付伟 带有腔室的上下堆叠式多芯片封装结构及其制作方法
CN109087912A (zh) * 2018-08-10 2018-12-25 付伟 带有腔室的多芯片封装结构及其制作方法
CN109087909A (zh) * 2018-08-10 2018-12-25 付伟 具有金属柱的多腔室封装结构及其制作方法
KR20210063734A (ko) * 2019-11-25 2021-06-02 현대자동차주식회사 전력모듈 및 전력모듈에 적용되는 기판 구조
US11664300B2 (en) * 2019-12-26 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fan-out packages and methods of forming the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69318879T2 (de) * 1992-04-03 1998-10-08 Matsushita Electric Ind Co Ltd Keramisches Mehrschicht-Substrat für hohe Frequenzen
US5745333A (en) * 1994-11-21 1998-04-28 International Business Machines Corporation Laminar stackable circuit board structure with capacitor
US6005197A (en) * 1997-08-25 1999-12-21 Lucent Technologies Inc. Embedded thin film passive components
US6274224B1 (en) * 1999-02-01 2001-08-14 3M Innovative Properties Company Passive electrical article, circuit articles thereof, and circuit articles comprising a passive electrical article
US6218729B1 (en) * 1999-03-11 2001-04-17 Atmel Corporation Apparatus and method for an integrated circuit having high Q reactive components
JP3792445B2 (ja) * 1999-03-30 2006-07-05 日本特殊陶業株式会社 コンデンサ付属配線基板
JP2001210789A (ja) * 2000-01-21 2001-08-03 Hitachi Ltd 薄膜コンデンサ内蔵電子回路及びその製造方法
US6822170B2 (en) * 2000-12-26 2004-11-23 Ngk Spark Plug Co., Ltd. Embedding resin and wiring substrate using the same
US6512182B2 (en) * 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
KR100432715B1 (ko) * 2001-07-18 2004-05-24 엘지전자 주식회사 방열부재를 갖는 인쇄회로기판 및 그 제조방법
US6855892B2 (en) * 2001-09-27 2005-02-15 Matsushita Electric Industrial Co., Ltd. Insulation sheet, multi-layer wiring substrate and production processes thereof
TW200306770A (en) * 2002-02-22 2003-11-16 Fujikura Ltd Multilayer wiring board, base for multilayer wiring board, printed wiring board, and its manufacturing method
JP2003332752A (ja) * 2002-05-14 2003-11-21 Shinko Electric Ind Co Ltd メタルコア基板およびその製造方法
JP3657925B2 (ja) * 2002-06-17 2005-06-08 株式会社東芝 半導体装置及びその製造方法
US20040108134A1 (en) * 2002-10-11 2004-06-10 Borland William J. Printed wiring boards having low inductance embedded capacitors and methods of making same
JP3631230B2 (ja) * 2002-11-21 2005-03-23 富士通株式会社 予備ハンダの形成方法
KR100455891B1 (ko) * 2002-12-24 2004-11-06 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조 방법
US20040231885A1 (en) * 2003-03-07 2004-11-25 Borland William J. Printed wiring boards having capacitors and methods of making thereof
JPWO2006001505A1 (ja) * 2004-06-25 2008-04-17 イビデン株式会社 プリント配線板及びその製造方法
KR100632560B1 (ko) * 2004-08-05 2006-10-09 삼성전기주식회사 병렬적 인쇄회로기판 제조 방법
US7342183B2 (en) * 2005-07-11 2008-03-11 Endicott Interconnect Technologies, Inc. Circuitized substrate with sintered paste connections, multilayered substrate assembly, electrical assembly and information handling system utilizing same
US8063315B2 (en) * 2005-10-06 2011-11-22 Endicott Interconnect Technologies, Inc. Circuitized substrate with conductive paste, electrical assembly including said circuitized substrate and method of making said substrate
JP4423285B2 (ja) * 2006-12-19 2010-03-03 新光電気工業株式会社 電子部品内蔵基板および電子部品内蔵基板の製造方法
JP4926692B2 (ja) * 2006-12-27 2012-05-09 新光電気工業株式会社 配線基板及びその製造方法と半導体装置
WO2008143099A1 (ja) * 2007-05-17 2008-11-27 Fujikura Ltd. 積層配線基板及びその製造方法
US8020292B1 (en) * 2010-04-30 2011-09-20 Ddi Global Corp. Methods of manufacturing printed circuit boards

Also Published As

Publication number Publication date
US8763242B2 (en) 2014-07-01
JP2011114259A (ja) 2011-06-09
US20110128713A1 (en) 2011-06-02

Similar Documents

Publication Publication Date Title
JP5352437B2 (ja) 半導体装置の製造方法
JP3709882B2 (ja) 回路モジュールとその製造方法
JP3633559B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4547411B2 (ja) 半導体装置、及び半導体装置の製造方法
JP6415111B2 (ja) プリント回路板、半導体装置の接合構造及びプリント回路板の製造方法
JP7206198B2 (ja) 表面が粗化された粒子を有するパッケージングされた半導体デバイス
TWI532133B (zh) 半導體元件中的無鉛結構
JP2008226945A (ja) 半導体装置およびその製造方法
WO2010047006A1 (ja) 半導体装置およびその製造方法
US20070057022A1 (en) Component mounting method and component-mounted body
JP4661122B2 (ja) 部品実装配線基板および配線基板への部品の実装方法
JP2010525553A (ja) 半導体装置のバンプ構造
JP4051570B2 (ja) 半導体装置の製造方法
JP2009135391A (ja) 電子装置およびその製造方法
JP3972209B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4435187B2 (ja) 積層型半導体装置
JP2004281540A (ja) 電子装置及びその製造方法、チップキャリア、回路基板並びに電子機器
JP5113793B2 (ja) 半導体装置およびその製造方法
JP2013197258A (ja) 回路基板、半導体モジュールの製造方法
US20140118984A1 (en) Electronic device and method of manufacturing the same
KR20100066821A (ko) 패키지 온 패키지 및 그의 제조 방법
JP2013153060A (ja) 配線基板およびはんだバンプ付き配線基板ならびに半導体装置
JP2007266640A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPH11168171A (ja) 混成集積回路装置及びその製造方法
JP4117480B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120810

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130305

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130307

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130730

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130826

R150 Certificate of patent or registration of utility model

Ref document number: 5352437

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees