JP7206198B2 - 表面が粗化された粒子を有するパッケージングされた半導体デバイス - Google Patents

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    • H01L2224/13838—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13838—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13838—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13863—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/80815—Reflow soldering
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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Description

本開示は、パッケージングされた半導体デバイスの分野に関する。より詳細には、本開示は、モールディング化合物とリードフレームとの間の改善された接着性を有するパッケージングされた半導体デバイスに関する。
以下は、本開示の一つ又は複数の態様の基本的な理解を提供するために、簡略化された概要を提示する。この概要は、本開示の広範な概観ではなく、本開示の主要な要素又は重要な要素を特定することを意図するものでもなく、その範囲を線引きすることも意図していない。むしろ、要約の主な目的は、後に提示される詳細な説明の前置きとして、簡略化された形で開示の幾つかの概念を提示することである。
パッケージングされた半導体デバイスが、モールディング化合物を用いてリードフレームの一部の上に粒子粗面化表面を有する。パッケージングされた半導体デバイスが、モールディング化合物を用いてリードフレームの一部の上に粒子粗面化表面を備え、半導体デバイスをリードフレームに接続するはんだ接合の一部を囲むリフロー壁を備える。粒子粗面化表面は、モールディング化合物とリードフレームとの間の接着を助けることができる。
パッケージングされた半導体デバイスが、リードフレーム及び半導体デバイスを備える。はんだ接合が、リードフレームと半導体デバイス上の端子との間に結合される。リフロー壁が、リードフレームの一部の上にあり、はんだ接合と接している。モールディング化合物は、半導体デバイス、リードフレーム、はんだ接合、及びリフロー壁の一部を覆う。
パッケージングされた半導体デバイスの断面図である。
図１Ａのパッケージングされた半導体デバイスにおけるリードフレームの上面図である。
リフロー壁と粒子粗面化表面エリアとを有するリードフレームを備えるパッケージングされた半導体デバイスの断面図である。 リフロー壁と粒子粗面化表面エリアとを有するリードフレームを備えるパッケージングされた半導体デバイスの断面図である。
リフロー壁の図である。 リフロー壁の図である。
リフロー壁と粒子粗面化表面とを有するリードフレームの上面図である。
リードフレーム、及び半導体デバイスのリードフレームへの取り付けを例示する半導体デバイスの断面図である。 リードフレーム、及び半導体デバイスのリードフレームへの取り付けを例示する半導体デバイスの断面図である。
粒子粗面化表面を有するリードフレームの断面図である。
リードフレームの底部側に印刷回路基板はんだパッドを有するリードフレームの断面図である。 リードフレームの底部側に印刷回路基板はんだパッドを有するリードフレームの断面図である。
実施形態に従って形成されたリフロー壁を有するリードフレームの断面図である。 実施形態に従って形成されたリフロー壁を有するリードフレームの断面図である。 実施形態に従って形成されたリフロー壁を有するリードフレームの断面図である。
粒子粗面化表面と、リフロー壁と、底部側に形成された印刷回路基板のはんだパッドとを備える、パッケージングされた半導体デバイスの断面図である。 粒子粗面化表面と、リフロー壁と、底部側に形成された印刷回路基板のはんだパッドとを備える、パッケージングされた半導体デバイスの断面図である。 粒子粗面化表面と、リフロー壁と、底部側に形成された印刷回路基板のはんだパッドとを備える、パッケージングされた半導体デバイスの断面図である。
リードフレームの頂部側に、粒子粗面化表面とはんだパッドとを備えるパッケージングされた半導体デバイスを図示する断面図であり、パッケージングされた半導体デバイスの底部側に印刷回路基板のはんだパッドを備える。
インクジェット印刷を用いて、粒子粗面化表面及びリフロー壁を形成する際の、主要な製造工程を図示する断面図である。 インクジェット印刷を用いて、粒子粗面化表面及びリフロー壁を形成する際の、主要な製造工程を図示する断面図である。 インクジェット印刷を用いて、粒子粗面化表面及びリフロー壁を形成する際の、主要な製造工程を図示する断面図である。
インクジェット印刷を用いてリードフレームの底部側に印刷回路基板はんだパッドを形成する際の主要な製造工程を図示する断面図である。 インクジェット印刷を用いてリードフレームの底部側に印刷回路基板はんだパッドを形成する際の主要な製造工程を図示する断面図である。
スクリーン印刷を用いて、粒子粗面化表面及びリフロー壁を形成する際の主要な製造工程を図示する断面図である。 スクリーン印刷を用いて、粒子粗面化表面及びリフロー壁を形成する際の主要な製造工程を図示する断面図である。 スクリーン印刷を用いて、粒子粗面化表面及びリフロー壁を形成する際の主要な製造工程を図示する断面図である。
スクリーン印刷を用いてリードフレームの底部側に印刷回路基板はんだパッドを形成する際の主要な製造工程を図示する断面図である。 スクリーン印刷を用いてリードフレームの底部側に印刷回路基板はんだパッドを形成する際の主要な製造工程を図示する断面図である。
本開示の実施形態は、添付の図面を参照して説明される。図面は縮尺どおりに描かれておらず、それらは単に開示を説明するために提供されている。実施形態の幾つかの態様を、例示のための応用例を参照して以下に説明する。本開示の理解を提供するために、多数の特定の詳細、関係、及び方法が記載されることが理解されるべきである。しかしながら、当業者であれば、本開示が、特定の詳細のうちの一つ又は複数を伴わずに、又は他の方法によって実施され得ることを容易に認識するであろう。他の例において、開示を不明瞭にすることを避けるために、周知の構造又は動作は詳細には示されていない。実施形態は、行為又は事象の図示された順によって限定されず、幾つかの動作は、異なる順で、及び/又は他の行為又は事象と同時に行われ得る。また、方法を実装するために、すべての図示された行為又は事象が必要とされるわけではない。
パッケージングされた半導体デバイス１００が、図１Ａに断面で示されている。半導体デバイス１１０は、例えば、集積回路、トランジスタ、又はダイオードなど、任意の半導体デバイスであり得る。半導体デバイス１１０は、リードフレーム１０５に取り付けられ、モールディング化合物１１２で覆われて、パッケージングされた半導体デバイス１００を形成する。半導体デバイスパッケージは、例えば、デュアルインラインパッケージ（ＤＩＰ）、クワッドフラットノーリード（ＱＦＮ）パッケージ、又はフリップチップスモールアウトライントランジスタ（ＦＣＳＯＴ）パッケージ、又はラジアルパッケージなど、任意のパッケージ形態であり得る。パッケージングされた半導体デバイス１００におけるリードフレーム１０５の上面図が図１Ｂに示されている。リードフレーム１０５は、上にはんだパッド１０４が形成される複数のリード１０２で構成される。半導体デバイス１１０は、半導体デバイス１１０上の入力／出力パッドに接続される金属ポスト１０８とはんだパッド１０４との間に形成されるはんだ接合１０７によってリードフレーム１０５に接合される。リードフレーム１０５におけるはんだパッド１０４を有するリード１０２の数は、半導体デバイス１１０を搭載するために必要とされるはんだ接合１０７の数に応じて異なる。
別の実施形態では、リードフレームのはんだパッド１０４を、半導体デバイス上の入力／出力ページに直接接続する。
図１Ａのリードフレーム１０５の断面は、図１Ｂの上面図の破線に沿っている。
図１Ａのパッケージングされた半導体デバイス１００の断面において、はんだパッド１０４は、はんだが容易に濡れる材料でつくられる。はんだ接合１０７が、はんだパッド１０４と半導体デバイス１１０の入力／出力（Ｉ／Ｏ）端子に接続される金属性ポスト１０８との間に形成される。金属性ポスト１０８は、典型的に、銅、金、又ははんだなどの導電性材料で形成される。このアッセンブリの一部は、パッケージングされた半導体デバイス１００を形成するためにモールディング化合物１１２で覆われている。パッケージングされた半導体デバイス１１０の信頼性は、低接着性に起因してモールディング化合物１１２がリードフレーム１０５から剥離する際に生じる。接着性を改善するため、リードフレーム１０５の表面の一部が、例えば、ウェット化学エッチングを用いて粗化され得る。
半導体デバイス１１０は、上述するようにリードフレーム１０５の第１の側（上面側）に搭載される。印刷回路基板（ＰＣＢ)はんだパッド１０６が、パッケージングされた半導体デバイス１００の、下にあるＰＣＢ上のリードへのはんだ付けを容易にするため、リードフレーム１０５の第２の側（底辺)に形成され得る。
リードフレーム１０５の頂部側上のはんだパッド１０４、及びリードフレーム１０５の底部側のＰＣＢはんだパッドは、典型的に、リードフレーム１０５の製造の間にマスキング工程を用いて、パラジウム被覆ニッケルなどのはんだ付け可能な金属を電気メッキすることにより、追加のコストで形成される。
はんだ接合２０８を有するリードフレーム２０３に取り付けられる半導体デバイス１１０を有するパッケージングされた半導体デバイス２００の断面を、図２Ａ及び図２Ｂに示す。はんだ接合２０８を部分的又は完全に囲むリフロー壁２１０が、はんだ接合２０８の形成の間、はんだの横方向のリフローを制限し、その結果、より高いはんだ接合２０８を形成する。はんだ接合２０８は、リードフレーム２０３と、上にある半導体デバイス１１０上の入力／出力（Ｉ／Ｏ)端子に接続される銅ポスト１０８との間の電気的接続を形成する。リードフレーム２０３の表面上のリフロー壁２１０に隣接して形成された粒子粗面化表面２０２が、ポリマー材料を含む粒子をリードフレーム２０３の表面に結合させることによって形成される。リードフレーム２０３、リフロー壁２１０、はんだ接合２０８、銅ポスト１０８、粒子粗面化表面２０２、及び半導体デバイス１１０アセンブリが、モールディング化合物１１２で被覆されて、パッケージングされた半導体デバイス２００を形成する。
リードフレーム２０３の上面図が図４に示されている。リードフレーム２０３は、粒子粗面化表面２０２を有する複数のリード２０５で構成される。リフロー壁２１０は、粒子粗面化表面２０２に隣接してリード線２０５上にも形成され得る。
粒子粗面化表面２０２は、はんだ接合２０８に隣接し、リードフレーム２０３の表面の一部の上にインクジェット印刷又はスクリーン印刷されたポリマー材料を含む粒子であり得る。ポリマー材料は、ポリイミド又はエポキシ樹脂であり得る。一例において、粒子粗面化表面２０２は、ポリマー材料を有するインク残留物を含む。インク残留物は、ポリマー材料を有するインク残留物を形成するためにその後硬化される、インクジェットプリンタからのポリマー材料を有する印刷インクに応答して形成される。粒子粗面化表面２０２を形成した粒子は、典型的に非金属であり、短絡を形成することを回避する。粒子サイズは、ナノメートルからミクロンまでの範囲であり得る。インクジェット印刷可能なインクに用いることができる粒子より大きなサイズの粒子をスクリーン印刷ペーストに用いることができる。粒子は、球体又は楕円などの規則的な形状であり得、又は不規則な形状を有していてもよい。
粒子粗面化表面２０２は、モールディング化合物１１２とリードフレーム２０３との間の改善された接着を提供する。改善された接着は、リードフレーム２０３からのモールディング化合物１１２の剥離によるパッケージングされた半導体デバイス２００欠陥を著しく低減するか又はなくす。
図３Ａ及び図３Ｂに示されるように、リフロー壁２１０は、はんだ接合２０８を完全に囲むか、又は少なくとも２つの側面上にはんだリフローを閉じ込め得る。はんだ壁２１０の内側表面２１４は、はんだ接合２０８が形成されるとき、はんだの横方向の流れを制限し、より高いはんだ接合２０８をもたらす。より高いはんだ接合２０８は、半導体デバイス２１０とリードフレーム２０３との間の距離２１５を増大させる。増大された距離は、半導体デバイス１１０とそれが取り付けられる下にあるリードフレーム２０３との間の熱膨張（熱膨張係数（ＣＴＥ）のミスマッチ）の結果として、はんだ接合２０８に対する応力を低減する。幾つかの状況下では、特に温度が極端な場合、熱膨張におけるミスマッチは、はんだ接合欠陥を引き起こす恐れがある。
リフロー壁２１０は、ポリイミド、ポリエステル、又はエポキシなどのポリマー材料で形成され得、又は非金属又は金属粒子を含むポリマー材料で形成され得る。ポリマーに埋め込まれた粒子は、リフロー壁２１０を強化する。粒子がはんだ付け可能な金属で形成される場合、はんだ接合２０８内のはんだは、粒子に結合し得、はんだ接合２０８の強度を高めることができる。より強いはんだ接合２０８は、機械的又は熱的応力によるはんだ接合２０８の欠陥率を低減し得る。はんだ付け可能な金属は、銅、銀、金、白金、ニッケル、パラジウム、真鍮、又はそれらの合金などの金属であり得、リフローの間、溶融はんだによって容易に濡らされる。
例示的なリフロー壁２１０の斜視図が、図３Ａ及び図３Ｂに示されている。リフロー壁２１０は厚み２１９を有する。円形及び長方形のリフロー壁２１０が図３Ａ及び図３Ｂに示されているが、楕円、八面体、正方形、及び他の形状などの他の形状を用いることができる。リフロー壁２１０は、図３Ａに円形状に示すように、はんだ接合を完全に囲むようにしてもよいし、図３Ｂに示すように、はんだ接合２０８を矩形の４辺に制限してもよい。図２Ａ及び図２Ｂのリフロー壁２１０の断面は、図３Ａ及び図３Ｂにおいて、破線２Ａ及び２Ｂに沿って取られている。
図５Ａ及び図５Ｂは、半導体デバイス１１０とリードフレーム２０３との間のはんだ接合の形成を図示する断面図である。図５Ａに図示されるように、半導体デバイス１１０上のＩ／Ｏから下方に突出する銅ポスト１０８の頂部上のはんだキャップ１１１が、はんだをリフローする前にリフロー壁２１０の内部に配置され得、銅ポスト１０８とリードフレーム２０３の表面との間にはんだ接合２０８を形成する。図５Ｂにおいて図示されるような第１の代替プロセスにおいて、リフロー壁２１０の間のキャビティは、まずはんだペーストで充填され得、はんだペースト１１３をリフローする前に銅ポスト１０８の頂部を、はんだペースト１１３に接触させて、はんだ接合２０８を形成する。第２の代替方法において、リフロー壁２１０の間のキャビティは、はんだペースト１１３で充填され得、はんだキャップ１１１を備える銅ポスト１０８が、はんだペースト１１３をリフローする前にはんだペースト１１３に接触され得、はんだ接合２０８を形成する。
はんだキャップ１１１内のはんだの体積、又はリフロー壁２１０の間のキャビティ内のはんだペースト１１３の体積は、はんだ接合２０８がはんだ壁２１０程度の高さになるように選択される。はんだ１１１、１１３は、はんだ接合の高さがはんだ壁の高さよりも高くなるように選択されることが好ましい。はんだ接合２０８の高さは、リフロー壁２１０の高さを増大させることによって増大され得る。はんだ接合２０８の高さを増大させることにより、はんだ接合２０８の信頼性を改善し得る。
図６における粒子粗面化表面２０２は、リードフレーム６０３の表面上にインクを含む粒子をディスペンスするため、インクジェット印刷を用いて形成され得る。インクは、ポリイミド又はエポキシ樹脂などの樹脂６０４内に分散された粒子６０５で構成され得る。インクを表面にディスペンスした後、インクは、粒子粗面化表面２０２を形成する溶剤を駆動する（ｄｒｉｖｅ ｏｆｆ）ため、約８０℃～３００℃の範囲の温度で熱的に硬化され得る。
代替として、スクリーン印刷ペーストをリードフレーム６０３の表面に塗布するためにスクリーン印刷が用いられ得る。スクリーン印刷ペーストは、ポリイミド又はエポキシ樹脂などの樹脂６０４内に分散された粒子２０３でつくられ得る。スクリーン印刷ペーストが表面上にディスペンスされた後、粒子粗面化表面２０２を形成する溶剤を駆動するために、約１８０℃～３００℃の範囲の温度で熱硬化され得る。
図７Ａ及び図７Ｂに示されるように、ＰＣＢはんだパッド７０２及び７０５が、リードフレーム７０３の底部側に形成され得る。図７Ａは、はんだペースト７０４を用いて形成されるＰＣＢはんだパッド７０２を示す。図９Ａに示されるのは、はんだペースト７０４を用いるパッケージングされた半導体デバイス９００の底面側にＰＣＢはんだパッド７０２を備えるパッケージングされた半導体デバイス９００である。図７Ｂは、はんだペースト７０４を用いて形成されるリードフレーム７０３の底面側のＰＣＢはんだパッド７０５を示し、はんだ付け可能粒子７０８が分散されている。図９Ｂに示されるのは、はんだペースト７０４を用いて底部側に形成されるＰＣＢはんだパッド７０５を備える、パッケージングされた半導体デバイス９０１であって、はんだ付け可能な粒子７０８が分散されている。はんだ付け可能な粒子７０８は、銀、金、白金、ニッケル、パラジウム、真鍮、又はそれらの合金などの金属で形成され得る。はんだ付け可能粒子７０８は、リードフレーム７０３の底部側のＰＣＢはんだパッド７０５と印刷回路基板上の電気リードとの間に形成されるはんだ接合に補強を加える。インクジェット印刷又はスクリーン印刷を用いてリードフレーム９０３の底部側にＰＣＢはんだパッド７０２及び７０５を形成することで、リードフレーム９０３製造の間、これらのパッドを電気めっきする高価な工程が排除される。
図８Ａ、図８Ｂ、及び図８Ｃは、幾つかのリフロー側壁８１０オプションを図示する。図８Ａは、ポリイミド、エポキシ、又はポリエステルなどのポリマー材料８０２で構成されるリフロー側壁８１０を示す。図９Ａに示されるのは、ポリマー材料８０２で構成されるリフロー側壁８１０を有するパッケージングされた半導体デバイス９００である。図８Ｂは、ポリマー材料８０２内に分散されたはんだ付け可能な粒子８０４で構成されるリフロー側壁８１０を示す。図９Ｂは、ポリマー材料８０２内に分散されたはんだ付け可能な粒子８０４で構成されるリフロー側壁８１０を示す。図８Ｃは、ポリマー材料８０２内に分散されたはんだ付け可能な粒子８０４で構成されるリフロー側壁８１０を示す。リフロー壁２１０の間のリードフレームの表面上に、はんだフラックス８１１内に分散されたはんだ付け可能な粒子８０９で構成されるはんだパッド８０６が形成される。図９Ｃは、ポリマー材料８０２内に分散されたはんだ付け可能な粒子８０４で構成されたリフロー側壁８１０と、リフロー壁８１０間のリードフレーム９０３の表面上のはんだフラックス８１１内に分散されたはんだ付け可能な粒子８０９で構成されるはんだパッド８０６とを備える、パッケージングされた半導体デバイス９０５を示す。一例において、はんだフラックス８１１内に分散されたはんだ付け可能な粒子８０４は、はんだ接合２０８を取り付ける前に表面上に堆積される。
図１０に示すように、パッケージングされた半導体デバイス９０７を形成するために半導体デバイス１１０が搭載されるリードフレーム９０３の頂部側にはんだパッド９１０が形成され得る。これらの頂部側はんだパッド９１０は、リードフレーム９０３の底部側に、ＰＣＢはんだパッド７０２、７０５を形成するために用いられるのと同じ材料及びプロセスを用いて形成され得る。
粒子粗面化表面エリア２０２及びリフロー壁８１０を形成するための主な工程は、図１１Ａ～図１１Ｃ及び図１３Ａ～図１３Ｃにおいて断面で記載されている。
インクジェット印刷を用いて、リードフレーム９０３上にリフロー壁８０９及び粒子粗面化表面２０２を形成する第１の方法が、図１１Ａ～図１１Ｃに図示されている。
図１１Ａにおいて、リフロー壁８０９は、インクジェットプリンタ１７４を用いてリードフレーム９０３の表面上に印刷される。
図１１Ｂは、インクジェットプリンタ１７６を用いたリードフレーム９０３上の粒子粗面化表面１６２の堆積を図示する。インクは、リフロー壁８０９を印刷するために用いられるものと同じインクであってもよく、異なるインクであってもよい。
図１１Ｃは、粒子粗面化表面２０２を形成し、リフロー壁８０９を形成するための、約８０℃～約３００℃の範囲の温度での焼結後の構造を示す。
スクリーン印刷を用いて、リードフレーム９０３上に粒子粗面化表面２０２及びリフロー壁８１０を形成するための第２の方法が、図１３Ａ～図１３Ｃに図示されている。
図１３Ａにおいて、リードフレーム９０３の表面上に第１のステンシル１８０が配置され、粒子粗面化表面２０２が形成されるべきエリアに第１のペースト１８２が塗布される。第１のステンシル１８０は、第１のペースト１８２が塗布された後に除去される。
図１３Ｂにおいて、第２のステンシル１８４が、リードフレーム９０３の表面上に配置され、リフロー壁８１０が形成されているエリアに第２のペースト１８６が塗布される。第２のステンシル１８４は、第２のペースト１８４が塗布された後に除去される。
図１３Ｃは、ペーストが約８０℃～約３００℃の範囲の温度で焼結されて、リフロー壁８１０及び粒子粗面化表面２０２が形成された後のリードフレーム９０３を示す。
図１３Ａ～図１３Ｃに示す方法では、リフロー壁８１０と粒子粗面化表面２０２とが、異なる厚さで形成され得、異なるペーストを用いて形成され得る。あるいは、リフロー壁８１０及び粒子粗面化表面２０２の両方のための開口を有する１つのステンシルを利用してもよい。この場合、同一のペーストを用いて、リフロー壁８１０及び粒子粗面化表面２０２の両方が形成され得る。この方法を用いて、製造コストを低減することができる。
リードフレーム９０３の裏側にＰＣＢはんだパッド７０５を形成するための主な工程は、図１２Ａ及び図１２Ｂ及び図１４Ａ及び図１４Ｂにおいて断面で記載されている。
図１２Ａ及び図１２Ｂは、インクジェット印刷を用いてリードフレーム９０３の底部側にＰＣＢはんだパッド７０５を形成する工程を図示する。図１２Ａに示されるように、ＰＣＢはんだパッド７０１は、インクジェットプリンタ１７８を用いて印刷される。図１２Ｂは、溶剤を駆動し、インク樹脂を硬化させるため、インクが約８０℃～約３００℃の範囲の温度で焼結された後のＰＣＢはんだパッド７０５を示す。
図１４Ａ及び図１４Ｂは、スクリーン印刷を用いるリードフレーム９０３の裏側へのＰＣＢはんだパッド７０５の形成を図示する。
図１４Ａにおいて、ＰＣＢはんだパッド７０５が形成されるべき個所に開口を備えるリードフレーム９０３の底部側にステンシル１９０が塗布される。ステンシル１９０はペースト７０４が塗布された後に除去される。
図１４Ｂは、ペースト１９２を約８０℃～約３００℃の範囲の温度で焼結して、リードフレーム９０３の底部側にＰＣＢはんだパッド７０５を形成した後のリードフレーム９０３を示す。
様々な例示的な実施形態において、頂部、底部などの用語は、様々な構成要素の位置関係を記述するための相対的な意味で用いられる。これらの用語は、図面に示される構成要素の位置を参照して用いられ、重力の分野を参照する絶対的な意味ではない。例えば、パッケージングされた半導体デバイスが図面に示される位置に対して反転した位置に配置されている場合であっても、リードフレーム１０５の頂部側をリードフレームの頂部側として適切に参照され得る。
本開示の様々な実施形態を説明してきたが、それらは、限定ではなく例として提示されていることを理解すべきである。本開示の精神又は範囲から逸脱することなく、開示された実施形態に対する多くの変更が、本明細書の開示にしたがってなされ得る。したがって、本開示の幅及び範囲は、上記の実施形態のいずれによっても限定されるべきではない。むしろ、本開示の範囲は、添付の特許請求の範囲及びそれらの均等物に従って定義されるべきである。

Claims (20)

  1. パッケージングされた半導体デバイスであって、
    リードフレームと、
    半導体デバイスと、
    前記リードフレームと前記半導体デバイス上の端子との間に結合されるはんだ接合と、
    前記リードフレームの表面の一部上にあり、第１の粒子を含む第１のポリマーで構成される、粒子粗面化表面と、
    前記半導体デバイスと前記リードフレームと前記粒子粗面化表面との一部を覆うモールディング化合物と、
    を含む、パッケージングされた半導体デバイス。
  2. 請求項１に記載のパッケージングされた半導体デバイスであって、
    前記第１のポリマーが、ポリイミドとエポキシとポリエステルポリマーとで構成される群から選択される、パッケージングされた半導体デバイス。
  3. 請求項１に記載のパッケージングされた半導体デバイスであって、
    前記第１の粒子が非金属粒子である、パッケージングされた半導体デバイス。
  4. 請求項１に記載のパッケージングされた半導体デバイスであって、
    前記粒子粗面化表面が、前記はんだ接合に隣接する前記リードフレームの表面の一部を覆う、パッケージングされた半導体デバイス。
  5. 請求項１に記載のパッケージングされた半導体デバイスであって、
    はんだ接合を囲むリフロー壁であって、ポリイミドとエポキシとポリエステルとで構成される群から選択される第２のポリマーで構成される、前記リフロー壁を更に含む、パッケージングされた半導体デバイス。
  6. 請求項５に記載のパッケージングされた半導体デバイスであって、
    前記リフロー壁が、前記はんだ接合の少なくとも対向する２つの側部上の前記はんだ接合を囲む、パッケージングされた半導体デバイス。
  7. 請求項５に記載のパッケージングされた半導体デバイスであって、
    前記リフロー壁が前記はんだ接合を完全に囲む、パッケージングされた半導体デバイス。
  8. 請求項５に記載のパッケージングされた半導体デバイスであって、
    前記第２のポリマーが第２の粒子を含む、パッケージングされた半導体デバイス。
  9. 請求項５に記載のパッケージングされた半導体デバイスであって、
    前記はんだ接合の高さが、前記リフロー壁の高さと少なくとも同じ程度の高さである、パッケージングされた半導体デバイス。
  10. 請求項１に記載のパッケージングされた半導体デバイスであって、
    パッケージングされた半導体デバイスの底部上の印刷回路基板はんだパッドを更に含む、パッケージングされた半導体デバイス。
  11. 請求項１０に記載のパッケージングされた半導体デバイスであって、
    前記印刷回路基板はんだパッドがはんだペーストである、パッケージングされた半導体デバイス。
  12. 請求項１０に記載のパッケージングされた半導体デバイスであって、
    前記印刷回路基板はんだパッドが、銀と銅とニッケルとパラジウムと白金とスズと金とそれらの合金とで構成される群から選択される金属で形成されるはんだ付け可能な粒子を含むはんだペーストである、パッケージングされた半導体デバイス。
  13. 請求項１に記載のパッケージングされた半導体デバイスであって、
    前記はんだ接合と前記端子との間に結合される金属性ポストを更に含む、パッケージングされた半導体デバイス。
  14. パッケージングされた半導体デバイスであって、
    リードフレームと、
    半導体デバイスと、
    前記リードフレームと前記半導体デバイス上の端子との間に結合されるはんだ接合と、
    前記リードフレームの表面の一部上にあり、第１の粒子を含む第１のポリマーで構成される、粒子粗面化表面と、
    前記はんだ接合を囲み、第２の粒子を含む第２のポリマーで構成されるリフロー壁と、
    前記半導体デバイスと前記リードフレームと前記リフロー壁と前記粒子粗面化表面との一部を覆うモールディング化合物と、
    を含む、パッケージングされた半導体デバイス。
  15. 請求項１４に記載のパッケージングされた半導体デバイスであって、
    前記第１のポリマーと前記第２のポリマーとが、ポリイミドとエポキシとポリエステルポリマーとで構成される群から選択される、パッケージングされた半導体デバイス。
  16. 請求項１４に記載のパッケージングされた半導体デバイスであって、
    前記第１のポリマーと前記第２のポリマーとが、ポリイミドとエポキシとポリエステルポリマーとで構成される群から選択され、前記第１及び第２の粒子が非金属粒子である、パッケージングされた半導体デバイス。
  17. 請求項１４に記載のパッケージングされた半導体デバイスであって、
    前記第１のポリマーと前記第２のポリマーとが同一のポリマーであり、前記第１の粒子と前記第２の粒子とが同一の非金属粒子である、パッケージングされた半導体デバイス。
  18. 請求項１４に記載のパッケージングされた半導体デバイスであって、
    前記第１のポリマーと前記第２のポリマーとが、ポリイミドとエポキシとポリエステルポリマーとで構成される群から選択され、前記第１の粒子が非金属粒子であり、前記第２の粒子が、銀と銅とニッケルとパラジウムと白金とスズと金とそれらの合金とで構成される群から選択されるはんだ付け可能な金属で構成される金属粒子である、パッケージングされた半導体デバイス。
  19. 請求項１４に記載のパッケージングされた半導体デバイスであって、
    前記リフロー壁が、前記はんだ接合の少なくとも２つの対向する側部を囲む、パッケージングされた半導体デバイス。
  20. 請求項１４に記載のパッケージングされた半導体デバイスであって、
    パッケージングされた半導体デバイスの底部上のはんだペーストで構成される印刷回路基板はんだパッドを更に含む、パッケージングされた半導体デバイス。
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