JP5324174B2 - 表示装置 - Google Patents

Description

本発明は、液晶表示装置やＥＬ表示装置などの表示装置に係り、特に、映像線駆動回路あるいは走査線駆動回路から表示パネルまでの配線を低減するのに有効な技術に関する。

現在、液晶テレビや携帯電話などに使用されている液晶表示パネルは、ＴＦＴ方式の液晶表示装置である。
図１は、従来のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
図１に示すように、従来の液晶表示パネルは、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に、ｙ方向に並設されｘ方向に延びる複数の走査線（ゲート線ともいう）（ＧＬ）と、ｘ方向に並設されｙ方向に延びるｍ本の映像線(ソース線、またはドレイン線ともいう）（ＤＬ）とを有する。
走査線と映像線とで囲まれた領域がサブピクセル領域であり、１つのサブピクセル領域には、ゲートが走査線に、ドレイン（または、ソース）が映像線に、およびソース（または、ドレイン）が画素電極（ＰＸ）に接続されるアクティブ素子を構成する薄膜トランジスタ（ＴＦＴ）が設けられる。
画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶が介在するので、画素電極（ＰＸ）と対向電極（ＣＴ）との間には、液晶容量（Ｃｌｃ）が形成される。なお、実際は、画素電極（ＰＸ）と対向電極（共通電極ともいう）（ＣＴ）との間には保持容量（Ｃａｄｄ）が設けられるが、図１では、保持容量（Ｃａｄｄ）の図示は省略している。
各走査線（ＧＬ）は、垂直走査回路（ゲートドライバともいう）（ＸＤＶ）に接続され、垂直走査回路（ＸＤＶ）は、各走査線（ＧＬ）に対して順次選択走査信号を供給する。
各映像線（ＤＬ）は、水平走査回路（ソースドライバまたはドレインドライバともいう）（ＹＤＶ）に接続される。水平走査回路（ＹＤＶ）は、１水平走査期間内に、Ｒ、Ｇ、Ｂの映像電圧（所謂、階調電圧）を、各映像線（ＤＬ）に出力する。

薄膜トランジスタ（ＴＦＴ）には、半導体層にアモルファスシリコン層を使用するもの（以下、ａ−Ｓｉ薄膜トランジスタという）と、半導体層にポリシリコン層を使用するもの（以下、ｐｏｉｙ−Ｓｉ薄膜トランジスタという）とが知られている。さらに、最近では、薄膜トランジスタ（ＴＦＴ）として、半導体層に微結晶シリコン層を使用するもの（以下、微結晶薄膜トランジスタという）も知られている。この微結晶薄膜トランジスタは、ａ−Ｓｉ薄膜トランジスタとｐｏｉｙ−Ｓｉ薄膜トランジスタの中間あたりの性能を有する。
一般的には、液晶テレビ用の液晶表示パネルでは、アクティブ素子としてａ−Ｓｉ薄膜トランジスタが使用され、携帯電話機用の液晶表示パネルでは、アクティブ素子としてｐｏｉｙ−Ｓｉ薄膜トランジスタが使用される。
ｐｏｉｙ−Ｓｉ薄膜トランジスタは、動作速度が、ａ−Ｓｉ薄膜トランジスタより１桁程度早いので、アクティブ素子としてｐｏｉｙ−Ｓｉ薄膜トランジスタを使用する液晶表示パネルでは、ｐｏｉｙ−Ｓｉ薄膜トランジスタで垂直走査回路（ＸＤＶ）を構成し、当該垂直走査回路（ＸＤＶ）を、液晶表示パネルを構成する一対の基板の一方の基板の液晶側の面に作成するようにしている。
ａ−Ｓｉ薄膜トランジスタ、あるいは、微結晶薄膜トランジスタは、動作速度が、ｐ−Ｓｉ薄膜トランジスタより遅いので、ａ−Ｓｉ薄膜トランジスタから成る垂直走査回路（ＸＤＶ）を液晶表示パネルの内部に作成することができないので、アクティブ素子としてａ−Ｓｉ薄膜トランジスタ、あるいは、微結晶薄膜トランジスタを使用する液晶表示パネルでは、垂直走査回路（ＸＤＶ）を搭載した半導体チップを、例えば、液晶表示パネルを構成する一対の基板の一方の基板に実装するようにしている。

なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００１−３０５５１０号公報

一般に、垂直走査回路（ＸＤＶ）と水平走査回路（ＹＤＶ）を構成する半導体チップの実装方法として、図１に示すように、垂直走査回路（ＸＤＶ）を構成する半導体チップと、水平走査回路（ＹＤＶ）を構成する半導体チップとを別々に、液晶を介して互いに対向配置される一対の基板の一方の基板上に実装する方法と、図２に示すように、垂直走査回路（ＸＤＶ）と水平走査回路（ＹＤＶ）を一体化した走査回路（ＲＤＶ）を構成する半導体チップを、液晶を介して互いに対向配置される一対の基板の一方の基板上に実装する方法とが知られている。
どちらの方法でも、垂直走査回路（ＸＤＶ）（あるいは走査回路（ＲＤＶ））から各走査線（ＧＬ）に選択走査電圧を供給するために、走査線（ＧＬ）の数だけ、垂直走査回路（ＸＤＶ）（あるいは走査回路（ＲＤＶ））と各走査線（ＧＬ）とを接続するゲート配線が必要となる。
なお、図１、図２において、ＶＳＹＮＣは垂直同期信号、ＨＳＹＮＣは水平同期信号、ＣＫはドットクロック、Ｄａｔａは映像データである。
しかし、携帯電話機などの液晶表示パネルのような小型パネルでは、高精細化で画素数が増えた場合、液晶表示パネル内に配線しきれない場合が想定される。
前述した問題点を解決するために、垂直走査回路（ＸＤＶ）にｎビットのアドレスデコーダ回路を使用することが、前述の特許文献１に記載されている。しかしながら、この特許文献１に記載されているｎビットのアドレスデコーダ回路は、回路構成が複雑で、使用するトランジスタ数が多いという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、従来よりも簡単な回路構成で、走査回路と複数の走査線との間の配線数を低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記複数の画素に走査電圧を入力する複数の走査線と、前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備え、Ｎを２以上の整数とするとき、前記走査線は、ｋＮ×・・・×ｋ２個のグループにグループ分けされ、前記各グループの走査線の本数は、最大ｋ１の本数であり、ｋｎ（１≦ｎ≦Ｎ）個のゲート配線から成る第１群から第Ｎ群のゲート配線を有し、前記走査線駆動回路は、前記ｋ１個の第１群のゲート配線に対して、前記各グループ内の走査線を１水平走査期間毎に選択する第１選択走査電圧を出力し、 ｋ２個の第２群のゲート配線に対して、ｋ２個のグループを１単位とする２段目のグループの中の一つグループ内の走査線を、ｋ１水平走査期間毎に選択する第２選択走査電圧を出力し、ｍを３以上、Ｎ以下（３≦ｍ≦Ｎ）の整数とするとき、ｋｍ個の第ｍ群のゲート配線に対して、ｋ（ｍ−１）個の第（ｍ−１）段目のグループを１単位とするｍ段目のグループの中の一つグループ内の走査線を、（ｋ（ｍ−１）×・・・×ｋ１）水平走査期間毎に選択する第ｍ選択走査電圧を出力する。

（２）（１）において、１番目から（Ｎ−１）番目までの（Ｎ−１）個のトランジスタの直列回路を有し、前記各走査線の一端は、前記（Ｎ−１）番目のトランジスタの第２電極に接続され、前記１番目のトランジスタの第１電極は、前記第１群のゲート配線のいずれかのゲート配線に接続され、ｊ（１≦ｊ≦Ｎ−１）番目のトランジスタの制御電極には、前記第（ｊ＋１）群のゲート配線のいずれかのゲート配線に接続される。
（３）（２）において、前記各走査線と基準電源との間に接続される、Ｎ番目から（２Ｎ−２）番目までの（Ｎ−１）個のトランジスタを有し、前記第２群のゲート配線から第Ｎ群のゲート配線は、それぞれのｋｐ（２≦ｐ≦Ｎ）個の反転ゲート配線を有し、前記走査線駆動回路は、前記第ｐ選択走査電圧を出力するときに、対応する反転ゲート配線に対して第ｐ反転選択走査電圧を出力し、ｉ（Ｎ≦ｉ≦２Ｎ−２）番目のトランジスタの制御電極には、第（ｉ＋１）群の反転ゲート配線のいずれかの反転ゲート配線に接続される。
（４）（３）において、前記ｋ１と、２ｋｐ（２≦ｐ≦Ｎ）の中で、最大数と最小数との差は、３以下である。

（５）複数の画素と、前記複数の画素に映像電圧を入力する複数の映像線と、前記複数の映像線に前記映像電圧を供給する映像線駆動回路とを備え、Ｎを２以上の整数とするとき、前記映像線は、ｋＮ×・・・×ｋ２個のグループにグループ分けされ、前記各グループの映像線の本数は、最大ｋ１の本数であり、ｋｎ（１≦ｎ≦Ｎ）個のソース配線から成る第１群から第Ｎ群のソース配線を有し、前記映像線駆動回路は、前記ｋ１個の第１群のソース配線に対して、前記各グループ内の映像線を１ドットクロック毎に選択する第１選択走査電圧を出力し、ｋ２個の第２群のソース配線に対して、ｋ２個のグループを１単位とする２段目のグループの中の一つグループ内の映像線を、ｋ１ドットクロック毎に選択する第２選択走査電圧を出力し、ｍを３以上、Ｎ以下（３≦ｍ≦Ｎ）の整数とするとき、ｋｍ個の第ｍ群のソース配線に対して、ｋ（ｍ−１）個の第（ｍ−１）段目のグループを１単位とするｍ段目のグループの中の一つグループ内の映像線を、（ｋ（ｍ−１）×・・・×ｋ１）ドットクロック毎に選択する第ｍ選択走査電圧を出力する。

（６）（５）において、前記各映像線の一端は、それぞれスイッチングトランジスタを介して映像電圧が供給され、１番目から（Ｎ−１）番目までの（Ｎ−１）個のトランジスタの直列回路を有し、前記各スイッチトランジスタの制御電極は、前記（Ｎ−１）番目のトランジスタの第２電極に接続され、前記１番目のトランジスタの第１電極は、前記第１群のソース配線のいずれかのソース配線に接続され、ｊ（１≦ｊ≦Ｎ−１）番目のトランジスタの制御電極には、前記第（ｊ＋１）群のソース配線のいずれかのソース配線に接続される。
（７）（６）において、前記各スイッチトランジスタの制御電極と基準電源との間に接続される、Ｎ番目から（２Ｎ−２）番目までの（Ｎ−１）個のトランジスタを有し、前記第２群のソース配線から第Ｎ群のソース配線は、それぞれのｋｐ（２≦ｐ≦Ｎ）個の反転ソース配線を有し、前記映像線駆動回路は、前記第ｐ選択映像電圧を出力するときに、対応する反転ソース配線に対して第ｐ反転選択映像電圧を出力し、ｉ（Ｎ≦ｉ≦２Ｎ−２）番目のトランジスタの制御電極には、第（ｉ＋１）群の反転ソース配線のいずれかの反転ソース配線に接続される。
（８）（７）において、前記ｋ１と、２ｋｐ（２≦ｐ≦Ｎ）の中で、最大数と最小数との差は、３以下である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、従来よりも簡単な回路構成で、走査回路と複数の走査線との間の配線数を低減することが可能となる。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図３は、本発明の実施例１のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
図３に示すように、本実施例の液晶表示パネルは、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に、ｙ方向に並設されｘ方向に延びる複数の走査線（ゲート線ともいう）（ＧＬ）と、ｘ方向に並設されｙ方向に延びる複数の映像線（ソース線、またはドレイン線ともいう）（ＤＬ）とを有する。
走査線と映像線とで囲まれた領域がサブピクセル領域であり、１つのサブピクセル領域には、ゲートが走査線に、ドレイン（または、ソース）が映像線に、およびソース（または、ドレイン）が画素電極（ＰＸ）に接続されるアクティブ素子を構成する薄膜トランジスタ（ＴＦＴ）が設けられる。
画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶が介在するので、画素電極（ＰＸ）と対向電極（ＣＴ）との間には、液晶容量（Ｃｌｃ）が形成される。なお、実際は、画素電極（ＰＸ）と対向電極（共通電極ともいう）（ＣＴ）との間には保持容量（Ｃａｄｄ）が設けられるが、図３では、保持容量（Ｃａｄｄ）の図示は省略している。
各映像線（ＤＬ）は、水平走査回路と垂直走査回路とを内蔵する走査回路（ＲＤＶ）に接続される。走査回路（ＲＤＶ）は、１水平走査期間内に、Ｒ、Ｇ、Ｂの映像電圧（所謂、階調電圧）を、映像線（ＤＬ）に出力する。

本実施例の液晶表示パネルは、画素電極、薄膜トランジスタ等が設けられた第１の基板（ＴＦＴ基板、アクティブマトリクス基板ともいう）（図示せず）と、カラーフィルタ等が形成される第２の基板（対向基板ともいう）（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
このように、本実施例の液晶表示パネルでは、液晶が一対の基板の間に挟持された構造となっている。また、対向電極は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば第２の基板（対向基板）側に設けられる。ＩＰＳ方式の場合は、第１の基板（ＴＦＴ基板）側に設けられる。
なお、本発明において、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。

以下、走査線（ＧＬ）の本数が８４０本として、本実施例の液晶表示パネルについて説明する。
本実施例では、走査線（ＧＬ）は、ｋ３×ｋ２のグループにグループ分けされる。各グループの走査線（ＧＬ）の本数は、最大ｋ１本である。
図３では、ｋ２は８、ｋ３は７であるので、本実施例では、走査線（ＧＬ）は、５６のグループにグループ分けされる。また、ｋ１は１５であるので、走査線（ＧＬ）の総本数は、８４０（＝７×８×１５）となる。
そのため、走査回路（ＲＤＶ）は、走査線（ＧＬ）用の端子として、ｋ１個の第１群の端子（Ｇ０）と、２×ｋ２個の第２群の端子（Ｇ１）と、２×ｋ３の第３群の端子（Ｇ２）とを有する。なお、第２群の端子（Ｇ１）と第３群の端子（Ｇ２）とが、２×ｋ２個、あるいは、２×ｋ３個の端子を必要とする理由は、選択走査電圧と反転選択走査電圧とを出力するためである。
本実施例では、各走査線（ＧＬ）の一端は、第２トランジスタ（ＴＦＴ２）の第２電極（ドレインまたはソース）に接続される。さらに、第２トランジスタ（ＴＦＴ２）の第１電極（ソースまたはドレイン）は第１トランジスタ（ＴＦＴ１）の第２電極に接続される。
また、各走査線（ＧＬ）と基準電源（ここでは、電圧レベルがＬｏｗレベル（以下、Ｌレベルという）のＶＳＳの電圧）との間には、各走査線（ＧＬ）に非選択走査電圧が供給されるときに、走査線（ＧＬ）がフローティング状態になるのを防止するための第３トランジスタ（ＴＦＴ３）と第４トランジスタ（ＴＦ４）が接続される。

第１トランジスタのゲートは、第２群の端子（Ｇ１）の中で選択走査電圧を出力する端子に接続されるゲート配線のいずれかに接続され、第３トランジスタのゲートは、第２群の端子（Ｇ１）の中で、第１トランジスタのゲートに入力される選択走査電圧の反転選択走査電圧を出力する端子に接続されるゲート配線のいずれかに接続される。
同様に、第２トランジスタのゲートは、第３群の端子（Ｇ２）の中で選択走査電圧を出力する端子に接続されるゲート配線のいずれかに接続され、第４トランジスタのゲートは、第３群の端子（Ｇ２）の中で、第２トランジスタのゲート電極に入力される選択走査電圧の反転選択走査電圧を出力する端子に接続されるゲート配線のいずれかに接続される。
なお、図３において、図１に示すように、走査回路（ＲＤＶ）は、垂直走査回路（ＸＤＶ）と、水平走査回路（ＹＤＶ）との別々の回路構成であってもよい。

図４は、本実施例の液晶表示パネルの駆動方法を説明するためタイミングチャートである。
走査回路（ＲＤＶ）は、図４（ａ）に示すように、第１群の端子（Ｇ０）の中のＧ０−１からＧ０−１５の端子に、１水平走査期間毎に、順次Ｈｉｇｈレベル（以下、Ｈレベル）の選択走査電圧を出力する（１５進）。
また、走査回路（ＲＤＶ）は、図４（ｂ）に示すように、第２群の端子（Ｇ１）の中のＧ１−１からＧ１−８の端子に、１５Ｈ期間毎に、順次Ｈレベルの選択走査電圧を出力する（８進）。即ち、第２群の端子（Ｇ１）の各端子は、走査線（ＧＬ）を１５本を束にして、１５Ｈ期間毎に順次Ｈレベルの選択走査電圧を出力する。
また、走査回路（ＲＤＶ）は、図４（ｃ）に示すように、第３群の端子（Ｇ２）の中のＧ２−１からＧ２−７の端子に、１２０Ｈ期間毎（＝１５Ｈ×８）に、順次Ｈレベルの選択走査電圧を出力する（７進）。即ち、第３群の端子（Ｇ２）の各端子は、走査線（ＧＬ）を１２０本を束にして、１２０Ｈ期間毎に順次Ｈレベルの選択走査電圧を出力する。
第２群の端子（Ｇ１）と、第３群の端子（Ｇ２）の中で選択された端子にＨレベルの選択走査電圧が出力されると、当該選択された端子に接続されたゲート配線にゲートが接続されるトランジスタ（ＴＦＴ１）とトランジスタ（ＴＦＴ２）がオンとなる。
次に、第１群の端子（Ｇ０）の中で選択された端子から、Ｈレベルの選択走査電圧が出力されると、選択走査電圧が供給された走査線（ＧＬ）にゲートが接続された薄膜トランジスタ（アクティブ素子）（ＴＦＴ）がオンとなり、薄膜トランジスタ（ＴＦＴ）を介して画素電極に映像電圧が書き込まれ、液晶表示パネルに画像が表示される。

ここで、第２群の端子（Ｇ１）のＧ１−１（Ｂ）からＧ１−８（Ｂ）の端子の中で、選択された端子に対応する端子から、Ｌレベルの非選択走査電圧が出力され、同様に、第３群の端子（Ｇ２）のＧ２−１（Ｂ）からＧ２−７（Ｂ）の端子の中で、選択された端子に対応する端子から、Ｌレベルの非選択走査電圧が出力される。なお、＊（Ｂ）は、図３では、＊／（バー）（＊は数字）で表示している。
当該選択された端子に対応する端子から、Ｌレベルの非選択走査電圧が出力されると、当該Ｌレベルの非選択走査電圧が出力される端子に接続されたゲート配線にゲートが接続されたトランジスタ（ＴＦＴ３）とトランジスタ（ＴＦＴ４）がオフとなる。
これにより、５６のグループの中で選択されたグループのトランジスタ（ＴＦＴ１）とトランジスタ（ＴＦＴ２）がオンとなり、トランジスタ（ＴＦＴ３）とトランジスタ（ＴＦＴ４）がオフとなる。残りのグループでは、トランジスタ（ＴＦＴ３）とトランジスタ（ＴＦＴ４）のどちらかが、オンとなっているため、走査線（ＧＬ）は、Ｌレベル（＝ＶＳＳ）となる。本実施例では、このようにして、順次走査線（ＧＬ）を選択する。

本実施例において、走査線の総数８４０本に対して、第１群の端子（Ｇ０）と、第２群の端子（Ｇ１）と、第３群の端子（Ｇ２）の本数が等しい時に、第１群の端子（Ｇ０）、第２群の端子（Ｇ１）、および第３群の端子（Ｇ２）と、走査線（ＧＬ）とを接続するゲート配線の配線数が最小となる。
本実施例では、第１群の端子（Ｇ０）、第２群の端子（Ｇ１）、および第３群の端子（Ｇ２）と、走査線（ＧＬ）とを接続するゲート配線の本数は、それぞれ１５本、１６本（８本×２）、１４本（７本×２）で、ほぼ同数であり、この時、ゲート配線の総数が最小（計４５本＝１５＋１６＋１４）となる。つまり、走査回路（ＲＤＶ）から全ての走査線（ＧＬ）に１本ずつ配線した場合、ゲート配線が８４０本必要であるものを、４５本に削減できたわけである。
なお、本実施例では、走査線（ＧＬ）を３段構成で駆動する場合について説明したが、走査線（ＧＬ）を４段以上の構成で駆動することも可能である。
また、走査回路（ＲＤＶ）の各段の段数をＮ、各段の端子数をｋｎ（１≦ｎ≦Ｎ）個とするとき、各段の端子数の中で最大数と最小数との差が３以下の場合に、ゲート配線の総数が最小に近い値となる。

［実施例２］
図５は、本発明の実施例２のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
本実施例は、走査線（ＧＬ）を２段構成で駆動する実施例である。そのため、本実施例では、図３に示す前述の実施例に比して、トランジスタ（ＴＦＴ３）とトランジスタ（ＴＦＴ４）が省略される。
また、走査回路（ＲＤＶ）の第１群の端子（Ｇ０）の端子数が４０、第２群の端子（Ｇ１）の端子数が４２（２×２１）となるので、ゲート配線の総数は、８２（＝４０＋４２）となる。
つまり、本実施例では、トランジスタ数が、１走査線につき４個から２個に減るが、そのかわり、ゲート配線数が約２倍（４５本→８２本）となる。
このように、トランジスタ数とゲート配線数はトレードオフの関係となる。アクティブ素子として、ａ−Ｓｉ薄膜トランジスタを使用する液晶表示パネルの場合等のように、トランジスタのサイズを大きくしないと走査線（ＧＬ）の立ち上げ、立ち下げに必要な性能が出ない時には、トランジスタの数を減らせるので、ゲート配線数が増えてもトータルの面積は小さくでき有効となる。

［実施例３］
図６は、本発明の実施例３のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
本実施例は、前述の実施例において、２ライン同時交互駆動の場合の実施例である。本実施例、前述の実施例２のように２段構成としても、走査線（ＧＬ）の立ち上げ、立ち下げに必要な性能が出ない時などに有効である。
図７は、本実施例の液晶表示パネルの駆動方法を説明するためタイミングチャートである。
図７に示すように、本実施例では、走査線（ＧＬ）を１Ｈ期間先行して立ち上げるもので、これにより駆動の時間的マージンをとることが可能である。
なお、前述の実施例では、垂直走査回路を多段構成で駆動する場合について説明したが、水平走査回路も多段構成で駆動することも可能である。
図８は、従来のＴＦＴ方式アクティブマトリクス型の他の液晶表示パネルの等価回路を示す図である。
図８に示す液晶表示パネルは、映像線（ＤＬ）がスイッチング素子（ＳＷ）を介してビデオ信号線（ｂｉｄｅｏ）に接続されている。このスイッチング素子（ＳＷ）を、水平走査回路（ＹＤＶ）によりドットクロック（ＣＫ）に同期して順次オンとして、ビデオ信号線（ｂｉｄｅｏ）上の映像電圧を映像線（ＤＬ）に供給するものである。
図８に示す水平走査回路（ＹＤＶ）を、前述の各実施例で説明した多段構成の回路構成とすることも可能である。

但し、図８に示す水平走査回路（ＹＤＶ）を、前述の各実施例で説明した多段構成の回路構成とする場合には、１Ｈ期間に代えて、ドットクロック（ＣＫ）を使用する必要がある。
例えば、図８に示す水平走査回路（ＹＤＶ）を、図３に示す３段構成の回路構成とした場合には、水平走査回路（ＹＤＶ）は、第１群の端子（Ｇ０）の中のＧ０−１からＧ０−１５の端子に、１ドットクロック（ＣＫ）毎に、順次Ｈレベルの選択走査電圧を出力する。
また、水平走査回路（ＹＤＶ）は、第２群の端子（Ｇ１）の中のＧ１−１からＧ１−８の端子に、１５ドットクロック（ＣＫ）毎に、順次Ｈレベルの選択走査電圧を出力する。
また、水平走査回路（ＹＤＶ）は、第３群の端子（Ｇ２）の中のＧ２−１からＧ２−７の端子に、１２０ドットクロック（ＣＫ）毎に、順次Ｈレベルの選択走査電圧を出力する。
以上説明したように、本実施例では、走査回路と走査線（ＧＬ）との接続するゲート配線数を少なくすることが可能となる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

従来のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。 従来のＴＦＴ方式アクティブマトリクス型の他の液晶表示パネルの等価回路を示す図である。 本発明の実施例１のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。 本発明の実施例１の液晶表示パネルの駆動方法を説明するためタイミングチャートである。 本発明の実施例２のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。 本発明の実施例３のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。 本発明の実施例３の液晶表示パネルの駆動方法を説明するためタイミングチャートである。 従来のＴＦＴ方式アクティブマトリクス型の他の液晶表示パネルの等価回路を示す図である。

符号の説明

ＧＬ 走査線
ＤＬ 映像線
ＰＸ 画素電極
ＣＴ 対向電極
ＴＦＴ，ＴＦＴ１，ＴＦＴ２，ＴＦＴ３，ＴＦＴ４ 薄膜トランジスタ
Ｃｌｃ 液晶容量
ＲＤＶ 走査回路
ＸＤＶ 垂直走査回路
ＹＤＶ 水平走査回路
ＳＷ スイッチング素子
ｂｉｄｅｏ ビデオ信号線

Claims (8)

1. 複数の画素と、
   前記複数の画素に走査電圧を入力する複数の走査線と、
   前記複数の走査線に前記走査電圧を供給する走査線駆動回路と、
   前記走査線駆動回路と接続されている複数のゲート配線とを備え、
   Ｎを３以上の整数とするとき、前記複数のゲート配線は、第１群から第Ｎ群のゲート配線にグループ分けされ、
   前記第１群から第Ｎ群のゲート配線のうちの、第ｎ群（ｎは、１≦ｎ≦Ｎの整数）のゲート配線は、ｋｎ個（ｋｎは、ｋ１、ｋ２・・・ｋＮの整数）のゲート配線を有し、
   前記走査線は、前記ｋＮ×・・・×前記ｋ２個の１段目のグループにグループ分けされ、
   且つ前記走査線は、前記ｋ２個の前記１段目のグループを１単位とする、前記ｋＮ×・・・×ｋ３個の２段目のグループにグループ分けされると共に
   順次前記走査線は、ｍを３以上前記Ｎ以下の整数とするとき、ｋｍ個（ｋｍは、前記ｋｎのうちの、ｋ３から前記ｋＮ）の第ｍ群のゲート配線に対して、ｋ（ｍ−１）個の第（ｍ−１）段目のグループを１単位とするｍ段目のグループにグループ分けされ、
   前記各グループの走査線の本数のうち、最大の本数は、前記ｋ１本であり、
   前記走査線駆動回路は、第１群のゲート配線に対して、前記各グループ内の前記走査線を１水平走査期間毎に選択する第１選択走査電圧を出力し、
   且つ前記走査線駆動回路は、第２群のゲート配線に対して、前記２段目のグループの中の一つグループ内の走査線を、ｋ１水平走査期間毎に選択する第２選択走査電圧を出力すると共に、
   順次前記走査線駆動回路は、前記第ｍ群のゲート配線に対して、前記ｍ段目のグループの中の一つグループ内の走査線を、（前記ｋ（ｍ−１）×・・・×前記ｋ１）水平走査期間毎に選択する第ｍ選択走査電圧を出力することを特徴とする表示装置。
2. １番目から（Ｎ−１）番目までの（Ｎ−１）個のトランジスタの直列回路を有し、
   前記各走査線の一端は、前記（Ｎ−１）番目のトランジスタの第２電極に接続され、
   前記１番目のトランジスタの第１電極は、前記第１群のゲート配線のいずれかのゲート配線に接続され、
   ｊ（１≦ｊ≦Ｎ−１）番目のトランジスタの制御電極には、前記第（ｊ＋１）群のゲート配線のいずれかのゲート配線に接続されることを特徴とする請求項１に記載の表示装置。
3. 前記各走査線と基準電源との間に並列接続される、Ｎ番目から（２Ｎ−２）番目までの（Ｎ−１）個のトランジスタを有し、
   前記第２群のゲート配線から前記第Ｎ群のゲート配線は、それぞれに対応する前記ｋｎ個の反転ゲート配線を有し、
   前記走査線駆動回路は、前記第２選択走査電圧から前記第Ｎ選択走査電圧のうちの何れかの第ｐ選択走査電圧（ｐは、２≦ｐ≦Ｎの整数）を出力するときに、対応する第ｐ群のゲート配線が有する前記反転ゲート配線に対して、第ｐ反転選択走査電圧を出力し、
   ｉ（Ｎ≦ｉ≦２Ｎ−２）番目のトランジスタの制御電極には、第（ｉ＋１）群のゲート配線が有する前記反転ゲート配線のいずれかの反転ゲート配線に接続されることを特徴とする請求項２に記載の表示装置。
4. 前記ｋ１と、２×前記ｋｎの中で、最大数と最小数との差は、３以下であることを特徴とする請求項１から請求項３の何れか１項に記載の表示装置。
5. 複数の画素と、
   前記複数の画素に映像電圧を入力する複数の映像線と、
   前記複数の映像線に前記映像電圧を供給する映像線駆動回路と、
   前記映像線駆動回路と接続されている複数のソース配線とを備え、
   Ｎを３以上の整数とするとき、前記複数のソース配線は、第１群から第Ｎ群のソース配線にグループ分けされ、
   前記第１群から第Ｎ群のソース配線のうちの、第ｎ群（ｎは、１≦ｎ≦Ｎの整数）のソース配線は、ｋｎ個（ｋｎは、ｋ１、ｋ２・・・ｋＮの整数）のソース配線を有し、
   前記映像線は、前記ｋＮ×・・・×前記ｋ２個の１段目のグループにグループ分けされ、
   且つ前記映像線は、前記ｋ２個の前記１段目のグループを１単位とする、前記ｋＮ×・・・×ｋ３個の２段目のグループにグループ分けされると共に
   順次前記映像線は、ｍを３以上前記Ｎ以下の整数とするとき、ｋｍ個（ｋｍは、前記ｋｎのうちの、ｋ３から前記ｋＮ）の第ｍ群のソース配線に対して、ｋ（ｍ−１）個の第（ｍ−１）段目のグループを１単位とするｍ段目のグループにグループ分けされ、
   前記各グループの映像線の本数のうち、最大の本数は、前記ｋ１本であり、
   前記映像線駆動回路は、前記第１群のソース配線に対して、前記各グループ内の前記映像線を１ドットクロック毎に選択する第１選択走査電圧を出力し、
   且つ前記映像線駆動回路は、第２群のソース配線に対して、前記２段目のグループの中の一つグループ内の映像線を、ｋ１ドットクロック毎に選択する第２選択走査電圧を出力すると共に、
   順次前記映像線駆動回路は、前記第ｍ群のソース配線に対して、前記ｍ段目のグループの中の一つグループ内の映像線を、（前記ｋ（ｍ−１）×・・・×前記ｋ１）ドットクロック毎に選択する第ｍ選択走査電圧を出力することを特徴とする表示装置。
6. 前記各映像線の一端は、それぞれスイッチングトランジスタを介して映像電圧が供給され、
   １番目から（Ｎ−１）番目までの（Ｎ−１）個のトランジスタの直列回路を有し、
   前記各スイッチトランジスタの制御電極は、前記（Ｎ−１）番目のトランジスタの第２電極に接続され、
   前記１番目のトランジスタの第１電極は、前記第１群のソース配線のいずれかのソース配線に接続され、
   ｊ（１≦ｊ≦Ｎ−１）番目のトランジスタの制御電極には、前記第（ｊ＋１）群のソース配線のいずれかのソース配線に接続されることを特徴とする請求項５に記載の表示装置。
7. 前記各スイッチトランジスタの制御電極と基準電源との間に並列接続される、Ｎ番目から（２Ｎ−２）番目までの（Ｎ−１）個のトランジスタを有し、
   前記第２群のソース配線から前記第Ｎ群のソース配線は、それぞれに対応する前記ｋｎ個の反転ソース配線を有し、
   前記映像線駆動回路は、前記第２選択走査電圧から前記第Ｎ選択走査電圧のうちの何れかの第ｐ選択走査電圧（ｐは、２≦ｐ≦Ｎの整数）を出力するときに、対応する第ｐ群のソース配線が有する前記反転ソース配線に対して第ｐ反転選択走査電圧を出力し、
   ｉ（Ｎ≦ｉ≦２Ｎ−２）番目のトランジスタの制御電極には、第（ｉ＋１）群のソース配線が有する前記反転ソース配線のいずれかの反転ソース配線に接続されることを特徴とする請求項６に記載の表示装置。
8. 前記ｋ１と、２×前記ｋｎの中で、最大数と最小数との差は、３以下であることを特徴とする請求項５から請求項７の何れか１項に記載の表示装置。

Images