JP4884909B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に係り、特に、駆動回路内蔵型の表示装置に関する。

表示装置として、アクティブ素子として薄膜トランジスタを使用するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは高精細な画像を表示できるため、テレビ、パソコン用ディスプレイ等の表示装置として使用されている。
この液晶表示モジュールとして、外部ドライバ（ＬＳＩ）を必要としない駆動回路内蔵型の液晶表示モジュールが知られている（下記、特許文献１参照）。
駆動回路内蔵型の液晶表示モジュールでは、表示部内の各サブピクセルの画素トランジスタ（ＴＦＴ）が形成される一方の基板上で当該表示部の周囲に、駆動回路（例えば、ドレインドライバ、ゲートドライバ）が、表示部と一体的に形成される。
この駆動回路内蔵型の液晶表示モジュールでは、内蔵駆動回路内の薄膜トランジスタ（ＴＦＴ）の半導体層として、アモルファスシリコン、あるいは、ポリシリコンが使用されるが、半導体層としてポリシリコンを使用した薄膜トランジスタは、半導体層としてアモルファスシリコンを使用する薄膜トランジスタに比べ、移動度の高い薄膜トランジスタを形成することができる。

図４は、従来の駆動回路内蔵型の液晶表示装置における、内蔵駆動回路の一例を示すブロック図である。
図４に示す駆動回路では、デジタルデータとして時系列に入力される表示データ（Ｄ０）は、まずレベルシフト回路（ＬＳ）で高電圧振幅となり、伝送線路（ＬＩＮ）と、内部駆動能力を上げるためのインバータ列（ＬＩＮＶ）を介して、ラッチ回路（ＬＡＣＨ）に入力される。
一方、表示データ同期クロック（ＤＣＫ）と水平同期信号（Ｈｓｙｎｃ）もレベルシフト回路（ＬＳ）で高電圧振幅に変化された後、駆動パルス生成回路（ＰＯＣ）へ入力される。駆動パルス生成回路（ＰＯＣ）は、表示データ同期クロック（ＤＣＫ）と水平同期信号（Ｈｓｙｎｃ）とに基づき、シフトレジスタ駆動用の駆動パルスを出力する。
シフトレジスタ（ＳＲ）は、複数個配置されたラッチ回路（ＬＡＣＨ）に、順次走査信号（ＳＲ−ＯＵＴ）を供給する。
各ラッチ回路（ＬＡＣＨ）は、走査信号（ＳＲ−ＯＵＴ）に基づき、時系列で入力される表示データ（Ｄ０）を取り込み（または、ラッチ）し、内部処理回路（Ｄ／Ａ変換回路、或いは画素アレイなど）（ＩＣＩＲ）へ供給する。
ここで、表示データ同期クロック（ＤＣＫ）と水平同期信号（Ｈｓｙｎｃ）から生成される走査信号（ＳＲ−ＯＵＴ）も、必要に応じ、内部駆動能力を上げるために随所にインバータが挿入されるが、図４では省略している。

なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００３−３４４８２４号公報

しかしながら、半導体層として、アモルファスシリコン、あるいは、ポリシリコンを使用する薄膜トランジスタは、半導体層として単結晶シリコンを使用するトランジスタに比較すると、移動度も低く、また閾値電圧（Ｖｔｈ）に代表されるトランジスタ特性のばらつきも大きい。
一方、図４に示す駆動回路において、ラッチ回路（ＬＡＣＨ）へ入力される表示データ（Ｄ０）と、シフトレジスタ（ＳＲ）から出力される走査信号（ＳＲ−ＯＵＴ）は、本来タイミングが一致しているべきであるが、内蔵駆動回路に起因する遅延により、タイミングのずれが発生し、表示データ（Ｄ０）の取り込みエラーが懸念される。
遅延の主な原因は、ラッチ回路（ＬＡＣＨ）へ入力される表示データ（Ｄ０）と、シフトレジスタ（ＳＲ）から出力される走査信号（ＳＲ−ＯＵＴ）は、別系統であることから、内部配線等の負荷容量が異なり、内蔵駆動回路内の薄膜トランジスタでは無視できない配線充放電の遅延が起こり、遅延短縮の為のインバータ挿入でも配線系統の異なる両者間で最終的なインバータ遅延を、液晶表示パネル内に内蔵される駆動回路内の薄膜トランジスタの特有のばらつきを含んだ形で一致させることが出来ないからである。

本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、駆動回路内蔵型の表示装置において、内蔵駆動回路に起因する遅延により、表示データの取り込みエラーを防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数のサブピクセルを有する表示部と、前記表示部の周囲に形成された駆動回路とを備え、前記駆動回路は、走査方向が第１の方向である第１走査回路と、前記第１走査回路から出力される走査出力に基づき、外部から入力される表示データをラッチするラッチ回路とを有する表示装置であって、前記駆動回路は、外部から入力される表示データ同期クロックに基づき、前記第１走査回路から出力される走査出力のレベル変化のタイミングを補正するタイミング補正回路を有し、前記ラッチ回路は、前記タイミング補正回路から出力される補正された走査出力により表示データをラッチし、前記表示データの前記ラッチ回路までの伝送線路と、前記表示データ同期クロックの前記タイミング補正回路までの伝送線路とは隣接して配置されている。

（２）（１）において、前記表示データの前記ラッチ回路までの伝送線路と、前記表示データ同期クロックの前記タイミング補正回路までの伝送線路とには、それぞれ同数の複数のインバータ回路が挿入されている。
（３）（１）または（２）において、前記駆動回路は、外部から入力される水平同期信号と前記表示データ同期クロックとに基づき、前記第１走査回路用の駆動パルスを出力する第１駆動パルス生成回路を有することを特徴とする。
（４）（１）ないし（３）の何れかにおいて、前記駆動回路は、前記表示部が形成される基板上に、薄膜トランジスタを用いて、前記表示部と一体に形成されている。
（５）（４）において、前記薄膜トランジスタは、ポリシリコンの半導体層を有する。
（６）（１）ないし（５）の何れかにおいて、前記タイミング補正回路は、前記第１走査回路から出力される走査出力が入力され、クロック端子に前記表示データ同期クロックが印加される第１クロックドインバータと、前記第１クロックドインバータの出力が入力され、クロック端子に前記表示データ同期クロックの反転クロックが印加される第２クロックドインバータとで構成される。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、駆動回路内蔵型の表示装置において、内蔵駆動回路に起因する遅延により、表示データの取り込みエラーを防止することが可能となる。

以下、本発明を液晶表示装置に適用した実施例を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールにおける、内蔵駆動回路の一例を示すブロック図である。
なお、本実施例の液晶表示モジュールでは、内蔵駆動回路のトランジスタとして、半導体層にポリシリコンを使用した薄膜トランジスタを使用する場合について説明する。
図１に示す駆動回路は、シフトレジスタ（ＳＲ）と、ラッチ回路（ＬＡＣＨ）との間に、表示データ同期クロック（ＤＣＫ）に基づき、シフトレジスタ（ＳＲ）から出力される走査信号（ＳＲ−ＯＵＴ）のレベル変化のタイミングを補正するタイミング補正回路（ＣＳＴ）を有する点と、ラッチ回路（ＬＡＣＨ）に入力される表示データ（Ｄ０）の伝送線路（ＬＩＮ）と、タイミング補正回路（ＣＳＴ）に入力される表示データ同期クロック（ＤＣＫ）の伝送線路（ＤＬＩＮ）とを同一系統で隣接して配置する点である。
ここで、表示データ同期クロック（ＤＣＫ）の伝送線路（ＤＬＩＮ）は、表示データ（Ｄ０）の伝送線路（ＬＩＮ）と全く同じ系（レベルシフト回路（ＬＳ）、配線、インバータの総数）で隣接して設けてあるため、入力された表示データ同期信号（ＤＣＫ）の遅延量は、表示データ（Ｄ０）の遅延量に等しくなる。
そのため、タイミング補正回路（ＣＳＴ）において、シフトレジスタ（ＳＲ）から出力される走査信号（ＳＲ−ＯＵＴ）を、伝送線路（ＤＬＩＮ）を経由した表示データ同期クロック（ＤＣＫ）で、一旦タイミング補正することにより、本実施例では、実際にラッチ回路（ＬＡＣＨ）へ入力される表示データ（Ｄ０）と、走査信号は常にタイミングが一致することになる。

本実施例の液晶表示モジュールにおいても、液晶表示パネルは、画素トランジスタ、映像線、走査線などが形成されるガラス基板（以下、ＴＦＴ基板という）と、対向電極、カラーフィルタなどが形成されたガラス基板（以下、ＣＦ基板という）とをシール剤を介して貼り合わせ、ＴＦＴ基板とＣＦ基板との間に液晶を封入して形成される。
図２は、本発明の実施例の液晶表示モジュールのＴＦＴ基板の概略構成を示すブロック図であり、携帯電話機用の液晶表示パネルのＴＦＴ基板上に、半導体層にポリシリコンを使用した薄膜トランジスタで構成される駆動回路を内蔵したものである。
液晶表示モジュールの外部から、表示データ（Ｄ０）と、表示データ同期信号（ＤＣＫ）と、水平同期信号（Ｈｓｙｎｃ）と、垂直同期信号（Ｖｓｙｎｃ）とが入力される。
図２において、時系列に入力される表示データ（Ｄ０）は、レベルシフト回路（ＬＳ）で高電圧振幅となり、内部駆動能力を上げるためのインバータ列（ＬＩＮＶ）を通って、ラッチ回路（ＬＡＣＨ）に入力される。
一方、表示データ同期クロック（ＤＣＫ）もレベルシフト回路（ＬＳ）で高電圧振幅に変化された後、水平走査駆動パルス生成回路（ＨＯＣ）へ入力される。また、水平同期信号（Ｈｓｙｎｃ）もレベルシフト回路（ＬＳ）で高電圧振幅に変化された後、水平走査駆動パルス生成回路（ＨＯＣ）と垂直走査駆動パルス生成回路（ＶＯＣ）へ入力される。

水平走査駆動パルス生成回路（ＨＯＣ）は、表示データ同期クロック（ＤＣＫ）と水平同期信号（Ｈｓｙｎｃ）とに基づき、水平走査シフトレジスタ駆動用の駆動パルスを出力する。
水平走査シフトレジスタ（ＨＳＲ）は、複数個配置されたラッチ回路（ＬＡＣＨ）に、順次走査信号（ＳＲ−ＯＵＴ）を供給する。
他方、垂直同期信号（Ｖｓｙｎｃ）もレベルシフト回路（ＬＳ）で高電圧振幅に変化された後、垂直走査駆動パルス生成回路（ＶＯＣ）へ入力される。
垂直走査駆動パルス生成回路（ＶＯＣ）は、水平同期信号（Ｈｓｙｎｃ）と垂直同期信号（Ｖｓｙｎｃ）とに基づき、垂直走査シフトレジスタ駆動用の駆動パルスを出力する。
垂直走査シフトレジスタ（ＶＳＲ）は、走査線（Ｇ）を順次選択する。
各ラッチ回路（ＬＡＣＨ）は、走査信号（ＳＲ−ＯＵＴ）に基づき、時系列で入力される表示データ（Ｄ０）を取り込み（または、ラッチ）し、映像線（Ｄ）へ供給する。

表示部（ＡＲＤ）は、マトリクス状に配置される複数のサブピクセルと、各サブピクセルに映像電圧を供給する映像線（ソース線またはドレイン線ともいう）（Ｄ）と、各サブピクセルに走査電圧を供給する走査線（ゲート線ともいう）（Ｇ）とを有する。
各サブピクセルは、画素トランジスタ（ＧＴＦＴ）を備え、この画素トランジスタ（ＧＴＦＴ）は、映像線（Ｄ）と画素電極（ＩＴＯ１）との間に接続され、かつ、ゲートは走査線（Ｇ）に接続される。
画素電極（ＩＴＯ１）とコモン電極（図示せず）との間には、液晶が封入されるので、画素電極（ＩＴＯ１）とコモン電極の間には、液晶容量（ＣLC）が等価的に接続される。また、画素電極（ＩＴＯ１）とコモン電極との間には、保持容量（Ｃadd）も接続される。
垂直走査シフトレジスタ（ＶＳＲ）によりゲート線（Ｇ）が選択されると、当該選択されたゲート線（Ｇ）にゲートが接続された画素トランジスタ（ＧＴＦＴ）はオンとなり、映像線（Ｄ）上の表示データは画素トランジスタ（ＧＴＦＴ）を介して画素電極（ＩＴＯ１）に印加され、液晶容量（ＣLC）および保持容量（Ｃadd）に書き込まれる。
なお、図２に示す例では、画素電極（ＩＴＯ１）に印加される電圧は、表示データのＨレベルとＬレベルであるので、階調数は、８階調（＝２^３）となるが、それ以上の階調を必要とする場合は、面積階調の手法を採用すればよい。
あるいは、各ラッチ回路（ＬＡＣＨ）でラッチされた表示データに基づき、Ｄ／Ａ変換回路により多階調の階調電圧を生成し、画素電極（ＩＴＯ１）に印加するようにしてもよい。また、Ｖｃｏｍは対向電極に印加される対向電圧である。

図２に示す例では、タイミング補正回路（ＣＳＴ）は、第１のクロックドインバータ（ＫＩＮＶ１）と、第２のクロックドインバータ（ＫＩＮＶ２）とで構成される。そして、第１のクロックドインバータ（ＫＩＮＶ１）のクロック端子には、伝送線路（ＤＬＩＮ）を経由した表示データ同期クロック（ＤＣＫ）が印加され、第２のクロックドインバータ（ＫＩＮＶ２）のクロック端子には、伝送線路（ＤＬＩＮ）を経由した表示データ同期クロック（ＤＣＫ）の反転クロック（バーＤＣＫ）が印加される。
今、表示データ同期クロック（ＤＣＫ）が図３（ａ）に示す波形、表示データ同期クロック（ＤＣＫ）の反転クロック（バーＤＣＫ）が図３（ｂ）に示す波形、水平走査シフトレジスタから出力される走査信号（ＳＲ−ＯＵＴ）が図３（ｃ）に示す波形であるとすると、第１のクロックドインバータ（ＫＩＮＶ１）の出力（バーSampling Pulse）は図３（ｄ）に示す波形、第２のクロックドインバータ（ＫＩＮＶ１）の出力（Sampling Pulse）は図３（ｅ）に示す波形となる。
内蔵駆動回路に起因する遅延により、水平走査シフトレジスタから出力される走査信号（ＳＲ−ＯＵＴ）の立ち上がり時点と、立ち下がり時点は、図３の矢印（Ａ，Ａ’）に示すように、ばらつくことがある。

しかしながら、図２に示す例では、水平走査シフトレジスタから出力される走査信号（ＳＲ−ＯＵＴ）の立ち上がり時点と、立ち下がり時点がばらついたとしても、ラッチ回路（ＬＡＣＨ）に入力される補正された走査信号（Sampling Pulse）の立ち上がり時点と、立ち下がり時点は、表示データ同期クロック（ＤＣＫ）の立ち上がり時点、あるいは、立ち下がり時点に同期する。
そして、本実施例では、表示データ同期クロック（ＤＣＫ）の伝送線路（ＤＬＩＮ）は、表示データ（Ｄ０）の伝送線路（ＬＩＮ）と全く同じ系（レベルシフト回路（ＬＳ）、配線、インバータの総数）で隣接して設けてあるため、入力された表示データ同期信号（ＤＣＫ）の遅延量は、表示データ（Ｄ０）の遅延量に等しくなるので、図３（ｆ）に示すように、ラッチ回路（ＬＡＣＨ）での表示データのサンプルホールドポイントを、最適な位置に調整することが可能となる。

なお、前述の説明では、内蔵駆動回路のトランジスタとして、半導体層にポリシリコンを使用した薄膜トランジスタを使用した場合について説明したが、本発明は、これに限定されるものではなく、半導体層にアモルファスシリコンを使用した薄膜トランジスタを使用することも可能である。
さらに、本発明は、液晶表示装置に限られず、例えば、有機ＥＬ表示装置など、画素を有する表示装置全般に適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例の液晶表示モジュールにおける、内蔵駆動回路の一例を示すブロック図である。 本発明の実施例の液晶表示モジュールのＴＦＴ基板の概略構成を示すブロック図である。 図２に示す第１のクロックドインバータ（ＫＩＮＶ１）と、第２のクロックドインバータ（ＫＩＮＶ２）の動作を説明するための図である。 従来の駆動回路内蔵型の液晶表示装置における、内蔵駆動回路の一例を示すブロック図である。

符号の説明

Ｄ 映像線（ソース線またはドレイン線）
Ｇ 走査線（ゲート線）
ＧＴＦＴ 画素トランジスタ
ＣLC 液晶容量
Ｃadd 保持容量
ＡＲＤ 表示部
ＬＳ レベルシフト回路
ＰＯＣ 駆動パルス生成回路
ＨＯＣ 水平走査駆動パルス生成回路
ＶＯＣ 垂直走査駆動パルス生成回路
ＬＩＮ，ＤＬＩＮ 伝送線路
ＳＲ シフトレジスタ
ＨＳＲ 水平走査シフトレジスタ
ＶＳＲ 垂直走査シフトレジスタ
ＬＡＣＨ ラッチ回路
ＣＳＴ タイミング補正回路
ＬＩＮＶ インバータ列
ＫＩＮＶ１，ＫＩＮＶ２ クロックドインバータ
ＩＣＩＲ 内部処理回路

Claims (8)

1. 複数のサブピクセルを有する表示部と、
   前記表示部の周囲に形成された駆動回路とを備え、
   前記駆動回路は、走査方向が第１の方向である第１走査回路と、
   前記第１走査回路から出力される走査出力に基づき、外部から入力される表示データをラッチするラッチ回路とを有する表示装置であって、
   前記駆動回路は、外部から入力される表示データ同期クロックに基づき、前記第１走査回路から出力される走査出力のレベル変化のタイミングを補正するタイミング補正回路を有し、
   前記ラッチ回路は、前記タイミング補正回路から出力される補正された走査出力により表示データをラッチし、
   前記表示データの前記ラッチ回路までの伝送線路と、前記表示データ同期クロックの前記タイミング補正回路までの伝送線路とは隣接して配置され、
   前記表示データの前記ラッチ回路までの伝送線路と、前記表示データ同期クロックの前記タイミング補正回路までの伝送線路とには、それぞれ同数の複数のインバータ回路が挿入されていることを特徴とする表示装置。
2. 前記駆動回路は、外部から入力される水平同期信号と前記表示データ同期クロックとに基づき、前記第１走査回路用の駆動パルスを出力する第１駆動パルス生成回路を有することを特徴とする請求項１に記載の表示装置。
3. 前記駆動回路は、前記表示部が形成される基板上に、薄膜トランジスタを用いて、前記表示部と一体に形成されていることを特徴とする請求項１または請求項２に記載の表示装置。
4. 前記薄膜トランジスタは、ポリシリコンの半導体層を有することを特徴とする請求項３に記載の表示装置。
5. 前記タイミング補正回路は、前記第１走査回路から出力される走査出力が入力され、クロック端子に前記表示データ同期クロックが印加される第１クロックドインバータと、
   前記第１クロックドインバータの出力が入力され、クロック端子に前記表示データ同期クロックの反転クロックが印加される第２クロックドインバータとで構成されることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
6. 前記駆動回路は、走査方向が第１の方向とは異なる第２の方向である第２走査回路を有することを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
7. 前記水平同期信号と、外部から入力される垂直同期信号とに基づき、前記第２走査回路用の駆動パルスを出力する第２駆動パルス生成回路を有することを特徴とする請求項６に記載の表示装置。
8. 前記駆動回路は、レベルシフト回路を有し、
   前記伝送線路は、第１の伝送線路と第２の伝送線路とを有し、
   前記表示データは、前記レベルシフト回路と前記第１の伝送線路とを介して、前記ラッチ回路に入力され、
   前記表示データ同期クロックは、前記レベルシフト回路と前記第２の伝送線路とを介して、前記タイミング補正回路に入力されることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。

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