JP5318852B2 - 表示パネル駆動回路、液晶表示装置 - Google Patents

Description

本発明は、表示パネル駆動回路およびこれに用いられるシフトレジスタに関する。

図４０は、液晶表示装置のゲートドライバに用いられる従来のシフトレジスタを示す回路図である。同図に示されるように、従来のシフトレジスタ１００は、複数のシフト回路（単位回路）ｓｃ１、ｓｃ２、・・・ｓｃｍ、ｓｃｄが段状に接続されてなり、シフト回路ｓｃｉ（ｉ＝１・２・３・・・ｍ）は、入力用のノードｑｆｉ・ｑｂｉ・ＣＫＡｉおよび出力用のノードｑｏｉを備え、ダミーのシフト回路ｓｃｄは、入力用のノードｑｆｄ・ＣＫＡｄおよび出力用のノードｑｏｄを備える。

ここで、シフト回路ｓｃ１については、ノードｑｆ１がゲートスタートパルス信号ＧＳＰの出力端に接続され、ノードｑｂ１がシフト回路ｓｃ２のノードｑｏ２に接続され、ノードＣＫＡ１が、第１クロック信号が供給される第１クロックラインＣＫＬ１に接続され、ノードｑｏ１からゲートオンパルス信号（信号線選択信号）ｇ１が出力される。また、シフト回路ｓｃｉ（ｉ＝２・３・・・ｍ−１）については、ノードｑｆｉがシフト回路ｓｃ（ｉ−１）のノードｑｏ（ｉ−１）に接続され、ノードｑｂｉがシフト回路ｓｃ（ｉ＋１）のノードｑｏ（ｉ＋１）に接続され、ノードＣＫＡｉが、上記第１クロックラインＣＫＬ１または第２クロック信号が供給される第２クロックラインＣＫＬ２に接続され、ノードｑｏｉからゲートオンパルス信号（信号線選択信号）ｇｉが出力される。なお、ｉが奇数であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続され、ｉが偶数であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続される。

そして、シフト回路ｓｃｍについては、ノードｑｆｍがシフト回路ｓｃ（ｍ−１）のノードｑｏ（ｍ−１）に接続され、ノードｑｂｍがダミーのシフト回路ｓｃｄのノードｑｏｄに接続され、ノードＣＫＡｍが、第１クロックラインＣＫＬ１または第２クロックラインＣＫＬ２に接続され、ノードｑｏｍからゲートオンパルス信号（信号線選択信号）ｇｍが出力される。なお、ｍが奇数であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続され、ｍが偶数であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続される。また、ダミーのシフト回路ｓｃｄについては、ノードｑｆｄがシフト回路ｓｃｍのノードｑｏｍに接続され、ノードＣＫＡｄが、第１クロックラインＣＫＬ１または第２クロックラインＣＫＬ２に接続される。なお、ｍが奇数であれば、ノードＣＫＡｄが第２クロックラインＣＫＬ２に接続され、ｍが偶数であれば、ノードＣＫＡｄが第１クロックラインＣＫＬ１に接続される。

図４１は、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号ｇｉ（ｉ＝１〜ｍ）およびノードｑｏｄの出力の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ（Ｈｉｇｈ）」（アクティブ）期間が１クロック期間、「Ｌ（Ｌｏｗ）」（非アクティブ）期間が１クロック期間であり、ＣＫ１およびＣＫ２の一方がアクティブ化する（立ち上がる）のに同期して他方が非アクティブ化する（立ち下がる）。

初段であるシフト回路ｓｃ１では、ゲートスタートパルス信号ＧＳＰのアクティブ化によるノードｑｆ１の電位上昇によってノードｑｏ１に第１クロック信号ＣＫ１が出力される状態となり、ゲートオンパルス信号ｇ１はアクティブとなる。また、次段であるシフト回路ｓｃ２では、ゲートオンパルス信号ｇ１のアクティブ化によるノードｑｆ２の電位上昇によってノードｑｏ２に第２クロック信号ＣＫ２が出力される状態となり、ゲートオンパルス信号ｇ２はアクティブとなる。そして、シフト回路ｓｃ１では、ゲートオンパルス信号ｇ２のアクティブ化によって、ノードｑｏ１に第１クロック信号ＣＫ１が出力されない状態となるとともにノードｑｏ１に低電位側電源電位が供給される。このため、ゲートオンパルス信号ｇ１は一定期間アクティブとなった後に非アクティブ化し、パルスＰ１が形成される。

すなわち、シフト回路ｓｃｉ（ｉ＝２・３・・・ｍ−１）では、ゲートオンパルス信号ｇ（ｉ−１）のアクティブ化によるノードｑｆｉの電位上昇によってノードｑｏｉにクロック信号（ＣＫ１あるいはＣＫ２）が出力される状態となり、ゲートオンパルス信号ｇｉはアクティブとなる。また、次段であるシフト回路ｓｃ（ｉ＋１）では、ゲートオンパルス信号ｇｉのアクティブ化によるノードｑｆ（ｉ＋１）の電位上昇によってノードｑｏ（ｉ＋１）にクロック信号（ＣＫ２あるいはＣＫ１）が出力される状態となり、ゲートオンパルス信号ｇ（ｉ＋１）はアクティブとなる。そして、シフト回路ｓｃｉでは、ゲートオンパルス信号ｇ（ｉ＋１）のアクティブ化によって、ノードｑｏｉにクロック信号が出力されない状態となるとともにノードｑｏｉに低電位側電源電位が供給される。このため、ゲートオンパルス信号ｇｉは一定期間アクティブ化した後に非アクティブ化し、パルスＰｉが形成される。

また、シフト回路ｓｃｍでは、ゲートオンパルス信号ｇ（ｍ−１）のアクティブ化によるノードｑｆｍの電位上昇によってノードｑｏｍにクロック信号（ＣＫ１あるいはＣＫ２）が出力される状態となり、ゲートオンパルス信号ｇｍはアクティブとなる。また、次段であるダミーのシフト回路ｓｃｄでは、ゲートオンパルス信号ｇｍのアクティブ化によるノードｑｆｄの電位上昇によってノードｑｏｄにクロック信号（ＣＫ２あるいはＣＫ１）が出力される（ノードｑｏｄの電位が上昇する）状態となる。そして、シフト回路ｓｃｍでは、ノードｑｏｄの電位上昇によって、ノードｑｏｍにクロック信号が出力されない状態となるとともにノードｑｏｍに低電位側電源電位が供給される。このため、ゲートオンパルス信号ｇｍは一定期間アクティブ化した後に非アクティブ化し、パルスＰｍが形成される。

このように、シフトレジスタ１００では、各シフト回路からのゲートオンパルス信号が順に一定期間アクティブとなり、初段のシフト回路ｓｃ１から最終段のシフト回路ｓｃｍまで順次パルスが出力されていく。なお、関連する公知文献として以下の特許文献１〜３を挙げることができる。
日本国公開特許公報「特開２００１−２７３７８５号公報（２００１年１０月５日公開）」 日本国公開特許公報「特開２００６−２４３５０号公報（２００６年１月２６日公開）」 日本国公開特許公報「特開２００７−１１４７７１号公報（２００７年５月１０日公開）」

ここで、ゲートスタートパルス信号ＧＳＰは垂直同期信号ＶＳＹＮＣのパルスが出力されるのに連動してアクティブ化するところ、例えば図４２のように、垂直同期信号ＶＳＹＮＣにノイズが発生すると、これに連動してゲートスタートパルス信号ＧＳＰがアクティブ化し、２つのシフト回路から同時にパルスが出力される（２つのゲートオンパルス信号が同時にアクティブ化する）という異常が最終段まで続くおそれがある。また、水平同期信号ＨＳＹＮＣにノイズが発生した場合には、クロック信号が乱れ、例えばゲートオンパルス信号のパルス幅が小さくなるという異常が最終段まで続くおそれがある。

このように、従来のシフトレジスタでは、垂直同期信号ＶＳＹＮＣや水平同期信号ＨＳＹＮＣあるいはデータイネイブル信号ＤＥ等の同期信号にノイズ等の異常があると、ゲートオンパルス信号の異常が最終段まで続いてしまい、パネル側では表示が乱れるとともに、パネル駆動側では電源に大きな負荷がかかるという問題があった。

本発明では、同期信号（ＶＳＹＮＣやＨＳＹＮＣあるいはＤＥ）に異常が生じた場合の表示乱れや電源への負荷増大を抑制しうる表示パネル駆動回路およびこれに用いられるシフトレジスタを提案する。

また、従来のシフトレジスタでは、シフト回路ｓｃｍ（最終段）をリセットするためにシフト回路ｓｃｄ（ダミーの段）を設ける必要があり、これによってシフトレジスタの回路面積が大きくなってしまうという問題もある。

本発明では、シフトレジスタの回路面積を抑制しうる表示パネル駆動回路およびこれに用いられるシフトレジスタを提案する。

本発明の表示パネル駆動回路は、信号線選択信号を出力する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備え、外部から同期信号が入力される表示パネル駆動回路であって、上記単位回路には、クロック信号と、スタートパルス信号あるいは他段で生成された信号線選択信号と、クリア信号とが入力され、該クリア信号は、少なくとも同期信号に異常がある場合にアクティブとなり、それ以後は、次の垂直走査期間の開始時まで上記シフトレジスタからパルスが出力されないことを特徴とする。

また、本発明の表示パネル駆動回路は、入力されるクロック信号を用いてパルスを出力する単位回路が段状に接続されてなるとともに各段から順次パルスが出力されるシフトレジスタを備え、各単位回路における上記クロック信号の入力端子と出力端子との間に出力用トランジスタを有し、外部から同期信号が入力される表示パネル駆動回路であって、少なくとも上記同期信号に異常がある場合にアクティブとなるクリア信号が生成されて各単位回路に入力され、上記クリア信号がアクティブになると、それ以降次の垂直走査期間の開始時まで各単位回路の出力用トランジスタがＯＦＦされることを特徴とする。

本発明の表示パネル駆動回路によれば、同期信号に異常があってクリア信号がアクティブになると、それ以後はシフトレジスタからのパルス出力が停止する。したがって、表示乱れや電源への負荷増大を抑制することができる。

表示パネル駆動回路では、上記同期信号に基づいて、クロック信号、スタートパルス信号およびクリア信号が生成される構成とすることもできる。

表示パネル駆動回路では、上記同期信号には、垂直同期信号、水平同期信号、およびデータイネイブル信号の少なくとも１つが含まれる構成とすることもできる。

本表示パネル駆動回路では、同期信号の異常に関わりなく最終段からのパルスが出力された後にも上記クリア信号がアクティブとなることによって、最終段からの信号線選択信号が非アクティブに維持される構成とすることもできる。

本表示パネル駆動回路では、上記クリア信号は、同期信号の異常に関わりなく最終段となる単位回路からパルスが出力された後にもアクティブとなり、それ以降次の垂直走査期間の開始時まで各単位回路の出力用トランジスタがＯＦＦされる構成とすることもできる。

本表示パネル駆動回路では、上記クリア信号は、上記パルスが出力されていないタイミングあるいはパルスが非アクティブ化するタイミングでアクティブとなる構成とすることもできる。

本表示パネル駆動回路では、最終段以外の段となる単位回路には、セット用トランジスタと、出力用トランジスタと、リセット用トランジスタと、クリア用トランジスタと、容量とが含まれ、該単位回路においては、クリア用トランジスタの制御端子にクリア信号が入力され、リセット用トランジスタの制御端子に次段の信号線選択信号が入力され、セット用トランジスタの制御端子にスタートパルス信号あるいは前段の信号線選択信号が入力され、出力用トランジスタの第１導通端子にクロック信号が入力され、出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が出力用トランジスタの制御端子と容量の第２電極とに接続され、クリア用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、クリア用トランジスタの第２導通端子が定電位源に接続され、リセット用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、リセット用トランジスタの第２導通端子が定電位源に接続され、出力用トランジスタの第２導通端子が出力端子となっている構成とすることもできる。なお、本願では、トランジスタのソース端子およびドレイン端子の一方を第１導通端子、他方を第２導通端子と記しており、各トランジスタの設計によって、全トランジスタの第１導通端子がドレイン端子となる場合もあるし、全トランジスタの第１導通端子がソース端子となる場合もあるし、いずれかのトランジスタの第１導通端子がドレイン端子で残りのトランジスタの第１導通端子がソース端子となる場合もありうる。

本表示パネル駆動回路では、最終段以外の段となる単位回路には、さらに電位供給用トランジスタが含まれ、電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続され、電位供給用トランジスタの制御端子に、次段の信号線選択信号が入力される構成とすることもできる。

本表示パネル駆動回路では、最終段以外の段となる単位回路には、さらに電位供給用トランジスタが含まれ、電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続され、電位供給用トランジスタの制御端子に、上記クロック信号とは異なるクロック信号が入力される構成とすることもできる。

本表示パネル駆動回路では、最終段となる単位回路には、セット用トランジスタと、出力用トランジスタと、クリア用トランジスタと、容量とが含まれ、該単位回路においては、クリア用トランジスタの制御端子にクリア信号が入力され、セット用トランジスタの制御端子に前段の信号線選択信号が入力され、出力用トランジスタの第１導通端子にクロック信号が入力され、出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が出力用トランジスタの制御端子と容量の第２電極とに接続され、クリア用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、クリア用トランジスタの第２導通端子が定電位源に接続され、出力用トランジスタの第２導通端子が出力端子となっている構成とすることもできる。

本表示パネル駆動回路では、最終段となる単位回路に、さらに電位供給用トランジスタが含まれ、電位供給用トランジスタの制御端子にクリア信号が入力され、電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続されている構成とすることもできる。

本表示パネル駆動回路では、上記クリア信号を、各段からの信号線選択信号が非アクティブとなるタイミングあるいは非アクティブとなっているタイミングでアクティブとする構成とすることもできる。

本表示パネル駆動回路では、上記シフトレジスタには互いに位相が異なる複数のクロック信号が供給され、これらクロック信号それぞれが異なる単位回路の出力用トランジスタに入力される構成とすることもできる。

本表示パネル駆動回路では、上記複数のクロック信号それぞれの非アクティブ期間が一部重なっている構成とすることもできる。

本表示パネル駆動回路では、上記複数のクロック信号に、位相が半周期分ずれた２つのクロック信号が含まれる構成とすることもできる。

本表示パネル駆動回路では、クリア信号がアクティブとなる期間に、上記複数のクロック信号の少なくとも１つを非アクティブとする構成とすることもできる。

本表示パネル駆動回路では、セット用トランジスタ、出力用トランジスタ、リセット用トランジスタ、およびクリア用トランジスタそれぞれがＮチャネルトランジスタである構成とすることもできる。

本表示パネル駆動回路では、セット用トランジスタ、出力用トランジスタ、リセット用トランジスタ、クリア用トランジスタ、および電位供給用トランジスタそれぞれがＮチャネルトランジスタである構成とすることもできる。

本表示パネル駆動回路では、第１導通端子がドレイン端子で、第２導通端子がソース端子である構成とすることもできる。

本表示パネル駆動回路では、第１導通端子がソース端子で、第２導通端子がドレイン端子である構成とすることもできる。

本表示パネル駆動回路では、上記同期信号が入力され、これを用いて上記クロック信号およびスタートパルス信号並びにクリア信号を生成するタイミングコントローラを備える構成とすることもできる。

本表示パネル駆動回路では、上記同期信号の異常を検出する異常検出回路を備え、この検出結果に基づいて上記クリア信号が生成される構成とすることもできる。

本液晶表示装置は、上記表示パネル駆動回路と液晶パネルとを備えることを特徴とする。

本液晶表示装置では、上記シフトレジスタが液晶パネルにモノリシックに形成されている構成とすることもできる。

本液晶表示装置では、上記液晶パネルはアモルファスシリコンを用いて形成されている構成とすることもできる。また、上記液晶パネルは多結晶シリコンを用いて形成されている構成とすることもできる。

本シフトレジスタは、同期信号が入力される表示パネル駆動回路に設けられ、信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタであって、上記単位回路には、クロック信号と、スタートパルス信号あるいは他段で生成された信号線選択信号と、クリア信号とが入力され、該クリア信号は、少なくとも同期信号に異常がある場合にアクティブとなり、それ以後は、次の垂直走査期間の開始時までパルスが出力されないことを特徴とする。この場合、上記シフトレジスタがモノリシックに形成されている構成とすることもできる。

本表示装置の駆動方法は、信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備え、同期信号が入力される表示装置を駆動するための、表示装置の駆動方法であって、上記単位回路に、クロック信号と、スタートパルス信号あるいは他段で生成された信号線選択信号と、クリア信号とを入力し、該クリア信号を少なくとも同期信号に異常がある場合にアクティブとすることで、それ以後次の垂直走査期間の開始時まで上記シフトレジスタからパルスを出力させないことを特徴とする。

本表示パネル駆動回路は、信号線選択信号を出力する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備えた表示パネル駆動回路であって、最終段となる単位回路に、他段で生成された信号線選択信号と、クロック信号と、クリア信号とが入力され、最終段からパルスが出力された後に上記クリア信号がアクティブとなることによって最終段からの信号線選択信号が非アクティブに維持されることを特徴とする。

本表示パネル駆動回路によれば、最終段（単位回路）でクリア信号によりリセットが可能となるため、従来のようなダミーの段（ダミーのシフト回路）が不要となり、シフトレジスタの回路面積を小さくすることができる。

本表示パネル駆動回路では、最終段以外の段となる単位回路には、セット用トランジスタと、出力用トランジスタと、リセット用トランジスタと、容量とが含まれ、該単位回路においては、セット用トランジスタの制御端子にスタートパルス信号あるいは前段の信号線選択信号が入力され、リセット用トランジスタの制御端子に次段の信号線選択信号が入力され、出力用トランジスタの第１導通端子にクロック信号が入力され、出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が出力用トランジスタの制御端子と容量の第２電極とに接続され、リセット用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、リセット用トランジスタの第２導通端子が定電位源に接続され、出力用トランジスタの第２導通端子が出力端子となっている構成とすることもできる。

本表示パネル駆動回路では、最終段となる単位回路には、セット用トランジスタと、出力用トランジスタと、最終段のリセットのために設けられるクリア用トランジスタと、容量とが含まれ、該単位回路においては、セット用トランジスタの制御端子に前段の信号線選択信号が入力され、クリア用トランジスタの制御端子にクリア信号が入力され、出力用トランジスタの第１導通端子にクロック信号が入力され、出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が出力用トランジスタの制御端子と容量の第２電極とに接続され、クリア用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、クリア用トランジスタの第２導通端子が定電位源に接続され、出力用トランジスタの第２導通端子が出力端子となっている構成とすることもできる。

本表示パネル駆動回路では、最終段となる単位回路に、さらに電位供給用トランジスタが含まれ、電位供給用トランジスタの制御端子にクリア信号が入力され、電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続されている構成とすることもできる。

本発明のシフトレジスタは、表示パネル駆動回路に設けられ、信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタであって、最終段となる単位回路に、他段で生成された信号線選択信号と、クロック信号と、クリア信号とが入力され、最終段からパルスが出力された後に上記クリア信号がアクティブとなることによって最終段からの信号線選択信号が非アクティブに維持されることを特徴とする。

本発明の表示装置の駆動方法は、信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備える表示装置を駆動するための、表示装置の駆動方法であって、最終段となる単位回路に、他段で生成された信号線選択信号と、クロック信号と、クリア信号とを入力し、最終段からパルスが出力された後に上記クリア信号をアクティブとすることによって最終段からの信号線選択信号を非アクティブに維持することを特徴とする。

本発明の表示パネル駆動回路によれば、同期信号に異常があってクリア信号がアクティブになるとそれ以後はシフトレジスタからのパルス出力が停止する。したがって、表示乱れや電源への負荷増大を抑制することができる。

また、本発明の表示パネル駆動回路によれば、最終段（単位回路）でクリア信号によるリセットが可能となるため、従来のようなダミーの段（ダミーのシフト回路）が不要となり、シフトレジスタの回路面積を小さくすることができる。

本シフトレジスタの構成を示すブロック図である。 （ａ）（ｂ）はシフトレジスタの単位回路構成を示す回路図である。 本シフトレジスタの構成を示す回路図である。 図３のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 図３のシフトレジスタの動作（同期信号に異常がある場合）を示すタイミングチャートである。 本シフトレジスタの他の構成を示す回路図である。 図６のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 本シフトレジスタの他の構成を示す回路図である。 図８のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 図８のシフトレジスタの動作（同期信号に異常がある場合）を示すタイミングチャートである。 本シフトレジスタの他の構成を示す回路図である。 図１１のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 本シフトレジスタの他の構成を示す回路図である。 図１３のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 図１３のシフトレジスタの動作（同期信号に異常がある場合）を示すタイミングチャートである。 図１３のシフトレジスタの動作（同期信号に異常がある場合）を示すタイミングチャートである。 貫通電流を説明する回路図である。 図１３のシフトレジスタの動作（同期信号に異常がある場合）を示すタイミングチャートである。 本シフトレジスタの他の構成を示すブロック図である。 （ａ）（ｂ）は本シフトレジスタの単位回路構成を示す回路図である。 図１９のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 図１９のシフトレジスタの動作（同期信号に異常がある場合）を示すタイミングチャートである。 実施の形態１・２の液晶表示装置の構成を示すブロック図である。 実施の形態３・４の液晶表示装置の構成を示すブロック図である。 実施の形態３のシフトレジスタの構成を示すブロック図である。 （ａ）（ｂ）は実施の形態３のシフトレジスタの単位回路構成を示す回路図である。 実施の形態３のシフトレジスタの構成を示す回路図である。 図２７のシフトレジスタの動作を示すタイミングチャートである。 本シフトレジスタの他の構成を示す回路図である。 図２９のシフトレジスタの動作を示すタイミングチャートである。 実施の形態３のシフトレジスタの別構成を示す回路図である。 図３１のシフトレジスタの動作を示すタイミングチャートである。 実施の形態３のシフトレジスタの別構成を示す回路図である。 図３３のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 実施の形態３のシフトレジスタの別構成を示す回路図である。 図３５のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 実施の形態４のシフトレジスタの構成を示すブロック図である。 （ａ）（ｂ）は実施の形態４のシフトレジスタの単位回路構成を示す回路図である。 図３７のシフトレジスタの動作を示すタイミングチャートである。 従来のフトレジスタの構成を示すブロック図である。 図４０のシフトレジスタの動作を示すタイミングチャートである。 図４０のシフトレジスタの動作を示すタイミングチャートである。

符号の説明

１ 液晶表示装置（表示装置）
１０ １０ａ〜１０ｇ シフトレジスタ
Ｇ１〜Ｇｍ ゲートオンパルス（信号線選択信号）
ＳＣ１〜ＳＣｍ シフト回路（単位回路）
ＧＳＰ ゲートスタートパルス
ＣＫ１ 第１クロック信号
ＣＫ２ 第２クロック信号
ＣＬＲ クリア信号
Ｔｒａ セット用トランジスタ
Ｔｒｂ 出力用トランジスタ
Ｔｒｃ クリア用トランジスタ
Ｔｒｄ リセット用トランジスタ
Ｔｒｅ Ｌｏｗ電位供給用トランジスタ

本発明の実施の一形態について図１〜図３９に基づいて説明すれば以下のとおりである。

図２３は、本液晶表示装置の構成を示すブロック図である。同図に示すように、本液晶表示装置１は、液晶パネル３、ゲートドライバ５、ソースドライバ６、タイミングコントローラ７、データ処理回路８、および異常検出回路９を備える。ゲートドライバ５にはシフトレジスタ１０およびレベルシフタ４が設けられ、ゲートドライバ５、タイミングコントローラ７および異常検出回路９によって液晶パネル駆動回路１１が構成されている。なお、本実施の形態では、レベルシフタ４はゲートドライバ５に含まれる構成としているが、ゲートドライバ５の外部に設けられていてもよい。

本液晶パネル３には、ゲートドライバ５によって駆動される走査信号線１６、ソースドライバ６によって駆動されるデータ信号線１５、画素Ｐ、保持容量配線（図示せず）等が設けられるとともに、シフトレジスタ１０がモノリシックに形成されている。各画素Ｐには、走査信号線１６およびデータ信号線１５に接続されたトランジスタ（ＴＦＴ）と、該トランジスタに接続された画素電極とが設けられる。なお、各画素のトランジスタやシフトレジスタのトランジスタの形成には、アモルファスシリコンや多結晶シリコンあるいはＣＧシリコン等が用いられている。

タイミングコントローラ７には、液晶表示装置１の外部から、同期信号である、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、およびデータイネイブル信号ＤＥが入力される。なお、これら同期信号（ＶＳＹＮＣ、ＨＳＹＮＣ、およびＤＥ）は異常検出回路９にも入力される。また、データ処理回路８には、液晶表示装置１の外部から、映像データ（ＲＧＢデジタルデータ）が入力される。異常検出回路９は、同期信号の異常を検出するものであり、同期信号に異常があればエラー信号をタイミングコントローラ７に送信する。なお、異常検出回路９での同期信号の異常検出には、例えば、「日本国公開特許公報２００３−１６７５４５」記載の手法を用いることができる。タイミングコントローラ７は、各同期信号および異常検出回路９からのエラー信号を用いて、複数の源クロック信号（ｃｋ１・ｃｋ２等）と、源クリア信号（ｃｌｒ）と、源ゲートスタートパルス信号（ｇｓｐ）とを生成する。なお、源クロック信号（ｃｋ１・ｃｋ２等）、源クリア信号（ｃｌｒ）、および源ゲートスタートパルス信号（ｇｓｐ）はレベルシフタ６によってレベルシフトされ、それぞれクロック信号（ＣＫ１・ＣＫ２等）、クリア信号（ＣＬＲ）、およびゲートスタートパルス信号（ＧＳＰ）となる。また、タイミングコントローラ７は、入力された同期信号（ＶＳＹＮＣ、ＨＳＹＮＣ、およびＤＥ）に基づいて、データ処理回路８に制御信号を出力するとともに、ソースドライバ６にソースタイミング信号を出力する。

クロック信号（ＣＫＡ・ＣＫＢ等）、クリア信号（ＣＬＲ）、およびゲートスタートパルス信号（ＧＳＰ）はシフトレジスタ１０に入力される。クリア信号（ＣＬＲ）は、同期信号（ＶＳＹＮＣ、ＨＳＹＮＣ、およびＤＥ）に異常がない場合に「Ｌ」（非アクティブ）、異常がある場合に「Ｈ」（アクティブ）となり、また、同期信号の異常に関係なく最終段からパルスが出力された後に「Ｈ」（アクティブ）となる信号である。シフトレジスタ１０は、これらの信号（ＣＫＡ・ＣＫＢ等、ＣＬＲ、ＧＳＰ）を用いてゲートオンパルス信号を生成し、これを液晶パネル３の走査信号線に出力する。シフトレジスタ１０はゲートオンパルス信号を生成するシフト回路が段状に接続されてなり、各段（シフト回路）のゲートオンパルス信号が順に一定期間アクティブ化し、初段から最終段まで順次パルス（オンパルス）が出力されていく。そして、液晶パネル３では、該パルスによって、走査信号線が順次選択される。

データ処理回路８は、映像データに所定の処理を施し、タイミングコントローラ７からの制御信号に基づいてデータ信号をソースドライバ６に出力する。ソースドライバ６は、データ処理回路８からのデータ信号とタイミングコントローラ７からのソースタイミング信号とを用いて信号電位を生成し、これを液晶パネル３のデータ信号線に出力する。この信号電位は各画素のトランジスタを介して該画素の画素電極に書き込まれる。

〔実施の形態１〕
本実施の形態１にかかるシフトレジスタ１０ａの構成を図１に示す。同図に示されるように、シフトレジスタ１０ａは、複数のシフト回路（単位回路）ＳＣ１、ＳＣ２、・・・ＳＣｍが段状に接続されてなり、シフト回路ＳＣｉ（ｉ＝１・２・３・・・ｍ−１）は、入力用のノードＱｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＬｉおよび出力用のノードＱｏｉを備え、シフト回路ＳＣｍは、入力用のノードＱｆｍ・ＣＫＡｍ・ＣＬｍおよび出力用のノードＱｏｍを備える。

ここで、シフト回路ＳＣ１については、ノードＱｆ１が、レベルシフタ（図２３参照）のＧＳＰ出力端ＲＯに接続され、ノードＱｂ１がシフト回路ＳＣ２のノードＱｏ２に接続され、ノードＣＫＡ１が、第１クロック信号が供給される第１クロックラインＣＫＬ１に接続され、ノードＣＬ１が、クリア信号（ＣＬＲ）が供給されるクリアラインＣＬＲＬに接続され、ノードＱｏ１からゲートオンパルス信号（信号線選択信号）Ｇ１が出力される。

また、シフト回路ＳＣｉ（ｉ＝２〜ｍ−１）については、ノードＱｆｉがシフト回路ＳＣ（ｉ−１）のノードＱｏ（ｉ−１）に接続され、ノードＱｂｉがシフト回路ＳＣ（ｉ＋１）のノードＱｏ（ｉ＋１）に接続され、ｉが奇数であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続され、ｉが偶数であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続され、ノードＣＬｉが上記クリアラインＣＬＲＬに接続され、ノードＱｏｉからゲートオンパルス信号（信号線選択信号）Ｇｉが出力される。

そして、シフト回路ＳＣｍについては、ノードＱｆｍがシフト回路ＳＣ（ｍ−１）のノードＱｏ（ｍ−１）に接続され、ノードＣＫＡｍが第２クロックラインＣＫＬ２に接続され、ノードＣＬｍが上記クリアラインＣＬＲＬに接続され、ノードＱｏｍからゲートオンパルス信号（信号線選択信号）Ｇｍが出力される。

図２（ａ）はＳＣｉ（ｉ＝１〜ｍ−１）の具体的構成を示す回路図である。図２（ａ）に示すようにＳＣｉ（ｉ＝１〜ｍ−１）は、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、クリア用トランジスタＴｒｃ、リセット用トランジスタＴｒｄ、および容量Ｃを含む。なお、トランジスタＴｒａ〜ＴｒｄはそれぞれＮチャネルトランジスタである。

ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｃのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｃのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｄのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｄのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｉに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｉに接続され、Ｔｒｃのゲート端子はノードＣＬｉに接続され、Ｔｒｄのゲート端子はノードＱｂｉに接続され、Ｔｒｂのソース端子がノードＱｏｉに接続されている。なお、Ｔｒａのソース端子、容量Ｃの第２電極、およびＴｒｂのゲート端子の接続点をノードｎｅｔＡｉとしている。

また、図２（ｂ）はＳＣｍの具体的構成を示す回路図である。図２（ｂ）に示すようにＳＣｍは、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、クリア用トランジスタＴｒｃ、および容量Ｃを含む。なお、トランジスタＴｒａ〜ＴｒｃはそれぞれＮチャネルトランジスタであり、容量Ｃは寄生容量でも構わない。ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｃのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｃのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｍに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｍに接続され、Ｔｒｃのゲート端子はノードＣＬｍに接続され、Ｔｒｂのソース端子がノードＱｏｍに接続されている。なお、Ｔｒａのソース端子、容量Ｃの第２電極、およびＴｒｂのゲート端子の接続点をノードｎｅｔＡｍとしている。

なお、シフト回路ＳＣｉ（ｉ＝１〜ｍ−１）の各ノード（Ｑｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＬｉ・Ｑｏｉ）、およびシフト回路ＳＣｍの各ノード（Ｑｆｍ・ＣＫＡｍ・ＣＬｍ・Ｑｏｍ）の接続先は図１のとおりであり、本シフトレジスタ１０ａ全体の具体的構成は図３のようになっている。

以下に、図３に示すシフトレジスタ１０ａの動作を説明する。図４は、同期信号に異常がない場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１〜ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ」（アクティブ）期間が１クロック期間、「Ｌ」（非アクティブ）期間が３クロック期間であり、ＣＫ１およびＣＫ２の一方が非アクティブ化する（立ち下がる）のに１クロック期間遅れて他方がアクティブ化する（立ち上がる）ようになっている。もっとも、これは第１および第２クロック信号ＣＫ１，ＣＫ２の一例であって、両クロック信号がともに「Ｌ」となる期間があれば、「Ｈ」期間および「Ｌ」期間は任意に設定することができる。

まず、図４のｔ０では、ＧＳＰのアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＡ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。すなわち、Ｇ１は「Ｌ」のままである。ｔ０から１クロック期間経過後のｔ１では、ＧＳＰが立ち下がって（非アクティブ化して）「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＡ１の電位は「Ｈ」に維持され、ＳＣ１のＴｒｂもオンしたままである。

ｔ１から１クロック期間経過後のｔ２では、ＣＫ１が立ち上がる（アクティブ化する）ため、Ｇ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＡ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力される。すなわち、Ｇ２は「Ｌ」のままである。

ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち下がって「Ｌ」となり、ｎｅｔＡ１の電位も「Ｈ」に戻るが、ＳＣ１のＴｒｂはオンしたままであるため、Ｑｏ１にＣＫ１が出力され続ける。すなわち、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ２の容量ＣによってｎｅｔＡ２の電位は「Ｈ」に維持され、ＳＣ２のＴｒｂはオンしたままである。

ｔ３から１クロック期間経過後のｔ４では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＡ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。

ｔ４から１クロック期間経過後のｔ５では、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＡ２の電位も「Ｈ」に戻るが、ＳＣ２のＴｒｂはオンしたままであるため、Ｑｏ２にＣＫ２が出力され続ける。すなわち、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、これを維持する。

さらに、ｔｘでは、ＣＫ２が立ち上がるため、Ｇｍもアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡｍの電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。

ｔｘから１クロック期間経過後のｔｙでは、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＡｍの電位も「Ｈ」に戻るが、ＳＣｍのＴｒｂはオンしたままであるため、ＱｏｍにＣＫ２が出力され続ける。すなわち、Ｇｍは「Ｈ」から「Ｌ」に非アクティブ化し、これを維持する。

ｔｙから１クロック期間経過後のｔｚでは、ＣＫ２は「Ｌ」のままであるが、クリア信号ＣＬＲがアクティブ化して「Ｈ」となるため、ＳＣｍのＴｒｃがオンしてｎｅｔＡｍがＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣｍのＴｒｂがオフしてＱｏｍにはＣＫ２が出力されなくなる。

なお、図４では、ｔｚ（Ｇｍの立ち下がりから１クロック期間経過後）でクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。例えば、ｔｙ〜ｔｚの間（ｔｙ含まず）にクリア信号ＣＬＲをアクティブ化してもよい。ただし、ｔｙではクリア信号ＣＬＲをアクティブ化しないようにする。こうすると、Ｇｍが「Ｈ」（アクティブ）状態を維持してしまうからである。

このように、同期信号に異常がない場合、シフトレジスタ１０ａでは、各シフト回路ＳＣｉ（ｉ＝１〜ｍ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣｍまで順次パルスＰ１〜Ｐｍが出力されていく。

図５は、同期信号に異常が生じた場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１〜ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。

図５のｔ０〜ｔ５までのシフトレジスタ１０ａの動作は図４と同様である。ｔ５では、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＡ２の電位も「Ｈ」に戻るが、ＳＣ２のＴｒｂはオンしたままであるため、Ｑｏ２にＣＫ２が出力され続ける。すなわち、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、これを維持する。ｔ５では、Ｇ２が非アクティブ化して「Ｌ」となるが、ＳＣ３の容量ＣによってｎｅｔＡ３の電位は「Ｈ」に維持され、ＳＣ３のＴｒｂもオンしたままである。

ここで、図５のように、ｔ３〜ｔ４の間に垂直同期信号ＶＳＹＮＣにノイズが生じ、意図せぬタイミング（ｔ４）でＧＳＰがアクティブ化した場合、ｔ６でクリア信号ＣＬＲがアクティブ化して「Ｈ」となり、ＳＣ３のＴｒｃがオンしてｎｅｔＡ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にＣＫ１が出力されなくなり、Ｇ３は「Ｌ」（非アクティブ）に維持される。すなわち、ＳＣ３からはパルスは出力されず、これより後段となるＳＣ４、ＳＣ５・・・ＳＣｍでもＴｒｂがオンせず、パルスは出力されない。したがって、当該垂直走査期間では、パルスの出力はＳＣ２（パルスＰ２）で停止し、次の垂直走査期間の開始時（Ｔ０）まで、各段からのゲートオンパルス信号は「Ｌ」（非アクティブ）を維持する。

なお、図５ではｔ６でクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。ｔ５〜ｔ６の間にクリア信号ＣＬＲをアクティブ化してもよい。

このように、上記実施の形態によれば、同期信号（ＶＳＹＮＣやＨＳＹＮＣあるいはＤＥ）に異常が生じた場合にはクリア信号ＣＬＲが「Ｈ」（アクティブ）となり、それ以後は、次の垂直走査期間の開始時までシフトレジスタからのパルスの出力が停止されるため、表示乱れや電源への負荷増大を抑制することができる。

なお、図３のシフトレジスタ１０ａを図６に示すシフトレジスタ１０ｂのように構成することもできる。シフトレジスタ１０ｂでは、シフトレジスタ１０ａの構成に加えて、最終段のシフト回路ＳＣｍに、ＮチャネルのＬｏｗ電位供給用トランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｍに接続され、そのゲート端子がノードＣＬｍに接続されている。

シフトレジスタ１０ｂの構成によれば、クリア信号ＣＬＲのアクティブ化によってＧｍを立ち下げることが可能となる。したがって、図７に示すように、ｔｙにおいて、Ｇｍの立ち下り（非アクティブ化）に同期してクリア信号ＣＬＲをアクティブ化することができる。

また、図３のシフトレジスタ１０ａを図８に示すシフトレジスタ１０ｃのように構成することもできる。シフトレジスタ１０ｃでは、シフトレジスタ１０ａの構成に加えて、シフト回路ＳＣｉ（ｉ＝１〜ｍ−１）に、ＮチャネルのＬｏｗ電位供給用トランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｉに接続され、そのゲート端子がノードＱｂｉに接続されている。

以下に、図８に示すシフトレジスタ１０ｃの動作を説明する。図９は、同期信号に異常がない場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１〜ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ」（アクティブ）期間が１クロック期間、「Ｌ」（非アクティブ）期間が１クロック期間であり、ＣＫ１およびＣＫ２の一方が立ち下がるのに同期して他方が立ち上がるようになっている。

まず、図９のｔ０では、ＧＳＰのアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＡ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。すなわち、Ｇ１は「Ｌ」のままである。

ｔ０から１クロック期間経過後のｔ１では、ＧＳＰが立ち下がって（非アクティブ化して）「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＡ１の電位は下がらず、ＳＣ１のＴｒｂもオンしたままである。すなわち、ＣＫ１の立ち上がりよってＧ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＡ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力され、Ｇ２は「Ｌ」のまま維持される。

ｔ１から１クロック期間経過後のｔ２では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＡ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。また、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。すなわち、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ２の容量ＣによってｎｅｔＡ２の電位は維持され、ＳＣ２のＴｒｂはオンしたままである。また、Ｇ２のアクティブ化によってＱｆ３の電位が上昇すると、ＳＣ３のＴｒａがオンしてｎｅｔＡ３の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ３のＴｒｂもオンしてＱｏ３にＣＫ１が出力される。すなわち、Ｇ３は「Ｌ」のままである。

ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち上がるため、Ｇ３もアクティブ化して「Ｈ」となる。一方、Ｇ３のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｄがオンしてｎｅｔＡ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ２のＴｒｂがオフしてＱｏ２にはＣＫ２が出力されなくなる。また、Ｇ３のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。すなわち、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。

さらに、ｔｘでは、ＣＫ２が立ち上がるため、Ｇｍもアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡｍの電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。

ｔｘから１クロック期間経過後のｔｙでは、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＡｍの電位も「Ｈ」に戻るが、ＳＣｍのＴｒｂはオンしたままであるため、ＱｏｍにＣＫ２が出力され続ける。すなわち、Ｇｍは「Ｈ」から「Ｌ」に非アクティブ化し、これを維持する。

ｔｙから１クロック期間経過後のｔｚでは、クリア信号ＣＬＲがアクティブ化して「Ｈ」となるため、ＳＣｍのＴｒｃがオンしてｎｅｔＡｍがＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣｍのＴｒｂがオフしてＱｏｍにはＣＫ２が出力されなくなる。

なお、図９では、ｔｚ（Ｇｍの立ち下がりから１クロック期間経過後）でクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。例えば、ｔｙ〜ｔｚの間（ｔｙ含まず）にクリア信号ＣＬＲをアクティブ化してもよい。ただし、ｔｙではクリア信号ＣＬＲをアクティブ化しないようにする。こうすると、Ｇｍが「Ｈ」（アクティブ）状態を維持してしまうからである。

このように、同期信号に異常がない場合、シフトレジスタ１０ｂでは、各シフト回路ＳＣｉ（ｉ＝１〜ｍ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣｍまで順次パルスが出力されていく。

図１０は、同期信号に異常が生じた場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１〜ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。

図１０のｔ０〜ｔ３までのシフトレジスタ１０ｃの動作は図９と同様である。ここで、図１０のように、ｔ２〜ｔ３の間に垂直同期信号ＶＳＹＮＣにノイズが生じ、意図せぬタイミング（ｔ３）でＧＳＰがアクティブ化した場合、ｔ４でクリア信号ＣＬＲがアクティブ化して「Ｈ」となり、ＳＣ３のＴｒｃがオンしてｎｅｔＡ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にはＣＫ１が出力されなくなり、Ｇ３は「Ｌ」（非アクティブ）に維持される。すなわち、ＳＣ３からはパルスが出力されず、これより後段となるＳＣ４、ＳＣ５・・・ＳＣｍでもＴｒｂがオンせず、パルスは出力されない。したがって、当該垂直走査期間では、パルスの出力はＳＣ２で停止し、次の垂直走査期間の開始時（Ｔ０）まで、各段からのゲートオンパルス信号は「Ｌ」（非アクティブ）を維持する。

なお、図１０ではｔ４でクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。ｔ５でクリア信号ＣＬＲをアクティブ化してもよい。

なお、図８のシフトレジスタ１０ｃを図１１に示すシフトレジスタ１０ｄのように構成することもできる。シフトレジスタ１０ｄでは、シフトレジスタ１０ｃの構成に加えて、最終段のシフト回路ＳＣｍに、ＮチャネルのＬｏｗ電位供給用トランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｍに接続され、そのゲート端子がノードＣＬｍに接続されている。

シフトレジスタ１０ｄの構成によれば、クリア信号ＣＬＲのアクティブ化によってＧｍを立ち下げることが可能となる。したがって、図１２に示すように、ｔｙにおいて、Ｇｍの立ち下り（非アクティブ化）に同期してクリア信号ＣＬＲをアクティブ化することができる。

また、図３のシフトレジスタ１０ａを図１３に示すシフトレジスタ１０ｅのように構成することもできる。シフトレジスタ１０ｅでは、シフトレジスタ１０ａの構成に加えて、シフト回路ＳＣｉ（ｉ＝１〜ｍ）に、ＮチャネルのＬｏｗ電位供給用トランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｉに接続され、そのゲート端子が、第１クロックラインＣＫＬ１あるいは第２クロックラインＣＫＬ２に接続される。なお、ｉが奇数であれば、シフト回路ＳＣｉのトランジスタＴｒｅのゲート端子は第２クロックラインＣＫＬ２に接続され、ｉが偶数であれば、トランジスタＴｒｅのゲート端子は第１クロックラインＣＫＬ１に接続される。

以下に、図１３に示すシフトレジスタ１０ｅの動作を説明する。図１４は、同期信号に異常がない場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１〜ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ」（アクティブ）期間が１クロック期間、「Ｌ」（非アクティブ）期間が１クロック期間であり、ＣＫ１およびＣＫ２の一方が立ち下がるのに同期して他方が立ち上がるようになっている。

まず、図１４のｔ０では、ＧＳＰのアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＡ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。

ｔ０から１クロック期間経過後のｔ１では、ＧＳＰが立ち下がって（非アクティブ化して）「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＡ１の電位は下がらず、ＳＣ１のＴｒｂもオンしたままである。このため、ＣＫ１の立ち上がりよってＧ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＡ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力される。すなわち、Ｇ２は「Ｌ」のままである。

ｔ１から１クロック期間経過後のｔ２では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＡ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。また、ｔ２では、ＣＫ２が立ち上がるため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ２の容量ＣによってｎｅｔＡ２の電位は維持され、ＳＣ２のＴｒｂはオンしたままである。また、Ｇ２のアクティブ化によってＱｆ３の電位が上昇すると、ＳＣ３のＴｒａがオンしてｎｅｔＡ３の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ３のＴｒｂもオンしてＱｏ３にＣＫ１が出力される。すなわち、Ｇ３は「Ｌ」のままである。

ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち上がるため、Ｇ３もアクティブ化して「Ｈ」となる。一方、Ｇ３のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｄがオンしてｎｅｔＡ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ２のＴｒｂがオフしてＱｏ２にはＣＫ２が出力されなくなる。また、ｔ３では、ＣＫ１が立ち上がるため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。

なお、シフトレジスタ１０ｅでは、ｔ４〜ｔ５およびｔ６〜ｔ７では、ＣＫ２が「Ｈ」となっているため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、Ｇ１を改めて「Ｌ」に落とす（いわゆる「Ｌ」引きする）ことができる。同様に、ｔ５〜ｔ６では、ＣＫ１が「Ｈ」となっているため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、Ｇ２を改めて「Ｌ」に落とす（「Ｌ」引きする）ことができる。

さらに、ｔｘでは、ＣＫ２が立ち上がるため、Ｇｍもアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡｍの電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。

ｔｘから１クロック期間経過後のｔｙでは、クリア信号ＣＬＲがアクティブ化して「Ｈ」となるため、ＳＣｍのＴｒｃがオンしてｎｅｔＡｍがＶｓｓに接続され、その電位が「Ｌ」に落ちる。このため、ＳＣｍのＴｒｂがオフしてＱｏｍにはＣＫ２が出力されなくなる。そして、ｔｙではＣＫ１が立ち上がるため、ＳＣｍのＴｒｅがオンしてＱｏｍがＶｓｓに接続される。このため、Ｇｍは非アクティブ化して「Ｌ」となる。

なお、図１４では、ｔｙでクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。例えば、ｔｙ〜ｔｚの間（ｔｙ・ｔｚ含む）にクリア信号ＣＬＲをアクティブ化してもよい。

このように、同期信号に異常がない場合、シフトレジスタ１０ｅでは、各シフト回路ＳＣｉ（ｉ＝１〜ｍ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣｍまで順次パルスが出力されていく。

図１５は、同期信号に異常が生じた場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１〜ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。

図１５のｔ０〜ｔ３までのシフトレジスタ１０ｂの動作は図１４と同様である。ここで、図１５のように、ｔ１〜ｔ２の間に垂直同期信号ＶＳＹＮＣにノイズが生じ、意図せぬタイミング（ｔ２）でＧＳＰがアクティブ化した場合、ｔ３でクリア信号ＣＬＲがアクティブ化して「Ｈ」となり、ＳＣ３のＴｒｃがオンしてｎｅｔＡ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にはＣＫ１が出力されなくなり、Ｇ３は「Ｌ」（非アクティブ）に維持される。すなわち、ＳＣ３からはパルスが出力されず、これより後段となるＳＣ４、ＳＣ５・・・ＳＣｍでもＴｒｂがオンせず、パルスは出力されない。したがって、当該垂直走査期間では、パルスの出力はＳＣ２で停止し、次の垂直走査期間の開始時（Ｔ０）まで、各段からのゲートオンパルス信号は「Ｌ」（非アクティブ）を維持する。

この場合でもｔ４〜ｔ５およびｔ６〜ｔ７では、ＣＫ２が「Ｈ」となっているため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、Ｇ１を改めて「Ｌ」に落とす（いわゆる「Ｌ」引きする）ことができる。同様に、ｔ５〜ｔ６では、ＣＫ１が「Ｈ」となっているため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、Ｇ２を改めて「Ｌ」に落とす（「Ｌ」引きする）ことができる。

なお、図１５ではｔ３でクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。ｔ３〜ｔ４（ｔ４・ｔ５含む）でクリア信号ＣＬＲをアクティブ化してもよい。例えば、ｔ３およびｔ４の間でクリア信号ＣＬＲをアクティブ化した場合、図１６のようになる。すなわち、ｔａでは、ＳＣ３のＴｒｃがオンしてｎｅｔＡ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にはＣＫ１が出力されなくなり、Ｇ３は「Ｈ」（アクティブ）を維持する。また、ｔａでは、ＳＣ４のＴｒｃがオンしてｎｅｔＡ４がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ４のＴｒｂがオフしてＱｏ４にはＣＫ２が出力されなくなり、Ｇ４は「Ｌ」（非アクティブ）を維持する。なお、ｔ４ではＣＫ２が立ち上がるため、ＳＣ３のＴｒｅがオンしてＱｏ３がＶｓｓに接続される。このため、Ｇ３は非アクティブ化して「Ｌ」となる。

図１６の場合には、ｔａ〜ｔ４の間に図１７の矢印で示す経路を通ってＣＫＬ１からＶｓｓに貫通電流が流れ、電源電圧に負担をかけるおそれがある。そこで、クリア信号ＣＬＲをｔａでアクティブ化するような場合には、図１８に示すように、クリア信号ＣＬＲが「Ｈ」（アクティブ）となっている期間にＣＫ１を「Ｌ」に落とすことで、図１７のような貫通電流を防止することができる。

〔実施の形態２〕
本実施の形態２にかかる液晶パネルの構成を図１９に示す。同図に示されるように、本液晶パネルには、パネルの左端にシフトレジスタ１０ｆが、パネル右端に１０ｇが設けられている。シフトレジスタ１０ｆは複数のシフト回路ＳＣｉ（ｉ＝１，３，５・・・２ｎ＋１）が段状に接続されてなり、シフト回路ＳＣｉ（ｉ＝２，４，６・・・２ｎ）が段状に接続されてなる。シフト回路ＳＣｉ（ｉ＝１・２・３・・・２ｎ−２）は、入力用のノードＱｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＫＢｉ・ＣＬｉおよび出力用のノードＱｏｉを備え、シフト回路ＳＣ（２ｎ−１）は、入力用のノードＱｆ（２ｎ−１）・ＣＫＡ（２ｎ−１）・ＣＫＢ（２ｎ−１）・ＣＬ（２ｎ−１）および出力用のノードＱｏ（２ｎ−１）を備える。また、シフト回路ＳＣ（２ｎ）は、入力用のノードＱｆ（２ｎ）・ＣＫＡ（２ｎ）・ＣＫＢ（２ｎ）・ＣＬ（２ｎ）および出力用のノードＱｏ（２ｎ）を備える。

ここで、シフト回路ＳＣ１については、ノードＱｆ１が、レベルシフタ（図２３参照）のＧＳＰ１の出力端ＲＯ１に接続され、ノードＱｂ１がシフト回路ＳＣ３のノードＱｏ３に接続され、ノードＣＫＡ１が、第１クロック信号が供給される第１クロックラインＣＫＬ１に接続され、ノードＣＫＢ１が、第３クロック信号が供給される第３クロックラインＣＫＬ３に接続され、ノードＣＬ１が、第１クリア信号（ＣＬＲ１）が供給される第１クリアラインＣＬＲＬ１に接続され、ノードＱｏ１からゲートオンパルス信号（信号線選択信号）Ｇ１が出力される。

また、シフト回路ＳＣ２については、ノードＱｆ２が、レベルシフタのＧＳＰ２出力端ＲＯ２に接続され、ノードＱｂ２がシフト回路ＳＣ４のノードＱｏ４に接続され、ノードＣＫＡ２が、第２クロック信号が供給される第２クロックラインＣＫＬ２に接続され、ノードＣＫＢ２が、第４クロック信号が供給される第４クロックラインＣＫＬ４に接続され、ノードＣＬ２が、第２クリア信号（ＣＬＲ２）が供給される第２クリアラインＣＬＲＬ２に接続され、ノードＱｏ２からゲートオンパルス信号（信号線選択信号）Ｇ２が出力される。

また、シフト回路ＳＣｉ（ｉ＝３〜２ｎ−２）については、ノードＱｆｉがシフト回路ＳＣ（ｉ−２）のノードＱｏ（ｉ−２）に接続され、ノードＱｂｉがシフト回路ＳＣ（ｉ＋２）のノードＱｏ（ｉ＋２）に接続され、ｉが奇数であれば、ノードＣＬｉが第１クリアラインＣＬＲＬ１に接続され、ｉが偶数であれば、ノードＣＬｉが第２クリアラインＣＬＲＬ２に接続される。また、ｉが４の倍数＋１であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続されるとともにノードＣＫＢｉは第３クロックラインＣＫＬ３に接続され、ｉが４の倍数＋２であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続されるとともにノードＣＫＢｉは第４クロックラインＣＫＬ４に接続され、ｉが４の倍数＋３であれば、ノードＣＫＡｉは第３クロックラインＣＫＬ１に接続されるとともに、ノードＣＫＢｉは第１クロックラインＣＫＬ３に接続され、ｉが４の倍数であれば、ノードＣＫＡｉは第４クロックラインＣＫＬ４に接続されるとともに、ノードＣＫＢｉは第２クロックラインＣＫＬ２に接続される。そして、ノードＱｏｉからゲートオンパルス信号（信号線選択信号）Ｇｉが出力される。

シフト回路ＳＣ（２ｎ−１）については、ノードＱｆ（２ｎ−１）がシフト回路ＳＣ（２ｎ−３）のノードＱｏ（２ｎ−３）に接続され、ノードＣＫＡ（２ｎ−１）が、第３クロックラインＣＫＬ３に接続され、ノードＣＫＢ（２ｎ−１）が、第１クロックラインＣＫＬ１に接続され、ノードＣＬ（２ｎ−１）が第１クリアラインＣＬＲＬ１に接続され、ノードＱｏ（２ｎ−１）からゲートオンパルス信号（信号線選択信号）Ｇ（２ｎ−１）が出力される。

また、シフト回路ＳＣ（２ｎ）については、ノードＱｆ（２ｎ）がシフト回路ＳＣ（２ｎ−２）のノードＱｏ（２ｎ−２）に接続され、ノードＣＫＡ（２ｎ）が、第４クロックラインＣＫＬ４に接続され、ノードＣＫＢ（２ｎ）が、第２クロックラインＣＫＬ２に接続され、ノードＣＬ（２ｎ）が第２クリアラインＣＬＲＬ２に接続され、ノードＱｏ（２ｎ）からゲートオンパルス信号（信号線選択信号）Ｇ（２ｎ）が出力される。

図２０（ａ）はＳＣｉ（ｉ＝１〜２ｎ−２）の具体的構成を示す回路図である。図２０（ａ）に示すようにＳＣｉ（ｉ＝１〜２ｎ−２）は、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、クリア用トランジスタＴｒｃ、リセット用トランジスタＴｒｄ、Ｌｏｗ電位供給用トランジスタＴｒｅ、および容量Ｃを含む。なお、トランジスタＴｒａ〜ＴｒｅはそれぞれＮチャネルトランジスタである。

ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｃのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｃのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｄのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｄのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｅのドレイン端子がＴｒｂのソース端子に接続されるとともにＴｒｅのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｉに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｉに接続され、Ｔｒｅのゲート端子はノードＣＫＢｉに接続され、Ｔｒｃのゲート端子はノードＣＬｉに接続され、Ｔｒｄのゲート端子はノードＱｂｉに接続され、Ｔｒｂのソース端子がノードＱｏｉに接続されている。なお、Ｔｒａのソース端子、容量Ｃの第２電極およびＴｒｂのゲート端子の接続点をノードｎｅｔＡｉとしている。

また、図２０（ｂ）はＳＣｊ（ｊ＝（２ｎ−１）または２ｎ）の具体的構成を示す回路図である。図２０（ｂ）に示すようにＳＣｊは、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、クリア用トランジスタＴｒｃ、電位供給用トランジスタＴｒｅ、および容量Ｃを含む。なお、トランジスタＴｒａ〜Ｔｒｃ・ＴｒｅはそれぞれＮチャネルトランジスタである。

ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｃのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｃのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｅのドレイン端子がＴｒｂのソース端子に接続されるとともにＴｒｅのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｊに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｊに接続され、Ｔｒｅのゲート端子はノードＣＫＢｊに接続され、Ｔｒｃのゲート端子はノードＣＬｊに接続され、Ｔｒｂのソース端子がノードＱｏｊに接続されている。また、Ｔｒａのソース端子、容量Ｃの第２電極およびＴｒｂのゲート端子の接続点をノードｎｅｔＡｊとしている。

なお、シフト回路ＳＣｉ（ｉ＝１〜２ｎ−２）の各ノード（Ｑｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＫＢｉ・ＣＬｉ・Ｑｏｉ）、およびシフト回路ＳＣｊ（ｊ＝（２ｎ−１）または２ｎ）の各ノード（Ｑｆｊ・ＣＫＡｊ・ＣＫＢｊ・ＣＬｊ・Ｑｏｊ）の接続先は図１９のとおりである。

以下に、図１９に示すシフトレジスタ１０ｆ・１０ｇの動作を説明する。図２１は、同期信号に異常がない場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ１・ＧＳＰ２、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、第３クロック信号ＣＫ３、第４クロック信号ＣＫ４、ゲートオンパルス信号Ｇｉ（ｉ＝１〜２ｎ）、第１クリア信号ＣＬＲ１および第２クリア信号ＣＬＲ２の各波形を示すタイミングチャートである。なお、ＣＫ１〜ＣＫ４はそれぞれ、１周期における「Ｈ」期間が１クロック期間、「Ｌ」期間が３クロック期間であり、ＣＫ１が立ち下がるのに同期してＣＫ２が立ち上がり、ＣＫ２が立ち下がるのに同期してＣＫ３が立ち上がり、ＣＫ３が立ち下がるのに同期してＣＫ４が立ち上がり、ＣＫ４が立ち下がるのに同期してＣＫ１が立ち上がるようになっている。また、ＧＳＰ２の立ち上がりはＧＳＰ１の立ち上がりから１クロック期間経過後となっている。

まず、図２１のｔ０では、ＧＳＰ１のアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＡ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。すなわち、Ｇ１は「Ｌ」のままである。

ｔ０から１クロック期間経過後のｔ１では、ＧＳＰ１が立ち下がって「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＡ１の電位は「Ｈ」に維持され、ＳＣ１のＴｒｂもオンしたままである。また、ｔ１では、ＧＳＰ２のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＡ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力される。すなわち、Ｇ２は「Ｌ」のままである。

ｔ１から１クロック期間経過後のｔ２では、ＣＫ１が立ち上がるため、Ｇ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ３の電位が上昇すると、ＳＣ３のＴｒａがオンしてｎｅｔＡ３の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ３のＴｒｂもオンしてＱｏ３にＣＫ３が出力される。すなわち、Ｇ３は「Ｌ」のままである。また、ｔ２では、ＧＳＰ２が立ち下がって「Ｌ」となるが、ＳＣ２の容量ＣによってｎｅｔＡ２の電位は「Ｈ」に維持され、ＳＣ２のＴｒｂもオンしたままである。

ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち下がって「Ｌ」となり、ｎｅｔＡ１の電位も「Ｈ」に戻るが、ＳＣ１のＴｒｂはオンしたままであるため、Ｑｏ１にＣＫ１が出力され続ける。このため、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ３の容量ＣによってｎｅｔＡ３の電位は「Ｈ」に維持され、ＳＣ３のＴｒｂはオンしたままである。また、ｔ３では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。また、ｔ３では、Ｇ２のアクティブ化によってＱｆ４の電位が上昇すると、ＳＣ４のＴｒａがオンしてｎｅｔＡ４の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ４のＴｒｂもオンしてＱｏ４にＣＫ４が出力される。すなわち、Ｇ４は「Ｌ」のままである。

ｔ３から１クロック期間経過後のｔ４では、ＣＫ３が立ち上がるため、Ｇ３もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ３の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ３のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＡ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。また、ｔ４では、ＣＫ３が立ち上がるため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ１が「Ｌ」引きされる）。また、ｔ４では、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＡ２の電位も「Ｈ」に戻るが、ＳＣ２のＴｒｂはオンしたままであるため、Ｑｏ２にＣＫ２が出力され続ける。このため、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。

ｔ４から１クロック期間経過後のｔ５では、ＣＫ４が立ち上がるため、Ｇ４もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ４の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ４のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｄがオンしてｎｅｔＡ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ２のＴｒｂがオフしてＱｏ２にはＣＫ２が出力されなくなる。また、ｔ５では、ＣＫ４が立ち上がるため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ２が「Ｌ」引きされる）。また、ｔ５では、ＣＫ３が立ち下がって「Ｌ」となり、ｎｅｔＡ３の電位も「Ｈ」に戻るが、ＳＣ３のＴｒｂはオンしたままであるため、Ｑｏ３にＣＫ３が出力され続ける。このため、Ｇ３は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。

ｔ５から１クロック期間経過後のｔ６では、ＣＫ１が立ち上がるため、Ｇ５もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ５の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ５のアクティブ化によってＱｂ３の電位が上昇すると、ＳＣ３のＴｒｄがオンしてｎｅｔＡ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にはＣＫ３が出力されなくなる。また、ｔ６では、ＣＫ１が立ち上がるため、ＳＣ３のＴｒｅがオンしてＱｏ３がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ３が「Ｌ」引きされる）。また、ｔ６では、ＣＫ４が立ち下がって「Ｌ」となり、ｎｅｔＡ４の電位も「Ｈ」に戻るが、ＳＣ４のＴｒｂはオンしたままであるため、Ｑｏ４にＣＫ４が出力され続ける。このため、Ｇ４は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。

ｔ６から１クロック期間経過後のｔ７では、ＣＫ２が立ち上がるため、Ｇ６もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ６の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ６のアクティブ化によってＱｂ４の電位が上昇すると、ＳＣ４のＴｒｄがオンしてｎｅｔＡ４がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ４のＴｒｂがオフしてＱｏ４にはＣＫ４が出力されなくなる。また、ｔ７では、ＣＫ２が立ち上がるため、ＳＣ４のＴｒｅがオンしてＱｏ４がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ４が「Ｌ」引きされる）。

さらにｔｘでは、ＣＫ３が立ち上がるため、Ｇ（２ｎ−１）もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ（２ｎ−１）の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。

また、ｔｘから１クロック期間経過後のｔｙでは、ＣＫ４が立ち上がるため、Ｇ（２ｎ）もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ（２ｎ）の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。また、ｔｙでは、ＣＫ３が立ち下がって「Ｌ」となり、ｎｅｔＡ（２ｎ−１）の電位も「Ｈ」に戻るが、ＳＣ（２ｎ−１）のＴｒｂはオンしたままであるため、Ｑｏ（２ｎ−１）にＣＫ３が出力され続ける。このため、Ｇ（２ｎ−１）は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。

ｔｙから１クロック期間経過後のｔｚでは、第１クリア信号ＣＬＲ１がアクティブ化して「Ｈ」となるため、ＳＣ（２ｎ−１）のＴｒｃがオンしてｎｅｔＡ（２ｎ−１）がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ（２ｎ−１）のＴｒｂがオフしてＱｏ（２ｎ−１）にはＣＫ３が出力されなくなる。さらに、ＣＫ１が立ち上がるため、ＳＣ（２ｎ−１）のＴｒｅがオンしてＱｏ（２ｎ−１）がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ（２ｎ−１）が「Ｌ」引きされる）。また、ｔｚでは、ＣＫ４が立ち下がって「Ｌ」となり、ｎｅｔＡ（２ｎ）の電位も「Ｈ」に戻るが、ＳＣ（２ｎ）のＴｒｂはオンしたままであるため、Ｑｏ（２ｎ）にＣＫ４が出力され続ける。このため、Ｇ（２ｎ）は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。

ｔｙから１クロック期間経過後のｔｗでは、第２クリア信号ＣＬＲ２がアクティブ化して「Ｈ」となるため、ＳＣ（２ｎ）のＴｒｃがオンしてｎｅｔＡ（２ｎ）がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ（２ｎ）のＴｒｂがオフしてＱｏ（２ｎ）にはＣＫ４が出力されなくなる。さらに、ＣＫ２が立ち上がるため、ＳＣ（２ｎ）のＴｒｅがオンしてＱｏ（２ｎ）がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ（２ｎ）が「Ｌ」引きされる）。

このように、同期信号に異常がない場合、シフトレジスタ１０ｆでは、各シフト回路ＳＣｉ（ｉ＝１，３，５・・・２ｎ−１）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣ（２ｎ−１）まで順次パルスＰ１，Ｐ３・・・Ｐ（２ｎ−１）が出力されていく。また、シフトレジスタ１０ｇでは、各シフト回路ＳＣｉ（ｉ＝２，４，６・・・２ｎ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ２から最終段のシフト回路ＳＣ（２ｎ）まで順次パルスＰ１，Ｐ２・・・Ｐ（２ｎ）が出力されていく。

図２２は、同期信号に異常が生じた場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ１・ＧＳＰ２、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、第３クロック信号ＣＫ３、第４クロック信号ＣＫ４、ゲートオンパルス信号Ｇｉ（ｉ＝１〜２ｎ）、第１クリア信号ＣＬＲ１および第２クリア信号ＣＬＲ２の各波形を示すタイミングチャートである。

図２２のｔ０〜ｔ３までのシフトレジスタ１０ｆ・１０ｇの動作は図２１と同様である。ここで、図２２のように、ｔ２〜ｔ３の間に垂直同期信号ＶＳＹＮＣにノイズが生じ、意図せぬタイミング（ｔ３）でＧＳＰ１がアクティブ化し、意図せぬタイミング（ｔ４）でＧＳＰ２がアクティブ化した場合、ｔ４で第１クリア信号ＣＬＲ１がアクティブ化して「Ｈ」となり、ｔ５で第２クリア信号ＣＬＲ２がアクティブ化して「Ｈ」となる。したがって、ｔ４では、ＳＣ３のＴｒｃがオンしてｎｅｔＡ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にはＣＫ３が出力されなくなり、Ｇ３は「Ｌ」（非アクティブ）に維持される。すなわち、ＳＣ３からはパルスが出力されず、これより後段となるＳＣ５、ＳＣ７・・・ＳＣ（２ｎ−１）でもＴｒｂがオンせず、パルスは出力されない。なお、ｔ４では、ＣＫ３が立ち上がるため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ１が「Ｌ」引きされる）。

また、ｔ５では、ＳＣ４のＴｒｃがオンしてｎｅｔＡ４がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ４のＴｒｂがオフしてＱｏ４にはＣＫ４が出力されなくなり、Ｇ４は「Ｌ」（非アクティブ）に維持される。すなわち、ＳＣ４からはパルスが出力されず、これより後段となるＳＣ６、ＳＣ８・・・ＳＣ（２ｎ）でもＴｒｂがオンせず、パルスは出力されない。なお、ｔ５では、ＣＫ４が立ち上がるため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ２が「Ｌ」引きされる）。

このように、当該垂直走査期間では、シフトレジスタ１０ｆからのパルスの出力はＳＣ１で停止し、次の垂直走査期間の開始時（Ｔ０）まで、各段（ＳＣ１，ＳＣ３，・・・ＳＣ（２ｎ−１））からのゲートオンパルス信号は「Ｌ」（非アクティブ）を維持する。また、シフトレジスタ１０ｇからのパルスの出力はＳＣ２で停止し、次の垂直走査期間の開始時（Ｔ０）まで、各段（ＳＣ２，ＳＣ４，・・・ＳＣ（２ｎ））からのゲートオンパルス信号は「Ｌ」（非アクティブ）を維持する。

このように、実施の形態２によれば、同期信号（ＶＳＹＮＣやＨＳＹＮＣあるいはＤＥ）に異常が生じた場合には第１および第２クリア信号ＣＬＲ１・２が「Ｈ」（アクティブ）となり、それ以後は、次の垂直走査期間の開始時まで各シフトレジスタ（１０ｆ・１０ｇ）からのパルスの出力が停止されるため、表示乱れや電源への負荷増大を抑制することができる。

なお、図１９に示すシフトレジスタ１０ｆ・１０ｇでは、ＧＳＰ１およびＧＳＰ２を共通のゲートスタートパルス信号とすることもできる。この場合、例えば図２１においてＧＳＰ１およびＧＳＰ２をそれぞれｔ０で「Ｈ」（アクティブ）となるようにする。また、ＣＬＲ１およびＣＬＲ２を共通のクリア信号とすることもできる。この場合、例えば図２１においてＣＬＲ１およびＣＬＲ２をそれぞれｔｗで「Ｈ」（アクティブ）となるようにし、図２２においてＣＬＲ１およびＣＬＲ２をそれぞれｔ５で「Ｈ」（アクティブ）となるようにする。

なお、上記の説明ではＶＳＹＮＣの異常によってクリア信号がアクティブ化する場合について説明しているが、ＨＳＹＮＣやＤＥに異常が生じた場合にもクリア信号がアクティブ化することは当然である。

〔実施の形態３〕
実施の形態３について図２４〜図３６に基づいて説明すれば以下のとおりである。

図２４は、本液晶表示装置の構成を示すブロック図である。同図に示すように、本液晶表示装置１０１は、液晶パネル１０３、ゲートドライバ１０５、ソースドライバ１０６、タイミングコントローラ１０７、およびデータ処理回路１０８を備える。ゲートドライバ１０５にはシフトレジスタ１１０およびレベルシフタ１０４が設けられ、ゲートドライバ１０５およびタイミングコントローラ１０７によって液晶パネル駆動回路１１１が構成されている。なお、本実施の形態では、レベルシフタ１０４はゲートドライバ１０５に含まれる構成としているが、ゲートドライバ１０５の外部に設けられていてもよい。

本液晶パネル１０３には、ゲートドライバ１０５によって駆動される走査信号線１６、ソースドライバ１０６によって駆動されるデータ信号線１５、画素Ｐ、保持容量配線（図示せず）等が設けられるとともに、シフトレジスタ１１０がモノリシックに形成されている。各画素Ｐには、走査信号線１６およびデータ信号線１５に接続されたトランジスタ（ＴＦＴ）と、該トランジスタに接続された画素電極とが設けられる。なお、各画素のトランジスタやシフトレジスタのトランジスタの形成には、アモルファスシリコンや多結晶シリコン（例えば、ＣＧシリコン）等が用いられている。

タイミングコントローラ１０７には、液晶表示装置１０１の外部から、同期信号である、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、およびデータイネイブル信号ＤＥが入力される。また、データ処理回路１０８には、液晶表示装置１０１の外部から、映像データ（ＲＧＢデジタルデータ）が入力される。タイミングコントローラ１０７は、各同期信号を用いて、複数の源クロック信号（ｃｋ１・ｃｋ２等）と、源クリア信号（ｃｌｒ）と、源ゲートスタートパルス信号（ｇｓｐ）とを生成する。なお、源クロック信号（ｃｋ１・ｃｋ２等）、源クリア信号（ｃｌｒ）、および源ゲートスタートパルス信号（ｇｓｐ）はレベルシフタ１０６によってレベルシフトされ、それぞれクロック信号（ＣＫ１・ＣＫ２等）、クリア信号（ＣＬＲ）、およびゲートスタートパルス信号（ＧＳＰ）となる。また、タイミングコントローラ１０７は、入力された同期信号（ＶＳＹＮＣ、ＨＳＹＮＣ、およびＤＥ）に基づいて、データ処理回路１０８に制御信号を出力するとともに、ソースドライバ１０６にソースタイミング信号を出力する。

クロック信号（ＣＫＡ・ＣＫＢ等）、クリア信号（ＣＬＲ）、およびゲートスタートパルス信号（ＧＳＰ）はシフトレジスタ１１０に入力される。クリア信号（ＣＬＲ）は、最終段をリセットするための信号であり、最終段からパルスが出力された後に「Ｈ」（アクティブ）となる。シフトレジスタ１１０は、これらの信号（ＣＫＡ・ＣＫＢ等、ＣＬＲ、ＧＳＰ）を用いてゲートオンパルス信号を生成し、これを液晶パネル１０３の走査信号線に出力する。シフトレジスタ１１０はゲートオンパルス信号を生成するシフト回路が段状に接続されてなり、各段（シフト回路）のゲートオンパルス信号が順に一定期間アクティブ化し、初段から最終段まで順次パルス（オンパルス）が出力されていく。そして、液晶パネル１０３では、該パルスによって、走査信号線が順次選択される。

データ処理回路１０８は、映像データに所定の処理を施し、タイミングコントローラ１０７からの制御信号に基づいてデータ信号をソースドライバ１０６に出力する。ソースドライバ１０６は、データ処理回路１０８からのデータ信号とタイミングコントローラ１０７からのソースタイミング信号とを用いて信号電位を生成し、これを液晶パネル１０３のデータ信号線に出力する。この信号電位は各画素のトランジスタを介して該画素の画素電極に書き込まれる。

本実施の形態にかかるシフトレジスタ１１０ａの構成を図２５に示す。同図に示されるように、シフトレジスタ１１０ａは、複数のシフト回路（単位回路）ＳＣ１、ＳＣ２、・・・ＳＣｍが段状に接続されてなり、シフト回路ＳＣｉ（ｉ＝１・２・３・・・ｍ−１）は、入力用のノードＱｆｉ・Ｑｂｉ・ＣＫＡｉおよび出力用のノードＱｏｉを備え、シフト回路ＳＣｍは、入力用のノードＱｆｍ・ＣＫＡｍ・ＣＬｍおよび出力用のノードＱｏｍを備える。

ここで、シフト回路ＳＣ１については、ノードＱｆ１が、レベルシフタ（図２４参照）のＧＳＰ出力端ＲＯに接続され、ノードＱｂ１がシフト回路ＳＣ２のノードＱｏ２に接続され、ノードＣＫＡ１が、第１クロック信号が供給される第１クロックラインＣＫＬ１に接続され、ノードＱｏ１からゲートオンパルス信号（信号線選択信号）Ｇ１が出力される。

また、シフト回路ＳＣｉ（ｉ＝２〜ｍ−１）については、ノードＱｆｉがシフト回路ＳＣ（ｉ−１）のノードＱｏ（ｉ−１）に接続され、ノードＱｂｉがシフト回路ＳＣ（ｉ＋１）のノードＱｏ（ｉ＋１）に接続され、ｉが奇数であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続され、ｉが偶数であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続され、ノードＱｏｉからゲートオンパルス信号（信号線選択信号）Ｇｉが出力される。

そして、シフト回路ＳＣｍについては、ノードＱｆｍがシフト回路ＳＣ（ｍ−１）のノードＱｏ（ｍ−１）に接続され、ノードＣＫＡｍが第２クロックラインＣＫＬ２に接続され、ノードＣＬｍが上記クリアラインＣＬＲＬに接続され、ノードＱｏｍからゲートオンパルス信号（信号線選択信号）Ｇｍが出力される。

図２６（ａ）はＳＣｉ（ｉ＝１〜ｍ−１）の具体的構成を示す回路図である。図２６（ａ）に示すようにＳＣｉ（ｉ＝１〜ｍ−１）は、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、リセット用トランジスタＴｒｄ、および容量Ｃを含む。なお、各トランジスタはＮチャネルトランジスタである。

ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｄのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｄのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｉに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｉに接続され、Ｔｒｃのゲート端子はノードＣＬｉに接続され、Ｔｒｄのゲート端子はノードＱｂｉに接続され、Ｔｒｂのソース端子がノードＱｏｉに接続されている。なお、Ｔｒａのソース端子、容量Ｃの第２電極およびＴｒｂのゲート端子の接続点をノードｎｅｔＢｉとしている。

また、図２６（ｂ）はＳＣｍの具体的構成を示す回路図である。図２６（ｂ）に示すようにＳＣｍは、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、最終段のリセットのために設けられるクリア用トランジスタＴｒｃ、および容量Ｃを含む。なお、各トランジスタはそれぞれＮチャネルトランジスタであり、容量Ｃは寄生容量でも構わない。ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｃのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｃのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｍに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｍに接続され、Ｔｒｃのゲート端子はノードＣＬｍに接続され、Ｔｒｂのソース端子がノードＱｏｍに接続されている。また、Ｔｒａのソース端子、容量Ｃの第２電極およびＴｒｂのゲート端子の接続点をノードｎｅｔＢｍとしている。

なお、シフト回路ＳＣｉ（ｉ＝１〜ｍ−１）の各ノード（Ｑｆｉ・Ｑｂｉ・ＣＫＡｉ・Ｑｏｉ）、およびシフト回路ＳＣｍの各ノード（Ｑｆｍ・ＣＫＡｍ・ＣＬｍ・Ｑｏｍ）の接続先は図２５のとおりであり、本シフトレジスタ１１０ａ全体の具体的構成は図２７のようになっている。

以下に、図２７に示すシフトレジスタ１１０ａの動作を説明する。図２８は、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１〜ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ」（アクティブ）期間が１クロック期間、「Ｌ」（非アクティブ）期間が３クロック期間であり、ＣＫ１およびＣＫ２の一方が非アクティブ化する（立ち下がる）のに１クロック期間遅れて他方がアクティブ化する（立ち上がる）ようになっている。もっとも、これは第１および第２クロック信号ＣＫ１，ＣＫ２の一例であって、両クロック信号がともに「Ｌ」となる期間があれば、「Ｈ」期間および「Ｌ」期間は任意に設定することができる。

まず、図２８のｔ０では、ＧＳＰのアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＢ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。すなわち、Ｇ１は「Ｌ」のままである。ｔ０から１クロック期間経過後のｔ１では、ＧＳＰが立ち下がって（非アクティブ化して）「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＢ１の電位は「Ｈ」に維持され、ＳＣ１のＴｒｂもオンしたままである。

ｔ１から１クロック期間経過後のｔ２では、ＣＫ１が立ち上がる（アクティブ化する）ため、Ｇ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＢ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力される。すなわち、Ｇ２は「Ｌ」のままである。

ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち下がって「Ｌ」となり、ｎｅｔＢ１の電位も「Ｈ」に戻るが、ＳＣ１のＴｒｂはオンしたままであるため、Ｑｏ１にＣＫ１が出力され続ける。すなわち、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ２の容量ＣによってｎｅｔＢ２の電位は「Ｈ」に維持され、ＳＣ２のＴｒｂはオンしたままである。

ｔ３から１クロック期間経過後のｔ４では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＢ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。

ｔ４から１クロック期間経過後のｔ５では、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＢ２の電位も「Ｈ」に戻るが、ＳＣ２のＴｒｂはオンしたままであるため、Ｑｏ２にＣＫ２が出力され続ける。すなわち、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、これを維持する。

さらに、ｔｘでは、ＣＫ２が立ち上がるため、Ｇｍもアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢｍの電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。

ｔｘから１クロック期間経過後のｔｙでは、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＢｍの電位も「Ｈ」に戻るが、ＳＣｍのＴｒｂはオンしたままであるため、ＱｏｍにＣＫ２が出力され続ける。すなわち、Ｇｍは「Ｈ」から「Ｌ」に非アクティブ化し、これを維持する。

ｔｙから１クロック期間経過後のｔｚでは、ＣＫ２は「Ｌ」のままであるが、クリア信号ＣＬＲがアクティブ化して「Ｈ」となるため、ＳＣｍのＴｒｃがオンしてｎｅｔＢｍがＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣｍのＴｒｂがオフしてＱｏｍにはＣＫ２が出力されなくなる。

なお、図２８では、ｔｚ（Ｇｍの立ち下がりから１クロック期間経過後）でクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。例えば、ｔｙ〜ｔｚの間（ｔｙ含まず）にクリア信号ＣＬＲをアクティブ化してもよい。ただし、ｔｙではクリア信号ＣＬＲをアクティブ化しないようにする。こうすると、Ｇｍが「Ｈ」（アクティブ）状態を維持してしまうからである。

このように、シフトレジスタ１１０ａでは、各シフト回路ＳＣｉ（ｉ＝１〜ｍ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣｍまで順次パルスＰ１〜Ｐｍが出力されていく。そして、最終段（単位回路ＳＣｍ）ではクリア信号によりリセットされるため、従来のようなダミーの段（ダミーのシフト回路）を省略でき、回路面積を小さくすることができる。

なお、図２７のシフトレジスタ１１０ａを図２９に示すシフトレジスタ１１０ｂのように構成することもできる。シフトレジスタ１１０ｂでは、シフトレジスタ１１０ａの構成に加えて、最終段のシフト回路ＳＣｍに、ＮチャネルのＬｏｗ電位供給用トランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｍに接続され、そのゲート端子がノードＣＬｍに接続されている。

シフトレジスタ１１０ｂの構成によれば、クリア信号ＣＬＲのアクティブ化によってＧｍを立ち下げることが可能となる。したがって、図３０に示すように、ｔｙにおいて、Ｇｍの立ち下り（非アクティブ化）に同期してクリア信号ＣＬＲをアクティブ化することができる。

また、図２７のシフトレジスタ１１０ａを図３１に示すシフトレジスタ１１０ｃのように構成することもできる。シフトレジスタ１１０ｃでは、シフトレジスタ１１０ａの構成に加えて、シフト回路ＳＣｉ（ｉ＝１〜ｍ−１）に、ＮチャネルのＬｏｗ電位供給用トランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｉに接続され、そのゲート端子がノードＱｂｉに接続されている。

以下に、図３１に示すシフトレジスタ１１０ｃの動作を説明する。図３２は、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１〜ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ」（アクティブ）期間が１クロック期間、「Ｌ」（非アクティブ）期間が１クロック期間であり、ＣＫ１およびＣＫ２の一方が立ち下がるのに同期して他方が立ち上がるようになっている。

まず、図３２のｔ０では、ＧＳＰのアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＢ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。すなわち、Ｇ１は「Ｌ」のままである。

ｔ０から１クロック期間経過後のｔ１では、ＧＳＰが立ち下がって（非アクティブ化して）「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＢ１の電位は下がらず、ＳＣ１のＴｒｂもオンしたままである。すなわち、ＣＫ１の立ち上がりよってＧ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＢ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力され、Ｇ２は「Ｌ」のまま維持される。

ｔ１から１クロック期間経過後のｔ２では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＢ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。また、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。すなわち、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ２の容量ＣによってｎｅｔＢ２の電位は維持され、ＳＣ２のＴｒｂはオンしたままである。また、Ｇ２のアクティブ化によってＱｆ３の電位が上昇すると、ＳＣ３のＴｒａがオンしてｎｅｔＢ３の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ３のＴｒｂもオンしてＱｏ３にＣＫ１が出力される。すなわち、Ｇ３は「Ｌ」のままである。

ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち上がるため、Ｇ３もアクティブ化して「Ｈ」となる。一方、Ｇ３のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｄがオンしてｎｅｔＢ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ２のＴｒｂがオフしてＱｏ２にはＣＫ２が出力されなくなる。また、Ｇ３のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。すなわち、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。

さらに、ｔｘでは、ＣＫ２が立ち上がるため、Ｇｍもアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢｍの電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。

ｔｘから１クロック期間経過後のｔｙでは、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＢｍの電位も「Ｈ」に戻るが、ＳＣｍのＴｒｂはオンしたままであるため、ＱｏｍにＣＫ２が出力され続ける。すなわち、Ｇｍは「Ｈ」から「Ｌ」に非アクティブ化し、これを維持する。

ｔｙから１クロック期間経過後のｔｚでは、クリア信号ＣＬＲがアクティブ化して「Ｈ」となるため、ＳＣｍのＴｒｃがオンしてｎｅｔＢｍがＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣｍのＴｒｂがオフしてＱｏｍにはＣＫ２が出力されなくなる。

なお、図３２では、ｔｚ（Ｇｍの立ち下がりから１クロック期間経過後）でクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。例えば、ｔｙ〜ｔｚの間（ｔｙ含まず）にクリア信号ＣＬＲをアクティブ化してもよい。ただし、ｔｙではクリア信号ＣＬＲをアクティブ化しないようにする。こうすると、Ｇｍが「Ｈ」（アクティブ）状態を維持してしまうからである。

このように、シフトレジスタ１１０ｂでは、各シフト回路ＳＣｉ（ｉ＝１〜ｍ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣｍまで順次パルスが出力されていく。

なお、図３１のシフトレジスタ１１０ｃを図３３に示すシフトレジスタ１１０ｄのように構成することもできる。シフトレジスタ１１０ｄでは、シフトレジスタ１１０ｃの構成に加えて、最終段のシフト回路ＳＣｍに、ＮチャネルのトランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｍに接続され、そのゲート端子がノードＣＬｍに接続されている。

シフトレジスタ１１０ｄの構成によれば、クリア信号ＣＬＲのアクティブ化によってＧｍを立ち下げることが可能となる。したがって、図３４に示すように、ｔｙにおいて、Ｇｍの立ち下り（非アクティブ化）に同期してクリア信号ＣＬＲをアクティブ化することができる。

また、図２７のシフトレジスタ１１０ａを図３５に示すシフトレジスタ１１０ｅのように構成することもできる。シフトレジスタ１１０ｅでは、シフトレジスタ１１０ａの構成に加えて、シフト回路ＳＣｉ（ｉ＝１〜ｍ）に、ＮチャネルのトランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｉに接続され、そのゲート端子が、第１クロックラインＣＫＬ１あるいは第２クロックラインＣＫＬ２に接続される。なお、ｉが奇数であれば、シフト回路ＳＣｉのトランジスタＴｒｅのゲート端子は第２クロックラインＣＫＬ２に接続され、ｉが偶数であれば、トランジスタＴｒｅのゲート端子は第１クロックラインＣＫＬ１に接続される。

以下に、図３５に示すシフトレジスタ１１０ｅの動作を説明する。図３６は、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１〜ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ」（アクティブ）期間が１クロック期間、「Ｌ」（非アクティブ）期間が１クロック期間であり、ＣＫ１およびＣＫ２の一方が立ち下がるのに同期して他方が立ち上がるようになっている。

まず、図３６のｔ０では、ＧＳＰのアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＢ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。

ｔ０から１クロック期間経過後のｔ１では、ＧＳＰが立ち下がって（非アクティブ化して）「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＢ１の電位は下がらず、ＳＣ１のＴｒｂもオンしたままである。このため、ＣＫ１の立ち上がりよってＧ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＢ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力される。すなわち、Ｇ２は「Ｌ」のままである。

ｔ１から１クロック期間経過後のｔ２では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＢ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。また、ｔ２では、ＣＫ２が立ち上がるため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ２の容量ＣによってｎｅｔＢ２の電位は維持され、ＳＣ２のＴｒｂはオンしたままである。また、Ｇ２のアクティブ化によってＱｆ３の電位が上昇すると、ＳＣ３のＴｒａがオンしてｎｅｔＢ３の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ３のＴｒｂもオンしてＱｏ３にＣＫ１が出力される。すなわち、Ｇ３は「Ｌ」のままである。

ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち上がるため、Ｇ３もアクティブ化して「Ｈ」となる。一方、Ｇ３のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｄがオンしてｎｅｔＢ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ２のＴｒｂがオフしてＱｏ２にはＣＫ２が出力されなくなる。また、ｔ３では、ＣＫ１が立ち上がるため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。

なお、シフトレジスタ１１０ｅでは、ｔ４〜ｔ５およびｔ６〜ｔ７では、ＣＫ２が「Ｈ」となっているため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、Ｇ１を改めて「Ｌ」に落とす（いわゆる「Ｌ」引きする）ことができる。同様に、ｔ５〜ｔ６では、ＣＫ１が「Ｈ」となっているため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、Ｇ２を改めて「Ｌ」に落とす（「Ｌ」引きする）ことができる。

さらに、ｔｘでは、ＣＫ２が立ち上がるため、Ｇｍもアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢｍの電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。

ｔｘから１クロック期間経過後のｔｙでは、クリア信号ＣＬＲがアクティブ化して「Ｈ」となるため、ＳＣｍのＴｒｃがオンしてｎｅｔＢｍがＶｓｓに接続され、その電位が「Ｌ」に落ちる。このため、ＳＣｍのＴｒｂがオフしてＱｏｍにはＣＫ２が出力されなくなる。そして、ｔｙではＣＫ１が立ち上がるため、ＳＣｍのＴｒｅがオンしてＱｏｍがＶｓｓに接続される。このため、Ｇｍは非アクティブ化して「Ｌ」となる。

なお、図３６では、ｔｙでクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。例えば、ｔｙ〜ｔｚの間（ｔｙ・ｔｚ含む）にクリア信号ＣＬＲをアクティブ化してもよい。

このように、シフトレジスタ１１０ｅでは、各シフト回路ＳＣｉ（ｉ＝１〜ｍ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣｍまで順次パルスが出力されていく。そして、最終段（単位回路ＳＣｍ）ではクリア信号によりリセットされるため、従来のようなダミーの段（ダミーのシフト回路）を省略でき、回路面積を小さくすることができる。

〔実施の形態４〕
実施の形態４について図３７〜図３９に基づいて説明すれば以下のとおりである。本実施の形態にかかる液晶パネルの構成を図３７に示す。同図に示されるように、本液晶パネルには、パネルの左端にシフトレジスタ１１０ｆが、パネル右端に１１０ｇが設けられている。シフトレジスタ１１０ｆは複数のシフト回路ＳＣｉ（ｉ＝１，３，５・・・２ｎ＋１）が段状に接続されてなり、シフト回路ＳＣｉ（ｉ＝２，４，６・・・２ｎ）が段状に接続されてなる。シフト回路ＳＣｉ（ｉ＝１・２・３・・・２ｎ−２）は、入力用のノードＱｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＫＢｉおよび出力用のノードＱｏｉを備え、シフト回路ＳＣ（２ｎ−１）は、入力用のノードＱｆ（２ｎ−１）・ＣＫＡ（２ｎ−１）・ＣＫＢ（２ｎ−１）・ＣＬ（２ｎ−１）および出力用のノードＱｏ（２ｎ−１）を備える。また、シフト回路ＳＣ（２ｎ）は、入力用のノードＱｆ（２ｎ）・ＣＫＡ（２ｎ）・ＣＫＢ（２ｎ）・ＣＬ（２ｎ）および出力用のノードＱｏ（２ｎ）を備える。

ここで、シフト回路ＳＣ１については、ノードＱｆ１が、レベルシフタのＧＳＰ１の出力端ＲＯ１に接続され、ノードＱｂ１がシフト回路ＳＣ３のノードＱｏ３に接続され、ノードＣＫＡ１が、第１クロック信号が供給される第１クロックラインＣＫＬ１に接続され、ノードＣＫＢ１が、第３クロック信号が供給される第３クロックラインＣＫＬ３に接続され、ノードＱｏ１からゲートオンパルス信号（信号線選択信号）Ｇ１が出力される。

また、シフト回路ＳＣ２については、ノードＱｆ２が、レベルシフタのＧＳＰ２出力端ＲＯ２に接続され、ノードＱｂ２がシフト回路ＳＣ４のノードＱｏ４に接続され、ノードＣＫＡ２が、第２クロック信号が供給される第２クロックラインＣＫＬ２に接続され、ノードＣＫＢ２が、第４クロック信号が供給される第４クロックラインＣＫＬ４に接続され、ノードＱｏ２からゲートオンパルス信号（信号線選択信号）Ｇ２が出力される。

また、シフト回路ＳＣｉ（ｉ＝３〜２ｎ−２）については、ノードＱｆｉがシフト回路ＳＣ（ｉ−２）のノードＱｏ（ｉ−２）に接続され、ノードＱｂｉがシフト回路ＳＣ（ｉ＋２）のノードＱｏ（ｉ＋２）に接続される。また、ｉが４の倍数＋１であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続されるとともにノードＣＫＢｉは第３クロックラインＣＫＬ３に接続され、ｉが４の倍数＋２であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続されるとともにノードＣＫＢｉは第４クロックラインＣＫＬ４に接続され、ｉが４の倍数＋３であれば、ノードＣＫＡｉは第３クロックラインＣＫＬ１に接続されるとともに、ノードＣＫＢｉは第１クロックラインＣＫＬ３に接続され、ｉが４の倍数であれば、ノードＣＫＡｉは第４クロックラインＣＫＬ４に接続されるとともに、ノードＣＫＢｉは第２クロックラインＣＫＬ２に接続される。そして、ノードＱｏｉからゲートオンパルス信号（信号線選択信号）Ｇｉが出力される。

シフト回路ＳＣ（２ｎ−１）については、ノードＱｆ（２ｎ−１）がシフト回路ＳＣ（２ｎ−３）のノードＱｏ（２ｎ−３）に接続され、ノードＣＫＡ（２ｎ−１）が、第３クロックラインＣＫＬ３に接続され、ノードＣＫＢ（２ｎ−１）が、第１クロックラインＣＫＬ１に接続され、ノードＣＬ（２ｎ−１）が第１クリアラインＣＬＲＬ１に接続され、ノードＱｏ（２ｎ−１）からゲートオンパルス信号（信号線選択信号）Ｇ（２ｎ−１）が出力される。

また、シフト回路ＳＣ（２ｎ）については、ノードＱｆ（２ｎ）がシフト回路ＳＣ（２ｎ−２）のノードＱｏ（２ｎ−２）に接続され、ノードＣＫＡ（２ｎ）が、第４クロックラインＣＫＬ４に接続され、ノードＣＫＢ（２ｎ）が、第２クロックラインＣＫＬ２に接続され、ノードＣＬ（２ｎ）が第２クリアラインＣＬＲＬ２に接続され、ノードＱｏ（２ｎ）からゲートオンパルス信号（信号線選択信号）Ｇ（２ｎ）が出力される。

図３８（ａ）はＳＣｉ（ｉ＝１〜２ｎ−２）の具体的構成を示す回路図である。図３８（ａ）に示すようにＳＣｉ（ｉ＝１〜２ｎ−２）は、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、リセット用トランジスタＴｒｄ、Ｌｏｗ電位供給用トランジスタＴｒｅ、および容量Ｃを含む。なお、各トランジスタはＮチャネルトランジスタである。

ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｄのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｄのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｅのドレイン端子がＴｒｂのソース端子に接続されるとともにＴｒｅのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｉに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｉに接続され、Ｔｒｅのゲート端子はノードＣＫＢｉに接続され、Ｔｒｃのゲート端子はノードＣＬｉに接続され、Ｔｒｄのゲート端子はノードＱｂｉに接続され、Ｔｒｂのソース端子がノードＱｏｉに接続されている。なお、Ｔｒａのソース端子、容量Ｃの第２電極およびＴｒｂのゲート端子の接続点をノードｎｅｔＢｉとしている。

また、図３８（ｂ）はＳＣｊ（ｊ＝（２ｎ−１）または２ｎ）の具体的構成を示す回路図である。図３８（ｂ）に示すようにＳＣｊは、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、最終段のリセットのために設けられるクリア用トランジスタＴｒｃ、Ｌｏｗ電位供給用トランジスタＴｒｅ、および容量Ｃを含む。なお、各トランジスタはＮチャネルトランジスタである。

ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｃのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｃのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｅのドレイン端子がＴｒｂのソース端子に接続されるとともにＴｒｅのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｊに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｊに接続され、Ｔｒｅのゲート端子はノードＣＫＢｊに接続され、Ｔｒｃのゲート端子はノードＣＬｊに接続され、Ｔｒｂのソース端子がノードＱｏｊに接続されている。また、Ｔｒａのソース端子、容量Ｃの第２電極およびＴｒｂのゲート端子の接続点をノードｎｅｔＢｊとしている。

なお、シフト回路ＳＣｉ（ｉ＝１〜２ｎ−２）の各ノード（Ｑｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＫＢｉ・Ｑｏｉ）、およびシフト回路ＳＣｊ（ｊ＝（２ｎ−１）または２ｎ）の各ノード（Ｑｆｊ・ＣＫＡｊ・ＣＫＢｊ・ＣＬｊ・Ｑｏｊ）の接続先は図３７のとおりである。

以下に、図３７に示すシフトレジスタ１１０ｆ・１１０ｇの動作を説明する。図３９は、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ１・ＧＳＰ２、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、第３クロック信号ＣＫ３、第４クロック信号ＣＫ４、ゲートオンパルス信号Ｇｉ（ｉ＝１〜２ｎ）、第１クリア信号ＣＬＲ１および第２クリア信号ＣＬＲ２の各波形を示すタイミングチャートである。なお、ＣＫ１〜ＣＫ４はそれぞれ、１周期における「Ｈ」期間が１クロック期間、「Ｌ」期間が３クロック期間であり、ＣＫ１が立ち下がるのに同期してＣＫ２が立ち上がり、ＣＫ２が立ち下がるのに同期してＣＫ３が立ち上がり、ＣＫ３が立ち下がるのに同期してＣＫ４が立ち上がり、ＣＫ４が立ち下がるのに同期してＣＫ１が立ち上がるようになっている。また、ＧＳＰ２の立ち上がりはＧＳＰ１の立ち上がりから１クロック期間経過後となっている。

まず、図３９のｔ０では、ＧＳＰ１のアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＢ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。すなわち、Ｇ１は「Ｌ」のままである。

ｔ０から１クロック期間経過後のｔ１では、ＧＳＰ１が立ち下がって「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＢ１の電位は「Ｈ」に維持され、ＳＣ１のＴｒｂもオンしたままである。また、ｔ１では、ＧＳＰ２のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＢ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力される。すなわち、Ｇ２は「Ｌ」のままである。

ｔ１から１クロック期間経過後のｔ２では、ＣＫ１が立ち上がるため、Ｇ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ３の電位が上昇すると、ＳＣ３のＴｒａがオンしてｎｅｔＢ３の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ３のＴｒｂもオンしてＱｏ３にＣＫ３が出力される。すなわち、Ｇ３は「Ｌ」のままである。また、ｔ２では、ＧＳＰ２が立ち下がって「Ｌ」となるが、ＳＣ２の容量ＣによってｎｅｔＢ２の電位は「Ｈ」に維持され、ＳＣ２のＴｒｂもオンしたままである。

ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち下がって「Ｌ」となり、ｎｅｔＢ１の電位も「Ｈ」に戻るが、ＳＣ１のＴｒｂはオンしたままであるため、Ｑｏ１にＣＫ１が出力され続ける。このため、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ３の容量ＣによってｎｅｔＢ３の電位は「Ｈ」に維持され、ＳＣ３のＴｒｂはオンしたままである。また、ｔ３では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。また、ｔ３では、Ｇ２のアクティブ化によってＱｆ４の電位が上昇すると、ＳＣ４のＴｒａがオンしてｎｅｔＢ４の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ４のＴｒｂもオンしてＱｏ４にＣＫ４が出力される。すなわち、Ｇ４は「Ｌ」のままである。

ｔ３から１クロック期間経過後のｔ４では、ＣＫ３が立ち上がるため、Ｇ３もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ３の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ３のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＢ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。また、ｔ４では、ＣＫ３が立ち上がるため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ１が「Ｌ」引きされる）。また、ｔ４では、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＢ２の電位も「Ｈ」に戻るが、ＳＣ２のＴｒｂはオンしたままであるため、Ｑｏ２にＣＫ２が出力され続ける。このため、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。

ｔ４から１クロック期間経過後のｔ５では、ＣＫ４が立ち上がるため、Ｇ４もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ４の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ４のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｄがオンしてｎｅｔＢ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ２のＴｒｂがオフしてＱｏ２にはＣＫ２が出力されなくなる。また、ｔ５では、ＣＫ４が立ち上がるため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ２が「Ｌ」引きされる）。また、ｔ５では、ＣＫ３が立ち下がって「Ｌ」となり、ｎｅｔＢ３の電位も「Ｈ」に戻るが、ＳＣ３のＴｒｂはオンしたままであるため、Ｑｏ３にＣＫ３が出力され続ける。このため、Ｇ３は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。

ｔ５から１クロック期間経過後のｔ６では、ＣＫ１が立ち上がるため、Ｇ５もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ５の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ５のアクティブ化によってＱｂ３の電位が上昇すると、ＳＣ３のＴｒｄがオンしてｎｅｔＢ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にはＣＫ３が出力されなくなる。また、ｔ６では、ＣＫ１が立ち上がるため、ＳＣ３のＴｒｅがオンしてＱｏ３がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ３が「Ｌ」引きされる）。また、ｔ６では、ＣＫ４が立ち下がって「Ｌ」となり、ｎｅｔＢ４の電位も「Ｈ」に戻るが、ＳＣ４のＴｒｂはオンしたままであるため、Ｑｏ４にＣＫ４が出力され続ける。このため、Ｇ４は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。

ｔ６から１クロック期間経過後のｔ７では、ＣＫ２が立ち上がるため、Ｇ６もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ６の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ６のアクティブ化によってＱｂ４の電位が上昇すると、ＳＣ４のＴｒｄがオンしてｎｅｔＢ４がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ４のＴｒｂがオフしてＱｏ４にはＣＫ４が出力されなくなる。また、ｔ７では、ＣＫ２が立ち上がるため、ＳＣ４のＴｒｅがオンしてＱｏ４がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ４が「Ｌ」引きされる）。

さらにｔｘでは、ＣＫ３が立ち上がるため、Ｇ（２ｎ−１）もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ（２ｎ−１）の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。

また、ｔｘから１クロック期間経過後のｔｙでは、ＣＫ４が立ち上がるため、Ｇ（２ｎ）もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ（２ｎ）の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。また、ｔｙでは、ＣＫ３が立ち下がって「Ｌ」となり、ｎｅｔＢ（２ｎ−１）の電位も「Ｈ」に戻るが、ＳＣ（２ｎ−１）のＴｒｂはオンしたままであるため、Ｑｏ（２ｎ−１）にＣＫ３が出力され続ける。このため、Ｇ（２ｎ−１）は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。

ｔｙから１クロック期間経過後のｔｚでは、第１クリア信号ＣＬＲ１がアクティブ化して「Ｈ」となるため、ＳＣ（２ｎ−１）のＴｒｃがオンしてｎｅｔＢ（２ｎ−１）がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ（２ｎ−１）のＴｒｂがオフしてＱｏ（２ｎ−１）にはＣＫ３が出力されなくなる。さらに、ＣＫ１が立ち上がるため、ＳＣ（２ｎ−１）のＴｒｅがオンしてＱｏ（２ｎ−１）がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ（２ｎ−１）が「Ｌ」引きされる）。また、ｔｚでは、ＣＫ４が立ち下がって「Ｌ」となり、ｎｅｔＢ（２ｎ）の電位も「Ｈ」に戻るが、ＳＣ（２ｎ）のＴｒｂはオンしたままであるため、Ｑｏ（２ｎ）にＣＫ４が出力され続ける。このため、Ｇ（２ｎ）は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。

ｔｙから１クロック期間経過後のｔｗでは、第２クリア信号ＣＬＲ２がアクティブ化して「Ｈ」となるため、ＳＣ（２ｎ）のＴｒｃがオンしてｎｅｔＢ（２ｎ）がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ（２ｎ）のＴｒｂがオフしてＱｏ（２ｎ）にはＣＫ４が出力されなくなる。さらに、ＣＫ２が立ち上がるため、ＳＣ（２ｎ）のＴｒｅがオンしてＱｏ（２ｎ）がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ（２ｎ）が「Ｌ」引きされる）。

このように、同期信号に異常がない場合、シフトレジスタ１１０ｆでは、各シフト回路ＳＣｉ（ｉ＝１，３，５・・・２ｎ−１）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣ（２ｎ−１）まで順次パルスＰ１，Ｐ３・・・Ｐ（２ｎ−１）が出力されていく。また、シフトレジスタ１１０ｇでは、各シフト回路ＳＣｉ（ｉ＝２，４，６・・・２ｎ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ２から最終段のシフト回路ＳＣ（２ｎ）まで順次パルスＰ１，Ｐ２・・・Ｐ（２ｎ）が出力されていく。そして、各シフトレジスタ１１０ｆ・１１０ｇの最終段（単位回路ＳＣ（２ｎ−１）・（２ｎ））ではクリア信号によりリセットされるため、従来のようなダミーの段（ダミーのシフト回路）を省略でき、回路面積を小さくすることができる。

なお、図３７に示すシフトレジスタ１１０ｆ・１１０ｇでは、ＧＳＰ１およびＧＳＰ２を共通のゲートスタートパルス信号とすることもできる。この場合、例えば図３９においてＧＳＰ１およびＧＳＰ２をそれぞれｔ０で「Ｈ」（アクティブ）となるようにする。また、ＣＬＲ１およびＣＬＲ２を共通のクリア信号とすることもできる。この場合、例えば図３９においてＣＬＲ１およびＣＬＲ２をそれぞれｔｗで「Ｈ」（アクティブ）となるようにする。

本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。

本表示パネル駆動回路およびシフトレジスタは液晶表示装置に好適である。

Claims (26)

1. 信号線選択信号を生成する単位回路が段状に接続されてなるとともに、上記信号線選択信号が一定期間アクティブとなることで形成されるオンパルスが初段から順に最終段まで出力されるシフトレジスタを備え、外部から同期信号が入力される表示パネル駆動回路であって、
   各段の単位回路には、クロック信号と、スタートパルス信号あるいは他段で生成された上記信号線選択信号と、クリア信号とが入力され、
   上記クリア信号は、上記同期信号に異常がある場合にアクティブとなり、それ以後は、次の垂直走査期間の開始時まで上記シフトレジスタの各段から上記オンパルスが出力されず、
   初段に入力される上記スタートパルス信号が上記同期信号の異常によって予期せずアクティブになり、その後非アクティブになる場合に、上記クリア信号は、上記スタートパルス信号が非アクティブになった後に、アクティブから非アクティブになることを特徴とする表示パネル駆動回路。
2. 上記同期信号に基づいて、上記クロック信号、上記スタートパルス信号、および上記クリア信号が生成されることを特徴とする請求項１記載の表示パネル駆動回路。
3. 上記同期信号には、垂直同期信号、水平同期信号、およびデータイネイブル信号の少なくとも１つが含まれることを特徴とする請求項１または２記載の表示パネル駆動回路。
4. 上記同期信号に異常がない場合は、最終段から上記オンパルスが出力された後に上記クリア信号がアクティブとなることによって、最終段からの上記信号線選択信号が非アクティブに維持されることを特徴とする請求項１〜３のいずれか１項に記載の表示パネル駆動回路。
5. 最終段以外の段となる単位回路には、セット用トランジスタと、出力用トランジスタと、リセット用トランジスタと、クリア用トランジスタと、容量とが含まれ、該単位回路においては、
   セット用トランジスタの制御端子に上記スタートパルス信号あるいは前段の信号線選択信号が入力され、
   リセット用トランジスタの制御端子に次段の信号線選択信号が入力され、
   クリア用トランジスタの制御端子に上記クリア信号が入力され、
   出力用トランジスタの第１導通端子に上記クロック信号が入力され、
   出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が出力用トランジスタの制御端子と容量の第２電極とに接続され、
   リセット用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、リセット用トランジスタの第２導通端子が電源に接続され、
   クリア用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、クリア用トランジスタの第２導通端子が上記電源に接続され、
   出力用トランジスタの第２導通端子が出力端子となっていることを特徴とする請求項１〜４のいずれか１項に記載の表示パネル駆動回路。
6. 最終段以外の段となる単位回路に、さらに電位供給用トランジスタが含まれ、
   電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が上記電源に接続され、
   電位供給用トランジスタの制御端子に、次段の信号線選択信号が入力されることを特徴とする請求項５記載の表示パネル駆動回路。
7. 最終段以外の段となる単位回路に、さらに電位供給用トランジスタが含まれ、
   電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が上記電源に接続され、
   電位供給用トランジスタの制御端子に、上記クロック信号とは異なるクロック信号が入力されることを特徴とする請求項５記載の表示パネル駆動回路。
8. 最終段となる単位回路には、セット用トランジスタと、出力用トランジスタと、クリア用トランジスタと、容量とが含まれ、該単位回路においては、
   セット用トランジスタの制御端子に前段の信号線選択信号が入力され、
   クリア用トランジスタの制御端子に上記クリア信号が入力され、
   出力用トランジスタの第１導通端子に上記クロック信号が入力され、
   出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が出力用トランジスタの制御端子と容量の第２電極とに接続され、
   クリア用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、クリア用トランジスタの第２導通端子が上記電源に接続され、
   出力用トランジスタの第２導通端子が出力端子となっていることを特徴とする請求項５記載の表示パネル駆動回路。
9. 最終段となる単位回路に、さらに電位供給用トランジスタが含まれ、
   電位供給用トランジスタの制御端子に上記クリア信号が入力され、
   電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が上記電源に接続されていることを特徴とする請求項８記載の表示パネル駆動回路。
10. いずれかの段で上記オンパルスが始端をとるタイミングで、上記クリア信号がアクティブになることを特徴とする請求項５に記載の表示パネル駆動回路。
11. 上記シフトレジスタには互いに位相が異なる複数のクロック信号が供給され、これらクロック信号それぞれが異なる単位回路の出力用トランジスタに入力されることを特徴とする請求項５に記載の表示パネル駆動回路。
12. 上記複数のクロック信号それぞれの非アクティブ期間が一部重なっていることを特徴とする請求項１１に記載の表示パネル駆動回路。
13. 上記複数のクロック信号に、位相が半周期分ずれた２つのクロック信号が含まれることを特徴とする請求項１１に記載の表示パネル駆動回路。
14. セット用トランジスタ、出力用トランジスタ、リセット用トランジスタ、およびクリア用トランジスタそれぞれがＮチャネルトランジスタであることを特徴とする請求項５記載の表示パネル駆動回路。
15. セット用トランジスタ、出力用トランジスタ、リセット用トランジスタ、クリア用トランジスタ、および電位供給用トランジスタそれぞれがＮチャネルトランジスタであることを特徴とする請求項６または７に記載の表示パネル駆動回路。
16. 上記各トランジスタの第１導通端子がドレイン端子で、第２導通端子がソース端子であることを特徴とする請求項１４に記載の表示パネル駆動回路。
17. 上記各トランジスタの第１導通端子がソース端子で、第２導通端子がドレイン端子であることを特徴とする請求項５に記載の表示パネル駆動回路。
18. 上記同期信号を用いて上記クロック信号および上記スタートパルス信号並びに上記クリア信号を生成するタイミングコントローラを備えることを特徴とする請求項１に記載の表示パネル駆動回路。
19. 上記同期信号の異常を検出する異常検出回路を備え、この検出結果に基づいて上記クリア信号が生成されることを特徴とする請求項１に記載の表示パネル駆動回路。
20. 請求項１記載の表示パネル駆動回路と液晶パネルとを備えることを特徴とする液晶表示装置。
21. 上記シフトレジスタが液晶パネルにモノリシックに形成されていることを特徴とする請求項２０記載の液晶表示装置。
22. 上記液晶パネルはアモルファスシリコンを用いて形成されていることを特徴とする請求項２１記載の液晶表示装置。
23. 上記液晶パネルは多結晶シリコンを用いて形成されていることを特徴とする請求項２１記載の液晶表示装置。
24. 入力されるクロック信号を用いてオンパルスを出力する単位回路が段状に接続されてなるとともに初段から最終段まで順次上記オンパルスが出力されるシフトレジスタを備え、各単位回路における上記クロック信号の入力端子と出力端子との間に出力用トランジスタを有し、外部から同期信号が入力される表示パネル駆動回路であって、
    上記同期信号に異常がある場合にアクティブとなるクリア信号が生成されて各単位回路に入力され、
    上記クリア信号がアクティブになると、それ以降次の垂直走査期間の開始時まで各単位回路の出力用トランジスタがＯＦＦされ、
    初段に入力されるスタートパルス信号が上記同期信号の異常によって予期せずアクティブになり、その後非アクティブになる場合に、上記クリア信号は、上記スタートパルス信号が非アクティブになった後に、アクティブから非アクティブになることを特徴とする表示パネル駆動回路。
25. 上記クリア信号は、上記同期信号に異常がない場合に、最終段の単位回路から上記オンパルスが出力された後にアクティブとなり、それ以降次の垂直走査期間の開始時まで各単位回路の出力用トランジスタがＯＦＦされることを特徴とする請求項２４に記載の表示パネル駆動回路。
26. いずれかの段で上記オンパルスが始端をとるタイミングで、上記クリア信号がアクティブになることを特徴とする請求項２４に記載の表示パネル駆動回路。

Images