ここで、ゲートスタートパルス信号GSPは垂直同期信号VSYNCのパルスが出力されるのに連動してアクティブ化するところ、例えば図42のように、垂直同期信号VSYNCにノイズが発生すると、これに連動してゲートスタートパルス信号GSPがアクティブ化し、2つのシフト回路から同時にパルスが出力される(2つのゲートオンパルス信号が同時にアクティブ化する)という異常が最終段まで続くおそれがある。また、水平同期信号HSYNCにノイズが発生した場合には、クロック信号が乱れ、例えばゲートオンパルス信号のパルス幅が小さくなるという異常が最終段まで続くおそれがある。
このように、従来のシフトレジスタでは、垂直同期信号VSYNCや水平同期信号HSYNCあるいはデータイネイブル信号DE等の同期信号にノイズ等の異常があると、ゲートオンパルス信号の異常が最終段まで続いてしまい、パネル側では表示が乱れるとともに、パネル駆動側では電源に大きな負荷がかかるという問題があった。
本発明では、同期信号(VSYNCやHSYNCあるいはDE)に異常が生じた場合の表示乱れや電源への負荷増大を抑制しうる表示パネル駆動回路およびこれに用いられるシフトレジスタを提案する。
また、従来のシフトレジスタでは、シフト回路scm(最終段)をリセットするためにシフト回路scd(ダミーの段)を設ける必要があり、これによってシフトレジスタの回路面積が大きくなってしまうという問題もある。
本発明では、シフトレジスタの回路面積を抑制しうる表示パネル駆動回路およびこれに用いられるシフトレジスタを提案する。
本発明の表示パネル駆動回路は、信号線選択信号を出力する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備え、外部から同期信号が入力される表示パネル駆動回路であって、上記単位回路には、クロック信号と、スタートパルス信号あるいは他段で生成された信号線選択信号と、クリア信号とが入力され、該クリア信号は、少なくとも同期信号に異常がある場合にアクティブとなり、それ以後は、次の垂直走査期間の開始時まで上記シフトレジスタからパルスが出力されないことを特徴とする。
また、本発明の表示パネル駆動回路は、入力されるクロック信号を用いてパルスを出力する単位回路が段状に接続されてなるとともに各段から順次パルスが出力されるシフトレジスタを備え、各単位回路における上記クロック信号の入力端子と出力端子との間に出力用トランジスタを有し、外部から同期信号が入力される表示パネル駆動回路であって、少なくとも上記同期信号に異常がある場合にアクティブとなるクリア信号が生成されて各単位回路に入力され、上記クリア信号がアクティブになると、それ以降次の垂直走査期間の開始時まで各単位回路の出力用トランジスタがOFFされることを特徴とする。
本発明の表示パネル駆動回路によれば、同期信号に異常があってクリア信号がアクティブになると、それ以後はシフトレジスタからのパルス出力が停止する。したがって、表示乱れや電源への負荷増大を抑制することができる。
表示パネル駆動回路では、上記同期信号に基づいて、クロック信号、スタートパルス信号およびクリア信号が生成される構成とすることもできる。
表示パネル駆動回路では、上記同期信号には、垂直同期信号、水平同期信号、およびデータイネイブル信号の少なくとも1つが含まれる構成とすることもできる。
本表示パネル駆動回路では、同期信号の異常に関わりなく最終段からのパルスが出力された後にも上記クリア信号がアクティブとなることによって、最終段からの信号線選択信号が非アクティブに維持される構成とすることもできる。
本表示パネル駆動回路では、上記クリア信号は、同期信号の異常に関わりなく最終段となる単位回路からパルスが出力された後にもアクティブとなり、それ以降次の垂直走査期間の開始時まで各単位回路の出力用トランジスタがOFFされる構成とすることもできる。
本表示パネル駆動回路では、上記クリア信号は、上記パルスが出力されていないタイミングあるいはパルスが非アクティブ化するタイミングでアクティブとなる構成とすることもできる。
本表示パネル駆動回路では、最終段以外の段となる単位回路には、セット用トランジスタと、出力用トランジスタと、リセット用トランジスタと、クリア用トランジスタと、容量とが含まれ、該単位回路においては、クリア用トランジスタの制御端子にクリア信号が入力され、リセット用トランジスタの制御端子に次段の信号線選択信号が入力され、セット用トランジスタの制御端子にスタートパルス信号あるいは前段の信号線選択信号が入力され、出力用トランジスタの第1導通端子にクロック信号が入力され、出力用トランジスタの第2導通端子が容量の第1電極に接続され、セット用トランジスタの制御端子および第1導通端子が接続されるとともに、セット用トランジスタの第2導通端子が出力用トランジスタの制御端子と容量の第2電極とに接続され、クリア用トランジスタの第1導通端子が出力用トランジスタの制御端子に接続されるとともに、クリア用トランジスタの第2導通端子が定電位源に接続され、リセット用トランジスタの第1導通端子が出力用トランジスタの制御端子に接続されるとともに、リセット用トランジスタの第2導通端子が定電位源に接続され、出力用トランジスタの第2導通端子が出力端子となっている構成とすることもできる。なお、本願では、トランジスタのソース端子およびドレイン端子の一方を第1導通端子、他方を第2導通端子と記しており、各トランジスタの設計によって、全トランジスタの第1導通端子がドレイン端子となる場合もあるし、全トランジスタの第1導通端子がソース端子となる場合もあるし、いずれかのトランジスタの第1導通端子がドレイン端子で残りのトランジスタの第1導通端子がソース端子となる場合もありうる。
本表示パネル駆動回路では、最終段以外の段となる単位回路には、さらに電位供給用トランジスタが含まれ、電位供給用トランジスタの第1導通端子が出力用トランジスタの第2導通端子に接続されるとともに、電位供給用トランジスタの第2導通端子が定電位源に接続され、電位供給用トランジスタの制御端子に、次段の信号線選択信号が入力される構成とすることもできる。
本表示パネル駆動回路では、最終段以外の段となる単位回路には、さらに電位供給用トランジスタが含まれ、電位供給用トランジスタの第1導通端子が出力用トランジスタの第2導通端子に接続されるとともに、電位供給用トランジスタの第2導通端子が定電位源に接続され、電位供給用トランジスタの制御端子に、上記クロック信号とは異なるクロック信号が入力される構成とすることもできる。
本表示パネル駆動回路では、最終段となる単位回路には、セット用トランジスタと、出力用トランジスタと、クリア用トランジスタと、容量とが含まれ、該単位回路においては、クリア用トランジスタの制御端子にクリア信号が入力され、セット用トランジスタの制御端子に前段の信号線選択信号が入力され、出力用トランジスタの第1導通端子にクロック信号が入力され、出力用トランジスタの第2導通端子が容量の第1電極に接続され、セット用トランジスタの制御端子および第1導通端子が接続されるとともに、セット用トランジスタの第2導通端子が出力用トランジスタの制御端子と容量の第2電極とに接続され、クリア用トランジスタの第1導通端子が出力用トランジスタの制御端子に接続されるとともに、クリア用トランジスタの第2導通端子が定電位源に接続され、出力用トランジスタの第2導通端子が出力端子となっている構成とすることもできる。
本表示パネル駆動回路では、最終段となる単位回路に、さらに電位供給用トランジスタが含まれ、電位供給用トランジスタの制御端子にクリア信号が入力され、電位供給用トランジスタの第1導通端子が出力用トランジスタの第2導通端子に接続されるとともに、電位供給用トランジスタの第2導通端子が定電位源に接続されている構成とすることもできる。
本表示パネル駆動回路では、上記クリア信号を、各段からの信号線選択信号が非アクティブとなるタイミングあるいは非アクティブとなっているタイミングでアクティブとする構成とすることもできる。
本表示パネル駆動回路では、上記シフトレジスタには互いに位相が異なる複数のクロック信号が供給され、これらクロック信号それぞれが異なる単位回路の出力用トランジスタに入力される構成とすることもできる。
本表示パネル駆動回路では、上記複数のクロック信号それぞれの非アクティブ期間が一部重なっている構成とすることもできる。
本表示パネル駆動回路では、上記複数のクロック信号に、位相が半周期分ずれた2つのクロック信号が含まれる構成とすることもできる。
本表示パネル駆動回路では、クリア信号がアクティブとなる期間に、上記複数のクロック信号の少なくとも1つを非アクティブとする構成とすることもできる。
本表示パネル駆動回路では、セット用トランジスタ、出力用トランジスタ、リセット用トランジスタ、およびクリア用トランジスタそれぞれがNチャネルトランジスタである構成とすることもできる。
本表示パネル駆動回路では、セット用トランジスタ、出力用トランジスタ、リセット用トランジスタ、クリア用トランジスタ、および電位供給用トランジスタそれぞれがNチャネルトランジスタである構成とすることもできる。
本表示パネル駆動回路では、第1導通端子がドレイン端子で、第2導通端子がソース端子である構成とすることもできる。
本表示パネル駆動回路では、第1導通端子がソース端子で、第2導通端子がドレイン端子である構成とすることもできる。
本表示パネル駆動回路では、上記同期信号が入力され、これを用いて上記クロック信号およびスタートパルス信号並びにクリア信号を生成するタイミングコントローラを備える構成とすることもできる。
本表示パネル駆動回路では、上記同期信号の異常を検出する異常検出回路を備え、この検出結果に基づいて上記クリア信号が生成される構成とすることもできる。
本液晶表示装置は、上記表示パネル駆動回路と液晶パネルとを備えることを特徴とする。
本液晶表示装置では、上記シフトレジスタが液晶パネルにモノリシックに形成されている構成とすることもできる。
本液晶表示装置では、上記液晶パネルはアモルファスシリコンを用いて形成されている構成とすることもできる。また、上記液晶パネルは多結晶シリコンを用いて形成されている構成とすることもできる。
本シフトレジスタは、同期信号が入力される表示パネル駆動回路に設けられ、信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタであって、上記単位回路には、クロック信号と、スタートパルス信号あるいは他段で生成された信号線選択信号と、クリア信号とが入力され、該クリア信号は、少なくとも同期信号に異常がある場合にアクティブとなり、それ以後は、次の垂直走査期間の開始時までパルスが出力されないことを特徴とする。この場合、上記シフトレジスタがモノリシックに形成されている構成とすることもできる。
本表示装置の駆動方法は、信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備え、同期信号が入力される表示装置を駆動するための、表示装置の駆動方法であって、上記単位回路に、クロック信号と、スタートパルス信号あるいは他段で生成された信号線選択信号と、クリア信号とを入力し、該クリア信号を少なくとも同期信号に異常がある場合にアクティブとすることで、それ以後次の垂直走査期間の開始時まで上記シフトレジスタからパルスを出力させないことを特徴とする。
本表示パネル駆動回路は、信号線選択信号を出力する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備えた表示パネル駆動回路であって、最終段となる単位回路に、他段で生成された信号線選択信号と、クロック信号と、クリア信号とが入力され、最終段からパルスが出力された後に上記クリア信号がアクティブとなることによって最終段からの信号線選択信号が非アクティブに維持されることを特徴とする。
本表示パネル駆動回路によれば、最終段(単位回路)でクリア信号によりリセットが可能となるため、従来のようなダミーの段(ダミーのシフト回路)が不要となり、シフトレジスタの回路面積を小さくすることができる。
本表示パネル駆動回路では、最終段以外の段となる単位回路には、セット用トランジスタと、出力用トランジスタと、リセット用トランジスタと、容量とが含まれ、該単位回路においては、セット用トランジスタの制御端子にスタートパルス信号あるいは前段の信号線選択信号が入力され、リセット用トランジスタの制御端子に次段の信号線選択信号が入力され、出力用トランジスタの第1導通端子にクロック信号が入力され、出力用トランジスタの第2導通端子が容量の第1電極に接続され、セット用トランジスタの制御端子および第1導通端子が接続されるとともに、セット用トランジスタの第2導通端子が出力用トランジスタの制御端子と容量の第2電極とに接続され、リセット用トランジスタの第1導通端子が出力用トランジスタの制御端子に接続されるとともに、リセット用トランジスタの第2導通端子が定電位源に接続され、出力用トランジスタの第2導通端子が出力端子となっている構成とすることもできる。
本表示パネル駆動回路では、最終段となる単位回路には、セット用トランジスタと、出力用トランジスタと、最終段のリセットのために設けられるクリア用トランジスタと、容量とが含まれ、該単位回路においては、セット用トランジスタの制御端子に前段の信号線選択信号が入力され、クリア用トランジスタの制御端子にクリア信号が入力され、出力用トランジスタの第1導通端子にクロック信号が入力され、出力用トランジスタの第2導通端子が容量の第1電極に接続され、セット用トランジスタの制御端子および第1導通端子が接続されるとともに、セット用トランジスタの第2導通端子が出力用トランジスタの制御端子と容量の第2電極とに接続され、クリア用トランジスタの第1導通端子が出力用トランジスタの制御端子に接続されるとともに、クリア用トランジスタの第2導通端子が定電位源に接続され、出力用トランジスタの第2導通端子が出力端子となっている構成とすることもできる。
本表示パネル駆動回路では、最終段となる単位回路に、さらに電位供給用トランジスタが含まれ、電位供給用トランジスタの制御端子にクリア信号が入力され、電位供給用トランジスタの第1導通端子が出力用トランジスタの第2導通端子に接続されるとともに、電位供給用トランジスタの第2導通端子が定電位源に接続されている構成とすることもできる。
本発明のシフトレジスタは、表示パネル駆動回路に設けられ、信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタであって、最終段となる単位回路に、他段で生成された信号線選択信号と、クロック信号と、クリア信号とが入力され、最終段からパルスが出力された後に上記クリア信号がアクティブとなることによって最終段からの信号線選択信号が非アクティブに維持されることを特徴とする。
本発明の表示装置の駆動方法は、信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備える表示装置を駆動するための、表示装置の駆動方法であって、最終段となる単位回路に、他段で生成された信号線選択信号と、クロック信号と、クリア信号とを入力し、最終段からパルスが出力された後に上記クリア信号をアクティブとすることによって最終段からの信号線選択信号を非アクティブに維持することを特徴とする。
本発明の表示パネル駆動回路によれば、同期信号に異常があってクリア信号がアクティブになるとそれ以後はシフトレジスタからのパルス出力が停止する。したがって、表示乱れや電源への負荷増大を抑制することができる。
また、本発明の表示パネル駆動回路によれば、最終段(単位回路)でクリア信号によるリセットが可能となるため、従来のようなダミーの段(ダミーのシフト回路)が不要となり、シフトレジスタの回路面積を小さくすることができる。
本発明の実施の一形態について図1〜図39に基づいて説明すれば以下のとおりである。
図23は、本液晶表示装置の構成を示すブロック図である。同図に示すように、本液晶表示装置1は、液晶パネル3、ゲートドライバ5、ソースドライバ6、タイミングコントローラ7、データ処理回路8、および異常検出回路9を備える。ゲートドライバ5にはシフトレジスタ10およびレベルシフタ4が設けられ、ゲートドライバ5、タイミングコントローラ7および異常検出回路9によって液晶パネル駆動回路11が構成されている。なお、本実施の形態では、レベルシフタ4はゲートドライバ5に含まれる構成としているが、ゲートドライバ5の外部に設けられていてもよい。
本液晶パネル3には、ゲートドライバ5によって駆動される走査信号線16、ソースドライバ6によって駆動されるデータ信号線15、画素P、保持容量配線(図示せず)等が設けられるとともに、シフトレジスタ10がモノリシックに形成されている。各画素Pには、走査信号線16およびデータ信号線15に接続されたトランジスタ(TFT)と、該トランジスタに接続された画素電極とが設けられる。なお、各画素のトランジスタやシフトレジスタのトランジスタの形成には、アモルファスシリコンや多結晶シリコンあるいはCGシリコン等が用いられている。
タイミングコントローラ7には、液晶表示装置1の外部から、同期信号である、垂直同期信号VSYNC、水平同期信号HSYNC、およびデータイネイブル信号DEが入力される。なお、これら同期信号(VSYNC、HSYNC、およびDE)は異常検出回路9にも入力される。また、データ処理回路8には、液晶表示装置1の外部から、映像データ(RGBデジタルデータ)が入力される。異常検出回路9は、同期信号の異常を検出するものであり、同期信号に異常があればエラー信号をタイミングコントローラ7に送信する。なお、異常検出回路9での同期信号の異常検出には、例えば、「日本国公開特許公報2003−167545」記載の手法を用いることができる。タイミングコントローラ7は、各同期信号および異常検出回路9からのエラー信号を用いて、複数の源クロック信号(ck1・ck2等)と、源クリア信号(clr)と、源ゲートスタートパルス信号(gsp)とを生成する。なお、源クロック信号(ck1・ck2等)、源クリア信号(clr)、および源ゲートスタートパルス信号(gsp)はレベルシフタ6によってレベルシフトされ、それぞれクロック信号(CK1・CK2等)、クリア信号(CLR)、およびゲートスタートパルス信号(GSP)となる。また、タイミングコントローラ7は、入力された同期信号(VSYNC、HSYNC、およびDE)に基づいて、データ処理回路8に制御信号を出力するとともに、ソースドライバ6にソースタイミング信号を出力する。
クロック信号(CKA・CKB等)、クリア信号(CLR)、およびゲートスタートパルス信号(GSP)はシフトレジスタ10に入力される。クリア信号(CLR)は、同期信号(VSYNC、HSYNC、およびDE)に異常がない場合に「L」(非アクティブ)、異常がある場合に「H」(アクティブ)となり、また、同期信号の異常に関係なく最終段からパルスが出力された後に「H」(アクティブ)となる信号である。シフトレジスタ10は、これらの信号(CKA・CKB等、CLR、GSP)を用いてゲートオンパルス信号を生成し、これを液晶パネル3の走査信号線に出力する。シフトレジスタ10はゲートオンパルス信号を生成するシフト回路が段状に接続されてなり、各段(シフト回路)のゲートオンパルス信号が順に一定期間アクティブ化し、初段から最終段まで順次パルス(オンパルス)が出力されていく。そして、液晶パネル3では、該パルスによって、走査信号線が順次選択される。
データ処理回路8は、映像データに所定の処理を施し、タイミングコントローラ7からの制御信号に基づいてデータ信号をソースドライバ6に出力する。ソースドライバ6は、データ処理回路8からのデータ信号とタイミングコントローラ7からのソースタイミング信号とを用いて信号電位を生成し、これを液晶パネル3のデータ信号線に出力する。この信号電位は各画素のトランジスタを介して該画素の画素電極に書き込まれる。
〔実施の形態1〕
本実施の形態1にかかるシフトレジスタ10aの構成を図1に示す。同図に示されるように、シフトレジスタ10aは、複数のシフト回路(単位回路)SC1、SC2、・・・SCmが段状に接続されてなり、シフト回路SCi(i=1・2・3・・・m−1)は、入力用のノードQfi・Qbi・CKAi・CLiおよび出力用のノードQoiを備え、シフト回路SCmは、入力用のノードQfm・CKAm・CLmおよび出力用のノードQomを備える。
ここで、シフト回路SC1については、ノードQf1が、レベルシフタ(図23参照)のGSP出力端ROに接続され、ノードQb1がシフト回路SC2のノードQo2に接続され、ノードCKA1が、第1クロック信号が供給される第1クロックラインCKL1に接続され、ノードCL1が、クリア信号(CLR)が供給されるクリアラインCLRLに接続され、ノードQo1からゲートオンパルス信号(信号線選択信号)G1が出力される。
また、シフト回路SCi(i=2〜m−1)については、ノードQfiがシフト回路SC(i−1)のノードQo(i−1)に接続され、ノードQbiがシフト回路SC(i+1)のノードQo(i+1)に接続され、iが奇数であれば、ノードCKAiは第1クロックラインCKL1に接続され、iが偶数であれば、ノードCKAiは第2クロックラインCKL2に接続され、ノードCLiが上記クリアラインCLRLに接続され、ノードQoiからゲートオンパルス信号(信号線選択信号)Giが出力される。
そして、シフト回路SCmについては、ノードQfmがシフト回路SC(m−1)のノードQo(m−1)に接続され、ノードCKAmが第2クロックラインCKL2に接続され、ノードCLmが上記クリアラインCLRLに接続され、ノードQomからゲートオンパルス信号(信号線選択信号)Gmが出力される。
図2(a)はSCi(i=1〜m−1)の具体的構成を示す回路図である。図2(a)に示すようにSCi(i=1〜m−1)は、セット用トランジスタTra、出力用トランジスタTrb、クリア用トランジスタTrc、リセット用トランジスタTrd、および容量Cを含む。なお、トランジスタTra〜TrdはそれぞれNチャネルトランジスタである。
ここで、Trbのソース端子が容量Cの第1電極に接続され、Traのゲート端子(制御端子)およびドレイン端子が接続されるとともに、Traのソース端子が、Trbのゲート端子と容量Cの第2電極とに接続される。また、Trcのドレイン端子がTrbのゲート端子に接続されるとともにTrcのソース端子が低電位側電源Vssに接続される。また、Trdのドレイン端子がTrbのゲート端子に接続されるとともにTrdのソース端子が低電位側電源Vssに接続される。そして、Traのゲート端子はノードQfiに接続され、Trbのドレイン端子はノードCKAiに接続され、Trcのゲート端子はノードCLiに接続され、Trdのゲート端子はノードQbiに接続され、Trbのソース端子がノードQoiに接続されている。なお、Traのソース端子、容量Cの第2電極、およびTrbのゲート端子の接続点をノードnetAiとしている。
また、図2(b)はSCmの具体的構成を示す回路図である。図2(b)に示すようにSCmは、セット用トランジスタTra、出力用トランジスタTrb、クリア用トランジスタTrc、および容量Cを含む。なお、トランジスタTra〜TrcはそれぞれNチャネルトランジスタであり、容量Cは寄生容量でも構わない。ここで、Trbのソース端子が容量Cの第1電極に接続され、Traのゲート端子(制御端子)およびドレイン端子が接続されるとともに、Traのソース端子が、Trbのゲート端子と容量Cの第2電極とに接続される。また、Trcのドレイン端子がTrbのゲート端子に接続されるとともにTrcのソース端子が低電位側電源Vssに接続される。そして、Traのゲート端子はノードQfmに接続され、Trbのドレイン端子はノードCKAmに接続され、Trcのゲート端子はノードCLmに接続され、Trbのソース端子がノードQomに接続されている。なお、Traのソース端子、容量Cの第2電極、およびTrbのゲート端子の接続点をノードnetAmとしている。
なお、シフト回路SCi(i=1〜m−1)の各ノード(Qfi・Qbi・CKAi・CLi・Qoi)、およびシフト回路SCmの各ノード(Qfm・CKAm・CLm・Qom)の接続先は図1のとおりであり、本シフトレジスタ10a全体の具体的構成は図3のようになっている。
以下に、図3に示すシフトレジスタ10aの動作を説明する。図4は、同期信号に異常がない場合の、垂直同期信号VSYNC、ゲートスタートパルス信号GSP、第1クロック信号CK1、第2クロック信号CK2、ゲートオンパルス信号Gi(i=1〜m)、およびクリア信号(CLR)の各波形を示すタイミングチャートである。なお、第1クロック信号CK1および第2クロック信号CK2はともに、1周期における「H」(アクティブ)期間が1クロック期間、「L」(非アクティブ)期間が3クロック期間であり、CK1およびCK2の一方が非アクティブ化する(立ち下がる)のに1クロック期間遅れて他方がアクティブ化する(立ち上がる)ようになっている。もっとも、これは第1および第2クロック信号CK1,CK2の一例であって、両クロック信号がともに「L」となる期間があれば、「H」期間および「L」期間は任意に設定することができる。
まず、図4のt0では、GSPのアクティブ化によってQf1の電位が上昇すると、SC1のTraがオンしてnetA1の電位が「L」から「H」になる。このため、SC1のTrbもオンしてQo1にCK1が出力される。すなわち、G1は「L」のままである。t0から1クロック期間経過後のt1では、GSPが立ち下がって(非アクティブ化して)「L」となるが、SC1の容量CによってnetA1の電位は「H」に維持され、SC1のTrbもオンしたままである。
t1から1クロック期間経過後のt2では、CK1が立ち上がる(アクティブ化する)ため、G1もアクティブ化して「H」となる。このとき、netA1の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G1のアクティブ化によってQf2の電位が上昇すると、SC2のTraがオンしてnetA2の電位が「L」から「H」になる。このため、SC2のTrbもオンしてQo2にCK2が出力される。すなわち、G2は「L」のままである。
t2から1クロック期間経過後のt3では、CK1が立ち下がって「L」となり、netA1の電位も「H」に戻るが、SC1のTrbはオンしたままであるため、Qo1にCK1が出力され続ける。すなわち、G1は「H」から「L」に非アクティブ化し、それが維持される。なお、G1が非アクティブ化して「L」となっても、SC2の容量CによってnetA2の電位は「H」に維持され、SC2のTrbはオンしたままである。
t3から1クロック期間経過後のt4では、CK2が立ち上がるため、G2もアクティブ化して「H」となる。このとき、netA2の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G2のアクティブ化によってQb1の電位が上昇すると、SC1のTrdがオンしてnetA1がVssに接続され、その電位が「H」から「L」になる。このため、SC1のTrbがオフしてQo1にはCK1が出力されなくなる。
t4から1クロック期間経過後のt5では、CK2が立ち下がって「L」となり、netA2の電位も「H」に戻るが、SC2のTrbはオンしたままであるため、Qo2にCK2が出力され続ける。すなわち、G2は「H」から「L」に非アクティブ化し、これを維持する。
さらに、txでは、CK2が立ち上がるため、Gmもアクティブ化して「H」となる。このとき、netAmの電位は容量Cによって「H」よりも高い電位に昇圧される。
txから1クロック期間経過後のtyでは、CK2が立ち下がって「L」となり、netAmの電位も「H」に戻るが、SCmのTrbはオンしたままであるため、QomにCK2が出力され続ける。すなわち、Gmは「H」から「L」に非アクティブ化し、これを維持する。
tyから1クロック期間経過後のtzでは、CK2は「L」のままであるが、クリア信号CLRがアクティブ化して「H」となるため、SCmのTrcがオンしてnetAmがVssに接続され、その電位が「H」から「L」になる。このため、SCmのTrbがオフしてQomにはCK2が出力されなくなる。
なお、図4では、tz(Gmの立ち下がりから1クロック期間経過後)でクリア信号CLRをアクティブ化しているがこれに限定されない。例えば、ty〜tzの間(ty含まず)にクリア信号CLRをアクティブ化してもよい。ただし、tyではクリア信号CLRをアクティブ化しないようにする。こうすると、Gmが「H」(アクティブ)状態を維持してしまうからである。
このように、同期信号に異常がない場合、シフトレジスタ10aでは、各シフト回路SCi(i=1〜m)からのゲートオンパルス信号Giが順に一定期間アクティブとなり、初段のシフト回路SC1から最終段のシフト回路SCmまで順次パルスP1〜Pmが出力されていく。
図5は、同期信号に異常が生じた場合の、垂直同期信号VSYNC、ゲートスタートパルス信号GSP、第1クロック信号CK1、第2クロック信号CK2、ゲートオンパルス信号Gi(i=1〜m)、およびクリア信号(CLR)の各波形を示すタイミングチャートである。
図5のt0〜t5までのシフトレジスタ10aの動作は図4と同様である。t5では、CK2が立ち下がって「L」となり、netA2の電位も「H」に戻るが、SC2のTrbはオンしたままであるため、Qo2にCK2が出力され続ける。すなわち、G2は「H」から「L」に非アクティブ化し、これを維持する。t5では、G2が非アクティブ化して「L」となるが、SC3の容量CによってnetA3の電位は「H」に維持され、SC3のTrbもオンしたままである。
ここで、図5のように、t3〜t4の間に垂直同期信号VSYNCにノイズが生じ、意図せぬタイミング(t4)でGSPがアクティブ化した場合、t6でクリア信号CLRがアクティブ化して「H」となり、SC3のTrcがオンしてnetA3がVssに接続され、その電位が「H」から「L」になる。このため、SC3のTrbがオフしてQo3にCK1が出力されなくなり、G3は「L」(非アクティブ)に維持される。すなわち、SC3からはパルスは出力されず、これより後段となるSC4、SC5・・・SCmでもTrbがオンせず、パルスは出力されない。したがって、当該垂直走査期間では、パルスの出力はSC2(パルスP2)で停止し、次の垂直走査期間の開始時(T0)まで、各段からのゲートオンパルス信号は「L」(非アクティブ)を維持する。
なお、図5ではt6でクリア信号CLRをアクティブ化しているがこれに限定されない。t5〜t6の間にクリア信号CLRをアクティブ化してもよい。
このように、上記実施の形態によれば、同期信号(VSYNCやHSYNCあるいはDE)に異常が生じた場合にはクリア信号CLRが「H」(アクティブ)となり、それ以後は、次の垂直走査期間の開始時までシフトレジスタからのパルスの出力が停止されるため、表示乱れや電源への負荷増大を抑制することができる。
なお、図3のシフトレジスタ10aを図6に示すシフトレジスタ10bのように構成することもできる。シフトレジスタ10bでは、シフトレジスタ10aの構成に加えて、最終段のシフト回路SCmに、NチャネルのLow電位供給用トランジスタTreが設けられている。トランジスタTreは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードQomに接続され、そのゲート端子がノードCLmに接続されている。
シフトレジスタ10bの構成によれば、クリア信号CLRのアクティブ化によってGmを立ち下げることが可能となる。したがって、図7に示すように、tyにおいて、Gmの立ち下り(非アクティブ化)に同期してクリア信号CLRをアクティブ化することができる。
また、図3のシフトレジスタ10aを図8に示すシフトレジスタ10cのように構成することもできる。シフトレジスタ10cでは、シフトレジスタ10aの構成に加えて、シフト回路SCi(i=1〜m−1)に、NチャネルのLow電位供給用トランジスタTreが設けられている。トランジスタTreは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードQoiに接続され、そのゲート端子がノードQbiに接続されている。
以下に、図8に示すシフトレジスタ10cの動作を説明する。図9は、同期信号に異常がない場合の、垂直同期信号VSYNC、ゲートスタートパルス信号GSP、第1クロック信号CK1、第2クロック信号CK2、ゲートオンパルス信号Gi(i=1〜m)、およびクリア信号(CLR)の各波形を示すタイミングチャートである。なお、第1クロック信号CK1および第2クロック信号CK2はともに、1周期における「H」(アクティブ)期間が1クロック期間、「L」(非アクティブ)期間が1クロック期間であり、CK1およびCK2の一方が立ち下がるのに同期して他方が立ち上がるようになっている。
まず、図9のt0では、GSPのアクティブ化によってQf1の電位が上昇すると、SC1のTraがオンしてnetA1の電位が「L」から「H」になる。このため、SC1のTrbもオンしてQo1にCK1が出力される。すなわち、G1は「L」のままである。
t0から1クロック期間経過後のt1では、GSPが立ち下がって(非アクティブ化して)「L」となるが、SC1の容量CによってnetA1の電位は下がらず、SC1のTrbもオンしたままである。すなわち、CK1の立ち上がりよってG1もアクティブ化して「H」となる。このとき、netA1の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G1のアクティブ化によってQf2の電位が上昇すると、SC2のTraがオンしてnetA2の電位が「L」から「H」になる。このため、SC2のTrbもオンしてQo2にCK2が出力され、G2は「L」のまま維持される。
t1から1クロック期間経過後のt2では、CK2が立ち上がるため、G2もアクティブ化して「H」となる。このとき、netA2の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G2のアクティブ化によってQb1の電位が上昇すると、SC1のTrdがオンしてnetA1がVssに接続され、その電位が「H」から「L」になる。このため、SC1のTrbがオフしてQo1にはCK1が出力されなくなる。また、G2のアクティブ化によってQb1の電位が上昇すると、SC1のTreがオンしてQo1がVssに接続され、その電位が「H」から「L」になる。すなわち、G1は「H」から「L」に非アクティブ化し、それが維持される。なお、G1が非アクティブ化して「L」となっても、SC2の容量CによってnetA2の電位は維持され、SC2のTrbはオンしたままである。また、G2のアクティブ化によってQf3の電位が上昇すると、SC3のTraがオンしてnetA3の電位が「L」から「H」になる。このため、SC3のTrbもオンしてQo3にCK1が出力される。すなわち、G3は「L」のままである。
t2から1クロック期間経過後のt3では、CK1が立ち上がるため、G3もアクティブ化して「H」となる。一方、G3のアクティブ化によってQb2の電位が上昇すると、SC2のTrdがオンしてnetA2がVssに接続され、その電位が「H」から「L」になる。このため、SC2のTrbがオフしてQo2にはCK2が出力されなくなる。また、G3のアクティブ化によってQb2の電位が上昇すると、SC2のTreがオンしてQo2がVssに接続され、その電位が「H」から「L」になる。すなわち、G2は「H」から「L」に非アクティブ化し、それが維持される。
さらに、txでは、CK2が立ち上がるため、Gmもアクティブ化して「H」となる。このとき、netAmの電位は容量Cによって「H」よりも高い電位に昇圧される。
txから1クロック期間経過後のtyでは、CK2が立ち下がって「L」となり、netAmの電位も「H」に戻るが、SCmのTrbはオンしたままであるため、QomにCK2が出力され続ける。すなわち、Gmは「H」から「L」に非アクティブ化し、これを維持する。
tyから1クロック期間経過後のtzでは、クリア信号CLRがアクティブ化して「H」となるため、SCmのTrcがオンしてnetAmがVssに接続され、その電位が「H」から「L」になる。このため、SCmのTrbがオフしてQomにはCK2が出力されなくなる。
なお、図9では、tz(Gmの立ち下がりから1クロック期間経過後)でクリア信号CLRをアクティブ化しているがこれに限定されない。例えば、ty〜tzの間(ty含まず)にクリア信号CLRをアクティブ化してもよい。ただし、tyではクリア信号CLRをアクティブ化しないようにする。こうすると、Gmが「H」(アクティブ)状態を維持してしまうからである。
このように、同期信号に異常がない場合、シフトレジスタ10bでは、各シフト回路SCi(i=1〜m)からのゲートオンパルス信号Giが順に一定期間アクティブとなり、初段のシフト回路SC1から最終段のシフト回路SCmまで順次パルスが出力されていく。
図10は、同期信号に異常が生じた場合の、垂直同期信号VSYNC、ゲートスタートパルス信号GSP、第1クロック信号CK1、第2クロック信号CK2、ゲートオンパルス信号Gi(i=1〜m)、およびクリア信号(CLR)の各波形を示すタイミングチャートである。
図10のt0〜t3までのシフトレジスタ10cの動作は図9と同様である。ここで、図10のように、t2〜t3の間に垂直同期信号VSYNCにノイズが生じ、意図せぬタイミング(t3)でGSPがアクティブ化した場合、t4でクリア信号CLRがアクティブ化して「H」となり、SC3のTrcがオンしてnetA3がVssに接続され、その電位が「H」から「L」になる。このため、SC3のTrbがオフしてQo3にはCK1が出力されなくなり、G3は「L」(非アクティブ)に維持される。すなわち、SC3からはパルスが出力されず、これより後段となるSC4、SC5・・・SCmでもTrbがオンせず、パルスは出力されない。したがって、当該垂直走査期間では、パルスの出力はSC2で停止し、次の垂直走査期間の開始時(T0)まで、各段からのゲートオンパルス信号は「L」(非アクティブ)を維持する。
なお、図10ではt4でクリア信号CLRをアクティブ化しているがこれに限定されない。t5でクリア信号CLRをアクティブ化してもよい。
なお、図8のシフトレジスタ10cを図11に示すシフトレジスタ10dのように構成することもできる。シフトレジスタ10dでは、シフトレジスタ10cの構成に加えて、最終段のシフト回路SCmに、NチャネルのLow電位供給用トランジスタTreが設けられている。トランジスタTreは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードQomに接続され、そのゲート端子がノードCLmに接続されている。
シフトレジスタ10dの構成によれば、クリア信号CLRのアクティブ化によってGmを立ち下げることが可能となる。したがって、図12に示すように、tyにおいて、Gmの立ち下り(非アクティブ化)に同期してクリア信号CLRをアクティブ化することができる。
また、図3のシフトレジスタ10aを図13に示すシフトレジスタ10eのように構成することもできる。シフトレジスタ10eでは、シフトレジスタ10aの構成に加えて、シフト回路SCi(i=1〜m)に、NチャネルのLow電位供給用トランジスタTreが設けられている。トランジスタTreは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードQoiに接続され、そのゲート端子が、第1クロックラインCKL1あるいは第2クロックラインCKL2に接続される。なお、iが奇数であれば、シフト回路SCiのトランジスタTreのゲート端子は第2クロックラインCKL2に接続され、iが偶数であれば、トランジスタTreのゲート端子は第1クロックラインCKL1に接続される。
以下に、図13に示すシフトレジスタ10eの動作を説明する。図14は、同期信号に異常がない場合の、垂直同期信号VSYNC、ゲートスタートパルス信号GSP、第1クロック信号CK1、第2クロック信号CK2、ゲートオンパルス信号Gi(i=1〜m)、およびクリア信号(CLR)の各波形を示すタイミングチャートである。なお、第1クロック信号CK1および第2クロック信号CK2はともに、1周期における「H」(アクティブ)期間が1クロック期間、「L」(非アクティブ)期間が1クロック期間であり、CK1およびCK2の一方が立ち下がるのに同期して他方が立ち上がるようになっている。
まず、図14のt0では、GSPのアクティブ化によってQf1の電位が上昇すると、SC1のTraがオンしてnetA1の電位が「L」から「H」になる。このため、SC1のTrbもオンしてQo1にCK1が出力される。
t0から1クロック期間経過後のt1では、GSPが立ち下がって(非アクティブ化して)「L」となるが、SC1の容量CによってnetA1の電位は下がらず、SC1のTrbもオンしたままである。このため、CK1の立ち上がりよってG1もアクティブ化して「H」となる。このとき、netA1の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G1のアクティブ化によってQf2の電位が上昇すると、SC2のTraがオンしてnetA2の電位が「L」から「H」になる。このため、SC2のTrbもオンしてQo2にCK2が出力される。すなわち、G2は「L」のままである。
t1から1クロック期間経過後のt2では、CK2が立ち上がるため、G2もアクティブ化して「H」となる。このとき、netA2の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G2のアクティブ化によってQb1の電位が上昇すると、SC1のTrdがオンしてnetA1がVssに接続され、その電位が「H」から「L」になる。このため、SC1のTrbがオフしてQo1にはCK1が出力されなくなる。また、t2では、CK2が立ち上がるため、SC1のTreがオンしてQo1がVssに接続され、その電位が「H」から「L」になる。このため、G1は「H」から「L」に非アクティブ化し、それが維持される。なお、G1が非アクティブ化して「L」となっても、SC2の容量CによってnetA2の電位は維持され、SC2のTrbはオンしたままである。また、G2のアクティブ化によってQf3の電位が上昇すると、SC3のTraがオンしてnetA3の電位が「L」から「H」になる。このため、SC3のTrbもオンしてQo3にCK1が出力される。すなわち、G3は「L」のままである。
t2から1クロック期間経過後のt3では、CK1が立ち上がるため、G3もアクティブ化して「H」となる。一方、G3のアクティブ化によってQb2の電位が上昇すると、SC2のTrdがオンしてnetA2がVssに接続され、その電位が「H」から「L」になる。このため、SC2のTrbがオフしてQo2にはCK2が出力されなくなる。また、t3では、CK1が立ち上がるため、SC2のTreがオンしてQo2がVssに接続され、その電位が「H」から「L」になる。このため、G2は「H」から「L」に非アクティブ化し、それが維持される。
なお、シフトレジスタ10eでは、t4〜t5およびt6〜t7では、CK2が「H」となっているため、SC1のTreがオンしてQo1がVssに接続され、G1を改めて「L」に落とす(いわゆる「L」引きする)ことができる。同様に、t5〜t6では、CK1が「H」となっているため、SC2のTreがオンしてQo2がVssに接続され、G2を改めて「L」に落とす(「L」引きする)ことができる。
さらに、txでは、CK2が立ち上がるため、Gmもアクティブ化して「H」となる。このとき、netAmの電位は容量Cによって「H」よりも高い電位に昇圧される。
txから1クロック期間経過後のtyでは、クリア信号CLRがアクティブ化して「H」となるため、SCmのTrcがオンしてnetAmがVssに接続され、その電位が「L」に落ちる。このため、SCmのTrbがオフしてQomにはCK2が出力されなくなる。そして、tyではCK1が立ち上がるため、SCmのTreがオンしてQomがVssに接続される。このため、Gmは非アクティブ化して「L」となる。
なお、図14では、tyでクリア信号CLRをアクティブ化しているがこれに限定されない。例えば、ty〜tzの間(ty・tz含む)にクリア信号CLRをアクティブ化してもよい。
このように、同期信号に異常がない場合、シフトレジスタ10eでは、各シフト回路SCi(i=1〜m)からのゲートオンパルス信号Giが順に一定期間アクティブとなり、初段のシフト回路SC1から最終段のシフト回路SCmまで順次パルスが出力されていく。
図15は、同期信号に異常が生じた場合の、垂直同期信号VSYNC、ゲートスタートパルス信号GSP、第1クロック信号CK1、第2クロック信号CK2、ゲートオンパルス信号Gi(i=1〜m)、およびクリア信号(CLR)の各波形を示すタイミングチャートである。
図15のt0〜t3までのシフトレジスタ10bの動作は図14と同様である。ここで、図15のように、t1〜t2の間に垂直同期信号VSYNCにノイズが生じ、意図せぬタイミング(t2)でGSPがアクティブ化した場合、t3でクリア信号CLRがアクティブ化して「H」となり、SC3のTrcがオンしてnetA3がVssに接続され、その電位が「H」から「L」になる。このため、SC3のTrbがオフしてQo3にはCK1が出力されなくなり、G3は「L」(非アクティブ)に維持される。すなわち、SC3からはパルスが出力されず、これより後段となるSC4、SC5・・・SCmでもTrbがオンせず、パルスは出力されない。したがって、当該垂直走査期間では、パルスの出力はSC2で停止し、次の垂直走査期間の開始時(T0)まで、各段からのゲートオンパルス信号は「L」(非アクティブ)を維持する。
この場合でもt4〜t5およびt6〜t7では、CK2が「H」となっているため、SC1のTreがオンしてQo1がVssに接続され、G1を改めて「L」に落とす(いわゆる「L」引きする)ことができる。同様に、t5〜t6では、CK1が「H」となっているため、SC2のTreがオンしてQo2がVssに接続され、G2を改めて「L」に落とす(「L」引きする)ことができる。
なお、図15ではt3でクリア信号CLRをアクティブ化しているがこれに限定されない。t3〜t4(t4・t5含む)でクリア信号CLRをアクティブ化してもよい。例えば、t3およびt4の間でクリア信号CLRをアクティブ化した場合、図16のようになる。すなわち、taでは、SC3のTrcがオンしてnetA3がVssに接続され、その電位が「H」から「L」になる。このため、SC3のTrbがオフしてQo3にはCK1が出力されなくなり、G3は「H」(アクティブ)を維持する。また、taでは、SC4のTrcがオンしてnetA4がVssに接続され、その電位が「H」から「L」になる。このため、SC4のTrbがオフしてQo4にはCK2が出力されなくなり、G4は「L」(非アクティブ)を維持する。なお、t4ではCK2が立ち上がるため、SC3のTreがオンしてQo3がVssに接続される。このため、G3は非アクティブ化して「L」となる。
図16の場合には、ta〜t4の間に図17の矢印で示す経路を通ってCKL1からVssに貫通電流が流れ、電源電圧に負担をかけるおそれがある。そこで、クリア信号CLRをtaでアクティブ化するような場合には、図18に示すように、クリア信号CLRが「H」(アクティブ)となっている期間にCK1を「L」に落とすことで、図17のような貫通電流を防止することができる。
〔実施の形態2〕
本実施の形態2にかかる液晶パネルの構成を図19に示す。同図に示されるように、本液晶パネルには、パネルの左端にシフトレジスタ10fが、パネル右端に10gが設けられている。シフトレジスタ10fは複数のシフト回路SCi(i=1,3,5・・・2n+1)が段状に接続されてなり、シフト回路SCi(i=2,4,6・・・2n)が段状に接続されてなる。シフト回路SCi(i=1・2・3・・・2n−2)は、入力用のノードQfi・Qbi・CKAi・CKBi・CLiおよび出力用のノードQoiを備え、シフト回路SC(2n−1)は、入力用のノードQf(2n−1)・CKA(2n−1)・CKB(2n−1)・CL(2n−1)および出力用のノードQo(2n−1)を備える。また、シフト回路SC(2n)は、入力用のノードQf(2n)・CKA(2n)・CKB(2n)・CL(2n)および出力用のノードQo(2n)を備える。
ここで、シフト回路SC1については、ノードQf1が、レベルシフタ(図23参照)のGSP1の出力端RO1に接続され、ノードQb1がシフト回路SC3のノードQo3に接続され、ノードCKA1が、第1クロック信号が供給される第1クロックラインCKL1に接続され、ノードCKB1が、第3クロック信号が供給される第3クロックラインCKL3に接続され、ノードCL1が、第1クリア信号(CLR1)が供給される第1クリアラインCLRL1に接続され、ノードQo1からゲートオンパルス信号(信号線選択信号)G1が出力される。
また、シフト回路SC2については、ノードQf2が、レベルシフタのGSP2出力端RO2に接続され、ノードQb2がシフト回路SC4のノードQo4に接続され、ノードCKA2が、第2クロック信号が供給される第2クロックラインCKL2に接続され、ノードCKB2が、第4クロック信号が供給される第4クロックラインCKL4に接続され、ノードCL2が、第2クリア信号(CLR2)が供給される第2クリアラインCLRL2に接続され、ノードQo2からゲートオンパルス信号(信号線選択信号)G2が出力される。
また、シフト回路SCi(i=3〜2n−2)については、ノードQfiがシフト回路SC(i−2)のノードQo(i−2)に接続され、ノードQbiがシフト回路SC(i+2)のノードQo(i+2)に接続され、iが奇数であれば、ノードCLiが第1クリアラインCLRL1に接続され、iが偶数であれば、ノードCLiが第2クリアラインCLRL2に接続される。また、iが4の倍数+1であれば、ノードCKAiは第1クロックラインCKL1に接続されるとともにノードCKBiは第3クロックラインCKL3に接続され、iが4の倍数+2であれば、ノードCKAiは第2クロックラインCKL2に接続されるとともにノードCKBiは第4クロックラインCKL4に接続され、iが4の倍数+3であれば、ノードCKAiは第3クロックラインCKL1に接続されるとともに、ノードCKBiは第1クロックラインCKL3に接続され、iが4の倍数であれば、ノードCKAiは第4クロックラインCKL4に接続されるとともに、ノードCKBiは第2クロックラインCKL2に接続される。そして、ノードQoiからゲートオンパルス信号(信号線選択信号)Giが出力される。
シフト回路SC(2n−1)については、ノードQf(2n−1)がシフト回路SC(2n−3)のノードQo(2n−3)に接続され、ノードCKA(2n−1)が、第3クロックラインCKL3に接続され、ノードCKB(2n−1)が、第1クロックラインCKL1に接続され、ノードCL(2n−1)が第1クリアラインCLRL1に接続され、ノードQo(2n−1)からゲートオンパルス信号(信号線選択信号)G(2n−1)が出力される。
また、シフト回路SC(2n)については、ノードQf(2n)がシフト回路SC(2n−2)のノードQo(2n−2)に接続され、ノードCKA(2n)が、第4クロックラインCKL4に接続され、ノードCKB(2n)が、第2クロックラインCKL2に接続され、ノードCL(2n)が第2クリアラインCLRL2に接続され、ノードQo(2n)からゲートオンパルス信号(信号線選択信号)G(2n)が出力される。
図20(a)はSCi(i=1〜2n−2)の具体的構成を示す回路図である。図20(a)に示すようにSCi(i=1〜2n−2)は、セット用トランジスタTra、出力用トランジスタTrb、クリア用トランジスタTrc、リセット用トランジスタTrd、Low電位供給用トランジスタTre、および容量Cを含む。なお、トランジスタTra〜TreはそれぞれNチャネルトランジスタである。
ここで、Trbのソース端子が容量Cの第1電極に接続され、Traのゲート端子(制御端子)およびドレイン端子が接続されるとともに、Traのソース端子が、Trbのゲート端子と容量Cの第2電極とに接続される。また、Trcのドレイン端子がTrbのゲート端子に接続されるとともにTrcのソース端子が低電位側電源Vssに接続される。また、Trdのドレイン端子がTrbのゲート端子に接続されるとともにTrdのソース端子が低電位側電源Vssに接続される。また、Treのドレイン端子がTrbのソース端子に接続されるとともにTreのソース端子が低電位側電源Vssに接続される。そして、Traのゲート端子はノードQfiに接続され、Trbのドレイン端子はノードCKAiに接続され、Treのゲート端子はノードCKBiに接続され、Trcのゲート端子はノードCLiに接続され、Trdのゲート端子はノードQbiに接続され、Trbのソース端子がノードQoiに接続されている。なお、Traのソース端子、容量Cの第2電極およびTrbのゲート端子の接続点をノードnetAiとしている。
また、図20(b)はSCj(j=(2n−1)または2n)の具体的構成を示す回路図である。図20(b)に示すようにSCjは、セット用トランジスタTra、出力用トランジスタTrb、クリア用トランジスタTrc、電位供給用トランジスタTre、および容量Cを含む。なお、トランジスタTra〜Trc・TreはそれぞれNチャネルトランジスタである。
ここで、Trbのソース端子が容量Cの第1電極に接続され、Traのゲート端子(制御端子)およびドレイン端子が接続されるとともに、Traのソース端子が、Trbのゲート端子と容量Cの第2電極とに接続される。また、Trcのドレイン端子がTrbのゲート端子に接続されるとともにTrcのソース端子が低電位側電源Vssに接続される。また、Treのドレイン端子がTrbのソース端子に接続されるとともにTreのソース端子が低電位側電源Vssに接続される。そして、Traのゲート端子はノードQfjに接続され、Trbのドレイン端子はノードCKAjに接続され、Treのゲート端子はノードCKBjに接続され、Trcのゲート端子はノードCLjに接続され、Trbのソース端子がノードQojに接続されている。また、Traのソース端子、容量Cの第2電極およびTrbのゲート端子の接続点をノードnetAjとしている。
なお、シフト回路SCi(i=1〜2n−2)の各ノード(Qfi・Qbi・CKAi・CKBi・CLi・Qoi)、およびシフト回路SCj(j=(2n−1)または2n)の各ノード(Qfj・CKAj・CKBj・CLj・Qoj)の接続先は図19のとおりである。
以下に、図19に示すシフトレジスタ10f・10gの動作を説明する。図21は、同期信号に異常がない場合の、垂直同期信号VSYNC、ゲートスタートパルス信号GSP1・GSP2、第1クロック信号CK1、第2クロック信号CK2、第3クロック信号CK3、第4クロック信号CK4、ゲートオンパルス信号Gi(i=1〜2n)、第1クリア信号CLR1および第2クリア信号CLR2の各波形を示すタイミングチャートである。なお、CK1〜CK4はそれぞれ、1周期における「H」期間が1クロック期間、「L」期間が3クロック期間であり、CK1が立ち下がるのに同期してCK2が立ち上がり、CK2が立ち下がるのに同期してCK3が立ち上がり、CK3が立ち下がるのに同期してCK4が立ち上がり、CK4が立ち下がるのに同期してCK1が立ち上がるようになっている。また、GSP2の立ち上がりはGSP1の立ち上がりから1クロック期間経過後となっている。
まず、図21のt0では、GSP1のアクティブ化によってQf1の電位が上昇すると、SC1のTraがオンしてnetA1の電位が「L」から「H」になる。このため、SC1のTrbもオンしてQo1にCK1が出力される。すなわち、G1は「L」のままである。
t0から1クロック期間経過後のt1では、GSP1が立ち下がって「L」となるが、SC1の容量CによってnetA1の電位は「H」に維持され、SC1のTrbもオンしたままである。また、t1では、GSP2のアクティブ化によってQf2の電位が上昇すると、SC2のTraがオンしてnetA2の電位が「L」から「H」になる。このため、SC2のTrbもオンしてQo2にCK2が出力される。すなわち、G2は「L」のままである。
t1から1クロック期間経過後のt2では、CK1が立ち上がるため、G1もアクティブ化して「H」となる。このとき、netA1の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G1のアクティブ化によってQf3の電位が上昇すると、SC3のTraがオンしてnetA3の電位が「L」から「H」になる。このため、SC3のTrbもオンしてQo3にCK3が出力される。すなわち、G3は「L」のままである。また、t2では、GSP2が立ち下がって「L」となるが、SC2の容量CによってnetA2の電位は「H」に維持され、SC2のTrbもオンしたままである。
t2から1クロック期間経過後のt3では、CK1が立ち下がって「L」となり、netA1の電位も「H」に戻るが、SC1のTrbはオンしたままであるため、Qo1にCK1が出力され続ける。このため、G1は「H」から「L」に非アクティブ化し、それが維持される。なお、G1が非アクティブ化して「L」となっても、SC3の容量CによってnetA3の電位は「H」に維持され、SC3のTrbはオンしたままである。また、t3では、CK2が立ち上がるため、G2もアクティブ化して「H」となる。このとき、netA2の電位は容量Cによって「H」よりも高い電位に昇圧される。また、t3では、G2のアクティブ化によってQf4の電位が上昇すると、SC4のTraがオンしてnetA4の電位が「L」から「H」になる。このため、SC4のTrbもオンしてQo4にCK4が出力される。すなわち、G4は「L」のままである。
t3から1クロック期間経過後のt4では、CK3が立ち上がるため、G3もアクティブ化して「H」となる。このとき、netA3の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G3のアクティブ化によってQb1の電位が上昇すると、SC1のTrdがオンしてnetA1がVssに接続され、その電位が「H」から「L」になる。このため、SC1のTrbがオフしてQo1にはCK1が出力されなくなる。また、t4では、CK3が立ち上がるため、SC1のTreがオンしてQo1がVssに接続され、その電位が「L」に落とされる(G1が「L」引きされる)。また、t4では、CK2が立ち下がって「L」となり、netA2の電位も「H」に戻るが、SC2のTrbはオンしたままであるため、Qo2にCK2が出力され続ける。このため、G2は「H」から「L」に非アクティブ化し、それが維持される。
t4から1クロック期間経過後のt5では、CK4が立ち上がるため、G4もアクティブ化して「H」となる。このとき、netA4の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G4のアクティブ化によってQb2の電位が上昇すると、SC2のTrdがオンしてnetA2がVssに接続され、その電位が「H」から「L」になる。このため、SC2のTrbがオフしてQo2にはCK2が出力されなくなる。また、t5では、CK4が立ち上がるため、SC2のTreがオンしてQo2がVssに接続され、その電位が「L」に落とされる(G2が「L」引きされる)。また、t5では、CK3が立ち下がって「L」となり、netA3の電位も「H」に戻るが、SC3のTrbはオンしたままであるため、Qo3にCK3が出力され続ける。このため、G3は「H」から「L」に非アクティブ化し、それが維持される。
t5から1クロック期間経過後のt6では、CK1が立ち上がるため、G5もアクティブ化して「H」となる。このとき、netA5の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G5のアクティブ化によってQb3の電位が上昇すると、SC3のTrdがオンしてnetA3がVssに接続され、その電位が「H」から「L」になる。このため、SC3のTrbがオフしてQo3にはCK3が出力されなくなる。また、t6では、CK1が立ち上がるため、SC3のTreがオンしてQo3がVssに接続され、その電位が「L」に落とされる(G3が「L」引きされる)。また、t6では、CK4が立ち下がって「L」となり、netA4の電位も「H」に戻るが、SC4のTrbはオンしたままであるため、Qo4にCK4が出力され続ける。このため、G4は「H」から「L」に非アクティブ化し、それが維持される。
t6から1クロック期間経過後のt7では、CK2が立ち上がるため、G6もアクティブ化して「H」となる。このとき、netA6の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G6のアクティブ化によってQb4の電位が上昇すると、SC4のTrdがオンしてnetA4がVssに接続され、その電位が「H」から「L」になる。このため、SC4のTrbがオフしてQo4にはCK4が出力されなくなる。また、t7では、CK2が立ち上がるため、SC4のTreがオンしてQo4がVssに接続され、その電位が「L」に落とされる(G4が「L」引きされる)。
さらにtxでは、CK3が立ち上がるため、G(2n−1)もアクティブ化して「H」となる。このとき、netA(2n−1)の電位は容量Cによって「H」よりも高い電位に昇圧される。
また、txから1クロック期間経過後のtyでは、CK4が立ち上がるため、G(2n)もアクティブ化して「H」となる。このとき、netA(2n)の電位は容量Cによって「H」よりも高い電位に昇圧される。また、tyでは、CK3が立ち下がって「L」となり、netA(2n−1)の電位も「H」に戻るが、SC(2n−1)のTrbはオンしたままであるため、Qo(2n−1)にCK3が出力され続ける。このため、G(2n−1)は「H」から「L」に非アクティブ化し、それが維持される。
tyから1クロック期間経過後のtzでは、第1クリア信号CLR1がアクティブ化して「H」となるため、SC(2n−1)のTrcがオンしてnetA(2n−1)がVssに接続され、その電位が「H」から「L」になる。このため、SC(2n−1)のTrbがオフしてQo(2n−1)にはCK3が出力されなくなる。さらに、CK1が立ち上がるため、SC(2n−1)のTreがオンしてQo(2n−1)がVssに接続され、その電位が「L」に落とされる(G(2n−1)が「L」引きされる)。また、tzでは、CK4が立ち下がって「L」となり、netA(2n)の電位も「H」に戻るが、SC(2n)のTrbはオンしたままであるため、Qo(2n)にCK4が出力され続ける。このため、G(2n)は「H」から「L」に非アクティブ化し、それが維持される。
tyから1クロック期間経過後のtwでは、第2クリア信号CLR2がアクティブ化して「H」となるため、SC(2n)のTrcがオンしてnetA(2n)がVssに接続され、その電位が「H」から「L」になる。このため、SC(2n)のTrbがオフしてQo(2n)にはCK4が出力されなくなる。さらに、CK2が立ち上がるため、SC(2n)のTreがオンしてQo(2n)がVssに接続され、その電位が「L」に落とされる(G(2n)が「L」引きされる)。
このように、同期信号に異常がない場合、シフトレジスタ10fでは、各シフト回路SCi(i=1,3,5・・・2n−1)からのゲートオンパルス信号Giが順に一定期間アクティブとなり、初段のシフト回路SC1から最終段のシフト回路SC(2n−1)まで順次パルスP1,P3・・・P(2n−1)が出力されていく。また、シフトレジスタ10gでは、各シフト回路SCi(i=2,4,6・・・2n)からのゲートオンパルス信号Giが順に一定期間アクティブとなり、初段のシフト回路SC2から最終段のシフト回路SC(2n)まで順次パルスP1,P2・・・P(2n)が出力されていく。
図22は、同期信号に異常が生じた場合の、垂直同期信号VSYNC、ゲートスタートパルス信号GSP1・GSP2、第1クロック信号CK1、第2クロック信号CK2、第3クロック信号CK3、第4クロック信号CK4、ゲートオンパルス信号Gi(i=1〜2n)、第1クリア信号CLR1および第2クリア信号CLR2の各波形を示すタイミングチャートである。
図22のt0〜t3までのシフトレジスタ10f・10gの動作は図21と同様である。ここで、図22のように、t2〜t3の間に垂直同期信号VSYNCにノイズが生じ、意図せぬタイミング(t3)でGSP1がアクティブ化し、意図せぬタイミング(t4)でGSP2がアクティブ化した場合、t4で第1クリア信号CLR1がアクティブ化して「H」となり、t5で第2クリア信号CLR2がアクティブ化して「H」となる。したがって、t4では、SC3のTrcがオンしてnetA3がVssに接続され、その電位が「H」から「L」になる。このため、SC3のTrbがオフしてQo3にはCK3が出力されなくなり、G3は「L」(非アクティブ)に維持される。すなわち、SC3からはパルスが出力されず、これより後段となるSC5、SC7・・・SC(2n−1)でもTrbがオンせず、パルスは出力されない。なお、t4では、CK3が立ち上がるため、SC1のTreがオンしてQo1がVssに接続され、その電位が「L」に落とされる(G1が「L」引きされる)。
また、t5では、SC4のTrcがオンしてnetA4がVssに接続され、その電位が「H」から「L」になる。このため、SC4のTrbがオフしてQo4にはCK4が出力されなくなり、G4は「L」(非アクティブ)に維持される。すなわち、SC4からはパルスが出力されず、これより後段となるSC6、SC8・・・SC(2n)でもTrbがオンせず、パルスは出力されない。なお、t5では、CK4が立ち上がるため、SC2のTreがオンしてQo2がVssに接続され、その電位が「L」に落とされる(G2が「L」引きされる)。
このように、当該垂直走査期間では、シフトレジスタ10fからのパルスの出力はSC1で停止し、次の垂直走査期間の開始時(T0)まで、各段(SC1,SC3,・・・SC(2n−1))からのゲートオンパルス信号は「L」(非アクティブ)を維持する。また、シフトレジスタ10gからのパルスの出力はSC2で停止し、次の垂直走査期間の開始時(T0)まで、各段(SC2,SC4,・・・SC(2n))からのゲートオンパルス信号は「L」(非アクティブ)を維持する。
このように、実施の形態2によれば、同期信号(VSYNCやHSYNCあるいはDE)に異常が生じた場合には第1および第2クリア信号CLR1・2が「H」(アクティブ)となり、それ以後は、次の垂直走査期間の開始時まで各シフトレジスタ(10f・10g)からのパルスの出力が停止されるため、表示乱れや電源への負荷増大を抑制することができる。
なお、図19に示すシフトレジスタ10f・10gでは、GSP1およびGSP2を共通のゲートスタートパルス信号とすることもできる。この場合、例えば図21においてGSP1およびGSP2をそれぞれt0で「H」(アクティブ)となるようにする。また、CLR1およびCLR2を共通のクリア信号とすることもできる。この場合、例えば図21においてCLR1およびCLR2をそれぞれtwで「H」(アクティブ)となるようにし、図22においてCLR1およびCLR2をそれぞれt5で「H」(アクティブ)となるようにする。
なお、上記の説明ではVSYNCの異常によってクリア信号がアクティブ化する場合について説明しているが、HSYNCやDEに異常が生じた場合にもクリア信号がアクティブ化することは当然である。
〔実施の形態3〕
実施の形態3について図24〜図36に基づいて説明すれば以下のとおりである。
図24は、本液晶表示装置の構成を示すブロック図である。同図に示すように、本液晶表示装置101は、液晶パネル103、ゲートドライバ105、ソースドライバ106、タイミングコントローラ107、およびデータ処理回路108を備える。ゲートドライバ105にはシフトレジスタ110およびレベルシフタ104が設けられ、ゲートドライバ105およびタイミングコントローラ107によって液晶パネル駆動回路111が構成されている。なお、本実施の形態では、レベルシフタ104はゲートドライバ105に含まれる構成としているが、ゲートドライバ105の外部に設けられていてもよい。
本液晶パネル103には、ゲートドライバ105によって駆動される走査信号線16、ソースドライバ106によって駆動されるデータ信号線15、画素P、保持容量配線(図示せず)等が設けられるとともに、シフトレジスタ110がモノリシックに形成されている。各画素Pには、走査信号線16およびデータ信号線15に接続されたトランジスタ(TFT)と、該トランジスタに接続された画素電極とが設けられる。なお、各画素のトランジスタやシフトレジスタのトランジスタの形成には、アモルファスシリコンや多結晶シリコン(例えば、CGシリコン)等が用いられている。
タイミングコントローラ107には、液晶表示装置101の外部から、同期信号である、垂直同期信号VSYNC、水平同期信号HSYNC、およびデータイネイブル信号DEが入力される。また、データ処理回路108には、液晶表示装置101の外部から、映像データ(RGBデジタルデータ)が入力される。タイミングコントローラ107は、各同期信号を用いて、複数の源クロック信号(ck1・ck2等)と、源クリア信号(clr)と、源ゲートスタートパルス信号(gsp)とを生成する。なお、源クロック信号(ck1・ck2等)、源クリア信号(clr)、および源ゲートスタートパルス信号(gsp)はレベルシフタ106によってレベルシフトされ、それぞれクロック信号(CK1・CK2等)、クリア信号(CLR)、およびゲートスタートパルス信号(GSP)となる。また、タイミングコントローラ107は、入力された同期信号(VSYNC、HSYNC、およびDE)に基づいて、データ処理回路108に制御信号を出力するとともに、ソースドライバ106にソースタイミング信号を出力する。
クロック信号(CKA・CKB等)、クリア信号(CLR)、およびゲートスタートパルス信号(GSP)はシフトレジスタ110に入力される。クリア信号(CLR)は、最終段をリセットするための信号であり、最終段からパルスが出力された後に「H」(アクティブ)となる。シフトレジスタ110は、これらの信号(CKA・CKB等、CLR、GSP)を用いてゲートオンパルス信号を生成し、これを液晶パネル103の走査信号線に出力する。シフトレジスタ110はゲートオンパルス信号を生成するシフト回路が段状に接続されてなり、各段(シフト回路)のゲートオンパルス信号が順に一定期間アクティブ化し、初段から最終段まで順次パルス(オンパルス)が出力されていく。そして、液晶パネル103では、該パルスによって、走査信号線が順次選択される。
データ処理回路108は、映像データに所定の処理を施し、タイミングコントローラ107からの制御信号に基づいてデータ信号をソースドライバ106に出力する。ソースドライバ106は、データ処理回路108からのデータ信号とタイミングコントローラ107からのソースタイミング信号とを用いて信号電位を生成し、これを液晶パネル103のデータ信号線に出力する。この信号電位は各画素のトランジスタを介して該画素の画素電極に書き込まれる。
本実施の形態にかかるシフトレジスタ110aの構成を図25に示す。同図に示されるように、シフトレジスタ110aは、複数のシフト回路(単位回路)SC1、SC2、・・・SCmが段状に接続されてなり、シフト回路SCi(i=1・2・3・・・m−1)は、入力用のノードQfi・Qbi・CKAiおよび出力用のノードQoiを備え、シフト回路SCmは、入力用のノードQfm・CKAm・CLmおよび出力用のノードQomを備える。
ここで、シフト回路SC1については、ノードQf1が、レベルシフタ(図24参照)のGSP出力端ROに接続され、ノードQb1がシフト回路SC2のノードQo2に接続され、ノードCKA1が、第1クロック信号が供給される第1クロックラインCKL1に接続され、ノードQo1からゲートオンパルス信号(信号線選択信号)G1が出力される。
また、シフト回路SCi(i=2〜m−1)については、ノードQfiがシフト回路SC(i−1)のノードQo(i−1)に接続され、ノードQbiがシフト回路SC(i+1)のノードQo(i+1)に接続され、iが奇数であれば、ノードCKAiは第1クロックラインCKL1に接続され、iが偶数であれば、ノードCKAiは第2クロックラインCKL2に接続され、ノードQoiからゲートオンパルス信号(信号線選択信号)Giが出力される。
そして、シフト回路SCmについては、ノードQfmがシフト回路SC(m−1)のノードQo(m−1)に接続され、ノードCKAmが第2クロックラインCKL2に接続され、ノードCLmが上記クリアラインCLRLに接続され、ノードQomからゲートオンパルス信号(信号線選択信号)Gmが出力される。
図26(a)はSCi(i=1〜m−1)の具体的構成を示す回路図である。図26(a)に示すようにSCi(i=1〜m−1)は、セット用トランジスタTra、出力用トランジスタTrb、リセット用トランジスタTrd、および容量Cを含む。なお、各トランジスタはNチャネルトランジスタである。
ここで、Trbのソース端子が容量Cの第1電極に接続され、Traのゲート端子(制御端子)およびドレイン端子が接続されるとともに、Traのソース端子が、Trbのゲート端子と容量Cの第2電極とに接続される。また、Trdのドレイン端子がTrbのゲート端子に接続されるとともにTrdのソース端子が低電位側電源Vssに接続される。そして、Traのゲート端子はノードQfiに接続され、Trbのドレイン端子はノードCKAiに接続され、Trcのゲート端子はノードCLiに接続され、Trdのゲート端子はノードQbiに接続され、Trbのソース端子がノードQoiに接続されている。なお、Traのソース端子、容量Cの第2電極およびTrbのゲート端子の接続点をノードnetBiとしている。
また、図26(b)はSCmの具体的構成を示す回路図である。図26(b)に示すようにSCmは、セット用トランジスタTra、出力用トランジスタTrb、最終段のリセットのために設けられるクリア用トランジスタTrc、および容量Cを含む。なお、各トランジスタはそれぞれNチャネルトランジスタであり、容量Cは寄生容量でも構わない。ここで、Trbのソース端子が容量Cの第1電極に接続され、Traのゲート端子(制御端子)およびドレイン端子が接続されるとともに、Traのソース端子が、Trbのゲート端子と容量Cの第2電極とに接続される。また、Trcのドレイン端子がTrbのゲート端子に接続されるとともにTrcのソース端子が低電位側電源Vssに接続される。そして、Traのゲート端子はノードQfmに接続され、Trbのドレイン端子はノードCKAmに接続され、Trcのゲート端子はノードCLmに接続され、Trbのソース端子がノードQomに接続されている。また、Traのソース端子、容量Cの第2電極およびTrbのゲート端子の接続点をノードnetBmとしている。
なお、シフト回路SCi(i=1〜m−1)の各ノード(Qfi・Qbi・CKAi・Qoi)、およびシフト回路SCmの各ノード(Qfm・CKAm・CLm・Qom)の接続先は図25のとおりであり、本シフトレジスタ110a全体の具体的構成は図27のようになっている。
以下に、図27に示すシフトレジスタ110aの動作を説明する。図28は、垂直同期信号VSYNC、ゲートスタートパルス信号GSP、第1クロック信号CK1、第2クロック信号CK2、ゲートオンパルス信号Gi(i=1〜m)、およびクリア信号(CLR)の各波形を示すタイミングチャートである。なお、第1クロック信号CK1および第2クロック信号CK2はともに、1周期における「H」(アクティブ)期間が1クロック期間、「L」(非アクティブ)期間が3クロック期間であり、CK1およびCK2の一方が非アクティブ化する(立ち下がる)のに1クロック期間遅れて他方がアクティブ化する(立ち上がる)ようになっている。もっとも、これは第1および第2クロック信号CK1,CK2の一例であって、両クロック信号がともに「L」となる期間があれば、「H」期間および「L」期間は任意に設定することができる。
まず、図28のt0では、GSPのアクティブ化によってQf1の電位が上昇すると、SC1のTraがオンしてnetB1の電位が「L」から「H」になる。このため、SC1のTrbもオンしてQo1にCK1が出力される。すなわち、G1は「L」のままである。t0から1クロック期間経過後のt1では、GSPが立ち下がって(非アクティブ化して)「L」となるが、SC1の容量CによってnetB1の電位は「H」に維持され、SC1のTrbもオンしたままである。
t1から1クロック期間経過後のt2では、CK1が立ち上がる(アクティブ化する)ため、G1もアクティブ化して「H」となる。このとき、netB1の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G1のアクティブ化によってQf2の電位が上昇すると、SC2のTraがオンしてnetB2の電位が「L」から「H」になる。このため、SC2のTrbもオンしてQo2にCK2が出力される。すなわち、G2は「L」のままである。
t2から1クロック期間経過後のt3では、CK1が立ち下がって「L」となり、netB1の電位も「H」に戻るが、SC1のTrbはオンしたままであるため、Qo1にCK1が出力され続ける。すなわち、G1は「H」から「L」に非アクティブ化し、それが維持される。なお、G1が非アクティブ化して「L」となっても、SC2の容量CによってnetB2の電位は「H」に維持され、SC2のTrbはオンしたままである。
t3から1クロック期間経過後のt4では、CK2が立ち上がるため、G2もアクティブ化して「H」となる。このとき、netB2の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G2のアクティブ化によってQb1の電位が上昇すると、SC1のTrdがオンしてnetB1がVssに接続され、その電位が「H」から「L」になる。このため、SC1のTrbがオフしてQo1にはCK1が出力されなくなる。
t4から1クロック期間経過後のt5では、CK2が立ち下がって「L」となり、netB2の電位も「H」に戻るが、SC2のTrbはオンしたままであるため、Qo2にCK2が出力され続ける。すなわち、G2は「H」から「L」に非アクティブ化し、これを維持する。
さらに、txでは、CK2が立ち上がるため、Gmもアクティブ化して「H」となる。このとき、netBmの電位は容量Cによって「H」よりも高い電位に昇圧される。
txから1クロック期間経過後のtyでは、CK2が立ち下がって「L」となり、netBmの電位も「H」に戻るが、SCmのTrbはオンしたままであるため、QomにCK2が出力され続ける。すなわち、Gmは「H」から「L」に非アクティブ化し、これを維持する。
tyから1クロック期間経過後のtzでは、CK2は「L」のままであるが、クリア信号CLRがアクティブ化して「H」となるため、SCmのTrcがオンしてnetBmがVssに接続され、その電位が「H」から「L」になる。このため、SCmのTrbがオフしてQomにはCK2が出力されなくなる。
なお、図28では、tz(Gmの立ち下がりから1クロック期間経過後)でクリア信号CLRをアクティブ化しているがこれに限定されない。例えば、ty〜tzの間(ty含まず)にクリア信号CLRをアクティブ化してもよい。ただし、tyではクリア信号CLRをアクティブ化しないようにする。こうすると、Gmが「H」(アクティブ)状態を維持してしまうからである。
このように、シフトレジスタ110aでは、各シフト回路SCi(i=1〜m)からのゲートオンパルス信号Giが順に一定期間アクティブとなり、初段のシフト回路SC1から最終段のシフト回路SCmまで順次パルスP1〜Pmが出力されていく。そして、最終段(単位回路SCm)ではクリア信号によりリセットされるため、従来のようなダミーの段(ダミーのシフト回路)を省略でき、回路面積を小さくすることができる。
なお、図27のシフトレジスタ110aを図29に示すシフトレジスタ110bのように構成することもできる。シフトレジスタ110bでは、シフトレジスタ110aの構成に加えて、最終段のシフト回路SCmに、NチャネルのLow電位供給用トランジスタTreが設けられている。トランジスタTreは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードQomに接続され、そのゲート端子がノードCLmに接続されている。
シフトレジスタ110bの構成によれば、クリア信号CLRのアクティブ化によってGmを立ち下げることが可能となる。したがって、図30に示すように、tyにおいて、Gmの立ち下り(非アクティブ化)に同期してクリア信号CLRをアクティブ化することができる。
また、図27のシフトレジスタ110aを図31に示すシフトレジスタ110cのように構成することもできる。シフトレジスタ110cでは、シフトレジスタ110aの構成に加えて、シフト回路SCi(i=1〜m−1)に、NチャネルのLow電位供給用トランジスタTreが設けられている。トランジスタTreは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードQoiに接続され、そのゲート端子がノードQbiに接続されている。
以下に、図31に示すシフトレジスタ110cの動作を説明する。図32は、垂直同期信号VSYNC、ゲートスタートパルス信号GSP、第1クロック信号CK1、第2クロック信号CK2、ゲートオンパルス信号Gi(i=1〜m)、およびクリア信号(CLR)の各波形を示すタイミングチャートである。なお、第1クロック信号CK1および第2クロック信号CK2はともに、1周期における「H」(アクティブ)期間が1クロック期間、「L」(非アクティブ)期間が1クロック期間であり、CK1およびCK2の一方が立ち下がるのに同期して他方が立ち上がるようになっている。
まず、図32のt0では、GSPのアクティブ化によってQf1の電位が上昇すると、SC1のTraがオンしてnetB1の電位が「L」から「H」になる。このため、SC1のTrbもオンしてQo1にCK1が出力される。すなわち、G1は「L」のままである。
t0から1クロック期間経過後のt1では、GSPが立ち下がって(非アクティブ化して)「L」となるが、SC1の容量CによってnetB1の電位は下がらず、SC1のTrbもオンしたままである。すなわち、CK1の立ち上がりよってG1もアクティブ化して「H」となる。このとき、netB1の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G1のアクティブ化によってQf2の電位が上昇すると、SC2のTraがオンしてnetB2の電位が「L」から「H」になる。このため、SC2のTrbもオンしてQo2にCK2が出力され、G2は「L」のまま維持される。
t1から1クロック期間経過後のt2では、CK2が立ち上がるため、G2もアクティブ化して「H」となる。このとき、netB2の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G2のアクティブ化によってQb1の電位が上昇すると、SC1のTrdがオンしてnetB1がVssに接続され、その電位が「H」から「L」になる。このため、SC1のTrbがオフしてQo1にはCK1が出力されなくなる。また、G2のアクティブ化によってQb1の電位が上昇すると、SC1のTreがオンしてQo1がVssに接続され、その電位が「H」から「L」になる。すなわち、G1は「H」から「L」に非アクティブ化し、それが維持される。なお、G1が非アクティブ化して「L」となっても、SC2の容量CによってnetB2の電位は維持され、SC2のTrbはオンしたままである。また、G2のアクティブ化によってQf3の電位が上昇すると、SC3のTraがオンしてnetB3の電位が「L」から「H」になる。このため、SC3のTrbもオンしてQo3にCK1が出力される。すなわち、G3は「L」のままである。
t2から1クロック期間経過後のt3では、CK1が立ち上がるため、G3もアクティブ化して「H」となる。一方、G3のアクティブ化によってQb2の電位が上昇すると、SC2のTrdがオンしてnetB2がVssに接続され、その電位が「H」から「L」になる。このため、SC2のTrbがオフしてQo2にはCK2が出力されなくなる。また、G3のアクティブ化によってQb2の電位が上昇すると、SC2のTreがオンしてQo2がVssに接続され、その電位が「H」から「L」になる。すなわち、G2は「H」から「L」に非アクティブ化し、それが維持される。
さらに、txでは、CK2が立ち上がるため、Gmもアクティブ化して「H」となる。このとき、netBmの電位は容量Cによって「H」よりも高い電位に昇圧される。
txから1クロック期間経過後のtyでは、CK2が立ち下がって「L」となり、netBmの電位も「H」に戻るが、SCmのTrbはオンしたままであるため、QomにCK2が出力され続ける。すなわち、Gmは「H」から「L」に非アクティブ化し、これを維持する。
tyから1クロック期間経過後のtzでは、クリア信号CLRがアクティブ化して「H」となるため、SCmのTrcがオンしてnetBmがVssに接続され、その電位が「H」から「L」になる。このため、SCmのTrbがオフしてQomにはCK2が出力されなくなる。
なお、図32では、tz(Gmの立ち下がりから1クロック期間経過後)でクリア信号CLRをアクティブ化しているがこれに限定されない。例えば、ty〜tzの間(ty含まず)にクリア信号CLRをアクティブ化してもよい。ただし、tyではクリア信号CLRをアクティブ化しないようにする。こうすると、Gmが「H」(アクティブ)状態を維持してしまうからである。
このように、シフトレジスタ110bでは、各シフト回路SCi(i=1〜m)からのゲートオンパルス信号Giが順に一定期間アクティブとなり、初段のシフト回路SC1から最終段のシフト回路SCmまで順次パルスが出力されていく。
なお、図31のシフトレジスタ110cを図33に示すシフトレジスタ110dのように構成することもできる。シフトレジスタ110dでは、シフトレジスタ110cの構成に加えて、最終段のシフト回路SCmに、NチャネルのトランジスタTreが設けられている。トランジスタTreは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードQomに接続され、そのゲート端子がノードCLmに接続されている。
シフトレジスタ110dの構成によれば、クリア信号CLRのアクティブ化によってGmを立ち下げることが可能となる。したがって、図34に示すように、tyにおいて、Gmの立ち下り(非アクティブ化)に同期してクリア信号CLRをアクティブ化することができる。
また、図27のシフトレジスタ110aを図35に示すシフトレジスタ110eのように構成することもできる。シフトレジスタ110eでは、シフトレジスタ110aの構成に加えて、シフト回路SCi(i=1〜m)に、NチャネルのトランジスタTreが設けられている。トランジスタTreは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードQoiに接続され、そのゲート端子が、第1クロックラインCKL1あるいは第2クロックラインCKL2に接続される。なお、iが奇数であれば、シフト回路SCiのトランジスタTreのゲート端子は第2クロックラインCKL2に接続され、iが偶数であれば、トランジスタTreのゲート端子は第1クロックラインCKL1に接続される。
以下に、図35に示すシフトレジスタ110eの動作を説明する。図36は、垂直同期信号VSYNC、ゲートスタートパルス信号GSP、第1クロック信号CK1、第2クロック信号CK2、ゲートオンパルス信号Gi(i=1〜m)、およびクリア信号(CLR)の各波形を示すタイミングチャートである。なお、第1クロック信号CK1および第2クロック信号CK2はともに、1周期における「H」(アクティブ)期間が1クロック期間、「L」(非アクティブ)期間が1クロック期間であり、CK1およびCK2の一方が立ち下がるのに同期して他方が立ち上がるようになっている。
まず、図36のt0では、GSPのアクティブ化によってQf1の電位が上昇すると、SC1のTraがオンしてnetB1の電位が「L」から「H」になる。このため、SC1のTrbもオンしてQo1にCK1が出力される。
t0から1クロック期間経過後のt1では、GSPが立ち下がって(非アクティブ化して)「L」となるが、SC1の容量CによってnetB1の電位は下がらず、SC1のTrbもオンしたままである。このため、CK1の立ち上がりよってG1もアクティブ化して「H」となる。このとき、netB1の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G1のアクティブ化によってQf2の電位が上昇すると、SC2のTraがオンしてnetB2の電位が「L」から「H」になる。このため、SC2のTrbもオンしてQo2にCK2が出力される。すなわち、G2は「L」のままである。
t1から1クロック期間経過後のt2では、CK2が立ち上がるため、G2もアクティブ化して「H」となる。このとき、netB2の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G2のアクティブ化によってQb1の電位が上昇すると、SC1のTrdがオンしてnetB1がVssに接続され、その電位が「H」から「L」になる。このため、SC1のTrbがオフしてQo1にはCK1が出力されなくなる。また、t2では、CK2が立ち上がるため、SC1のTreがオンしてQo1がVssに接続され、その電位が「H」から「L」になる。このため、G1は「H」から「L」に非アクティブ化し、それが維持される。なお、G1が非アクティブ化して「L」となっても、SC2の容量CによってnetB2の電位は維持され、SC2のTrbはオンしたままである。また、G2のアクティブ化によってQf3の電位が上昇すると、SC3のTraがオンしてnetB3の電位が「L」から「H」になる。このため、SC3のTrbもオンしてQo3にCK1が出力される。すなわち、G3は「L」のままである。
t2から1クロック期間経過後のt3では、CK1が立ち上がるため、G3もアクティブ化して「H」となる。一方、G3のアクティブ化によってQb2の電位が上昇すると、SC2のTrdがオンしてnetB2がVssに接続され、その電位が「H」から「L」になる。このため、SC2のTrbがオフしてQo2にはCK2が出力されなくなる。また、t3では、CK1が立ち上がるため、SC2のTreがオンしてQo2がVssに接続され、その電位が「H」から「L」になる。このため、G2は「H」から「L」に非アクティブ化し、それが維持される。
なお、シフトレジスタ110eでは、t4〜t5およびt6〜t7では、CK2が「H」となっているため、SC1のTreがオンしてQo1がVssに接続され、G1を改めて「L」に落とす(いわゆる「L」引きする)ことができる。同様に、t5〜t6では、CK1が「H」となっているため、SC2のTreがオンしてQo2がVssに接続され、G2を改めて「L」に落とす(「L」引きする)ことができる。
さらに、txでは、CK2が立ち上がるため、Gmもアクティブ化して「H」となる。このとき、netBmの電位は容量Cによって「H」よりも高い電位に昇圧される。
txから1クロック期間経過後のtyでは、クリア信号CLRがアクティブ化して「H」となるため、SCmのTrcがオンしてnetBmがVssに接続され、その電位が「L」に落ちる。このため、SCmのTrbがオフしてQomにはCK2が出力されなくなる。そして、tyではCK1が立ち上がるため、SCmのTreがオンしてQomがVssに接続される。このため、Gmは非アクティブ化して「L」となる。
なお、図36では、tyでクリア信号CLRをアクティブ化しているがこれに限定されない。例えば、ty〜tzの間(ty・tz含む)にクリア信号CLRをアクティブ化してもよい。
このように、シフトレジスタ110eでは、各シフト回路SCi(i=1〜m)からのゲートオンパルス信号Giが順に一定期間アクティブとなり、初段のシフト回路SC1から最終段のシフト回路SCmまで順次パルスが出力されていく。そして、最終段(単位回路SCm)ではクリア信号によりリセットされるため、従来のようなダミーの段(ダミーのシフト回路)を省略でき、回路面積を小さくすることができる。
〔実施の形態4〕
実施の形態4について図37〜図39に基づいて説明すれば以下のとおりである。本実施の形態にかかる液晶パネルの構成を図37に示す。同図に示されるように、本液晶パネルには、パネルの左端にシフトレジスタ110fが、パネル右端に110gが設けられている。シフトレジスタ110fは複数のシフト回路SCi(i=1,3,5・・・2n+1)が段状に接続されてなり、シフト回路SCi(i=2,4,6・・・2n)が段状に接続されてなる。シフト回路SCi(i=1・2・3・・・2n−2)は、入力用のノードQfi・Qbi・CKAi・CKBiおよび出力用のノードQoiを備え、シフト回路SC(2n−1)は、入力用のノードQf(2n−1)・CKA(2n−1)・CKB(2n−1)・CL(2n−1)および出力用のノードQo(2n−1)を備える。また、シフト回路SC(2n)は、入力用のノードQf(2n)・CKA(2n)・CKB(2n)・CL(2n)および出力用のノードQo(2n)を備える。
ここで、シフト回路SC1については、ノードQf1が、レベルシフタのGSP1の出力端RO1に接続され、ノードQb1がシフト回路SC3のノードQo3に接続され、ノードCKA1が、第1クロック信号が供給される第1クロックラインCKL1に接続され、ノードCKB1が、第3クロック信号が供給される第3クロックラインCKL3に接続され、ノードQo1からゲートオンパルス信号(信号線選択信号)G1が出力される。
また、シフト回路SC2については、ノードQf2が、レベルシフタのGSP2出力端RO2に接続され、ノードQb2がシフト回路SC4のノードQo4に接続され、ノードCKA2が、第2クロック信号が供給される第2クロックラインCKL2に接続され、ノードCKB2が、第4クロック信号が供給される第4クロックラインCKL4に接続され、ノードQo2からゲートオンパルス信号(信号線選択信号)G2が出力される。
また、シフト回路SCi(i=3〜2n−2)については、ノードQfiがシフト回路SC(i−2)のノードQo(i−2)に接続され、ノードQbiがシフト回路SC(i+2)のノードQo(i+2)に接続される。また、iが4の倍数+1であれば、ノードCKAiは第1クロックラインCKL1に接続されるとともにノードCKBiは第3クロックラインCKL3に接続され、iが4の倍数+2であれば、ノードCKAiは第2クロックラインCKL2に接続されるとともにノードCKBiは第4クロックラインCKL4に接続され、iが4の倍数+3であれば、ノードCKAiは第3クロックラインCKL1に接続されるとともに、ノードCKBiは第1クロックラインCKL3に接続され、iが4の倍数であれば、ノードCKAiは第4クロックラインCKL4に接続されるとともに、ノードCKBiは第2クロックラインCKL2に接続される。そして、ノードQoiからゲートオンパルス信号(信号線選択信号)Giが出力される。
シフト回路SC(2n−1)については、ノードQf(2n−1)がシフト回路SC(2n−3)のノードQo(2n−3)に接続され、ノードCKA(2n−1)が、第3クロックラインCKL3に接続され、ノードCKB(2n−1)が、第1クロックラインCKL1に接続され、ノードCL(2n−1)が第1クリアラインCLRL1に接続され、ノードQo(2n−1)からゲートオンパルス信号(信号線選択信号)G(2n−1)が出力される。
また、シフト回路SC(2n)については、ノードQf(2n)がシフト回路SC(2n−2)のノードQo(2n−2)に接続され、ノードCKA(2n)が、第4クロックラインCKL4に接続され、ノードCKB(2n)が、第2クロックラインCKL2に接続され、ノードCL(2n)が第2クリアラインCLRL2に接続され、ノードQo(2n)からゲートオンパルス信号(信号線選択信号)G(2n)が出力される。
図38(a)はSCi(i=1〜2n−2)の具体的構成を示す回路図である。図38(a)に示すようにSCi(i=1〜2n−2)は、セット用トランジスタTra、出力用トランジスタTrb、リセット用トランジスタTrd、Low電位供給用トランジスタTre、および容量Cを含む。なお、各トランジスタはNチャネルトランジスタである。
ここで、Trbのソース端子が容量Cの第1電極に接続され、Traのゲート端子(制御端子)およびドレイン端子が接続されるとともに、Traのソース端子が、Trbのゲート端子と容量Cの第2電極とに接続される。また、Trdのドレイン端子がTrbのゲート端子に接続されるとともにTrdのソース端子が低電位側電源Vssに接続される。また、Treのドレイン端子がTrbのソース端子に接続されるとともにTreのソース端子が低電位側電源Vssに接続される。そして、Traのゲート端子はノードQfiに接続され、Trbのドレイン端子はノードCKAiに接続され、Treのゲート端子はノードCKBiに接続され、Trcのゲート端子はノードCLiに接続され、Trdのゲート端子はノードQbiに接続され、Trbのソース端子がノードQoiに接続されている。なお、Traのソース端子、容量Cの第2電極およびTrbのゲート端子の接続点をノードnetBiとしている。
また、図38(b)はSCj(j=(2n−1)または2n)の具体的構成を示す回路図である。図38(b)に示すようにSCjは、セット用トランジスタTra、出力用トランジスタTrb、最終段のリセットのために設けられるクリア用トランジスタTrc、Low電位供給用トランジスタTre、および容量Cを含む。なお、各トランジスタはNチャネルトランジスタである。
ここで、Trbのソース端子が容量Cの第1電極に接続され、Traのゲート端子(制御端子)およびドレイン端子が接続されるとともに、Traのソース端子が、Trbのゲート端子と容量Cの第2電極とに接続される。また、Trcのドレイン端子がTrbのゲート端子に接続されるとともにTrcのソース端子が低電位側電源Vssに接続される。また、Treのドレイン端子がTrbのソース端子に接続されるとともにTreのソース端子が低電位側電源Vssに接続される。そして、Traのゲート端子はノードQfjに接続され、Trbのドレイン端子はノードCKAjに接続され、Treのゲート端子はノードCKBjに接続され、Trcのゲート端子はノードCLjに接続され、Trbのソース端子がノードQojに接続されている。また、Traのソース端子、容量Cの第2電極およびTrbのゲート端子の接続点をノードnetBjとしている。
なお、シフト回路SCi(i=1〜2n−2)の各ノード(Qfi・Qbi・CKAi・CKBi・Qoi)、およびシフト回路SCj(j=(2n−1)または2n)の各ノード(Qfj・CKAj・CKBj・CLj・Qoj)の接続先は図37のとおりである。
以下に、図37に示すシフトレジスタ110f・110gの動作を説明する。図39は、垂直同期信号VSYNC、ゲートスタートパルス信号GSP1・GSP2、第1クロック信号CK1、第2クロック信号CK2、第3クロック信号CK3、第4クロック信号CK4、ゲートオンパルス信号Gi(i=1〜2n)、第1クリア信号CLR1および第2クリア信号CLR2の各波形を示すタイミングチャートである。なお、CK1〜CK4はそれぞれ、1周期における「H」期間が1クロック期間、「L」期間が3クロック期間であり、CK1が立ち下がるのに同期してCK2が立ち上がり、CK2が立ち下がるのに同期してCK3が立ち上がり、CK3が立ち下がるのに同期してCK4が立ち上がり、CK4が立ち下がるのに同期してCK1が立ち上がるようになっている。また、GSP2の立ち上がりはGSP1の立ち上がりから1クロック期間経過後となっている。
まず、図39のt0では、GSP1のアクティブ化によってQf1の電位が上昇すると、SC1のTraがオンしてnetB1の電位が「L」から「H」になる。このため、SC1のTrbもオンしてQo1にCK1が出力される。すなわち、G1は「L」のままである。
t0から1クロック期間経過後のt1では、GSP1が立ち下がって「L」となるが、SC1の容量CによってnetB1の電位は「H」に維持され、SC1のTrbもオンしたままである。また、t1では、GSP2のアクティブ化によってQf2の電位が上昇すると、SC2のTraがオンしてnetB2の電位が「L」から「H」になる。このため、SC2のTrbもオンしてQo2にCK2が出力される。すなわち、G2は「L」のままである。
t1から1クロック期間経過後のt2では、CK1が立ち上がるため、G1もアクティブ化して「H」となる。このとき、netB1の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G1のアクティブ化によってQf3の電位が上昇すると、SC3のTraがオンしてnetB3の電位が「L」から「H」になる。このため、SC3のTrbもオンしてQo3にCK3が出力される。すなわち、G3は「L」のままである。また、t2では、GSP2が立ち下がって「L」となるが、SC2の容量CによってnetB2の電位は「H」に維持され、SC2のTrbもオンしたままである。
t2から1クロック期間経過後のt3では、CK1が立ち下がって「L」となり、netB1の電位も「H」に戻るが、SC1のTrbはオンしたままであるため、Qo1にCK1が出力され続ける。このため、G1は「H」から「L」に非アクティブ化し、それが維持される。なお、G1が非アクティブ化して「L」となっても、SC3の容量CによってnetB3の電位は「H」に維持され、SC3のTrbはオンしたままである。また、t3では、CK2が立ち上がるため、G2もアクティブ化して「H」となる。このとき、netB2の電位は容量Cによって「H」よりも高い電位に昇圧される。また、t3では、G2のアクティブ化によってQf4の電位が上昇すると、SC4のTraがオンしてnetB4の電位が「L」から「H」になる。このため、SC4のTrbもオンしてQo4にCK4が出力される。すなわち、G4は「L」のままである。
t3から1クロック期間経過後のt4では、CK3が立ち上がるため、G3もアクティブ化して「H」となる。このとき、netB3の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G3のアクティブ化によってQb1の電位が上昇すると、SC1のTrdがオンしてnetB1がVssに接続され、その電位が「H」から「L」になる。このため、SC1のTrbがオフしてQo1にはCK1が出力されなくなる。また、t4では、CK3が立ち上がるため、SC1のTreがオンしてQo1がVssに接続され、その電位が「L」に落とされる(G1が「L」引きされる)。また、t4では、CK2が立ち下がって「L」となり、netB2の電位も「H」に戻るが、SC2のTrbはオンしたままであるため、Qo2にCK2が出力され続ける。このため、G2は「H」から「L」に非アクティブ化し、それが維持される。
t4から1クロック期間経過後のt5では、CK4が立ち上がるため、G4もアクティブ化して「H」となる。このとき、netB4の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G4のアクティブ化によってQb2の電位が上昇すると、SC2のTrdがオンしてnetB2がVssに接続され、その電位が「H」から「L」になる。このため、SC2のTrbがオフしてQo2にはCK2が出力されなくなる。また、t5では、CK4が立ち上がるため、SC2のTreがオンしてQo2がVssに接続され、その電位が「L」に落とされる(G2が「L」引きされる)。また、t5では、CK3が立ち下がって「L」となり、netB3の電位も「H」に戻るが、SC3のTrbはオンしたままであるため、Qo3にCK3が出力され続ける。このため、G3は「H」から「L」に非アクティブ化し、それが維持される。
t5から1クロック期間経過後のt6では、CK1が立ち上がるため、G5もアクティブ化して「H」となる。このとき、netB5の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G5のアクティブ化によってQb3の電位が上昇すると、SC3のTrdがオンしてnetB3がVssに接続され、その電位が「H」から「L」になる。このため、SC3のTrbがオフしてQo3にはCK3が出力されなくなる。また、t6では、CK1が立ち上がるため、SC3のTreがオンしてQo3がVssに接続され、その電位が「L」に落とされる(G3が「L」引きされる)。また、t6では、CK4が立ち下がって「L」となり、netB4の電位も「H」に戻るが、SC4のTrbはオンしたままであるため、Qo4にCK4が出力され続ける。このため、G4は「H」から「L」に非アクティブ化し、それが維持される。
t6から1クロック期間経過後のt7では、CK2が立ち上がるため、G6もアクティブ化して「H」となる。このとき、netB6の電位は容量Cによって「H」よりも高い電位に昇圧される。一方、G6のアクティブ化によってQb4の電位が上昇すると、SC4のTrdがオンしてnetB4がVssに接続され、その電位が「H」から「L」になる。このため、SC4のTrbがオフしてQo4にはCK4が出力されなくなる。また、t7では、CK2が立ち上がるため、SC4のTreがオンしてQo4がVssに接続され、その電位が「L」に落とされる(G4が「L」引きされる)。
さらにtxでは、CK3が立ち上がるため、G(2n−1)もアクティブ化して「H」となる。このとき、netB(2n−1)の電位は容量Cによって「H」よりも高い電位に昇圧される。
また、txから1クロック期間経過後のtyでは、CK4が立ち上がるため、G(2n)もアクティブ化して「H」となる。このとき、netB(2n)の電位は容量Cによって「H」よりも高い電位に昇圧される。また、tyでは、CK3が立ち下がって「L」となり、netB(2n−1)の電位も「H」に戻るが、SC(2n−1)のTrbはオンしたままであるため、Qo(2n−1)にCK3が出力され続ける。このため、G(2n−1)は「H」から「L」に非アクティブ化し、それが維持される。
tyから1クロック期間経過後のtzでは、第1クリア信号CLR1がアクティブ化して「H」となるため、SC(2n−1)のTrcがオンしてnetB(2n−1)がVssに接続され、その電位が「H」から「L」になる。このため、SC(2n−1)のTrbがオフしてQo(2n−1)にはCK3が出力されなくなる。さらに、CK1が立ち上がるため、SC(2n−1)のTreがオンしてQo(2n−1)がVssに接続され、その電位が「L」に落とされる(G(2n−1)が「L」引きされる)。また、tzでは、CK4が立ち下がって「L」となり、netB(2n)の電位も「H」に戻るが、SC(2n)のTrbはオンしたままであるため、Qo(2n)にCK4が出力され続ける。このため、G(2n)は「H」から「L」に非アクティブ化し、それが維持される。
tyから1クロック期間経過後のtwでは、第2クリア信号CLR2がアクティブ化して「H」となるため、SC(2n)のTrcがオンしてnetB(2n)がVssに接続され、その電位が「H」から「L」になる。このため、SC(2n)のTrbがオフしてQo(2n)にはCK4が出力されなくなる。さらに、CK2が立ち上がるため、SC(2n)のTreがオンしてQo(2n)がVssに接続され、その電位が「L」に落とされる(G(2n)が「L」引きされる)。
このように、同期信号に異常がない場合、シフトレジスタ110fでは、各シフト回路SCi(i=1,3,5・・・2n−1)からのゲートオンパルス信号Giが順に一定期間アクティブとなり、初段のシフト回路SC1から最終段のシフト回路SC(2n−1)まで順次パルスP1,P3・・・P(2n−1)が出力されていく。また、シフトレジスタ110gでは、各シフト回路SCi(i=2,4,6・・・2n)からのゲートオンパルス信号Giが順に一定期間アクティブとなり、初段のシフト回路SC2から最終段のシフト回路SC(2n)まで順次パルスP1,P2・・・P(2n)が出力されていく。そして、各シフトレジスタ110f・110gの最終段(単位回路SC(2n−1)・(2n))ではクリア信号によりリセットされるため、従来のようなダミーの段(ダミーのシフト回路)を省略でき、回路面積を小さくすることができる。
なお、図37に示すシフトレジスタ110f・110gでは、GSP1およびGSP2を共通のゲートスタートパルス信号とすることもできる。この場合、例えば図39においてGSP1およびGSP2をそれぞれt0で「H」(アクティブ)となるようにする。また、CLR1およびCLR2を共通のクリア信号とすることもできる。この場合、例えば図39においてCLR1およびCLR2をそれぞれtwで「H」(アクティブ)となるようにする。
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。