CN101971242B - 显示面板驱动电路、液晶显示装置、移位寄存器、液晶面板、以及显示装置的驱动方法 - Google Patents
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Abstract
本发明提供一种显示面板驱动电路，该显示面板驱动电路包括移位寄存器，该移位寄存器由生成信号线选择信号(G1～Gm)的单位电路级联连接而构成，并且从第一级到最后一级依次输出由所述信号线选择信号(G1～Gm)形成的脉冲，向所述各单位电路输入时钟信号(CK1、CK2)、基于来自所述显示面板驱动电路外部的同步信号(VSYNC)而生成的栅极起始脉冲信号(GSP)或由其它级生成的所述信号线选择信号(G1～Gm)、以及清零信号(CLR)，该清零信号(CLR)在所述同步信号(VSYNC)有异常的情况下被激活，之后到下一个垂直扫描期间开始之前，都不从所述移位寄存器输出脉冲。根据上述结构，能够实现一种可在所述同步信号(VSYNC)产生异常的情况下抑制显示混乱并且不增大对电源的负荷的显示面板驱动电路。
Description
技术领域
本发明涉及一种显示面板驱动电路以及用于显示面板驱动电路的移位寄存器。
背景技术
图40是表示液晶显示装置的栅极驱动器所采用的现有的移位寄存器的电路图。如图40所示，现有的移位寄存器100由多个移位电路(单位电路)sc1、sc2、…scm、scd级联连接而构成，移位电路sci(i＝1，2，3…m)包括输入用的节点qfi、qbi、CKAi、以及输出用的节点qoi，虚拟移位电路scd包括输入用的节点qfd、CKAd、以及输出用的节点qod。
此处，对于移位电路sc1，节点qf1与栅极起始脉冲信号GSP的输出端相连接，节点qb1与移位电路sc2的节点qo2相连接，节点CKA1与提供第一时钟信号的第一时钟线CKL1相连接，从节点qo1输出栅极导通脉冲信号(信号线选择信号)g1。另外，对于移位电路sci(i＝2，3…m-1)，节点qfi与移位电路sc(i-1)的节点qo(i-1)相连接，节点qbi与移位电路sc(i+1)的节点qo(i+1)相连接，节点CKAi与上述第一时钟线CKL1或提供第二时钟信号的第二时钟线CKL2相连接，从节点qoi输出栅极导通脉冲信号(信号线选择信号)gi。此外，若i为奇数，则节点CKAi与第一时钟线CKL1相连接，若i为偶数，则节点CKAi与第二时钟线CKL2相连接。
而且，对于移位电路scm，节点qfm与移位电路sc(m-1)的节点qo(m-1)相连接，节点qbm与虚拟移位电路scd的节点qod相连接，节点CKAm与第一时钟线CKL1或第二时钟线CKL2相连接，从节点qom输出栅极导通脉冲信号(信号线选择信号)gm。此外，若m为奇数，则节点CKAi与第一时钟线CKL1相连接，若m为偶数，则节点CKAi与第二时钟线CKL2相连接。另外，对于虚拟移位电路scd，节点qfd与移位电路scm的节点qom相连接，节点CKAd与第一时钟线CKL1或第二时钟线CKL2相连接。此外，若m为奇数，则节点CKAd与第二时钟线CKL2相连接，若m为偶数，则节点CKAd与第一时钟线CKL1相连接。
图41是表示垂直同步信号VSYNC、栅极起始脉冲信号GSP、第一时钟信号CK1、第二时钟信号CK2、栅极导通脉冲信号gi(i＝1～m)、以及节点qod的输出的各波形的时序图。此外，第一时钟信号CK1及第二时钟信号CK2在一个周期中的“H(High：高)”(激活)期间都为一个时钟期间，“L(Low：低)”(不激活)期间都为一个时钟期间，当CK1和CK2的其中一方激活(上升)时，另一方同步地不激活(下降)。
在第一级移位电路sc1中，因栅极起始脉冲信号GSP的激活使得节点qf1的电位上升，从而变成向节点qo1输出第一时钟信号CK1的状态，栅极导通脉冲信号g1被激活。另外，在后一级移位电路sc2中，因栅极导通脉冲信号g1的激活使得节点qf2的电位上升，从而变成向节点qo2输出第二时钟信号CK2的状态，栅极导通脉冲信号g2被激活。然后，在移位电路sc1中，因栅极导通脉冲信号g2的激活，变成不向节点qo1输出第一时钟信号CK1的状态，同时向节点qo1提供低电位侧电源电位。因此，在栅极导通脉冲信号g1被激活一定的期间后，使其不激活，从而形成脉冲P1。
即，在移位电路sci(i＝2，3…m-1)中，因栅极导通脉冲信号g(i-1)的激活使得节点qfi的电位上升，从而变成向节点qoi输出时钟信号(CK1或CK2)的状态，栅极导通脉冲信号gi被激活。另外，在后一级移位电路sc(i+1)中，因栅极导通脉冲信号gi激活使得节点qf(i+1)的电位上升，从而变成向节点qo(i+1)输出时钟信号(CK2或CK1)的状态，栅极导通脉冲信号g(i+1)被激活。然后，在移位电路sci中，因栅极导通脉冲信号g(i+1)的激活，变成不向节点qoi输出时钟信号的状态，同时向节点qoi提供低电位侧电源电位。因此，在栅极导通脉冲信号gi激活一定的期间后，使其不激活，从而形成脉冲Pi。
另外，在移位电路scm中，因栅极导通脉冲信号g(m-1)的激活使得节点qfm的电位上升，从而变成向节点qom输出时钟信号(CK1或CK2)的状态，栅极导通脉冲信号gm被激活。另外，在后一级的虚拟移位电路scd中，因栅极导通脉冲信号gm的激活使得节点qfd的电位上升，从而变成向节点qod输出时钟信号(CK2或CK1)(节点qod的电位上升)的状态。然后，在移位电路scm中，因节点qod的电位上升，变成不向节点qom输出时钟信号的状态，同时向节点qom提供低电位侧电源电位。因此，在栅极导通脉冲信号gm激活一定的期间后，使其不激活，从而形成脉冲Pm。
由此，在移位寄存器100中，来自各移位电路的栅极导通脉冲信号依次被激活一定的期间，从第一级移位电路sc1到最后一级移位电路scm依次输出脉冲。此外，能够列举出以下的专利文献1～3作为相关的公知文献。
专利文献1：日本公开专利公报“特开2001-273785号公报(2001年10月5日公开)”
专利文献2：日本公开专利公报“特开2006-24350号公报(2006年1月26日公开)”
专利文献3：日本公开专利公报“特开2007-114771号公报(2007年5月10日公开)”
发明内容
此处，当栅极起始脉冲信号GSP与垂直同步信号VSYNC的脉冲输出联动而被激活时，例如图42那样垂直同步信号VSYNC中产生噪声时，有可能出现以下异常情况直到最后一级为止：栅极起始脉冲信号GSP与之联动地被激活，同时从两个移位电路输出脉冲(两个栅极导通脉冲信号同时被激活)。另外，在水平同步信号HSYNC中产生噪声的情况下，有可能出现以下异常直到最后一级为止：时钟信号发生混乱，例如栅极导通脉冲信号的脉宽变小。
从而，在现有的移位寄存器中，存在以下问题：当垂直同步信号VSYNC、水平同步信号HSYNC或数据使能信号DE等同步信号中产生噪声等异常时，栅极导通脉冲信号的异常一直持续到最后一级为止，在面板一侧显示发生混乱，并且在面板驱动一侧对电源造成很大的负荷。
本发明中，提出了一种能够在同步信号(VSYNC、HSYNC或DE)产生异常的情况下抑制显示混乱并且不增大对电源的负荷的显示面板驱动电路、以及用于显示面板驱动电路的移位寄存器。
另外，现有的移位寄存器还存在以下问题：为了对移位电路scm(最后一级)进行复位，需要设置移位电路scd(虚拟级)，从而导致移位寄存器的电路面积增大。
本发明中，提供一种能够抑制移位寄存器的电路面积的显示面板驱动电路、以及用于显示面板驱动电路的移位寄存器。
本发明的显示面板驱动电路包括移位寄存器，该移位寄存器由输出信号线选择信号的单位电路级联连接而构成，并且从第一级到最后一级依次输出通过将信号线选择信号激活一定的期间而形成的脉冲，所述显示面板驱动电路从外部输入同步信号，其特征在于，向所述单位电路输入时钟信号、起始脉冲信号或由其它级生成的信号线选择信号、以及清零信号，该清零信号至少在同步信号有异常的情况下被激活，之后到下一个垂直扫描期间开始之前，都不从所述移位寄存器输出脉冲。
本发明的显示面板驱动电路包括移位寄存器，该移位寄存器由利用所输入的时钟信号而输出脉冲的单位电路级联连接而构成，并且从各级依次输出脉冲，在各单位电路的所述时钟信号的输入端子与输出端子之间，具有输出用晶体管，并且所述显示面板驱动电路从外部输入同步信号，其特征在于，生成清零信号并输入到各单位电路，该清零信号至少在所述同步信号有异常的情况下被激活，当所述清零信号被激活时，之后到下一个垂直扫描期间开始之前，各单位电路的输出用晶体管都截止。
根据本发明的显示面板驱动电路，当同步信号有异常时，清零信号被激活，从而之后使移位寄存器的脉冲输出都停止。因此，能够抑制显示混乱并且不增大对电源的负荷。
显示面板驱动电路也可以采用以下结构：基于所述同步信号，生成时钟信号、起始脉冲信号、以及清零信号。
显示面板驱动电路也可以采用以下结构：所述同步信号中至少包含垂直同步信号、水平同步信号、以及数据使能信号的其中一个信号。
本显示面板驱动电路也可以采用以下结构：不管同步信号是否有异常，都在最后一级的脉冲输出后激活所述清零信号，从而使最后一级输出的信号线选择信号维持不激活的状态。
本显示面板驱动电路也可以采用以下结构：不管同步信号是否有异常，都在成为最后一级的单位电路输出脉冲后激活所述清零信号，之后到下一个垂直扫描期间开始之前，各单位电路的输出用晶体管都截止。
本显示面板驱动电路也可以采用以下结构：所述清零信号在所述脉冲未输出的定时或在脉冲变成不激活的定时被激活。
本显示面板驱动电路也可以采用以下结构：成为最后一级以外的级的单位电路包括置位用晶体管、输出用晶体管、复位用晶体管、清零用晶体管、以及电容，在该单位电路中，向清零用晶体管的控制端子输入清零信号，向复位用晶体管的控制端子输入后一级的信号线选择信号，向置位用晶体管的控制端子输入起始脉冲信号或前一级的信号线选择信号，向输出用晶体管的第一导通端子输入时钟信号，输出用晶体管的第二导通端子与电容的第一电极相连接，置位用晶体管的控制端子与第一导通端子相连接，并且置位用晶体管的第二导通端子与输出用晶体管的控制端子和电容的第二电极相连接，清零用晶体管的第一导通端子与输出用晶体管的控制端子相连接，并且清零用晶体管的第二导通端子与恒压源相连接，复位用晶体管的第一导通端子与输出用晶体管的控制端子相连接，并且复位用晶体管的第二导通端子与恒压源相连接，输出用晶体管的第二导通端子成为输出端子。此外，在本申请中，将晶体管的源极端子和漏极端子的其中一方记为第一导通端子，将另一方记为第二导通端子，根据各晶体管的设计，可能所有晶体管的第一导通端子都为漏极端子，也可能所有晶体管的第一导通端子都为源极端子，还有可能某些晶体管的第一导通端子为漏极端子，而剩下晶体管的第一导通端子为源极端子。
本显示面板驱动电路也可以采用以下结构：成为最后一级以外的级的单位电路还包括电位提供用晶体管，电位提供用晶体管的第一导通端子与输出用晶体管的第二导通端子相连接，并且电位提供用晶体管的第二导通端子与恒压源相连接，向电位提供用晶体管的控制端子输入后一级的信号线选择信号。
本显示面板驱动电路也可以采用以下结构：成为最后一级以外的级的单位电路还包括电位提供用晶体管，电位提供用晶体管的第一导通端子与输出用晶体管的第二导通端子相连接，并且电位提供用晶体管的第二导通端子与恒压源相连接，向电位提供用晶体管的控制端子输入与所述时钟信号不相同的时钟信号。
本显示面板驱动电路也可以采用以下结构：成为最后一级的单位电路包括置位用晶体管、输出用晶体管、清零用晶体管、以及电容，在该单位电路中，向清零用晶体管的控制端子输入清零信号，向置位用晶体管的控制端子输入前一级的信号线选择信号，向输出用晶体管的第一导通端子输入时钟信号，输出用晶体管的第二导通端子与电容的第一电极相连接，置位用晶体管的控制端子与第一导通端子相连接，并且置位用晶体管的第二导通端子与输出用晶体管的控制端子和电容的第二电极相连接，清零用晶体管的第一导通端子与输出用晶体管的控制端子相连接，并且清零用晶体管的第二导通端子与恒压源相连接，输出用晶体管的第二导通端子成为输出端子。
本显示面板驱动电路也可以采用以下结构：成为最后一级的单位电路还包括电位提供用晶体管，向电位提供用晶体管的控制端子输入清零信号，电位提供用晶体管的第一导通端子与输出用晶体管的第二导通端子相连接，并且电位提供用晶体管的第二导通端子与恒压源相连接。
本显示面板驱动电路也可以采用以下结构：所述清零信号在来自各级的信号线选择信号变成不激活的定时或未被激活的定时被激活。
本显示面板驱动电路也可以采用以下结构：向所述移位寄存器提供彼此相位不同的多个时钟信号，将这些时钟信号分别输入到不同的单位电路的输出用晶体管。
本显示面板驱动电路也可以采用以下结构：所述多个时钟信号各自的不激活期间有一部分重叠。
本显示面板驱动电路也可以采用以下结构：所述多个时钟信号中包含相位相差半个周期的两个时钟信号。
本显示面板驱动电路也可以采用以下结构：在清零信号被激活的期间内，所述多个时钟信号的至少一个时钟信号不被激活。
本显示面板驱动电路也可以采用以下结构：置位用晶体管、输出用晶体管、复位用晶体管、以及清零用晶体管分别为N沟道晶体管。
本显示面板驱动电路也可以采用以下结构：置位用晶体管、输出用晶体管、复位用晶体管、清零用晶体管、以及电位提供用晶体管分别为N沟道晶体管。
本显示面板驱动电路也可以采用以下结构：第一导通端子为漏极端子，第二导通端子为源极端子。
本显示面板驱动电路也可以采用以下结构：第一导通端子为源极端子，第二导通端子为漏极端子。
本显示面板驱动电路也可以采用以下结构：输入所述同步信号，包括定时控制器，该定时控制器利用所述同步信号，生成所述时钟信号和起始脉冲信号、以及清零信号。
本显示面板驱动电路也可以采用以下结构：包括检测所述同步信号的异常的异常检测电路，基于该检测结果，生成所述清零信号。
本液晶显示装置的特征在于，包括所述显示面板驱动电路和液晶面板。
本液晶显示装置也可以采用以下结构：所述移位寄存器在液晶面板中形成为单片。
本液晶显示装置也可以采用以下结构：所述液晶面板使用非晶硅来形成。还可以采用以下结构：所述液晶面板使用多晶硅来形成。
本移位寄存器设置于输入同步信号的显示面板驱动电路，由生成信号线选择信号的单位电路级联连接而构成，并且从第一级到最后一级依次输出通过将信号线选择信号激活一定的期间而形成的脉冲，其特征在于，向所述单位电路输入时钟信号、起始脉冲信号或由其它级生成的信号线选择信号、以及清零信号，该清零信号至少在同步信号有异常的情况下被激活，之后到下一个垂直扫描期间开始之前，都不输出脉冲。在这种情况下，也可以采用以下结构：所述移位寄存器形成为单片。
本显示装置的驱动方法是用于驱动显示装置的显示装置的驱动方法，所述显示装置包括移位寄存器，该移位寄存器由生成信号线选择信号的单位电路级联连接而构成，并且从第一级到最后一级依次输出通过将信号线选择信号激活一定的期间而形成的脉冲，所述显示装置有同步信号输入，其特征在于，向所述单位电路输入时钟信号、起始脉冲信号或由其它级生成的信号线选择信号、以及清零信号，通过至少在同步信号有异常的情况下激活该清零信号，之后到下一个垂直扫描期间开始之前，都不使所述移位寄存器输出脉冲。
本显示面板驱动电路包括移位寄存器，该移位寄存器由输出信号线选择信号的单位电路级联连接而构成，并且从第一级到最后一级依次输出通过将信号线选择信号激活一定的期间而形成的脉冲，其特征在于，向成为最后一级的单位电路输入由其它级生成的信号线选择信号、时钟信号、以及清零信号，通过在最后一级输出脉冲后激活所述清零信号，从而使来自最后一级的信号线选择信号维持不激活的状态。
根据本显示面板驱动电路，由于最后一级(单位电路)可以利用清零信号进行复位，因此，不需要现有那样的虚拟级(虚拟移位电路)，能够缩小移位寄存器的电路面积。
本显示面板驱动电路也可以采用以下结构：成为最后一级以外的级的单位电路包括置位用晶体管、输出用晶体管、复位用晶体管、以及电容，在该单位电路中，向置位用晶体管的控制端子输入起始脉冲信号或前一级的信号线选择信号，向复位用晶体管的控制端子输入后一级的信号线选择信号，向输出用晶体管的第一导通端子输入时钟信号，输出用晶体管的第二导通端子与电容的第一电极相连接，置位用晶体管的控制端子与第一导通端子相连接，并且置位用晶体管的第二导通端子与输出用晶体管的控制端子和电容的第二电极相连接，复位用晶体管的第一导通端子与输出用晶体管的控制端子相连接，并且复位用晶体管的第二导通端子与恒压源相连接，输出用晶体管的第二导通端子成为输出端子。
本显示面板驱动电路也可以采用以下结构：成为最后一级的单位电路包括置位用晶体管、输出用晶体管、用于对最后一级进行复位而设置的清零用晶体管、以及电容，在该单位电路中，向置位用晶体管的控制端子输入前一级的信号线选择信号，向清零用晶体管的控制端子输入清零信号，向输出用晶体管的第一导通端子输入时钟信号，输出用晶体管的第二导通端子与电容的第一电极相连接，置位用晶体管的控制端子与第一导通端子相连接，并且置位用晶体管的第二导通端子与输出用晶体管的控制端子和电容的第二电极相连接，清零用晶体管的第一导通端子与输出用晶体管的控制端子相连接，并且清零用晶体管的第二导通端子与恒压源相连接，输出用晶体管的第二导通端子成为输出端子。
本显示面板驱动电路也可以采用以下结构：成为最后一级的单位电路还包括电位提供用晶体管，向电位提供用晶体管的控制端子输入清零信号，电位提供用晶体管的第一导通端子与输出用晶体管的第二导通端子相连接，并且电位提供用晶体管的第二导通端子与恒压源相连接。
本发明的移位寄存器设置于显示面板驱动电路，由生成信号线选择信号的单位电路级联连接而构成，并且从第一级到最后一级依次输出通过将信号线选择信号激活一定的期间而形成的脉冲，其特征在于，向成为最后一级的单位电路输入由其它级生成的信号线选择信号、时钟信号、以及清零信号，通过在最后一级输出脉冲后激活所述清零信号，从而使来自最后一级的信号线选择信号维持不激活的状态。
本发明的显示装置的驱动方法是用于对显示装置进行驱动的显示装置的驱动方法，所述显示装置包括移位寄存器，该移位寄存器由生成信号线选择信号的单位电路级联连接而构成，并且从第一级到最后一级依次输出通过将信号线选择信号激活一定的期间而形成的脉冲，其特征在于，向成为最后一级的单位电路输入由其它级生成的信号线选择信号、时钟信号、以及清零信号，通过在最后一级输出脉冲后激活所述清零信号，从而使来自最后一级的信号线选择信号维持不激活的状态。
根据本发明的显示面板驱动电路，当同步信号有异常时，清零信号被激活，从而之后使移位寄存器的脉冲输出都停止。因此，能够抑制显示混乱并且不增大对电源的负荷。
另外，根据本发明的显示面板驱动电路，由于在最后一级(单位电路)可以利用清零信号进行复位，因此，不需要现有那样的虚拟级(虚拟移位电路)，能够缩小移位寄存器的电路面积。
附图说明
图1是表示本移位寄存器的结构的框图。
图2(a)和图2(b)是表示移位寄存器的单位电路结构的电路图。
图3是表示本移位寄存器的结构的电路图。
图4是表示图3的移位寄存器的动作(同步信号无异常时)的时序图。
图5是表示图3的移位寄存器的动作(同步信号有异常时)的时序图。
图6是表示本移位寄存器的另一结构的电路图。
图7是表示图6的移位寄存器的动作(同步信号无异常时)的时序图。
图8是表示本移位寄存器的另一结构的电路图。
图9是表示图8的移位寄存器的动作(同步信号无异常时)的时序图。
图10是表示图8的移位寄存器的动作(同步信号有异常时)的时序图。
图11是表示本移位寄存器的另一结构的电路图。
图12是表示图11的移位寄存器的动作(同步信号无异常时)的时序图。
图13是表示本移位寄存器的另一结构的电路图。
图14是表示图13的移位寄存器的动作(同步信号无异常时)的时序图。
图15是表示图13的移位寄存器的动作(同步信号有异常时)的时序图。
图16是表示图13的移位寄存器的动作(同步信号有异常时)的时序图。
图17是说明贯通电流的电路图。
图18是表示图13的移位寄存器的动作(同步信号有异常时)的时序图。
图19是表示本移位寄存器的另一结构的框图。
图20(a)和图20(b)是表示本移位寄存器的单位电路结构的电路图。
图21是表示图19的移位寄存器的动作(同步信号无异常时)的时序图。
图22是表示图19的移位寄存器的动作(同步信号有异常时)的时序图。
图23是表示实施方式1和实施方式2的液晶显示装置的结构的框图。
图24是表示实施方式3和实施方式4的液晶显示装置的结构的框图。
图25是表示实施方式3的移位寄存器的结构的框图。
图26(a)和图26(b)是表示实施方式3的移位寄存器的单位电路结构的电路图。
图27是表示实施方式3的移位寄存器的结构的电路图。
图28是表示图27的移位寄存器的动作的时序图。
图29是表示本移位寄存器的另一结构的电路图。
图30是表示图29的移位寄存器的动作的时序图。
图31是表示实施方式3的移位寄存器的另一结构的电路图。
图32是表示图31的移位寄存器的动作的时序图。
图33是表示实施方式3的移位寄存器的另一结构的电路图。
图34是表示图33的移位寄存器的动作(同步信号无异常时)的时序图。
图35是表示实施方式3的移位寄存器的另一结构的电路图。
图36是表示图35的移位寄存器的动作(同步信号无异常时)的时序图。
图37是表示实施方式4的移位寄存器的结构的框图。
图38(a)和图38(b)是表示实施方式4的移位寄存器的单位电路结构的电路图。
图39是表示图37的移位寄存器的动作的时序图。
图40是表示现有的移位寄存器的结构的框图。
图41是表示图40的移位寄存器的动作的时序图。
图42是表示图40的移位寄存器的动作的时序图。
标号说明
1 液晶显示装置(显示装置)
10、10a～10g 移位寄存器
G1Gm 栅极导通脉冲(信号线选择信号)
SC1SCm 移位电路(单位电路)
GSP 栅极起始脉冲
CK1 第一时钟信号
CK2 第二时钟信号
CLR 清零信号
Tra 置位用晶体管
Trb 输出用晶体管
Trc 清零用晶体管
Trd 复位用晶体管
Tre 低电平电位提供用晶体管
具体实施方式
以下，基于图1～图39，说明本发明的一个实施方式。
图23是表示本液晶显示装置的结构的框图。如图23所示，本液晶显示装置1包括液晶面板3、栅极驱动器5、源极驱动器6、定时控制器7、数据处理电路8、以及异常检测电路9。栅极驱动器5中设有移位寄存器10和电平移位器4，利用栅极驱动器5、定时控制器7、以及异常检测电路9构成液晶面板驱动电路11。此外，本实施方式中，电平移位器4采用包含在栅极驱动器5内的结构，但也可以设置在栅极驱动器5的外部。
在本液晶面板3中，设置有由栅极驱动器5驱动的扫描信号线16、由源极驱动器6驱动的数据信号线15、像素P、保持电容布线(未图示)等，并且移位寄存器10形成为单片。在各像素P中，设置有与扫描信号线16及数据信号线15相连接的晶体管(TFT)、和与该晶体管相连接的像素电极。此外，为了形成各像素的晶体管或移位寄存器的晶体管，使用非晶硅或多晶硅或CG硅等。
从液晶显示装置1的外部向定时控制器7输入作为同步信号的垂直同步信号VSYNC、水平同步信号HSYNC、以及数据使能信号DE。此外，这些同步信号(VSYNC、HSYNC、以及DE)也输入到异常检测电路9。另外，从液晶显示装置1的外部向数据处理电路8输入视频数据(RGB数字数据)。异常检测电路9用来检测同步信号的异常，若同步信号有异常，则将出错信号发送到定时控制器7。对于异常检测电路9所进行的同步信号的异常检测，可以采用例如“日本公开专利公报2003-167545”记载的方法。定时控制器7利用各同步信号和来自异常检测电路9的出错信号，生成多个源时钟信号(ck1、ck2等)、源清零信号(clr)、源栅极起始脉冲信号(gsp)。而且，源时钟信号(ck1、ck2等)、源清零信号(clr)、以及源栅极起始脉冲信号(gsp)经电平移位器6进行电平移位，分别成为时钟信号(CK1、CK2等)、清零信号(CLR)、以及栅极起始脉冲信号(GSP)。另外，定时控制器7基于所输入的同步信号(VSYNC、HSYNC、以及DE)，向数据处理电路8输出控制信号，并且向源极驱动器6输出源极定时信号。
将时钟信号(CKA、CKB等)、清零信号(CLR)、以及栅极起始脉冲信号(GSP)输入到移位寄存器10。清零信号(CLR)在同步信号(VSYNC、HSYNC、以及DE)无异常的情况下，变成“L”(不激活)，在同步信号(VSYNC、HSYNC、以及DE)有异常的情况下，变成“H”(激活)，而且不管同步信号是否有异常，在从最后一级输出脉冲后都变成“H”(激活)。移位寄存器10使用这些信号(CKA、CKB等、CLR、GSP)，生成栅极导通脉冲信号，并将其输出到液晶面板3的扫描信号线。移位寄存器10由生成栅极导通脉冲信号的移位电路级联连接而构成，使各级(移位电路)的栅极导通脉冲信号依次被激活一定的期间，从第一级到最后一级依次输出脉冲(导通脉冲)。然后，在液晶面板3中，利用该脉冲依次选择扫描信号线。
数据处理电路8对视频数据实施预定的处理，基于来自定时控制器7的控制信号，向源极驱动器6输出数据信号。源极驱动器6使用来自数据处理电路8的数据信号和来自定时控制器7的源极定时信号，生成信号电位，并将其输出到液晶面板3的数据信号线。将该信号电位通过各像素的晶体管写入到该像素的像素电极。
实施方式1
图1中示出本实施方式1所涉及的移位寄存器10a的结构。如图1所示，移位寄存器10a由多个移位电路(单位电路)SC1、SC2、…SCm级联连接而构成，移位电路SCi(i＝1、2、3…m-1)包括输入用的节点Qfi、Qbi、CKAi、CLi、以及输出用的节点Qoi，移位电路SCm包括输入用的节点Qfm、CKAm、CLm、以及输出用的节点Qom。
此处，对于移位电路SC1，节点Qf1与电平移位器(参照图23)的GSP输出端RO相连接，节点Qb1与移位电路SC2的节点Qo2相连接，节点CKA1与提供第一时钟信号的第一时钟线CKL1相连接，节点CL1与提供清零信号(CLR)的清零线CLRL相连接，从节点Qo1输出栅极导通脉冲信号(信号线选择信号)G1。
另外，对于移位电路SCi(i＝2～m-1)，节点Qfi与移位电路SC(i-1)的节点Qo(i-1)相连接，节点Qbi与移位电路SC(i+1)的节点Qo(i+1)相连接，若i为奇数，则节点CKAi与第一时钟线CKL1相连接，若i为偶数，则节点CKAi与第二时钟线CKL2相连接，节点CLi与上述清零线CLRL相连接，从节点Qoi输出栅极导通脉冲信号(信号线选择信号)Gi。
而且，对于移位电路SCm，节点Qfm与移位电路SC(m-1)的节点Qo(m-1)相连接，节点CKAm与第二时钟线CKL2相连接，节点CLm与上述清零线CLRL相连接，从节点Qom输出栅极导通脉冲信号(信号线选择信号)Gm。
图2(a)是表示SCi(i＝1～m-1)的具体结构的电路图。如图2(a)所示，SCi(i＝1～m-1)包含置位用晶体管Tra、输出用晶体管Trb、清零用晶体管Trc、复位用晶体管Trd、以及电容C。晶体管Tra～Trd分别是N沟道晶体管。
此处，Trb的源极端子与电容C的第一电极相连接，Tra的栅极端子(控制端子)与漏极端子相连接，并且Tra的源极端子与Trb的栅极端子和电容C的第二电极相连接。另外，Trc的漏极端子与Trb的栅极端子相连接，并且Trc的源极端子与低电位侧电源Vss相连接。另外，Trd的漏极端子与Trb的栅极端子相连接，并且Trd的源极端子与低电位侧电源Vss相连接。而且，Tra的栅极端子与节点Qfi相连接，Trb的漏极端子与节点CKAi相连接，Trc的栅极端子与节点CLi相连接，Trd的栅极端子与节点Qbi相连接，Trb的源极端子与节点Qoi相连接。此外，将Tra的源极端子、电容C的第二电极、以及Trb的栅极端子的连接点作为节点netAi。
另外，图2(b)是表示SCm的具体结构的电路图。如图2(b)所示，SCm包含置位用晶体管Tra、输出用晶体管Trb、清零用晶体管Trc、以及电容C。晶体管Tra～Trc分别是N沟道晶体管，电容C也可以是寄生电容。此处，Trb的源极端子与电容C的第一电极相连接，Tra的栅极端子(控制端子)与漏极端子相连接，并且Tra的源极端子与Trb的栅极端子和电容C的第二电极相连接。另外，Trc的漏极端子与Trb的栅极端子相连接，并且Trc的源极端子与低电位侧电源Vss相连接。而且，Tra的栅极端子与节点Qfm相连接，Trb的漏极端子与节点CKAm相连接，Trc的栅极端子与节点CLm相连接，Trb的源极端子与节点Qom相连接。此外，将Tra的源极端子、电容C的第二电极、以及Trb的栅极端子的连接点作为节点netAm。
此外，移位电路SCi(i＝1～m-1)的各节点(Qfi、Qbi、CKAi、CLi、Qoi)、以及移位电路SCm的各节点(Qfm、CKAm、CLm、Qom)的连接目标如图1所示，本移位寄存器10a整体的具体结构如图3所示。
下面，说明图3所示的移位寄存器10a的动作。图4是表示同步信号无异常的情况下的垂直同步信号VSYNC、栅极起始脉冲信号GSP、第一时钟信号CK1、第二时钟信号CK2、栅极导通脉冲信号Gi(i＝1～m)、以及清零信号(CLR)的各波形的时序图。此外，第一时钟信号CK1及第二时钟信号CK2在一个周期中的“H”(激活)期间都为一个时钟期间，“L”(不激活)期间都为三个时钟期间，当CK1和CK2的其中一方不激活(下降)时，另一方延迟一个时钟期间而激活(上升)。但是，这只是第一时钟信号CK1和第二时钟信号CK2的一个例子，若有两个时钟信号都变为“L”的期间，则“H”期间和“L”期间可以任意地设定。
首先，在图4的t0，若通过GSP的激活而使Qf1的电位上升，则SC1的Tra导通，netA1的电位从“L”变为“H”。因此，SC1的Trb也导通，从而向Qo1输出CK1。即，G1保持“L”不变。在从t0起经过一个时钟期间后的t1，GSP下降(变成不激活)而变成“L”，但由于SC1的电容C，netA1的电位维持在“H”，从而使得SC1的Trb也仍保持导通。
在从t1起经过一个时钟期间后的t2，由于CK1上升(被激活)，因此，G1也被激活而变成“H”。此时，netA1的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G1的激活而使Qf2的电位上升，则SC2的Tra导通，netA2的电位从“L”变为“H”。因此，SC2的Trb也导通，从而向Qo2输出CK2。即，G2保持“L”不变。
在从t2起经过一个时钟期间后的t3，CK1下降而变成“L”，netA1的电位也变回“H”，但是由于SC1的Trb仍然导通，因此，持续向Qo1输出CK1。即，G1从“H”变为“L”而变成不激活，并维持不激活的状态。此外，即使G1变成不激活而变成“L”，但netA2的电位因SC2的电容C而维持在“H”，从而SC2的Trb仍保持导通。
在从t3起经过一个时钟期间后的t4，由于CK2上升，因此，G2也被激活而变成“H”。此时，netA2的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G2的激活而使Qb1的电位上升，则SC1的Trd导通，netA1与Vss相连接，其电位从“H”变为“L”。因此，SC1的Trb截止，不再向Qo1输出CK1。
在从t4起经过一个时钟期间后的t5，CK2下降而变成“L”，netA2的电位也变回“H”，但是由于SC2的Trb仍然导通，因此，持续向Qo2输出CK2。即，G2从“H”变为“L”而变成不激活，并维持不激活的状态。
而且，在tx，由于CK2上升，因此，Gm也被激活而变成“H”。此时，netAm的电位因电容C而被升压到高于“H”的电位。
在从tx起经过一个时钟期间后的ty，CK2下降而变成“L”，netAm的电位也变回“H”，但是由于SCm的Trb仍然导通，因此，持续向Qom输出CK2。即，Gm从“H”变为“L”而变成不激活，并维持不激活的状态。
在从ty起经过一个时钟期间后的tz，CK2维持在“L”，但由于清零信号CLR被激活而变成“H”，因此，SCm的Trc导通，netAm与Vss相连接，其电位从“H”变为“L”。因此，SCm的Trb截止，不再向Qom输出CK2。
此外，图4中，是在tz(从Gm下降起经过一个时钟期间后)激活清零信号CLR，但并不限于此。例如，也可以在ty～tz期间(不包含ty)内激活清零信号CLR。但是，在ty不激活清零信号CLR。这是由于，这样能使Gm维持“H”(激活)的状态。
由此，在同步信号无异常的情况下，移位寄存器10a中，来自各移位电路SCi(i＝1～m)的栅极导通脉冲信号Gi依次被激活一定的期间，从第一级的移位电路SC1到最后一级的移位电路SCm依次输出脉冲P1～Pm。
图5是表示同步信号有异常的情况下的垂直同步信号VSYNC、栅极起始脉冲信号GSP、第一时钟信号CK1、第二时钟信号CK2、栅极导通脉冲信号Gi(i＝1～m)、以及清零信号(CLR)的各波形的时序图。
图5的t0～t5期间内的移位寄存器10a的动作与图4的相同。在t5，CK2下降而变成“L”，netA2的电位也变回“H”，但是由于SC2的Trb仍然导通，因此，持续向Qo2输出CK2。即，G2从“H”变为“L”而变成不激活，并维持不激活的状态。在t5，G2变成不激活而变成“L”，但netA3的电位因SC3的电容C而维持在“H”，从而SC3的Trb也保持导通。
此处，如图5所示，在t3～t4的期间内，垂直同步信号VSYNC产生噪声而使GSP在不希望的定时(t4)被激活，这时，在t6，清零信号CLR被激活而变成“H”，SC3的Trc导通，netA3与Vss相连接，其电位从“H”变为“L”。因此，SC3的Trb截止，不再向Qo3输出CK1，G3维持在“L”(不激活)。即，从SC3不输出脉冲，在它之后的SC4、SC5、…SCm中，Trb也不导通，也不输出脉冲。因而，在该垂直扫描期间中，脉冲的输出到SC2(脉冲P2)为止，到下一个垂直扫描期间开始(T0)之前，从各级输出的栅极导通脉冲信号都维持在“L”(不激活)。
此外，图5中，是在t6激活清零信号CLR，但并不限于此。也可以在t5～t6的期间内激活清零信号CLR。
由此，根据上述实施方式，由于在同步信号(VSYNC、HSYNC、或DE)产生异常的情况下，清零信号CLR变为“H”(激活)，之后，到下一个垂直扫描期间开始之前，来自移位寄存器的脉冲输出停止，因此能够抑制显示混乱并且不增大对电源的负荷。
此外，也能够将图3的移位寄存器10a构成为如图6所示那样的移位寄存器10b。移位寄存器10b中，在移位寄存器10a的结构的基础上，还在最后一级的移位电路SCm设有N沟道的低电平电位提供用晶体管Tre。晶体管Tre的源极端子与低电位侧电源相连接，其漏极端子与节点Qom相连接，其栅极端子与节点CLm相连接。
若采用移位寄存器10b的结构，则可以通过清零信号CLR的激活来使Gm下降。因而，如图7所示，在ty，能够与Gm的下降(变成不激活)同步地激活清零信号CLR。
此外，也能够将图3的移位寄存器10a构成为如图8所示那样的移位寄存器10c。移位寄存器10c中，在移位寄存器10a的结构的基础上，还在移位电路SCi(i＝1～m-1)设有N沟道的低电平电位提供用晶体管Tre。晶体管Tre的源极端子与低电位侧电源相连接，其漏极端子与节点Qoi相连接，其栅极端子与节点Qbi相连接。
下面，说明图8所示的移位寄存器10c的动作。图9是表示同步信号无异常的情况下的垂直同步信号VSYNC、栅极起始脉冲信号GSP、第一时钟信号CK1、第二时钟信号CK2、栅极导通脉冲信号Gi(i＝1～m)、以及清零信号(CLR)的各波形的时序图。此外，第一时钟信号CK1及第二时钟信号CK2在一个周期中的“H”(激活)期间都为一个时钟期间，“L”(不激活)期间都为一个时钟期间，当CK1和CK2的其中一方下降时，另一方同步地上升。
首先，在图9的t0，若通过GSP的激活而使Qf1的电位上升，则SC1的Tra导通，netA1的电位从“L”变为“H”。因此，SC1的Trb也导通，从而向Qo1输出CK1。即，G1保持“L”不变。
在从t0起经过一个时钟期间后的t1，GSP下降(变成不激活)而变成“L”，但由于SC1的电容C，netA1的电位并不下降，从而SC1的Trb也仍保持导通。即，CK1的上升使G1也被激活而变成“H”。此时，netA1的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G1的激活而使Qf2的电位上升，则SC2的Tra导通，netA2的电位从“L”变为“H”。因此，SC2的Trb也导通，从而向Qo2输出CK2，G2维持在“L”。
在从t1起经过一个时钟期间后的t2，由于CK2上升，因此，G2也被激活而变成“H”。此时，netA2的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G2的激活而使Qb1的电位上升，则SC1的Trd导通，netA1与Vss相连接，其电位从“H”变为“L”。因此，SC1的Trb截止，不再向Qo1输出CK1。另外，若通过G2的激活而使Qb1的电位上升，则SC1的Tre导通，Qo1与Vss相连接，其电位从“H”变为“L”。即，G1从“H”变为“L”而变成不激活，并维持不激活的状态。此外，即使使G1非激活而变成“L”，但netA2的电位因SC2的电容C而维持，从而SC2的Trb仍然保持导通。另外，若通过G2的激活使Qf3的电位上升，则SC3的Tra导通，netA3的电位从“L”变为“H”。因此，SC3的Trb也导通，从而向Qo3输出CK1。即，G3保持“L”不变。
在从t2起经过一个时钟期间后的t3，由于CK1上升，因此，G3也被激活而变成“H”。另一方面，若通过G3的激活使Qb2的电位上升，则SC2的Trd导通，netA2与Vss相连接，其电位从“H”变为“L”。因此，SC2的Trb截止，不再向Qo2输出CK2。另外，若通过G3的激活而使Qb2的电位上升，则SC2的Tre导通，Qo2与Vss相连接，其电位从“H”变为“L”。即，G2从“H”变为“L”而变成不激活，并维持不激活的状态。
而且，在tx，由于CK2上升，因此，Gm也被激活而变成“H”。此时，netAm的电位因电容C而被升压到高于“H”的电位。
在从tx起经过一个时钟期间后的ty，CK2下降而变成“L”，netAm的电位也变回“H”，但是由于SCm的Trb仍然导通，因此，持续向Qom输出CK2。即，Gm从“H”变为“L”而变成不激活，并维持不激活的状态。
在从ty起经过一个时钟期间后的tz，由于清零信号CLR被激活而变成“H”，因此，SCm的Trc导通，netAm与Vss相连接，其电位从“H”变为“L”。因此，SCm的Trb截止，不再向Qom输出CK2。
此外，图9中，是在tz(从Gm下降起经过一个时钟期间后)激活清零信号CLR，但并不限于此。例如，也可以在ty～tz期间(不包含ty)内激活清零信号CLR。但是，在ty不激活清零信号CLR。这是由于，这样能使Gm维持“H”(激活)的状态。
由此，在同步信号无异常的情况下，移位寄存器10b中，来自各移位电路SCi(i＝1～m)的栅极导通脉冲信号Gi依次被激活一定的期间，从第一级的移位电路SC1到最后一级的移位电路SCm依次输出脉冲。
图10是表示同步信号有异常的情况下的垂直同步信号VSYNC、栅极起始脉冲信号GSP、第一时钟信号CK1、第二时钟信号CK2、栅极导通脉冲信号Gi(i＝1～m)、以及清零信号(CLR)的各波形的时序图。
图10的t0～t3期间内的移位寄存器10c的动作与图9的相同。此处，如图10所示，在t2～t3的期间内，垂直同步信号VSYNC产生噪声而使GSP在不希望的定时(t3)被激活，这时，在t4，清零信号CLR被激活而变成“H”，SC3的Trc导通，netA3与Vss相连接，其电位从“H”变为“L”。因此，SC3的Trb截止，不再向Qo3输出CK1，G3维持在“L”(不激活)。即，从SC3不输出脉冲，在它之后的SC4、SC5、…SCm中，Trb也不导通，也不输出脉冲。因而，在该垂直扫描期间中，脉冲的输出到SC2为止，到下一个垂直扫描期间开始(T0)之前，从各级输出的栅极导通脉冲信号都维持在“L”(不激活)。
此外，图10中，是在t4激活清零信号CLR，但并不限于此。也可以在t5激活清零信号CLR。
此外，也能够将图8的移位寄存器10c构成为如图11所示那样的移位寄存器10d。移位寄存器10d中，在移位寄存器10c的结构的基础上，还在最后一级的移位电路SCm设有N沟道的低电平电位提供用晶体管Tre。晶体管Tre的源极端子与低电位侧电源相连接，其漏极端子与节点Qom相连接，其栅极端子与节点CLm相连接。
若采用移位寄存器10d的结构，则可以通过清零信号CLR的激活来使Gm下降。因而，如图12所示，在ty，能够与Gm的下降(变成不激活)同步地激活清零信号CLR。
此外，也能够将图3的移位寄存器10a构成为如图13所示那样的移位寄存器10e。移位寄存器10e中，在移位寄存器10a的结构的基础上，还在移位电路SCi(i＝1～m)设有N沟道的低电平电位提供用晶体管Tre。晶体管Tre的源极端子与低电位侧电源相连接，其漏极端子与节点Qoi相连接，其栅极端子与第一时钟线CKL1或第二时钟线CKL2相连接。此外，若i为奇数，则移位电路SCi的晶体管Tre的栅极端子与第二时钟线CKL2相连接，若i为偶数，则晶体管Tre的栅极端子与第一时钟线CKL1相连接。
下面，说明图13所示的移位寄存器10e的动作。图14是表示同步信号无异常的情况下的垂直同步信号VSYNC、栅极起始脉冲信号GSP、第一时钟信号CK1、第二时钟信号CK2、栅极导通脉冲信号Gi(i＝1～m)、以及清零信号(CLR)的各波形的时序图。此外，第一时钟信号CK1及第二时钟信号CK2在一个周期中的“H”(激活)期间都为一个时钟期间，“L”(不激活)期间都为一个时钟期间，当CK1和CK2的其中一方下降时，另一方同步地上升。
首先，在图14的t0，若通过GSP的激活而使Qf1的电位上升，则SC1的Tra导通，netA1的电位从“L”变为“H”。因此，SC1的Trb也导通，从而向Qo1输出CK1。
在从t0起经过一个时钟期间后的t1，GSP下降(变成不激活)而变成“L”，但由于SC1的电容C，netA1的电位并不下降，从而SC1的Trb也仍保持导通。因此，CK1的上升使G1也被激活而变成“H”。此时，netA1的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G1的激活而使Qf2的电位上升，则SC2的Tra导通，netA2的电位从“L”变为“H”。因此，SC2的Trb也导通，从而向Qo2输出CK2。即，G2保持“L”不变。
在从t1起经过一个时钟期间后的t2，由于CK2上升，因此，G2也被激活而变成“H”。此时，netA2的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G2的激活而使Qb1的电位上升，则SC1的Trd导通，netA1与Vss相连接，其电位从“H”变为“L”。因此，SC1的Trb截止，不再向Qo1输出CK1。在t2，由于CK2上升，因此SC1的Tre导通，Qo1与Vss相连接，其电位从“H”变为“L”。因此，G1从“H”变为“L”而变成不激活，并维持不激活的状态。此外，即使G1变成不激活而变成“L”，但netA2的电位因SC2的电容C而维持，从而SC2的Trb仍然保持导通。另外，若通过G2的激活使Qf3的电位上升，则SC3的Tra导通，netA3的电位从“L”变为“H”。因此，SC3的Trb也导通，从而向Qo3输出CK1。即，G3保持“L”不变。
在从t2起经过一个时钟期间后的t3，由于CK1上升，因此，G3也被激活而变成“H”。另一方面，若通过G3的激活而使Qb2的电位上升，则SC2的Trd导通，netA2与Vss相连接，其电位从“H”变为“L”。因此，SC2的Trb截止，不再向Qo2输出CK2。在t3，由于CK1上升，因此SC2的Tre导通，Qo2与Vss相连接，其电位从“H”变为“L”。因此，G2从“H”变为“L”而变成不激活，并维持不激活的状态。
此外，在移位寄存器10e中，在t4～t5及t6～t7，由于CK2变成“H”，因此，SC1的Tre导通，Qo1与Vss相连接，能使G1再次降低到“L”(所谓的拉至“L”)。同样，在t5～t6，由于CK1变成“H”，因此，SC2的Tre导通，Qo2与Vss相连接，能够使G2再次降低到“L”(拉至“L”)。
而且，在tx，由于CK2上升，因此，Gm也被激活而变成“H”。此时，netAm的电位因电容C而被升压到高于“H”的电位。
在从tx起经过一个时钟期间后的ty，由于清零信号CLR被激活而变成“H”，因此，SCm的Trc导通，netAm与Vss相连接，其电位降低到“L”。因此，SCm的Trb截止，不再向Qom输出CK2。而且，在ty，由于CK1上升，因此，SCm的Tre导通，Qom与Vss相连接。因此，Gm变成不激活而变为“L”。
此外，图14中，是在ty激活清零信号CLR，但并不限于此。例如，也可以在ty～tz期间(包含ty及tz)内激活清零信号CLR。
由此，在同步信号无异常的情况下，移位寄存器10e中，来自各移位电路SCi(i＝1～m)的栅极导通脉冲信号Gi依次被激活一定的期间，从第一级的移位电路SC1到最后一级的移位电路SCm依次输出脉冲。
图15是表示同步信号产生异常的情况下的垂直同步信号VSYNC、栅极起始脉冲信号GSP、第一时钟信号CK1、第二时钟信号CK2、栅极导通脉冲信号Gi(i＝1～m)、以及清零信号(CLR)的各波形的时序图。
图15的t0～t3期间内的移位寄存器10b的动作与图14的相同。此处，如图15所示，在t1～t2的期间内，垂直同步信号VSYNC产生噪声而使GSP在不希望的定时(t2)被激活，这时，在t3，清零信号CLR被激活而变成“H”，SC3的Trc导通，netA3与Vss相连接，其电位从“H”变为“L”。因此，SC3的Trb截止，不再向Qo3输出CK1，G3维持在“L”(不激活)。即，从SC3不输出脉冲，在它之后的SC4、SC5、…SCm中，Trb也不导通，也不输出脉冲。因而，在该垂直扫描期间中，脉冲的输出到SC2为止，到下一个垂直扫描期间开始(T0)之前，从各级输出的栅极导通脉冲信号都维持在“L”(不激活)。
这种情况下，在t4～t5及t6～t7，由于CK2也变为“H”，因此，SC1的Tre导通，Qo1与Vss相连接，能使G1再次降低到“L ”(所谓的拉至“L”)。同样，在t5～t6，由于CK1变为“H”，因此，SC2的Tre导通，Qo2与Vss相连接，能够使G2再次降低到“L”(拉至“L”)。
此外，图15中，是在t3激活清零信号CLR，但并不限于此。也可以在t3～t4(包含t4和t5)的期间内激活清零信号CLR。例如，在t3到t4的期间内激活清零信号CLR的情况下，变成如图16所示那样。即，在ta，SC3的Trc导通，netA3与Vss相连接，其电位从“H”变为“L”。因此，SC3的Trb截止，不再向Qo3输出CK1，G3维持在“H”(激活)。另外，在ta，SC4的Trc导通，netA4与Vss相连接，其电位从“H”变为“L”。因此，SC4的Trb截止，不再向Qo4输出CK2，G4维持在“L”(不激活)。在t4，由于CK2上升，因此，SC3的Tre导通，Qo3与Vss相连接。因此，G3变成不激活而变为“L”。
在图16的情况下，在ta～t4的期间内，贯通电流按照图17的箭头所示的路径，从CKL1流向Vss，有可能会对电源电压造成负担。因此，要在ta激活清零信号CLR的情况下，如图18所示，通过在清零信号CLR变为“H”(激活)的期间内使CK1降低到“L”，从而能够防止图17所示那样的贯通电流。
实施方式2
图19中示出本实施方式2所涉及的液晶面板的结构。如图19所示，本液晶面板中，在面板的左端设有移位寄存器10f，在面板的右端设有移位寄存器10g。移位寄存器10f由多个移位电路SCi(i＝1，3，5…2n+1)级联连接而构成，移位寄存器10g由移位电路SCi(i＝2，4，6…2n)级联连接而构成。移位电路SCi(i＝1、2、3…2n-2)包括输入用的节点Qfi、Qbi、CKAi、CKBi、CLi、以及输出用的节点Qoi，移位电路SC(2n-1)包括输入用的节点Qf(2n-1)、CKA(2n-1)、CKB(2n-1)、CL(2n-1)、以及输出用的节点Qo(2n-1)。另外，移位电路SC(2n)包括输入用的节点Qf(2n)、CKA(2n)、CKB(2n)、CL(2n)、以及输出用的节点Qo(2n)。
此处，对于移位电路SC1，节点Qf1与电平移位器(参照图23)的GSP1的输出端RO1相连接，节点Qb1与移位电路SC3的节点Qo3相连接，节点CKA1与提供第一时钟信号的第一时钟线CKL1相连接，节点CKB1与提供第三时钟信号的第三时钟线CKL3相连接，节点CL1与提供第一清零信号(CLR1)的第一清零线CLRL1相连接，从节点Qo1输出栅极导通脉冲信号(信号线选择信号)G1。
另外，对于移位电路SC2，节点Qf2与电平移位器的GSP2的输出端RO2相连接，节点Qb2与移位电路SC4的节点Qo4相连接，节点CKA2与提供第二时钟信号的第二时钟线CKL2相连接，节点CKB2与提供第四时钟信号的第四时钟线CKL4相连接，节点CL2与提供第二清零信号(CLR2)的第二清零线CLRL2相连接，从节点Qo2输出栅极导通脉冲信号(信号线选择信号)G2。
另外，对于移位电路SCi(i＝3～2n-2)，节点Qfi与移位电路SC(i-2)的节点Qo(i-2)相连接，节点Qbi与移位电路SC(i+2)的节点Qo(i+2)相连接，若i为奇数，则节点CLi与第一清零线CLRL1相连接，若i为偶数，则节点CLi与第二清零线CLRL2相连接。另外，若i为4的倍数+1，则节点CKAi与第一时钟线CKL1相连接，并且节点CKBi与第三时钟线CKL3相连接，若i为4的倍数+2，则节点CKAi与第二时钟线CKL2相连接，并且节点CKBi与第四时钟线CKL4相连接，若i为4的倍数+3，则节点CKAi与第三时钟线CKL1相连接，并且节点CKBi与第一时钟线CKL3相连接，若i为4的倍数，则节点CKAi与第四时钟线CKL4相连接，并且节点CKBi与第二时钟线CKL2相连接。而且，从节点Qoi输出栅极导通脉冲信号(信号线选择信号)Gi。
对于移位电路SC(2n-1)，节点Qf(2n-1)与移位电路SC(2n-3)的节点Qo(2n-3)相连接，节点CKA(2n-1)与第三时钟线CKL3相连接，节点CKB(2n-1)与第一时钟线CKL1相连接，节点CL(2n-1)与第一清零线CLRL1相连接，从节点Qo(2n-1)输出栅极导通脉冲信号(信号线选择信号)G(2n-1)。
对于移位电路SC(2n)，节点Qf(2n)与移位电路SC(2n-2)的节点Qo(2n-2)相连接，节点CKA(2n)与第四时钟线CKL4相连接，节点CKB(2n)与第二时钟线CKL2相连接，节点CL(2n)与第二清零线CLRL2相连接，从节点Qo(2n)输出栅极导通脉冲信号(信号线选择信号)G(2n)。
图20(a)是表示SCi(i＝1～2n-2)的具体结构的电路图。如图20(a)所示，SCi(i＝1～2n-2)包含置位用晶体管Tra、输出用晶体管Trb、清零用晶体管Trc、复位用晶体管Trd、低电平电位提供用晶体管Tre、以及电容C。晶体管Tra～Tre分别是N沟道晶体管。
此处，Trb的源极端子与电容C的第一电极相连接，Tra的栅极端子(控制端子)与漏极端子相连接，并且Tra的源极端子与Trb的栅极端子和电容C的第二电极相连接。另外，Trc的漏极端子与Trb的栅极端子相连接，并且Trc的源极端子与低电位侧电源Vss相连接。另外，Trd的漏极端子与Trb的栅极端子相连接，并且Trd的源极端子与低电位侧电源Vss相连接。另外，Tre的漏极端子与Trb的源极端子相连接，并且Tre的源极端子与低电位侧电源Vss相连接。而且，Tra的栅极端子与节点Qfi相连接，Trb的漏极端子与节点CKAi相连接，Tre的栅极端子与节点CKBi相连接，Trc的栅极端子与节点CLi相连接，Trd的栅极端子与节点Qbi相连接，Trb的源极端子与节点Qoi相连接。此外，将Tra的源极端子、电容C的第二电极、以及Trb的栅极端子的连接点作为节点netAi。
另外，图20(b)是表示SCj(j＝(2n-1)或2n)的具体结构的电路图。如图20(b)所示，SCj包含置位用晶体管Tra、输出用晶体管Trb、清零用晶体管Trc、电位提供用晶体管Tre、以及电容C。晶体管Tra～Trc、Tre分别是N沟道晶体管。
此处，Trb的源极端子与电容C的第一电极相连接，Tra的栅极端子(控制端子)与漏极端子相连接，并且Tra的源极端子与Trb的栅极端子和电容C的第二电极相连接。另外，Trc的漏极端子与Trb的栅极端子相连接，并且Trc的源极端子与低电位侧电源Vss相连接。另外，Tre的漏极端子与Trb的源极端子相连接，并且Tre的源极端子与低电位侧电源Vss相连接。而且，Tra的栅极端子与节点Qfj相连接，Trb的漏极端子与节点CKAj相连接，Tre的栅极端子与节点CKBj相连接，Trc的栅极端子与节点CLj相连接，Trb的源极端子与节点Qoj相连接。此外，将Tra的源极端子、电容C的第二电极、以及的栅极端子的连接点作为节点netAj。
此外，移位电路SCi(i＝1～2n-2)的各节点(Qfi、Qbi、CKAi、CKBi、CLi、Qoi)、以及移位电路SCj(j＝(2n-1)或2n)的各节点(Qfj、CKAj、CKBj、CLj、Qoj)的连接目标如图19所示。
下面，说明图19所示的移位寄存器10f、10g的动作。图21是表示同步信号无异常的情况下的垂直同步信号VSYNC、栅极起始脉冲信号GSP1、GSP2、第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4、栅极导通脉冲信号Gi(i＝1～2n)、第一清零信号CLR1、以及第二清零信号CLR2的各波形的时序图。此外，CK1～CK4各自在一个周期中的“H”期间为一个时钟期间，“L”期间为三个时钟期间，当CK1下降时，CK2同步上升，当CK2下降时，CK3同步上升，当CK3下降时，CK4同步上升，当CK4下降时，CK1同步上升。另外，GSP2的上升沿是从GSP1的上升沿起经过一个时钟期间后。
首先，在图21的t0，若通过GSP1的激活而使Qf1的电位上升，则SC1的Tra导通，netA1的电位从“L”变为“H”。因此，SC1的Trb也导通，从而向Qo1输出CK1。即，G1保持“L”不变。
在从t0起经过一个时钟期间后的t1，GSP1下降而变成“L”，但netA1的电位因SC1的电容C而维持在“H”，SC1的Trb也保持导通。另外，在t1，若通过GSP2的激活使得Qf2的电位上升，则SC2的Tra导通，netA2的电位从“L”变为“H”。因此，SC2的Trb也导通，从而向Qo2输出CK2。即，G2保持“L”不变。
在从t1起经过一个时钟期间后的t2，由于CK1上升，因此，G1也被激活而变成“H”。此时，netA1的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G1的激活使得Qf3的电位上升，则SC3的Tra导通，netA3的电位从“L”变为“H”。因此，SC3的Trb也导通，从而向Qo3输出CK3。即，G3保持“L”不变。另外，在t2，GSP2下降而变成“L”，但netA2的电位因SC2的电容C而维持在“H”，SC2的Trb也保持导通。
在从t2起经过一个时钟期间后的t3，CK1下降而变成“L”，netA1的电位也变回“H”，但是由于SC1的Trb仍然导通，因此，持续向Qo1输出CK1。因而，G1从“H”变为“L”而变成不激活，并维持不激活的状态。此外，即使G1变成不激活而变为“L”，但netA3的电位因SC3的电容C而维持在“H”，从而SC3的Trb保持导通。另外，在t3，由于CK2上升，因此，G2也被激活而变成“H”。此时，netA2的电位因电容C而被升压到高于“H”的电位。另外，在t3，若通过G2的激活使Qf4的电位上升，则SC4的Tra导通，netA4的电位从“L”变为“H”。因此，SC4的Trb也导通，从而向Qo4输出CK4。即，G4保持“L”不变。
在从t3起经过一个时钟期间后的t4，由于CK3上升，因此，G3也被激活而变成“H”。此时，netA3的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G3的激活使Qb1的电位上升，则SC1的Trd导通，netA1与Vss相连接，其电位从“H”变为“L”。因此，SC1的Trb截止，不再向Qo1输出CK1。另外，在t4，由于CK3上升，因此SC1的Tre导通，Qo1与Vss相连接，其电位降低到“L”(G1被拉至“L”)。另外，在t4，CK2下降而变成“L”，netA2的电位也变回“H”但是由于SC2的Trb仍然导通，因此，持续向Qo2输出CK2。因而，G2从“H”变为“L”而变成不激活，并维持不激活的状态。
在从t4起经过一个时钟期间后的t5，由于CK4上升，因此，G4也被激活而变成“H”。此时，netA4的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G4的激活使Qb2的电位上升，则SC2的Trd导通，netA2与Vss相连接，其电位从“H”变为“L”。因此，SC2的Trb截止，不再向Qo2输出CK2。另外，在t5，由于CK4上升，因此SC2的Tre导通，Qo2与Vss相连接，其电位降低到“L”(G2被拉至“L”)。另外，在t5，CK3下降而变成“L”，netA3的电位也变回“H”，但是由于SC3的Trb仍然导通，因此，持续向Qo3输出CK3。因而，G3从“H”变为“L”而变成不激活，并维持不激活的状态。
在从t5起经过一个时钟期间后的t6，由于CK1上升，因此，G5也被激活而变成“H”。此时，netA5的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G5的激活使Qb3的电位上升，则SC3的Trd导通，netA3与Vss相连接，其电位从“H”变为“L”。因此，SC3的Trb截止，不再向Qo3输出CK3。另外，在t6，由于CK1上升，因此SC3的Tre导通，Qo3与Vss相连接，其电位降低到“L”(G3被拉至“L”)。另外，在t6，CK4下降而变成“L”，netA4的电位也变回“H”，但是由于SC4的Trb仍然导通，因此，持续向Qo4输出CK4。因而，G4从“H”变为“L”而变成不激活，并维持不激活的状态。
在从t6起经过一个时钟期间后的t7，由于CK2上升，因此，G6也被激活而变成“H”。此时，netA6的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G6的激活而使Qb4的电位上升，则SC4的Trd导通，netA4与Vss相连接，其电位从“H”变为“L”。因此，SC4的Trb截止，不再向Qo4输出CK4。另外，在t7，由于CK2上升，因此SC4的Tre导通，Qo4与Vss相连接，其电位降低到“L”(G4被拉至“L”)。
而且，在tx，由于CK3上升，因此，G(2n-1)也被激活而变成“H”。此时，netA(2n-1)的电位因电容C而被升压到高于“H”的电位。
另外，在从tx起经过一个时钟期间后的ty，由于CK4上升，因此，G(2n)也被激活而变成“H”。此时，netA(2n)的电位因电容C而被升压到高于“H”的电位。另外，在ty，CK3下降而变成“L”，netA(2n-1)的电位也变回“H”，但是由于SC(2n-1)的Trb仍然导通，因此，持续向Qo(2n-1)输出CK3。因而，G(2n-1)从“H”变为“L”而变成不激活，并维持不激活的状态。
在从ty起经过一个时钟期间后的tz，由于第一清零信号CLR1被激活而变成“H”，因此SC(2n-1)的Trc导通，netA(2n-1)与Vss相连接，其电位从“H”变为“L”。因此，SC(2n-1)的Trb截止，不再向Qo(2n-1)输出CK3。而且，由于CK1上升，因此SC(2n-1)的Tre导通，Qo(2n-1)与Vss相连接，其电位降低到“L”(G(2n-1)被拉至“L”)。另外，在tz，CK4下降而变成“L”，netA(2n)的电位也变回“H”，但是由于SC(2n)的Trb仍然导通，因此，持续向Qo(2n)输出CK4。因而，G(2n)从“H”变为“L”而变成不激活，并维持不激活的状态。
在从ty起经过一个时钟期间后的tw，由于第二清零信号CLR2被激活而变成“H”，因此SC(2n)的Trc导通，netA(2n)与Vss相连接，其电位从“H”变为“L”。因此，SC(2n)的Trb截止，不再向Qo(2n)输出CK4。而且，由于CK2上升，因此SC(2n)的Tre导通，Qo(2n)与Vss相连接，其电位降低到“L”(G(2n)被拉至“L”)。
由此，在同步信号无异常的情况下，在移位寄存器10f中，来自各移位电路SCi(i＝1，3，5…2n-1)的栅极导通脉冲信号Gi依次被激活一定的期间，从第一级的移位电路SC1到最后一级的移位电路SC(2n-1)依次输出脉冲P1，P3…P(2n-1)。另外，在移位寄存器10g中，来自各移位电路SCi(i＝2，4，6…2n)的栅极导通脉冲信号Gi依次被激活一定的期间，从第一级的移位电路SC2到最后一级的移位电路SC(2n)依次输出脉冲P1，P2…P(2n)。
图22是表示同步信号产生异常的情况下的垂直同步信号VSYNC、栅极起始脉冲信号GSP1、GSP2、第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4、栅极导通脉冲信号Gi(i＝1～2n)、第一清零信号CLR1、以及第二清零信号CLR2的各波形的时序图。
图22的t0～t3期间内的移位寄存器10f、10g的动作与图21的相同。此处，如图22所示，在t2～t3的期间内，垂直同步信号VSYNC产生噪声而使GSP1在不希望的定时(t3)被激活，使GSP2在不希望的定时(t4)被激活，在这种情况下，在t4，第一清零信号CLR1被激活而变成“H”，在t5，第二清零信号CLR2被激活而变成“H”。因而，在t4，SC3的Trc导通，netA3与Vss相连接，其电位从“H”变为“L”。因此，SC3的Trb截止，不再向Qo3输出CK3，G3维持在“L”(不激活)。即，从SC3不输出脉冲，在它之后的SC5、SC7、…SC(2n-1)中，Trb也不导通，也不输出脉冲。另外，在t4，由于CK3上升，因此SC1的Tre导通，Qo1与Vss相连接，其电位降低到“L”(G1被拉至“L”)。
另外，在t5，SC4的Trc导通，netA4与Vss相连接，其电位从“H”变为“L”。因此，SC4的Trb截止，不再向Qo4输出CK4，G4维持在“L”(不激活)。即，从SC4不输出脉冲，在它之后的SC6、SC8、……SC(2n)中，Trb也不导通，也不输出脉冲。另外，在t5，由于CK4上升，因此SC2的Tre导通，Qo2与Vss相连接，其电位降低到“L”(G2被拉至“L”)。
由此，在该垂直扫描期间中，来自移位寄存器10f的脉冲输出到SC1为止，到下一个垂直扫描期间开始(T0)之前，从各级(SC1、SC3、…SC(2n-1))输出的栅极导通脉冲信号都维持在“L”(不激活)。另外，来自移位寄存器10g的脉冲输出到SC2为止，到下一个垂直扫描期间开始(T0)之前，从各级(SC2、SC4、SC(2n))输出的栅极导通脉冲信号都维持在“L”(不激活)。
由此，根据实施方式2，由于在同步信号(VSYNC、HSYNC、或DE)产生异常的情况下，第一清零信号CLR1和第二清零信号CLR2变为“H”(激活)，之后，到下一个垂直扫描期间开始之前，来自各移位寄存器(10f、10g)的脉冲输出停止，因此能够抑制显示混乱和对电源负荷增大。
此外，在图19所示的移位寄存器10f、10g中，也可以将GSP1和GSP2作为公共的栅极起始脉冲信号。在这种情况下，例如图21中使GSP1和GSP2分别在t0变为“H”(激活)。另外，也可以将CLR1和CLR2作为公共的清零信号。在这种情况下，例如图21中使GLR1和GLR2分别在tw变为“H”(激活)，在图22中使GLR1和GLR2分别在t5变为“H”(激活)。
此外，上述的说明中对因VSYNC的异常而导致清零信号被激活的情况进行了说明，当然在HSYNC或DE产生异常的情况下，也会导致清零信号被激活。
实施方式3
下面，基于图24～图36，说明实施方式3。
图24是表示本液晶显示装置的结构的框图。如图24所示，本液晶显示装置101包括液晶面板103、栅极驱动器105、源极驱动器106、定时控制器107、以及数据处理电路108。栅极驱动器105中设有移位寄存器110和电平移位器104，利用栅极驱动器105和定时控制器107构成液晶面板驱动电路111。此外，本实施方式中，电平移位器104采用包含在栅极驱动器105内的结构，但也可以设置在栅极驱动器105的外部。
在本液晶面板103中，设置有由栅极驱动器105驱动的扫描信号线16、由源极驱动器106驱动的数据信号线15、像素P、保持电容布线(未图示)等，并且移位寄存器110形成为单片。在各像素P中，设置有与扫描信号线16及数据信号线15相连接的晶体管(TFT)、和与该晶体管相连接的像素电极。此外，为了形成各像素的晶体管或移位寄存器的晶体管，使用非晶硅或多晶硅(例如CG硅)等。
从液晶显示装置101的外部向定时控制器107输入作为同步信号的垂直同步信号VSYNC、水平同步信号HSYNC、以及数据使能信号DE。另外，从液晶显示装置101的外部向数据处理电路108输入视频数据(RGB数字数据)。定时控制器107利用各同步信号，生成多个源时钟信号(ck1、ck2等)、源清零信号(clr)、源栅极起始脉冲信号(gsp)。而且，源时钟信号(ck1、ck2等)、源清零信号(clr)、以及源栅极起始脉冲信号(gsp)经电平移位器106进行电平移位，分别成为时钟信号(CK1、CK2等)、清零信号(CLR)、以及栅极起始脉冲信号(GSP)。另外，定时控制器107基于所输入的同步信号(VSYNC、HSYNC、以及DE)，向数据处理电路108输出控制信号，并且向源极驱动器106输出源极定时信号。
将时钟信号(CKA、CKB等)、清零信号(CLR)、以及栅极起始脉冲信号(GSP)输入到移位寄存器110。清零信号(CLR)是用于对最后一级进行复位的信号，在最后一级输出脉冲后变为“H”(激活)。移位寄存器110使用这些信号(CKA、CKB等、CLR、GSP)，生成栅极导通脉冲信号，并将其输出到液晶面板103的扫描信号线。移位寄存器110由生成栅极导通脉冲信号的移位电路级联连接而构成，使各级(移位电路)的栅极导通脉冲信号依次激活一定的期间，从第一级到最后一级依次输出脉冲(导通脉冲)。然后，在液晶面板103中，利用该脉冲依次选择扫描信号线。
数据处理电路108对视频数据实施预定的处理，基于来自定时控制器107的控制信号，向源极驱动器106输出数据信号。源极驱动器106使用来自数据处理电路108的数据信号和来自定时控制器107的源极定时信号，生成信号电位，并将其输出到液晶面板103的数据信号线。将该信号电位通过各像素的晶体管写入到该像素的像素电极。
图25中示出本实施方式所涉及的移位寄存器110a的结构。如图25所示，移位寄存器110a由多个移位电路(单位电路)SC1、SC2、…SCm级联连接而构成，移位电路SCi(i＝1，2，3…m-1)包括输入用的节点Qfi、Qbi、CKAi、以及输出用的节点Qoi，移位电路SCm包括输入用的节点Qfm、CKAm、CLm、以及输出用的节点Qom。
此处，对于移位电路SC1，节点Qf1与电平移位器(参照图24)的GSP输出端RO相连接，节点Qb1与移位电路SC2的节点Qo2相连接，节点CKA1与提供第一时钟信号的第一时钟线CKL1相连接，从节点Qo1输出栅极导通脉冲信号(信号线选择信号)G1。
另外，对于移位电路SCi(i＝2～m-1)，节点Qfi与移位电路SC(i-1)的节点Qo(i-1)相连接，节点Qbi与移位电路SC(i+1)的节点Qo(i+1)相连接，若i为奇数，则节点CKAi与第一时钟线CKL1相连接，若i为偶数，则节点CKAi与第二时钟线CKL2相连接，从节点Qoi输出栅极导通脉冲信号(信号线选择信号)Gi。
而且，对于移位电路SCm，节点Qfm与移位电路SC(m-1)的节点Qo(m-1)相连接，节点CKAm与第二时钟线CKL2相连接，节点CLm与上述清零线CLRL相连接，从节点Qom输出栅极导通脉冲信号(信号线选择信号)Gm。
图26(a)是表示SCi(i＝1～m-1)的具体结构的电路图。如图26(a)所示，SCi(i＝1～m-1)包含置位用晶体管Tra、输出用晶体管Trb、复位用晶体管Trd、以及电容C。各晶体管是N沟道晶体管。
此处，Trb的源极端子与电容C的第一电极相连接，Tra的栅极端子(控制端子)与漏极端子相连接，并且Tra的源极端子与Trb的栅极端子和电容C的第二电极相连接。另外，Trd的漏极端子与Trb的栅极端子相连接，并且Trd的源极端子与低电位侧电源Vss相连接。而且，Tra的栅极端子与节点Qfi相连接，Trb的漏极端子与节点CKAi相连接，Trc的栅极端子与节点CLi相连接，Trd的栅极端子与节点Qbi相连接，Trb的源极端子与节点Qoi相连接。此外，将Tra的源极端子、电容C的第二电极、以及Trb的栅极端子的连接点作为节点netBi。
另外，图26(b)是表示SCm的具体结构的电路图。如图26(b)所示，SCm包含置位用晶体管Tra、输出用晶体管Trb、用于对最后一级进行复位而设置的清零用晶体管Trc、以及电容C。各晶体管分别是N沟道晶体管，电容C也可以是寄生电容。此处，Trb的源极端子与电容C的第一电极相连接，Tra的栅极端子(控制端子)与漏极端子相连接，并且Tra的源极端子与Trb的栅极端子和电容C的第二电极相连接。另外，Trc的漏极端子与Trb的栅极端子相连接，并且Trc的源极端子与低电位侧电源Vss相连接。而且，Tra的栅极端子与节点Qfm相连接，Trb的漏极端子与节点CKAm相连接，Trc的栅极端子与节点CLm相连接，Trb的源极端子与节点Qom相连接。此外，将Tra的源极端子、电容C的第二电极、以及Trb的栅极端子的连接点作为节点netBm。
此外，移位电路SCi(i＝1～m-1)的各节点(Qfi、Qbi、CKAi、Qoi)、以及移位电路SCm的各节点(Qfm、CKAm、CLm、Qom)的连接目标如图25所示，本移位寄存器110a整体的具体结构如图27所示。
下面，说明图27所示的移位寄存器110a的动作。图28是表示垂直同步信号VSYNC、栅极起始脉冲信号GSP、第一时钟信号CK1、第二时钟信号CK2、栅极导通脉冲信号Gi(i＝1～m)、以及清零信号(CLR)的各波形的时序图。此外，第一时钟信号CK1及第二时钟信号CK2在一个周期中“H”(激活)期间都为一个时钟期间，“L”(不激活)期间都为三个时钟期间，当CK1和CK2的其中一方不激活(下降)时，另一方延迟一个时钟期间而激活(上升)。但是，这只是第一时钟信号CK1和第二时钟信号CK2的一个例子，若有两个时钟信号都变为“L”的期间，则“H”期间和“L”期间可以任意地设定。
首先，在图28的t0，若通过GSP的激活而使Qf1的电位上升，则SC1的Tra导通，netB1的电位从“L”变为“H”。因此，SC1的Trb也导通，从而向Qo1输出CK1。即，G1保持“L”不变。在从t0起经过一个时钟期间后的t1，GSP下降(使其变成不激活)而变成“L”，但由于SC1的电容C，netB1的电位维持在“H”，从而使得SC1的Trb也仍保持导通。
在从t1起经过一个时钟期间后的t2，由于CK1上升(被激活)，因此，G1也被激活而变成“H”。此时，netB1的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G1的激活而使Qf2的电位上升，则SC2的Tra导通，netB2的电位从“L”变为“H”。因此，SC2的Trb也导通，从而向Qo2输出CK2。即，G2保持“L”不变。
在从t2起经过一个时钟期间后的t3，CK1下降而变成“L”，netB1的电位也变回“H”，但是由于SC1的Trb仍然导通，因此，持续向Qo1输出CK1。即，G1从“H”变为“L”而变成不激活，并维持不激活的状态。此外，即使G1变成不激活而变成“L”，但netB2的电位因SC2的电容C而维持在“H”，从而SC3的Trb仍保持导通。
在从t3起经过一个时钟期间后的t4，由于CK2上升，因此，G2也被激活而变成“H”。此时，netB2的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G2的激活使Qb1的电位上升，则SC1的Trd导通，netB1与Vss相连接，其电位从“H”变为“L”。因此，SC1的Trb截止，不再向Qo1输出CK1。
在从t4起经过一个时钟期间后的t5，CK2下降而变成“L”，netB2的电位也变回“H”，但是由于SC2的Trb仍然导通，因此，持续向Qo2输出CK2。即，G2从“H”变为“H”而变成不激活，并维持不激活的状态。
而且，在tx，由于CK2上升，因此，Gm也被激活而变成“H”。此时，netBm的电位因电容C而被升压到高于“H”的电位。
在从tx起经过一个时钟期间后的ty，CK2下降而变成“L”，netBm的电位也变回“H”，但是由于SCm的Trb仍然导通，因此，持续向Qom输出CK2。即，Gm从“H”变为“L”而变成不激活，并维持不激活的状态。
在从ty起经过一个时钟期间后的tz，CK2维持在“L”，但由于清零信号CLR被激活而变成“H”，因此，SCm的Trc导通，netBm与Vss相连接，其电位从“H”变为“L”。因此，SCm的Trb截止，不再向Qom输出CK2。
此外，图28中，是在tz(从Gm下降起经过一个时钟期间后)激活清零信号CLR，但并不限于此。例如，也可以在ty～tz期间(不包含ty)内激活清零信号CLR。但是，在ty不激活清零信号CLR。这是由于，这样能使Gm维持“H”(激活)的状态。
由此，在移位寄存器110a中，来自各移位电路SCi(i＝1～m)的栅极导通脉冲信号Gi依次被激活一定的期间，从第一级的移位电路SC1到最后一级的移位电路SCm依次输出脉冲P1～Pm。而且，由于最后一级(单位电路SCm)利用清零信号进行复位，因此，能够省略现有那样的虚拟级(虚拟移位电路)，能够缩小电路面积。
此外，也能够将图27的移位寄存器110a构成为如图29所示那样的移位寄存器110b。移位寄存器110b中，在移位寄存器110a的结构的基础上，还在最后一级的移位电路SCm设有N沟道的低电平电位提供用晶体管Tre。晶体管Tre的源极端子与低电位侧电源相连接，其漏极端子与节点Qom相连接，其栅极端子与节点CLm相连接。
若采用移位寄存器110b的结构，则可以通过清零信号CLR的激活来使Gm下降。因而，如图30所示，在ty，能够与Gm的下降(变成不激活)同步地激活清零信号CLR。
此外，也能够将图27的移位寄存器110a构成为如图31所示那样的移位寄存器110c。移位寄存器110c中，在移位寄存器110a的结构的基础上，还在移位电路SCi(i＝1～m-1)设有N沟道的低电平电位提供用晶体管Tre。晶体管Tre的源极端子与低电位侧电源相连接，其漏极端子与节点Qoi相连接，其栅极端子与节点Qbi相连接。
下面，说明图31所示的移位寄存器110c的动作。图32是表示垂直同步信号VSYNC、栅极起始脉冲信号GSP、第一时钟信号CK1、第二时钟信号CK2、栅极导通脉冲信号Gi(i＝1～m)、以及清零信号(CLR)的各波形的时序图。此外，第一时钟信号CK1及第二时钟信号CK2在一个周期中的“H”(激活)期间都为一个时钟期间，“L”(不激活)期间都为一个时钟期间，当CK1和CK2的其中一方下降时，另一方同步地上升。
首先，在图32的t0，若通过GSP的激活而使Qf1的电位上升，则SC1的Tra导通，netB1的电位从“L”变为“H”。因此，SC1的Trb也导通，从而向Qo1输出CK1。即，G1保持“L”不变。
在从t0起经过一个时钟期间后的t1，GSP下降(变成不激活)而变成“L”，但由于SC1的电容C，netB1的电位并不下降，从而SC1的Trb也仍保持导通。即，CK1的上升使G1也被激活而变成“H”。此时，netB1的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G1的激活而使Qf2的电位上升，则SC2的Tra导通，netB2的电位从“L”变为“H”。因此，SC2的Trb也导通，不再向Qo2输出CK2，G2维持在“L”。
在从t1起经过一个时钟期间后的t2，由于CK2上升，因此，G2也被激活而变成“H”。此时，netB2的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G2的激活使Qb1的电位上升，则SC1的Trd导通，netB1与Vss相连接，其电位从“H”变为“L”。因此，SC1的Trb截止，不再向Qo1输出CK1。另外，若通过G2的激活而使Qb1的电位上升，则SC1的Tre导通，Qo1与Vss相连接，其电位从“H”变为“L”。即，G1从“H”变为“L”而变成不激活，并维持不激活的状态。此外，即使G1变成不激活而变成“L”，但netB2的电位因SC2的电容C而维持，从而SC2的Trb仍然保持导通。另外，若通过G2的激活使Qf3的电位上升，则SC3的Tra导通，netB3的电位从“L”变为“H”。因此，SC3的Trb也导通，从而向Qo3输出CK1。即，G3保持“L”不变。
在从t2起经过一个时钟期间后的t3，由于CK1上升，因此，G3也被激活而变成“H”。另一方面，若通过G3的激活使Qb2的电位上升，则SC2的Trd导通，netB2与Vss相连接，其电位从“H”变为“L”。因此，SC2的Trb截止，不再向Qo2输出CK2。另外，若通过G3的激活而使Qb2的电位上升，则SC2的Tre导通，Qo2与Vss相连接，其电位从“H”变为“L”。即，G2从“H”变为“L”而变成不激活，并维持不激活的状态。
而且，在tx，由于CK2上升，因此，Gm也被激活而变成“H”。此时，netBm的电位因电容C而被升压到高于“H”的电位。
在从tx起经过一个时钟期间后的ty，CK2下降而变成“L”，netBm的电位也变回“H”，但是由于SCm的Trb仍然导通，因此，持续向Qom输出CK2。即，Gm从“H”变为“L”而变成不激活，并维持不激活的状态。
在从ty起经过一个时钟期间后的tz，由于清零信号CLR被激活而变成“H”，因此，SCm的Trc导通，netBm与Vss相连接，其电位从“H”变为“L”。因此，SCm的Trb截止，不再向Qom输出CK2。
此外，图32中，是在tz(从Gm下降起经过一个时钟期间后)激活清零信号CLR，但并不限于此。例如，也可以在ty～tz期间(不包含ty)内激活清零信号CLR。但是，在ty不激活清零信号CLR。这是由于，这样能使Gm维持“H”(激活)的状态。
由此，在移位寄存器110b中，来自各移位电路SCi(i＝1～m)的栅极导通脉冲信号Gi依次被激活一定的期间，从第一级的移位电路SC1到最后一级的移位电路SCm依次输出脉冲。
此外，也能够将图31的移位寄存器110c构成为如图33所示那样的移位寄存器110d。移位寄存器110d中，在移位寄存器110c的结构的基础上，还在最后一级的移位电路SCm设有N沟道的晶体管Tre。晶体管Tre的源极端子与低电位侧电源相连接，其漏极端子与节点Qom相连接，其栅极端子与节点CLm相连接。
若采用移位寄存器110d的结构，则可以通过清零信号CLR的激活来使Gm下降。因而，如图34所示，在ty，能够与Gm的下降(变成不激活)同步地激活清零信号CLR。
此外，也能够将图27的移位寄存器110a构成为如图35所示那样的移位寄存器110e。移位寄存器110e中，在移位寄存器110a的结构的基础上，还在移位电路Sci(i＝1～m)设有N沟道的晶体管Tre。晶体管Tre的源极端子与低电位侧电源相连接，其漏极端子与节点Qoi相连接，其栅极端子与第一时钟线CKL1或第二时钟线CKL2相连接。此外，若i为奇数，则移位电路SCi的晶体管Tre的栅极端子与第二时钟线CKL2相连接，若i为偶数，则晶体管Tre的栅极端子与第一时钟线CKL1相连接。
下面，说明图35所示的移位寄存器110e的动作。图36是表示垂直同步信号VSYNC、栅极起始脉冲信号GSP、第一时钟信号CK1、第二时钟信号CK2、栅极导通脉冲信号Gi(i＝1～m)、以及清零信号(CLR)的各波形的时序图。此外，第一时钟信号CK1及第二时钟信号CK2在一个周期中的“H”(激活)期间都为一个时钟期间，“L”(不激活)期间都为一个时钟期间，当CK1和CK2的其中一方下降时，另一方同步地上升。
首先，在图36的t0，若通过GSP的激活而使Qf1的电位上升，则SC1的Tra导通，netB1的电位从“L”变为“H”。因此，SC1的Trb也导通，从而向Qo1输出CK1。
在从t0起经过一个时钟期间后的t1，GSP下降(变成不激活)而变成“L”，但由于SC1的电容C，netB1的电位并不下降，从而SC1的Trb也仍保持导通。因此，CK1的上升使G1也被激活而变成“H”。此时，netB1的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G1的激活而使Qf2的电位上升，则SC2的Tra导通，netB2的电位从“L”变为“H”。因此，SC2的Trb也导通，从而向Qo2输出CK2。即，G2保持“L”不变。
在从t1起经过一个时钟期间后的t2，由于CK2上升，因此，G2也被激活而变成“H”。此时，netB2的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G2的激活使Qb1的电位上升，则SC1的Trd导通，netB1与Vss相连接，其电位从“H”变为“L”。因此，SC1的Trb截止，不再向Qo1输出CK1。在t2，由于CK2上升，因此SC1的Tre导通，Qo1与Vss相连接，其电位从“H”变为“L”。因此，G1从“H”变为“L”而变成不激活，并维持不激活的状态。此外，即使G1变成不激活而变成“L”，但netB2的电位因SC2的电容C而维持，从而SC2的Trb仍然保持导通。另外，若通过G2的激活使Qf3的电位上升，则SC3的Tra导通，netB3的电位从“L”变为“H”。因此，SC3的Trb也导通，从而向Qo3输出CK1。即，G3保持“L”不变。
在从t2起经过一个时钟期间后的t3，由于CK1上升，因此，G3也被激活而变成“H”。另一方面，若通过G3的激活使Qb2的电位上升，则SC2的Trd导通，netB2与Vss相连接，其电位从“H”变为“L”。因此，SC2的Trb截止，不再向Qo2输出CK2。在t3，由于CK1上升，因此SC2的Tre导通，Qo2与Vss相连接，其电位从“H”变为“L”。因此，G2从“H”变为“L”而变成不激活，并维持不激活的状态。
此外，在移位寄存器110e中，在t4～t5及t6～t7，由于CK2变成“H”，因此，SC1的Tre导通，Qo1与Vss相连接，能使G1再次降低到“L”(所谓的拉至“L”)。同样，在t5～t6，由于CK1变为“H”，因此，SC2的Tre导通，Qo2与Vss相连接，能够使G2再次降低到“L”(拉至“L”)。
而且，在tx，由于CK2上升，因此，Gm也被激活而变成“H”。此时，netBm的电位因电容C而被升压到高于“H”的电位。
在从tx起经过一个时钟期间后的ty，由于清零信号CLR被激活而变成“H”，因此，SCm的Trc导通，netBm与Vss相连接，其电位降低到“L”。因此，SCm的Trb截止，不再向Qom输出CK2。而且，在ty，由于CK1上升，因此，SCm的Tre导通，Qom与Vss相连接。因此，Gm变成不激活而变为“L”。
此外，图36中，是在ty激活清零信号CLR，但并不限于此。例如，也可以在ty～tz期间(包含ty及tz)内激活清零信号CLR。
由此，在移位寄存器110e中，来自各移位电路SCi(i＝1～m)的栅极导通脉冲信号Gi依次被激活一定的期间，从第一级的移位电路SC1到最后一级的移位电路SCm依次输出脉冲。而且，由于最后一级(单位电路SCm)利用清零信号进行复位，因此，能够省略现有那样的虚拟级(虚拟移位电路)，能够缩小电路面积。
实施方式4
下面，基于图37～图39，说明实施方式4。图37中示出本实施方式所涉及的液晶面板的结构。如图37所示，本液晶面板中，在面板的左端设有移位寄存器110f，在面板的右端设有移位寄存器110g。移位寄存器110f由多个移位电路SCi(i＝1，3，5…2n+1)级联连接而构成，移位寄存器110g由移位电路SCi(i＝2，4，6…2n)级联连接而构成。移位电路SCi(i＝1，2，3…2n-2)包括输入用的节点Qfi、Qbi、CKAi、CKBi、以及输出用的节点Qoi，移位电路SC(2n-1)包括输入用的节点Qf(2n-1)、CKA(2n-1)、CKB(2n-1)、CL(2n-1)、以及输出用的节点Qo(2n-1)。另外，移位电路SC(2n)包括输入用的节点Qf(2n)、CKA(2n)、CKB(2n)、CL(2n)、以及输出用的节点Qo(2n)。
此处，对于移位电路SC1，节点Qf1与电平移位器的GSP1的输出端RO1相连接，节点Qb1与移位电路SC3的节点Qo3相连接，节点CKA1与提供第一时钟信号的第一时钟线CKL1相连接，节点CKB1与提供第三时钟信号的第三时钟线CKL3相连接，从节点Qo1输出栅极导通脉冲信号(信号线选择信号)G1。
另外，对于移位电路SC2，节点Qf2与电平移位器的GSP2的输出端RO2相连接，节点Qb2与移位电路SC4的节点Qo4相连接，节点CKA2与提供第二时钟信号的第二时钟线CKL2相连接，节点CKB2与提供第四时钟信号的第四时钟线CKL4相连接，从节点Qo2输出栅极导通脉冲信号(信号线选择信号)G2。
另外，对于移位电路SCi(i＝3～2n-2)，节点Qfi与移位电路SC(i-2)的节点Qo(i-2)相连接，节点Qbi与移位电路SC(i+2)的节点Qo(i+2)相连接。另外，若i为4的倍数+1，则节点CKAi与第一时钟线CKL1相连接，并且节点CKBi与第三时钟线CKL3相连接，若i为4的倍数+2，则节点CKAi与第二时钟线CKL2相连接，并且节点CKBi与第四时钟线CKL4相连接，若i为4的倍数+3，则节点CKAi与第三时钟线CKL1相连接，并且节点CKBi与第一时钟线CKL3相连接，若i为4的倍数，则节点CKAi与第四时钟线CKL4相连接，并且节点CKBi与第二时钟线CKL2相连接。而且，从节点Qoi输出栅极导通脉冲信号(信号线选择信号)Gi。
对于移位电路SC(2n-1)，节点Qf(2n-1)与移位电路SC(2n-3)的节点Qo(2n-3)相连接，节点CKA(2n-1)与第三时钟线CKL3相连接，节点CKB(2n-1)与第一时钟线CKL1相连接，节点CL(2n-1)与第一清零线CLRL1相连接，从节点Qo(2n-1)输出栅极导通脉冲信号(信号线选择信号)G(2n-1)。
对于移位电路SC(2n)，节点Qf(2n)与移位电路SC(2n-2)的节点Qo(2n-2)相连接，节点CKA(2n)与第四时钟线CKL4相连接，节点CKB(2n)与第二时钟线CKL2相连接，节点CL(2n)与第二清零线CLRL2相连接，从节点Qo(2n)输出栅极导通脉冲信号(信号线选择信号)G(2n)。
图38(a)是表示SCi(i＝1～2n-2)的具体结构的电路图。如图38(a)所示，SCi(i＝1～2n-2)包含置位用晶体管Tra、输出用晶体管Trb、复位用晶体管Trd、低电平电位提供用晶体管Tre、以及电容C。各晶体管是N沟道晶体管。
此处，Trb的源极端子与电容C的第一电极相连接，Tra的栅极端子(控制端子)与漏极端子相连接，并且Tra的源极端子与Trb的栅极端子和电容C的第二电极相连接。另外，Trd的漏极端子与Trb的栅极端子相连接，并且Trd的源极端子与低电位侧电源Vss相连接。另外，Tre的漏极端子与Trb的源极端子相连接，并且Tre的源极端子与低电位侧电源Vss相连接。而且，Tra的栅极端子与节点Qfi相连接，Trb的漏极端子与节点CKAi相连接，Tre的栅极端子与节点CKBi相连接，Trc的栅极端子与节点CLi相连接，Trd的栅极端子与节点Qbi相连接，Trb的源极端子与节点Qoi相连接。此外，将Tra的源极端子、电容C的第二电极、以及Trb的栅极端子的连接点作为节点netBi。
另外，图38(b)是表示SCj(j＝(2n-1)或2n)的具体结构的电路图。如图38(b)所示，SCj包含置位用晶体管Tra、输出用晶体管Trb、用于对最后一级进行复位而设置的清零用晶体管Trc、低电平电位提供用晶体管Tre、以及电容C。各晶体管是N沟道晶体管。
此处，Trb的源极端子与电容C的第一电极相连接，Tra的栅极端子(控制端子)与漏极端子相连接，并且Tra的源极端子与Trb的栅极端子和电容C的第二电极相连接。另外，Trc的漏极端子与Trb的栅极端子相连接，并且Trc的源极端子与低电位侧电源Vss相连接。另外，Tre的漏极端子与Trb的源极端子相连接，并且Tre的源极端子与低电位侧电源Vss相连接。而且，Tra的栅极端子与节点Qfj相连接，Trb的漏极端子与节点CKAj相连接，Tre的栅极端子与节点CKBj相连接，Trc的栅极端子与节点CLj相连接，Trb的源极端子与节点Qoj相连接。此外，将Tra的源极端子、电容C的第二电极、以及Trb的栅极端子的连接点作为节点netBj。
此外，移位电路SCi(i＝1～2n-2)的各节点(Qfi、Qbi、CKAi、CKBi、Qoi)及移位电路SCj(j＝(2n-1)或2n)的各节点(Qfj、CKAj、CKBj、CLj、Qoj)的连接目标如图37所示。
下面，说明图37所示的移位寄存器110f、110g的动作。图39是表示垂直同步信号VSYNC、栅极起始脉冲信号GSP1、GSP2、第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4、栅极导通脉冲信号Gi(i＝1～2n)、第一清零信号CLR1、以及第二清零信号CLR2的各波形的时序图。此外，CK1～CK4各自在一个周期中的“H”期间为一个时钟期间，“L”期间为三个时钟期间，当CK1下降时，CK2同步上升，当CK2下降时，CK3同步上升，当CK3下降时，CK4同步上升，当CK4下降时，CK1同步上升。另外，GSP2的上升沿是从GSP1的上升沿起经过一个时钟期间后。
首先，在图39的t0，若通过GSP1的激活而使Qf1的电位上升，则SC1的Tra导通，netB1的电位从“L”变为“H”。因此，SC1的Trb也导通，从而向Qo1输出CK1。即，G1保持“L”不变。
在从t0起经过一个时钟期间后的t1，GSP1下降而变成“L”，但netB1的电位因SC1的电容C而维持在“H”，SC1的Trb也保持导通。另外，在t1，若通过GSP2的激活使得Qf2的电位上升，则SC2的Tra导通，netB2的电位从“L”变为“H”。因此，SC2的Trb也导通，从而向Qo2输出CK2。即，G2保持“L”不变。
在从t1起经过一个时钟期间后的t2，由于CK1上升，因此，G1也被激活而变成“H”。此时，netB1的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G1的激活而使Qf3的电位上升，则SC3的Tra导通，netB3的电位从“L”变为“H”。因此，SC3的Trb也导通，从而向Qo3输出CK3。即，G3保持“L”不变。另外，在t2，GSP2下降而变成“L”，但netB2的电位因SC2的电容C而维持在“H”，从而SC2的Trb也保持导通。
在从t2起经过一个时钟期间后的t3，CK1下降而变成“L”，netB1的电位也变回“H”，但是由于SC1的Trb仍然导通，因此，持续向Qo1输出CK1。因而，G1从“H”变为“L”而变成不激活，并维持不激活的状态。此外，即使G1变成不激活而变成“L”，但netB3的电位因SC3的电容C而维持在“H”，从而SC3的Trb仍保持导通。另外，在t3，由于CK2上升，因此，G2也被激活而变成“H”。此时，netB2的电位因电容C而被升压到高于“H”的电位。另外，在t3，若通过G2的激活使Qf4的电位上升，则SC4的Tra导通，netB4的电位从“L”变为“H”。因此，SC4的Trb也导通，从而向Qo4输出CK4。即，G4保持“L”不变。
在从t3起经过一个时钟期间后的t4，由于CK3上升，因此，G3也被激活而变成“H”。此时，netB3的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G3的激活使Qb1的电位上升，则SC1的Trd导通，netB1与Vss相连接，其电位从“H”变为“L”。因此，SC1的Trb截止，不再向Qo1输出CK1。另外，在t4，由于CK3上升，因此SC1的Tre导通，Qo1与Vss相连接，其电位降低到“L”(G1被拉至“L”)。另外，在t4，CK2下降而变成“L”，netB2的电位也变回“H”，但是由于SC2的Trb仍然导通，因此，持续向Qo2输出CK2。因而，G2从“H”变为“L”而变成不激活，并维持不激活的状态。
在从t4起经过一个时钟期间后的t5，由于CK4上升，因此，G4也被激活而变成“H”。此时，netB4的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G4的激活使Qb2的电位上升，则SC2的Trd导通，netB2与Vss相连接，其电位从“H”变为“L”。因此，SC2的Trb截止，不再向Qo2输出CK2。另外，在t5，由于CK4上升，因此SC2的Tre导通，Qo2与Vss相连接，其电位降低到“L”(G2被拉至“L”)。另外，在t5，CK3下降而变成“L”，netB3的电位也变回“H”，但是由于SC3的Trb仍然导通，因此，持续向Qo3输出CK3。因而，G3从“H”变为“L”而变成不激活，并维持不激活的状态。
在从t5起经过一个时钟期间后的t6，由于CK1上升，因此，G5也被激活而变成“H”。此时，netB5的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G5的激活使Qb3的电位上升，则SC3的Trd导通，netB3与Vss相连接，其电位从“H”变为“L”。因此，SC3的Trb截止，不再向Qo3输出CK3。另外，在t6，由于CK1上升，因此SC3的Tre导通，Qo3与Vss相连接，其电位降低到“L”(G3被拉至“L”)。另外，在t6，CK4下降而变成“L”，netB4的电位也变回“H”，但是由于SC4的Trb仍然导通，因此，持续向Qo4输出CK4。因而，G4从“H”变为“L”而变成不激活，并维持不激活的状态。
在从t6起经过一个时钟期间后的t7，由于CK2上升，因此，G6也被激活而变成“H”。此时，netB6的电位因电容C而被升压到高于“H”的电位。另一方面，若通过G6的激活使Qb4的电位上升，则SC4的Trd导通，netB4与Vss相连接，其电位从“H”变为“L”。因此，SC4的Trb截止，不再向Qo4输出CK4。另外，在t7，由于CK2上升，因此SC4的Tre导通，Qo4与Vss相连接，其电位降低到“L”(G4被拉至“L”)。
而且，在tx，由于CK3上升，因此，G(2n-1)也被激活而变成“H”。此时，netB(2n-1)的电位因电容C而被升压到高于“H”的电位。
另外，在从tx起经过一个时钟期间后的ty，由于CK4上升，因此，G(2n)也被激活而变成“H”。此时，netB(2n)的电位因电容C而被升压到高于“H”的电位。另外，在ty，CK3下降而变成“L”，netB(2n-1)的电位也变回“H”，但是由于SC(2n-1)的Trb仍然导通，因此，持续向Qo(2n-1)输出CK3。因而，G(2n-1)从“H”变为“L”而变成不激活，并维持不激活的状态。
在从ty起经过一个时钟期间后的tz，由于第一清零信号CLR1被激活而变成“H”，因此SC(2n-1)的Trc导通，netB(2n-1)与Vss相连接，其电位从“H”变为“L”。因此，SC(2n-1)的Trb截止，不再向Qo(2n-1)输出CK3。而且，由于CK1上升，因此SC(2n-1)的Tre导通，Qo(2n-1)与Vss相连接，其电位降低到“L”(G(2n-1)被拉至“L”)。另外，在tz，CK4下降而变成“L”，netB(2n)的电位也变回“H”，但是由于SC(2n)的Trb仍然导通，因此，持续向Qo(2n)输出CK4。因而，G(2n)从“H”变为“L”而变成不激活，并维持不激活的状态。
在从ty起经过一个时钟期间后的tw，由于第二清零信号CLR2被激活而变成“H”，因此SC(2n)的Trc导通，netB(2n)与Vss相连接，其电位从“H”变为“L”。因此，SC(2n)的Trb截止，不再向Qo(2n)输出CK4。而且，由于CK2上升，因此SC(2n)的Tre导通，Qo(2n)与Vss相连接，其电位降低到“L”(G(2n)被拉至“L”)。
由此，在同步信号无异常的情况下，在移位寄存器110f中，来自各移位电路SCi(i＝1，3，5…2n-1)的栅极导通脉冲信号Gi依次被激活一定的期间，从第一级的移位电路SC1到最后一级的移位电路SC(2n-1)依次输出脉冲P1，P3…P(2n-1)。另外，在移位寄存器110g中，来自各移位电路SCi(i＝2，4，6…2n)的栅极导通脉冲信号Gi依次被激活一定的期间，从第一级的移位电路SC2到最后一级的移位电路SC(2n)依次输出脉冲P1，P2…P(2n)。而且，由于各移位寄存器110f、110g的最后一级(单位电路SC(2n-1)、SC(2n))利用清零信号进行复位，因此，能够省略现有那样的虚拟级(虚拟移位电路)，能够缩小电路面积。
此外，在图37所示的移位寄存器110f、110g中，也可以将GSP1和GSP2作为公共的栅极起始脉冲信号。在这种情况下，例如图39中使GSP1和GSP2分别在t0变为“H”(激活)。另外，也可以将CLR1和CLR2作为公共的清零信号。在这种情况下，例如图39中使CLR1和CLR2分别在tw变为“H”(激活)。
本发明并不限于上述实施方式，基于技术常识对上述实施方式进行适当变更或将其组合而得到的方式也包括在本发明的实施方式内。
产业上的实用性
本显示面板驱动电路及移位寄存器适用于液晶显示装置。
Claims (30)
1.一种显示面板驱动电路，
包括栅极驱动器，该栅极驱动器中设置有移位寄存器，所述移位寄存器由输出作为栅极导通脉冲信号的信号线选择信号的单位电路级联连接而构成，并且从第一级到最后一级依次输出通过将信号线选择信号激活一定的期间而形成的栅极导通脉冲，所述显示面板驱动电路从外部输入同步信号，其特征在于，
向所述单位电路输入时钟信号、起始脉冲信号或由其它级生成的信号线选择信号、以及清零信号，
该清零信号至少在同步信号有异常的情况下被激活，之后到下一个垂直扫描期间开始之前，都不从所述移位寄存器输出栅极导通脉冲。
2.如权利要求1所述的显示面板驱动电路，其特征在于，
基于所述同步信号，生成时钟信号、起始脉冲信号、以及清零信号。
3.如权利要求1或2所述的显示面板驱动电路，其特征在于，
所述同步信号中至少包含垂直同步信号、水平同步信号、以及数据使能信号的其中一个信号。
4.如权利要求1至3的任一项所述的显示面板驱动电路，其特征在于，
不管同步信号是否有异常，都在最后一级的栅极导通脉冲输出后激活所述清零信号，从而使最后一级输出的信号线选择信号维持不激活的状态。
5.如权利要求1至4的任一项所述的显示面板驱动电路，其特征在于，
成为最后一级以外的级的单位电路包括置位用晶体管、输出用晶体管、复位用晶体管、清零用晶体管、以及电容，在该单位电路中，
向置位用晶体管的控制端子输入起始脉冲信号或前一级的信号线选择信号，
向复位用晶体管的控制端子输入后一级的信号线选择信号，
向清零用晶体管的控制端子输入清零信号，
向输出用晶体管的第一导通端子输入时钟信号，
输出用晶体管的第二导通端子与电容的第一电极相连接，置位用晶体管的控制端子与第一导通端子相连接，并且置位用晶体管的第二导通端子与输出用晶体管的控制端子和电容的第二电极相连接，
复位用晶体管的第一导通端子与输出用晶体管的控制端子相连接，并且复位用晶体管的第二导通端子与恒压源相连接，
清零用晶体管的第一导通端子与输出用晶体管的控制端子相连接，并且清零用晶体管的第二导通端子与恒压源相连接，
输出用晶体管的第二导通端子成为输出端子。
6.如权利要求5所述的显示面板驱动电路，其特征在于，
成为最后一级以外的级的单位电路还包括电位提供用晶体管，
电位提供用晶体管的第一导通端子与输出用晶体管的第二导通端子相连接，并且电位提供用晶体管的第二导通端子与恒压源相连接，
向电位提供用晶体管的控制端子输入后一级的信号线选择信号。
7.如权利要求5所述的显示面板驱动电路，其特征在于，
成为最后一级以外的级的单位电路还包括电位提供用晶体管，
电位提供用晶体管的第一导通端子与输出用晶体管的第二导通端子相连接，并且电位提供用晶体管的第二导通端子与恒压源相连接，
向电位提供用晶体管的控制端子输入与所述时钟信号不相同的时钟信号。
8.如权利要求5所述的显示面板驱动电路，其特征在于，
成为最后一级的单位电路包括置位用晶体管、输出用晶体管、清零用晶体管、以及电容，在该单位电路中，
向置位用晶体管的控制端子输入前一级的信号线选择信号，
向清零用晶体管的控制端子输入清零信号，
向输出用晶体管的第一导通端子输入时钟信号，
输出用晶体管的第二导通端子与电容的第一电极相连接，置位用晶体管的控制端子与第一导通端子相连接，并且置位用晶体管的第二导通端子与输出用晶体管的控制端子和电容的第二电极相连接，
清零用晶体管的第一导通端子与输出用晶体管的控制端子相连接，并且清零用晶体管的第二导通端子与恒压源相连接，
输出用晶体管的第二导通端子成为输出端子。
9.如权利要求8所述的显示面板驱动电路，其特征在于，
成为最后一级的单位电路还包括电位提供用晶体管，
向电位提供用晶体管的控制端子输入所述清零信号，
电位提供用晶体管的第一导通端子与输出用晶体管的第二导通端子相连接，并且电位提供用晶体管的第二导通端子与恒压源相连接。
10.如权利要求5所述的显示面板驱动电路，其特征在于，
所述清零信号在来自各级的信号线选择信号变成不激活的定时或未被激活的定时被激活。
11.如权利要求5所述的显示面板驱动电路，其特征在于，
向所述移位寄存器提供彼此相位不同的多个时钟信号，将这些时钟信号分别输入到不同的单位电路的输出用晶体管。
12.如权利要求11所述的显示面板驱动电路，其特征在于，
所述多个时钟信号各自的不激活期间有一部分重叠。
13.如权利要求11所述的显示面板驱动电路，其特征在于，
所述多个时钟信号中包含相位相差半个周期的两个时钟信号。
14.如权利要求11所述的显示面板驱动电路，其特征在于，
在清零信号被激活的期间内，所述多个时钟信号的至少一个时钟信号不被激活。
15.如权利要求5所述的显示面板驱动电路，其特征在于，
置位用晶体管、输出用晶体管、复位用晶体管、以及清零用晶体管分别为N沟道晶体管。
16.如权利要求6或7所述的显示面板驱动电路，其特征在于，
置位用晶体管、输出用晶体管、复位用晶体管、清零用晶体管、以及电位提供用晶体管分别为N沟道晶体管。
17.如权利要求15所述的显示面板驱动电路，其特征在于，
所述各晶体管的第一导通端子为漏极端子，第二导通端子为源极端子。
18.如权利要求5所述的显示面板驱动电路，其特征在于，
所述各晶体管的第一导通端子为源极端子，第二导通端子为漏极端子。
19.如权利要求1所述的显示面板驱动电路，其特征在于，
包括定时控制器，该定时控制器利用所述同步信号，生成所述时钟信号、起始脉冲信号、以及清零信号。
20.如权利要求1所述的显示面板驱动电路，其特征在于，
包括检测所述同步信号的异常的异常检测电路，基于该检测结果，生成所述清零信号。
21.一种液晶显示装置，其特征在于，
包括权利要求1所述的显示面板驱动电路和液晶面板。
22.如权利要求21所述的液晶显示装置，其特征在于，
所述移位寄存器在液晶面板中形成为单片。
23.如权利要求22所述的液晶显示装置，其特征在于，
所述液晶面板使用非晶硅来形成。
24.如权利要求22所述的液晶显示装置，其特征在于，
所述液晶面板使用多晶硅来形成。
25.一种移位寄存器，
设置于输入同步信号的显示面板驱动电路所具有的栅极驱动器，由生成作为栅极导通脉冲信号的信号线选择信号的单位电路级联连接而构成，并且从第一级到最后一级依次输出通过将信号线选择信号激活一定的期间而形成的栅极导通脉冲，其特征在于，
向所述单位电路输入时钟信号、起始脉冲信号或由其它级生成的信号线选择信号、以及清零信号，
该清零信号至少在同步信号有异常的情况下被激活，之后到下一个垂直扫描期间开始之前，都不输出栅极导通脉冲。
26.一种液晶面板，其特征在于，
如权利要求25所述的移位寄存器形成为单片。
27.一种显示装置的驱动方法，
用于驱动显示装置，该显示装置包括栅极驱动器，该栅极驱动器中设置有移位寄存器，所述移位寄存器由生成作为栅极导通脉冲信号的信号线选择信号的单位电路级联连接而构成，并且从第一级到最后一级依次输出通过将信号线选择信号激活一定的期间而形成的栅极导通脉冲，所述显示装置有同步信号输入，其特征在于，
向所述单位电路输入时钟信号、起始脉冲信号或由其它级生成的信号线选择信号、以及清零信号，
该清零信号至少在同步信号有异常的情况下被激活，之后到下一个垂直扫描期间开始之前，都不使所述移位寄存器输出栅极导通脉冲。
28.一种显示面板驱动电路，
包括栅极驱动器，该栅极驱动器中设置有移位寄存器，所述移位寄存器由利用所输入的时钟信号而输出栅极导通脉冲的单位电路级联连接而构成，并且从各级依次输出栅极导通脉冲，在各单位电路中，在所述时钟信号的输入端子与输出端子之间，设置有输出用晶体管，所述显示面板驱动电路从外部输入同步信号，其特征在于，
生成清零信号并输入到各单位电路，该清零信号至少在所述同步信号有异常的情况下被激活，
当所述清零信号被激活时，之后到下一个垂直扫描期间开始之前，各单位电路的输出用晶体管都截止。
29.如权利要求28所述的显示面板驱动电路，其特征在于，
不管同步信号是否有异常，所述清零信号都在成为最后一级的单位电路输出栅极导通脉冲后被激活，之后到下一个垂直扫描期间开始之前，各单位电路的输出用晶体管都截止。
30.如权利要求28所述的显示面板驱动电路，其特征在于，
所述清零信号在所述栅极导通脉冲未输出的定时或在栅极导通脉冲变成不激活的定时被激活。
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