TWI574408B - 絕緣閘極雙極性電晶體及其製造方法 - Google Patents

絕緣閘極雙極性電晶體及其製造方法 Download PDF

Info

Publication number
TWI574408B
TWI574408B TW103142681A TW103142681A TWI574408B TW I574408 B TWI574408 B TW I574408B TW 103142681 A TW103142681 A TW 103142681A TW 103142681 A TW103142681 A TW 103142681A TW I574408 B TWI574408 B TW I574408B
Authority
TW
Taiwan
Prior art keywords
layer
conductivity type
semiconductor substrate
bipolar transistor
semiconductor
Prior art date
Application number
TW103142681A
Other languages
English (en)
Other versions
TW201526235A (zh
Inventor
鄰嘉津彦
中川明夫
横尾秀和
鈴木英夫
Original Assignee
愛發科股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛發科股份有限公司 filed Critical 愛發科股份有限公司
Publication of TW201526235A publication Critical patent/TW201526235A/zh
Application granted granted Critical
Publication of TWI574408B publication Critical patent/TWI574408B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

絕緣閘極雙極性電晶體及其製造方法
本發明係有關於一種具有FS(Field Stop；場截止)構造之絕緣閘極雙極性電晶體(IGBT：Insulated Gate Bipolar Transistor)及其製造方法。
以電力轉換用的功率元件(power device)而言，已知有絕緣閘極雙極性電晶體(以下亦簡稱為IGBT)。IGBT係以降低高耐壓功率MOSFET(Metal-Oxide Semiconductor Field-Effect Transistor；金屬氧化物半導體場效電晶體)的導通(ON)電壓(或導通電阻)為目的之半導體裝置，已開發有穿透(punch through)型IGBT(以下稱為PT-IGBT)、非穿透型IGBT(以下稱為NPT-IBGT)以及場截止型IGBT(以下稱為FS-IGBT)等。
PT-IGBT係藉由從集極側高量植入(high injection)載體(carrier)來實現降低導通電壓。此外，以促使斷開(turn-off)時的載體的再結合為目的而應用生命週期控制(lifetimecontrol)技術，以謀求降低斷開損失。然而，會有在高溫環境 中生命週期控制所產生的功效遲緩而有斷開損失增加之問題。
又，NPT-IGBT係藉由減薄晶圓的厚度以提高載體的輸送效率並控制集極(p+層)的雜質濃度來抑制載體的植入效率，從而實現低導通電壓與低斷開損失。然而，由於需要加厚n-漂移(drift)層俾使關斷(OFF)時空乏層不會到達集極側，因此低導通電壓化有其極限。
另一方面，由於FS-IGBT係形成有用以制止空乏層之FS層，因此能將漂移層的厚度減薄成比NPT型還薄，藉此可進一步地促進低導通電壓化。此外，由於漂移層的厚度較薄，故有過剩的載體較少而能減少斷開損失之優點。
此外，於IGBT元件的製作廣泛地使用磊晶基板(epitaxial substrate)。然而，使用磊晶基板的製造方法其元件製造成本高且容易受到晶體缺陷(crystal defect)的影響。另一方面，已知有一種IGBT的製造方法，係使用以浮融帶法(FZ法：Float Zone method)所製作的矽基板來取代磊晶基板(參照例如專利文獻1)。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特表2003-533047號公報
然而，在FZ法中有無法製作8英吋(inch)以上的矽基板之問題。因此，有受到起因於基板尺寸的各種限制而無法應用例如所期望的細微加工技術而難以實現IGBT元件的進一步細微化或高品質化之問題。
有鑑於上述問題，本發明的目的在於提供一種能實現元件的進一步細微化或高品質化之絕緣閘極雙極性電晶體及其製造方法。
為達成上述目的，本發明的實施形態之一的絕緣閘極雙極性電晶體的製造方法係包含有準備以MCZ(Magnetic-field-applied Czochralski；磁場切克勞斯基)法所製作的第一導電型的半導體基板之步驟。
於上述半導體基板的第一表面形成第二導電型的基極層。
於上述基極層的表面形成第一導電型的射極區域。
於上述第一表面形成與上述射極區域、上述基極層以及上述半導體基板絕緣的閘極電極。
加工上述半導體基板的第二表面藉此將上述半導體基板薄化。
於經過薄化的上述半導體基板的第二表面植入硼，藉此形成第二導電型的集極層。
在為上述半導體基板的內部且為與上述集極層的鄰接區域植入氫，藉此形成雜質濃度比上述半導體基板還高之第一導電型的緩衝(buffer)層。
本發明的實施形態之一的絕緣閘極雙極性電晶體係具備有：半導體層、基極層、射極區域、閘極電極、集極層以及緩衝層。
上述半導體層係由第一導電型的MCZ基板所構成。
上述基極層係形成於上述半導體層上，且由第二導電型的半導體所構成。
上述射極區域係形成於上述基極層的表面，且由第一導電型的半導體所構成。
上述閘極電極係形成為與上述射極區域、上述基極層以及上述半導體層絕緣。
上述集極層係形成於上述半導體層之與形成有上述基極層之面相反側的面，且由第二導電型的半導體所構成。
上述緩衝層係形成於上述半導體層與上述集極層的界面，且由雜質濃度比上述半導體層還高之第一導電型的半導體所構成。
11‧‧‧漂移層
12‧‧‧基極層
13‧‧‧射極區域
14‧‧‧閘極電極
15‧‧‧集極層
16‧‧‧緩衝層
17‧‧‧閘極氧化物
17a‧‧‧第一閘極氧化膜
17b‧‧‧第二閘極氧化膜
18‧‧‧射極電極
19‧‧‧集極電極
100‧‧‧IGBT(絕緣閘極雙極性電晶體)
110‧‧‧半導體基板
111‧‧‧表面
112‧‧‧背面
160‧‧‧劑區域
C‧‧‧集極
E‧‧‧射極
G‧‧‧閘極
圖1係顯示本發明的實施形態之一的絕緣閘極雙極性電 晶體之概略剖視圖。
圖2係用以說明上述絕緣閘極雙極性電晶體的製造方法之圖，且為顯示表面電極的形成步驟之概略剖視圖。
圖3係用以說明上述絕緣閘極雙極性電晶體的製造方法之圖，且為顯示表面電極的形成步驟之概略剖視圖。
圖4係用以說明上述絕緣閘極雙極性電晶體的製造方法之圖，且為顯示晶圓的薄化步驟之概略剖視圖。
圖5係用以說明上述絕緣閘極雙極性電晶體的製造方法之圖，且為顯示集極層的形成步驟之概略剖視圖。
圖6係用以說明上述絕緣閘極雙極性電晶體的製造方法之圖，且為顯示集極層的形成步驟之概略剖視圖。
圖7係用以說明上述絕緣閘極雙極性電晶體的製造方法之圖，且為顯示緩衝層的形成步驟之概略剖視圖。
圖8係用以說明上述絕緣閘極雙極性電晶體的製造方法之圖，且為顯示緩衝層的形成步驟之概略剖視圖。
圖9係用以說明上述絕緣閘極雙極性電晶體的製造方法之圖，且為顯示背面電極的形成步驟之概略剖視圖。
本發明的實施形態之一的絕緣閘極雙極性電晶體的製造方法係包含有準備以MCZ法所製作的第一導電型的半導體基板之步驟。
於上述半導體基板的第一表面形成有第二導電型的基極層。
於上述基極層的表面形成有第一導電型的射極區域。
於上述第一表面形成有與上述射極區域、上述基極層以及上述半導體基板絕緣的閘極電極。
加工上述半導體基板的第二表面藉此將上述半導體基板薄化。
於經過薄化的上述半導體基板的第二表面植入硼，藉此形成第二導電型的集極層。
在上述半導體基板的內部且為與上述集極層的鄰接區域植入氫，藉此形成雜質濃度比上述半導體基板還高之第一導電型的緩衝層。
在上述製造方法中，係使用MCZ基板作為半導體基板。MCZ基板係以MCZ法所製作的矽基板。MCZ法係一邊對熔液(melt)施加磁場一邊使單晶體(single crystal)成長之切克勞斯基(CZ：Czochralski)法的一種。藉由MCZ法，能容易地製作8英呎尺寸(直徑約200mm)以上的基板，且亦可較容易地得到例如12英吋尺寸(直徑約300mm)的大口徑基板。藉此，由於可使用應用於大口徑基板的各種細微加工技術，因此能實現IGBT元件的進一步細微化或高品質化(高特性化)，且亦可謀求生產性的提升。
施加於熔液的磁場係可為靜磁場(magnetostatic field)，亦可為可變磁場(variable magnetic field)。在靜磁場方式的情形，能例舉橫磁場型(HMCZ：Horizontal MCZ)、縱磁場型 (VCMZ：Vertical MCZ)以及交點MCZ(Cusp MCZ)等。
典型而言，形成上述集極層之步驟係包含有於植入硼後以第一溫度(例如400℃以上，較佳為450℃以上)加熱上述第二表面之第一退火(anneal)處理。在此情形中，形成上述緩衝層之步驟係包含有於植入氫後以第二溫度(例如250℃以上500℃以下)加熱上述第二表面之第二退火處理。
藉由分別實施植入硼後的退火處理與植入氫後的退火處理，能分別適當地進行所植入的硼的擴散與活性化以及藉由植入氫所形成的施體(donor)的穩定化。
上述緩衝層亦可於上述第一退火處理之後形成。
典型而言，硼的擴散所需的溫度係比氫的擴散所需的溫度還高。因此，於第一退火處理後的形成緩衝層後，接著以第一溫度以下的第二溫度(例如280℃以上450℃以下)實施第二退火處理，可適當地進行所植入的氫的擴散處理，藉此可形成具有期望的場截止功能之緩衝層。
上述第一退火處理及上述第二退火處理亦可使用加熱爐來實施。藉此，能謀求製程成本的降低。
上述閘極電極亦可於將上述半導體基板予以薄化之前形成。
藉此，能維持基極層、射極區域以及閘極電極等之形成 步驟中的基板的處理(handling)性。
本發明的實施形態之一的絕緣閘極雙極性電晶體係具備有：半導體層、基極層、射極區域、閘極電極、集極層以及緩衝層。
上述半導體層係由第一導電型的MCZ基板所構成。
上述基極層係形成於上述半導體層上，且由第二導電型的半導體所構成。
上述射極區域係形成於上述基極層的表面，且由第一導電型的半導體所構成。
上述閘極電極係形成為與上述射極區域、上述基極層以及上述半導體層絕緣。
上述集極層係形成於上述半導體層之與形成有上述基極層之面相反側的面，且由第二導電型的半導體所構成。
上述緩衝層係形成於上述半導體層與上述集極層的界面，且由雜質濃度比上述半導體層還高之第一導電型的半導體所構成。
依據本實施形態的IGBT，由於半導體層係以MCZ基板所構成，因此能容易地製作8英吋尺寸(直徑約200mm)以上的基板，且亦可較容易地得到例如12英吋尺寸(直徑約300mm)的大口徑基板。藉此，由於可使用應用於大口徑基板的各種細微加工技術，因此能實現IGBT元件的進一步細微化或高品質化(高特性化)，且亦可謀求生產性的提升。
以下一邊參照圖式一邊說明本發明的實施形態。
[IGBT的構成]
圖1係顯示本發明的實施形態之一的絕緣閘極雙極性電晶體之概略剖視圖。在本實施形態中，以n通道縱型IGBT為例進行說明。在本實施形態中，較佳為應用的額定電壓(rated voltage)為600V至1200V，但並未限定於此。
本實施形態的絕緣閘極雙極性電晶體(以下亦稱為IGBT)100係具備有漂移層11(半導體層)、基極層12、射極區域13、閘極電極14、集極層15、緩衝層16、射極電極18以及集極電極19。
漂移層11係由用以支撐集極(C)-射極(E)間的電壓之較高電阻的n-型(第一導電型)的半導體所構成。漂移層11係由以MCZ法所製作的n-型的單晶矽(silicon single crystal)基板(以下亦稱為MCZ基板)所構成。漂移層11的厚度係例如為50μm至300μm，漂移層11的雜質濃度係例如為1×1012cm-3至1×1015cm-3。
基極層12係形成於漂移層11上(一側的面)，且由p型(第二導電型)的半導體所構成。基極層12係例如藉由於漂移層11的表面植入硼作為雜質元素而擴散形成。基極層12的厚 度係例如為1μm至5μm，基極層12的雜質的表面濃度係例如為1×1017cm-3至1×1018cm-3。
射極區域13係形成於基極層12的表面的複數個部位，且由雜質濃度比漂移層11還高的n+型的半導體所構成。射極區域13係例如形成為於紙面垂直方向延伸的複數個格子狀。射極區域13係例如藉由於基極層12的表面植入磷作為雜質元素而形成。射極區域13的厚度係例如為0.5μm至2μm，射極區域13的雜質濃度係例如為1×1018cm-3至1×1021cm-3。
閘極電極14係於漂移層11的上述一側的面以與射極區域13、基極層12以及漂移層11絕緣之方式形成。本實施形態的IGBT100係具有溝槽閘極(trench gate)構造，閘極電極14係將基極層12朝厚度方向貫通，且例如於相互鄰接的預定的射極區域13之間於垂直紙面方向形成為複數個格子狀。
典型而言，閘極電極14係由多晶矽(polysilicon)所構成，但亦可以多晶矽以外的金屬材料等所構成。閘極電極14係藉由閘極氧化物17而與射極區域13、基極層12以及漂移層11電性絕緣。
閘極氧化物17係例如由矽氧化物所構成，且具有第一閘極氧化膜17a與第二閘極氧化膜17b。第一閘極氧化膜17a 與第二閘極氧化膜17b係相互一體性地連接。第一閘極氧化膜17a係形成於閘極電極14與射極區域13、基極層12以及漂移層11的界面。第二閘極氧化膜17b係形成於閘極電極14與射極電極18之界面。
集極層15係形成於漂移層11之與形成有基極層12的面相反側的面(背面)，且由雜質濃度比基極層還高之p+型的半導體所構成。集極層15係例如藉由於漂移層11的背面植入硼作為雜質元素而形成。集極層15的厚度係例如為0.1μm至1μm，集極層15的雜質濃度係例如為1×1016cm-3至1×1018cm-3。
緩衝層16係形成於漂移層11與集極層15的界面，且由雜質濃度比漂移層11還高之n+型的半導體所構成。緩衝層16係作為場截止(FS)層，用以阻止在閘極(G)-射極(E)間的電壓施加時於基極層12所形成的空乏層到達集極層15而發揮作用。
緩衝層16係例如藉由於漂移層11的背面植入氫作為雜質元素而形成。緩衝層16的厚度係例如為1μm至20μm，緩衝層16的雜質濃度係例如為1×1015cm-3至1×1018cm-3。
射極電極18係形成於基極層12的表面，且由例如鋁等金屬材料所構成。射極電極18係與基極層12及射極區域13 電性連接，並隔著閘極氧化物17而與閘極電極14電性絕緣。
集極電極19係由形成於集極層15的表面之金屬膜所構成。集極電極19係可為金屬的單層膜，亦可為異種金屬的多層膜。在本實施形態中，集極電極19係由鋁(Al)、鉻(Cr)、鎳(Ni)以及金(Au)的層疊膜所構成。
[IGBT的製造方法]
接著，說明上述構成的IGBT100的製造方法。圖2至圖9係用以說明IGBT100的製造方法之各步驟的概略剖視圖。
(表面電極形成步驟)
首先，如圖2所示，準備以MCZ法所製作的n-型的半導體基板(矽基板)110。半導體基板110的直徑為8英吋以上，在本實施形態中係使用12英吋晶圓。半導體基板110的厚度並無特別限定，例如為600μm至1200μm。
接著，於半導體基板110的表面111(第一表面)依序形成基極層12、射極區域13以及閘極電極14(圖2)。
基極層12係藉由將硼等p型雜質以預定劑量(dose amount)(例如1×1013ion/cm2至1×1014ion/cm2)植入至半導體基板110的表面111且予以熱擴散而形成。射極區域13係藉由將磷等n型雜質以預定劑量(例如5×1014ion/cm2至1 ×1016ion/cm2)植入至基極層12的表面的預定區域而擴散形成。於基極層12及射極區域13的形成係使用例如射束線(beam line)型離子植入裝置或電漿摻雜(plasma doping)裝置等。
閘極電極14的形成方法例如係具備有：於半導體基板110的表面111形成溝槽(trench)之步驟；以第一閘極氧化膜17a被覆上述溝槽的內壁面之步驟；以及從第一閘極氧化膜17a的上方以多晶矽填充上述溝槽的內部之步驟。之後，以第二閘極氧化膜17b被覆閘極電極14及閘極電極14周圍的射極區域13的一部分，並進一步形成將閘極電極14引出至外部之配線。
接著，如圖3所示，於半導體基板110的表面111形成射極電極18。在本實施形態中，以濺鍍(sputter)法形成鋁膜，並將鋁膜圖案化(patterning)成預定形狀，藉此形成射極電極18。
(薄化步驟)
接著，如圖4所示，加工半導體基板110的背面112(第二表面)，藉此將半導體基板110薄化。於半導體基板110的表面111的加工後實施薄化步驟，藉此能維持基極層12、射極區域13、閘極電極14以及射極電極18等形成步驟中的基板的處理性。
在薄化步驟中，半導體基板110係減薄至例如60μm至130μm的厚度。於薄化步驟中係可應用例如使用研磨機(grinder)或研磨布之機械研磨法、組合機械研磨與化學研磨之CMP(Chemical-Mechanical Polishing；化學機械研磨)法、或者回蝕(etch back)等電漿處理法等。
(集極層及緩衝層形成步驟)
接著，如圖5及圖6所示，於半導體基板110的背面112形成集極層15。
在集極層15的形成步驟中，首先，以預定能量(例如10至100keV)於半導體基板110的背面112植入預定劑量(例如1×1012ion/cm2至1×1014ion/cm2)的硼(圖5)。接著，實施用以將半導體基板110的背面112加熱至預定溫度之第一退火處理，藉此一邊緩和劑(dose)區域150的內部應力，一邊使植入至劑區域150的硼擴散並活性化。藉此，形成預定濃度的p+型的集極層15(圖6)。
上述第一退火處理中的加熱方法並無特別限定，在本實施形態中係採用使用加熱爐的爐退火(furnace anneal)法。藉此，能謀求製程成本的降低。
上述第一退火處理中的退火溫度(第一溫度)係設定成能 獲得硼的充分的擴散活化性功效且不會對射極電極18等產生影響之溫度，例如設定成400℃以上550℃以下。藉此，不會對半導體基板110的表面電極產生影響，能形成具有期望的導電特性的集極層15。
接著，如圖7及圖8所示，在為半導體基板110的內部且為與集極層15的鄰接區域形成有緩衝層16。
在緩衝層16的形成步驟中，首先，以預定能量(例如200至1000keV)於半導體基板110的背面112植入預定劑量(例如1×1014ion/cm2至1×1016ion/cm2)的氫(圖7)。由於氫的原子半徑最小，因此能容易地通過集極層15，藉此能形成與集極層15鄰接之預定厚度的劑區域160。
接著，實施用以將半導體基板110的背面112加熱至預定溫度之第二退火處理，藉此一邊緩和劑區域160的內部應力，一邊使於劑區域160由氫所形成的施體穩定化。藉此，形成預定濃度的n+型的緩衝層16(圖8)。
上述第二退火處理中的加熱方法並無特別限定，在本實施形態中係採用使用加熱爐的爐退火法。藉此，能謀求製程成本的降低。
上述第二退火處理中的退火溫度(第二溫度)並無特別限 定，例如設定成250℃以上500℃以下。在本實施形態中，第二溫度係設定成能獲得使因為植入氫所形成的晶體缺陷所產生的施體穩定化的功效之溫度，例如設定成280℃以上450℃以下。藉此，能形成具有期望的導電特性的緩衝層16。
另一方面，藉由緩衝層16的形成，於半導體基板110的內部形成有夾持於基極層12與緩衝層16之間的漂移層11(圖8)。漂移層11係由與半導體基板110相同的導電型之n-型的半導體層所構成。
於用以形成集極層15的硼的植入以及用以形成緩衝層16的氫的植入係使用例如射束線型離子植入裝置或電漿摻雜裝置等。
(背面電極形成步驟)
形成緩衝層16後，如圖9所示，於半導體基板110的背面112形成有集極電極19。在本實施形態中，以濺鍍法依序形成Al(金)膜、Cr(鉻)膜、Ni(鎳)膜以及Au(金)膜，藉此形成集極電極19。之後，予以個片化成預定的元件尺寸，藉此製造出本實施形態的IGBT100。
(本實施形態的作用)
如上所述，在本實施形態中。由於使用MCZ基板作為半導體基板，因此能容易地製作8英呎尺寸(直徑約200mm) 以上的基板，且亦可較容易地得到例如12英吋尺寸(直徑約300mm)的大口徑基板。藉此，由於可使用應用於大口徑基板的各種細微加工技術，因此能實現IGBT元件的進一步細微化或高品質化(高特性化)，且亦可謀求生產性的提升。
此外，在本實施形態中，由於分別實施用以形成集極層15的植入硼後的第一退火處理與用以形成緩衝層16的植入氫後的第二退火處理，因此能分別適當地進行所植入的硼的擴散活性化以及氫的施體之形成。
再者，在本實施形態中，緩衝層16係形成於集極層15的形成之後。如上所述，硼的擴散活性化所需的溫度係比氫的施體的穩定化所需的溫度還高。因此，藉由於上述第一退火處理後再形成緩衝層16，可進行所植入的氫的施體的適當處理，藉此可形成具有期望的場截止功能的緩衝層。
以上雖已說明本發明的實施形態，但本發明並非僅限定於上述實施形態，在未脫離本發明的精神範圍內自然能進行各種變化。
例如在以上的實施形態中，雖以n通道縱型IGBT為例進行說明，但並未限定於此，本發明亦可應用於p通道縱型IGBT。
此外，在上述實施形態中，雖以溝槽閘極構造的IGBT為例進行說明，但本發明亦可應用於平面閘極(planar gate)構造的IGBT以取代溝槽閘極構造的IGBT。
此外，在上述實施形態中，雖然於用以形成集極層15的退火處理(第一退火處理)採用爐退火法，但亦可應用雷射退火等其他的退火法以取代爐退火法。
再者，亦可追加實施用以將射極電極18與半導體基板110的表面111予以燒結(sintering)之熱處理(燒結退火(sintering anneal))。在此情形中，由於燒結溫度需要以比用以形成緩衝層16的退火處理(第二退火處理)的溫度還高的高溫來進行，因此較佳為在形成緩衝層16前進行。此外，亦可同時進行燒結處理以及用以形成集極層15的退火處理(第一退火處理)。
此外，亦可為：藉由於半導體基板110的背面112離子植入磷及硼而分別形成磷的緩衝層16與集極層15後，再藉由實施燒結退火同時將緩衝層16與集極層15退火並形成。之後，亦可進一步於半導體基板的背面112植入氫並進行退火處理，藉此形成由氫所形成的施體與由磷所形成的施體交匯的緩衝層16。在此情形中，由氫所形成的施體係與由磷所形成的施體重疊(overlap)而形成緩衝層，或者於比由磷所形成的施體還接近表面111之側的半導體基板110以與磷所形 成的施體鄰接之方式連續而形成緩衝層，或者分開而形成另外的緩衝層。
由於磷所形成的施體與氫所形成的施體其性質不同，因此能提升元件性能。例如磷的施體其活性化率低且載體壽命變小。
此外，氫的植入與退火處理亦能在集極電極形成後再進行。或者，亦可在植入磷與硼並以雷射等進行退火後，再植入氫並進行退火處理。再者，植入氫係可改變加速能量並連續地進行複數次，藉此形成施體的濃度階段性地改變的緩衝層。
為了實現良好的元件特性，所使用的MCZ基板的氧濃度較佳為1×1018cm-3以下，更佳為5×1017cm-3以下。
綜上可知，由於本發明所使用之比習知所使用的FZ基板還大口徑的MCZ晶圓可進行細微的對位，因此能提升元件性能。
11‧‧‧漂移層
12‧‧‧基極層
13‧‧‧射極區域
14‧‧‧閘極電極
15‧‧‧集極層
16‧‧‧緩衝層
17‧‧‧閘極氧化物
17a‧‧‧第一閘極氧化膜
17b‧‧‧第二閘極氧化膜
18‧‧‧射極電極
19‧‧‧集極電極
100‧‧‧IGBT(絕緣閘極雙極性電晶體)
C‧‧‧集極
E‧‧‧射極
G‧‧‧閘極

Claims (13)

  1. 一種絕緣閘極雙極性電晶體的製造方法，其中：準備以磁場切克勞斯基法所製作的第一導電型的半導體基板；於前述半導體基板的第一表面形成第二導電型的基極層；於前述基極層的表面形成第一導電型的射極區域；於前述第一表面形成與前述射極區域、前述基極層以及前述半導體基板絕緣的閘極電極；加工前述半導體基板的第二表面藉此將前述半導體基板薄化；於經過薄化的前述半導體基板的第二表面植入硼，藉此形成第二導電型的集極層；在前述半導體基板的內部且為與前述集極層的鄰接區域植入氫，藉此形成雜質濃度比前述半導體基板還高之第一導電型的緩衝層；前述半導體基板的氧濃度為1×1018cm-3以下。
  2. 如請求項1所記載之絕緣閘極雙極性電晶體的製造方法，其中前述半導體基板的氧濃度為5×1017cm-3以下。
  3. 如請求項1或2所記載之絕緣閘極雙極性電晶體的製造方法，其中前述半導體基板係具有8英吋以上的直徑。
  4. 如請求項3所記載之絕緣閘極雙極性電晶體的製造方法，其中形成前述集極層之步驟係包含有用以在植入硼後以第一溫度加熱前述第二表面之第一退火處理；形成前述緩衝層之步驟係包含有用以在植入氫後以第二溫度加熱前述第二表面之第二退火處理。
  5. 如請求項4所記載之絕緣閘極雙極性電晶體的製造方法，其中前述緩衝層係形成於前述第一退火處理之後。
  6. 如請求項4所記載之絕緣閘極雙極性電晶體的製造方法，其中前述第一退火處理及前述第二退火處理係使用加熱爐來實施。
  7. 如請求項4所記載之絕緣閘極雙極性電晶體的製造方法，其中前述第一溫度係400℃以上，前述第二溫度係250℃以上500℃以下。
  8. 如請求項1或2所記載之絕緣閘極雙極性電晶體的製造方法，其中前述閘極電極係形成於將前述半導體基板予以薄化之前。
  9. 一種絕緣閘極雙極性電晶體，係具備有：第一導電型的半導體層，係由氧濃度為1×1018cm-3以下的磁場切克勞斯基基板所構成；第二導電型的基極層，係形成於前述半導體層上；第一導電型的射極區域，係形成於前述基極層的表面；閘極電極，係形成為與前述射極區域、前述基極層以及前述半導體層絕緣； 第二導電型的集極層，係形成於前述半導體層之與形成有前述基極層之面相反側的面；以及第一導電型的緩衝層，係形成於前述半導體層與前述集極層的界面，且雜質濃度比前述半導體層還高。
  10. 一種絕緣閘極雙極性電晶體的製造方法，其中：準備以磁場切克勞斯基法所製作的第一導電型的半導體基板；於前述半導體基板的第一表面形成第二導電型的基極層；於前述基極層的表面形成第一導電型的射極區域；於前述第一表面形成與前述射極區域、前述基極層以及前述半導體基板絕緣的閘極電極；加工前述半導體基板的第二表面藉此將前述半導體基板薄化；於經過薄化的前述半導體基板的第二表面植入磷及硼，各自藉此形成第二導電型的集極層及與前述集極層鄰接之第一導電型的緩衝層；同時對前述集極層與前述緩衝層實施第一退火處理；進一步於前述半導體基板的第二表面植入氫並進行第二退火處理，藉此形成由氫所形成的施體與由磷所形成的施體交匯的前述緩衝層。
  11. 一種絕緣閘極雙極性電晶體，係具備有：第一導電型的半導體層，係由磁場切克勞斯基基板 所構成；第二導電型的基極層，係形成於前述半導體層上；第一導電型的射極區域，係形成於前述基極層的表面；閘極電極，係形成為與前述射極區域、前述基極層以及前述半導體層絕緣；第二導電型的集極層，係形成於前述半導體層之與形成有前述基極層之面相反側的面；以及第一導電型的緩衝層，係形成於前述半導體層與前述集極層的界面，且雜質濃度比前述半導體層還高，並由氫所形成的施體與由磷所形成的施體交匯。
  12. 如請求項11所記載之絕緣閘極雙極性電晶體，其中前述緩衝層係由前述氫所形成的施體與由前述磷所形成的施體重疊而形成的層；或者由前述氫所形成的施體於比由前述磷所形成的施體還接近表面之側的前述磁場切克勞斯基基板以與前述磷所形成的施體鄰接之方式連續而形成的層。
  13. 如請求項11所記載之絕緣閘極雙極性電晶體，係更具備有含有由氫所形成的施體之另外的第一導電型的緩衝層。
TW103142681A 2013-12-10 2014-12-08 絕緣閘極雙極性電晶體及其製造方法 TWI574408B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013254850 2013-12-10

Publications (2)

Publication Number Publication Date
TW201526235A TW201526235A (zh) 2015-07-01
TWI574408B true TWI574408B (zh) 2017-03-11

Family

ID=53370838

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103142681A TWI574408B (zh) 2013-12-10 2014-12-08 絕緣閘極雙極性電晶體及其製造方法

Country Status (7)

Country Link
US (1) US20160300938A1 (zh)
EP (1) EP3082168A4 (zh)
JP (1) JPWO2015087507A1 (zh)
KR (1) KR20160064194A (zh)
CN (1) CN105765726A (zh)
TW (1) TWI574408B (zh)
WO (1) WO2015087507A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768285B1 (en) * 2016-03-16 2017-09-19 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
JP6579086B2 (ja) * 2016-11-15 2019-09-25 信越半導体株式会社 デバイス形成方法
US20200105874A1 (en) 2018-10-01 2020-04-02 Ipower Semiconductor Back side dopant activation in field stop igbt
CN111886682A (zh) 2018-10-18 2020-11-03 富士电机株式会社 半导体装置及制造方法
DE102018129467A1 (de) * 2018-11-22 2020-05-28 Infineon Technologies Ag Verfahren zum herstellen eines halbleiterbauelements
CN110124837B (zh) * 2019-05-17 2021-04-23 西安奕斯伟硅片技术有限公司 一种硅晶体的破碎方法及热处理装置
CN113471273A (zh) * 2020-03-31 2021-10-01 比亚迪半导体股份有限公司 绝缘栅双极型晶体管及制备方法、电子设备
CN111354639A (zh) * 2020-04-27 2020-06-30 上海华虹宏力半导体制造有限公司 Igbt器件的制备方法及igbt器件
US11302806B1 (en) * 2020-11-24 2022-04-12 Huge Power Limited Taiwan Branch (B.V.I.) Double-gate trench-type insulated-gate bipolar transistor device
CN114512537A (zh) * 2022-04-19 2022-05-17 北京芯可鉴科技有限公司 绝缘栅双极型晶体管igbt的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4393053B2 (ja) * 2002-10-25 2010-01-06 株式会社豊田中央研究所 バイポーラ型半導体装置とその製造方法
WO2013147275A1 (ja) * 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6482681B1 (en) 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
JP4904625B2 (ja) * 2001-02-14 2012-03-28 富士電機株式会社 半導体装置
JP4760729B2 (ja) * 2006-02-21 2011-08-31 株式会社Ｓｕｍｃｏ Ｉｇｂｔ用のシリコン単結晶ウェーハ及びｉｇｂｔ用のシリコン単結晶ウェーハの製造方法
WO2009025337A1 (ja) * 2007-08-21 2009-02-26 Sumco Corporation Ｉｇｂｔ用のシリコン単結晶ウェーハ及びｉｇｂｔ用のシリコン単結晶ウェーハの製造方法、ｉｇｂｔ用シリコン単結晶ウェーハの抵抗率保証方法
JP5384878B2 (ja) * 2008-08-22 2014-01-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8771415B2 (en) * 2008-10-27 2014-07-08 Sumco Corporation Method of manufacturing silicon single crystal, silicon single crystal ingot, and silicon wafer
JP5617190B2 (ja) * 2009-05-22 2014-11-05 富士電機株式会社 半導体装置の製造方法および半導体装置
KR101794182B1 (ko) * 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
US8361893B2 (en) * 2011-03-30 2013-01-29 Infineon Technologies Ag Semiconductor device and substrate with chalcogen doped region
KR20120140411A (ko) * 2011-06-21 2012-12-31 (주) 트리노테크놀로지 전력 반도체 소자 및 그 제조 방법
JP5817686B2 (ja) * 2011-11-30 2015-11-18 株式会社デンソー 半導体装置
EP2793267B1 (en) * 2012-03-23 2020-11-25 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4393053B2 (ja) * 2002-10-25 2010-01-06 株式会社豊田中央研究所 バイポーラ型半導体装置とその製造方法
WO2013147275A1 (ja) * 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20160064194A (ko) 2016-06-07
TW201526235A (zh) 2015-07-01
CN105765726A (zh) 2016-07-13
JPWO2015087507A1 (ja) 2017-03-16
EP3082168A1 (en) 2016-10-19
EP3082168A4 (en) 2017-07-19
US20160300938A1 (en) 2016-10-13
WO2015087507A1 (ja) 2015-06-18

Similar Documents

Publication Publication Date Title
TWI574408B (zh) 絕緣閘極雙極性電晶體及其製造方法
US10707321B2 (en) Power device with multiple field stop layers
TWI459554B (zh) 最小化場闌igbt的緩衝區及發射極電荷差異的方法
JP6402773B2 (ja) 半導体装置及びその製造方法
JP4746927B2 (ja) 半導体装置の製造方法
US9716006B2 (en) Semiconductor device manufacturing method and semiconductor device
TW201503369A (zh) 超接合半導體裝置之製造方法
US20160329422A1 (en) Insulated gate type semiconductor device manufacturing method and insulated gate type semiconductor device
CN106252414B (zh) 具有场电极和改进的雪崩击穿行为的晶体管
JPH1154519A (ja) 半導体装置およびその製造方法
US10249499B2 (en) Method for manufacturing a semiconductor device comprising a thin semiconductor wafer
JP2007088334A (ja) 半導体装置およびその製造方法
KR102070959B1 (ko) 파워 소자 및 그 제조방법
JP5610595B2 (ja) 半導体素子及びその製造方法
JP2016086136A (ja) 半導体装置の製造方法
JP2015207733A (ja) 逆導通型ｉｇｂｔの製造方法
JP2014187275A (ja) 半導体装置の製造方法
KR101851821B1 (ko) 바이폴라 펀치 쓰루 반도체 디바이스 및 그러한 반도체 디바이스의 제조 방법
JPH0982955A (ja) 半導体装置の製法
WO2024122541A1 (ja) 半導体装置および半導体装置の製造方法
JP2009130098A (ja) 半導体装置の製造方法
KR101571704B1 (ko) 탄화규소 전계효과 트랜지스터의 제조방법
US9048210B2 (en) Transistors and methods of manufacturing the same
JP5290491B2 (ja) 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法
TWM547186U (zh) 具有降低翹曲風險的反向導通閘控雙極導通裝置