JP5245180B2

JP5245180B2 - 半導体装置の製造方法

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Publication number: JP5245180B2
Application number: JP2009273383A
Authority: JP
Inventors: 敏彰引地
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2009-12-01
Filing date: 2009-12-01
Publication date: 2013-07-24
Anticipated expiration: 2029-12-01
Also published as: JP2011119336A

Description

本発明は、半導体装置の製造方法に関し、特に、エピタキシャル成長法によって半導体基板にエピタキシャル層を形成する工程を備えた半導体装置の製造方法に関するものである。

半導体装置には、トランジスタ等の素子が、半導体基板の表面に成長させたエピタキシャル層に形成された半導体装置がある。ここで、そのような半導体装置の一例として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）と称される絶縁ゲート型バイポーラトランジスタについて説明する。

ｐ型の半導体基板の一方の表面上に、エピタキシャル成長によってｎバッファ層とｎ-層が形成されている。ｎ-層にはｐベース領域が形成されている。そのｐベース領域にはｎ+エミッタ領域が形成されている。ｎ-層とｎ+エミッタ領域とによって挟まれたｐベース領域の部分をチャネル領域として、そのｐベース領域の部分の上にゲート絶縁膜を介在させてゲート電極が形成されている。ｐベース領域とｎ+エミッタ領域に接触するようにエミッタ電極が形成されている。半導体基板の他方の表面上に接触するようにコレクタ電極が形成されている。

ＩＧＢＴでは、半導体基板の表面上に、ｎバッファ層とｎ-層がそれぞれエピタキシャル成長される。この半導体基板、ｎバッファ層およびｎ-層のそれぞれの抵抗率（比抵抗）は、以下のように選択される。

まず、半導体基板は、コレクタ電極との間で十分に低抵抗なオーミック接触を図る必要がある。このため、半導体基板の抵抗率は１０〜２０ｍΩ・ｃｍ程度とされ、ボロンをドープしたＣＺ（Czochralski）単結晶基板が選ばれる。また、ｎバッファ層は、ＩＧＢＴのスイッチングを高速化するために高濃度化する必要がある。このため、ｎバッファ層の抵抗率は数十〜数百ｍΩ・ｃｍ程度とされる。

一方、ｎ-層は、耐圧を保持するために低濃度化し厚膜化する必要がある。このため、ｎ-層の抵抗率は、数十〜数百Ω・ｃｍ程度とされる。また、ｎ-層の厚さは、６００Ｖ（耐圧）クラスの製品では６０μｍ程度とされ、１２００Ｖ（耐圧）程度の製品では１２０μｍ程度とされる。なお、半導体基板の厚みは、たとえば５００〜６５０μｍ程度とされる。

ここで、ボロンをドープした低抵抗の半導体基板に、高抵抗のエピタキシャル層を成長させる場合の問題点について説明する。その問題点とは、オートドープと称される現象である。この現象は、エピタキシャル成長装置内において、低抵抗の半導体基板から放出されたＢ（ボロン）原子が、トリクロルシラン等のＳｉ（シリコン）のソースガスとともにエピタキシャル層中に混入する現象である。

これを防止するために、通常、エピタキシャル成長させる前の半導体基板（ウェハ）の裏面に、オートドープ防止膜としてＣＶＤ（Chemical Vapor Deposition）法による酸化膜が形成される。この酸化膜がない場合には、ｎ型の高抵抗のｎ-層をエピタキシャル成長させる際に、オートドープにより、半導体基板中のボロンがｎ-層に混入して、ｎ-層の抵抗率が高くなる方向にずれてしまうことになる。また、不純物濃度の深さ方向のプロファイルもずれてしまうことにもなる。

ところで、エピタキシャル成長の工程では、エピタキシャル層が成長するのは半導体基板（ウェハ）の表面に限られない。エピタキシャル成長させる炉内の温度がある程度の高温に保たれており、そして、ソースガスの供給があれば、半導体基板の裏面や側面においてもエピタキシャル層は成長する。

オートドープ防止膜としてＣＶＤ法による酸化膜を用いる場合には、半導体基板の側面には厚く緻密な酸化膜が形成されないことが問題になる。ＣＶＤ法による酸化膜が緻密に形成されず側面が部分的に露出した領域では、エピタキシャル層が成長することになる。このとき、供給されるソースガスは、露出している微小な領域において消費されるため、半導体基板の側面には、高さの高い突起状のエピタキシャル層が成長することになる。このような突起状のエピタキシャル層は、シリコンノジュールと称される。シリコンノジュールは半導体装置の製造工程において発塵源となったり、また、クラックの起点となることがあり、シリコンノジュールはできる限りなくすことが望ましい。

このようなシリコンノジュールを成長させないために、ＣＶＤ法による酸化膜を形成した後、あらかじめ、半導体基板の側面を含む所定の領域に位置する酸化膜の部分を一定の幅で除去する処理が施される。最小の幅をもって酸化膜を除去することで、オートドープによってｎ-層の抵抗率が高くなるのを抑えながら、シリコンノジュールの発生も防止することができる。

しかしながら、この場合も半導体基板の側面や裏面でのエピタキシャル層の成長が完全になくなるわけではなく、エピタキシャル成長装置の構造によっては、半導体基板の側面や裏面にエピタキシャル層が成長することがある。たとえば、誘導加熱炉の場合には、半導体基板をセットするポケットのあるサセプターを誘導加熱により加熱するため、半導体基板の裏面側が比較的高温度になりやすく、エピタキシャル層が成長しやすくなる。また、半導体基板をハンドリングする機構としてベルヌーイチャックを用いたサセプタの場合には、半導体基板のポケットの周辺部に大きな座ぐりが形成されているため、ソースガスの供給が多い場合等には、半導体基板の側面や裏面にエピタキシャル層が成長しやすくなる。

これらの場合、半導体基板の側面に位置する部分を含むように一定の幅をもってＣＶＤ法による酸化膜が除去されているために、半導体基板の側面等が露出する領域がより広くなる。このため、供給されるソースガスは、そのような広い領域において消費されることになり、半導体基板の側面等には、高さの低いエピタキシャル層が成長することになる。エピタキシャル成長は面方位によってその成長速度に差違があり、特に、半導体基板の裏面の周辺部には小高い丘状の成長が生じることが多い。このような高さの低いエピタキシャル層は裏面クラウンと称される。突起状のシリコンノジュールとは異なり、裏面クラウンはなだらかな丘状であるため、割れや欠けによる発塵源となったり、クラックの起点となることはほとんどないとされる。

しかしながら、裏面クラウンは写真製版の際にデフォーカスを生じさせることがある。すなわち、ステッパー等のアライナーのステージに載置された半導体基板を、真空吸着等によりステージに吸着させた場合、裏面クラウンの高さの分だけ半導体基板の表面側が押し上げられてしまい、フォーカスが合わなくなる。このため、マスクパターンが部分的にレジストに転写されなくなってしまう。

半導体基板の表面に成長させるエピタキシャル層の厚さが厚くなればなるほど、裏面クラウンの高さも高くなる。このため、ＩＧＢＴにおけるｎ-層のように、６０〜１２０μｍ程度のエピタキシャル層を成長させる場合には、その影響は深刻なものとなり、近年パターンの微細化が進んできているＩＧＢＴにおいても大きな問題となっている。

このような問題を解消する方策の一つとして、ステッパーなどのアライナーのステージに改良を加えることが提案されている。すなわち、ステージとして、半導体基板が押し上げられないように、裏面クラウンが発生しうる位置に対応する部分に凹部を設けたステージを適用することが提案されている。

特開平０１−２４６８２２号公報

しかしながら、上述したステージを適用した手法では、次のような問題点があった。凹部として比較的幅の広い凹部が形成されているステージでは、載置された半導体基板の周辺部が反ってしまい、半導体基板を水平面に保持するというステージ本来の意味がなくなる。一方、幅の狭い凹部が形成されているステージでは、その凹部に裏面クラウンが完全に収容されず、このため、半導体基板がステージの上に持ち上げられてしまい、デフォーカスを起こすことになる。

半導体基板において裏面クラウンが発生する領域（位置）は、半導体基板の面取寸法の精度（精度Ａ）と酸化膜を除去する位置精度（精度Ｂ）の影響を受ける。精度Ａと精度Ｂは、精度としては高いものではなく、±数ｍｍ程度の誤差を考慮する必要がある。さらに、半導体基板がステージに載置される際の載置精度（誤差）も考慮する必要がある。これらを考慮すると、ステージの改良だけでは裏面クラウンに起因する問題を完全に解消することが難しいとされる。

本発明は上記問題点を解決するためになされたものであり、その目的は、裏面クラウンのステージへの接触が阻止される半導体装置の製造方法を提供することである。

本発明に係る半導体装置の製造方法は以下の工程を備えている。互いに対向する第１主表面および第２主表面を有する半導体基板を用意する。半導体基板の第２主表面を覆うようにオートドープ防止膜を形成する。オートドープ防止膜のうち、所定の領域に位置する部分を除去する。半導体基板の第１主表面に、所定の導電型のエピタキシャル層を形成する。半導体基板を用意する工程では、半導体基板として、半導体基板の外周端に沿って第２主表面側に面取り部が設けられた半導体基板が用意される。オートドープ防止膜を除去する工程では、所定の領域に位置する部分として、外周端から面取り部における径方向の所定の位置までの領域に位置する部分が除去される。

本発明に係る他の半導体装置の製造方法は以下の工程を備えている。互いに対向する第１主表面および第２主表面を有する半導体基板を用意する。半導体基板の第２主表面を覆うようにオートドープ防止膜を形成する。オートドープ防止膜のうち、所定の領域に位置する部分を除去する。半導体基板の第１主表面に、所定の導電型のエピタキシャル層を形成する。半導体基板を用意する工程では、半導体基板として、第２主表面側では、半導体基板の外周端に沿って、第１主表面側に向かって凹んだ切欠き状の段差部が設けられた半導体基板が用意される。オートドープ防止膜を除去する工程では、所定の領域に位置する部分として、段差部に位置する部分が除去される。

本発明に係る半導体装置の製造方法では、半導体基板として、半導体基板の外周端に沿って第２主表面側に面取り部が設けられた半導体基板が用意され、オートドープ防止膜を除去する所定の領域に位置する部分として、外周端から面取り部における径方向の所定の位置までの領域に位置する部分が除去される。これにより、オートドープ防止膜が除去されて露出した面取り部の部分において成長する裏面クラウンが、ステージに接触して半導体基板を持ち上げるのを阻止することができる。その結果、写真製版工程においてデフォーカスが生じるのを防止することができる。

本発明に係る他の半導体装置の製造方法では、半導体基板として、第２主表面側では、半導体基板の外周端に沿って、第１主表面側に向かって凹んだ切欠き状の段差部が設けられた半導体基板が用意され、オートドープ防止膜を除去する、所定の領域に位置する部分として、段差部に位置する部分が除去される。これにより、オートドープ防止膜が除去されて露出した段差部の部分において成長する裏面クラウンが、ステージに接触して半導体基板を持ち上げるのを阻止することができる。その結果、写真製版工程においてデフォーカスが生じるのを防止することができる。

本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。同実施の形態において、図１に示す点線枠Ａ内の部分拡大断面図である。同実施の形態において、図１に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図３に示す点線枠Ａ内の部分拡大断面図である。同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図５に示す工程の変形例を示す断面図である。同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図７に示す点線枠Ａ内の部分拡大断面図である。同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図９に示す点線枠Ａ内の部分拡大断面図である。同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１１に示す点線枠Ａ内の部分拡大断面図である。同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１１に示す工程において、ステージに載置された半導体基板の外周部を示す部分拡大断面図である。同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。第１の比較例に係る半導体装置の製造方法の問題点を説明するための半導体基板の外周部を示す部分拡大断面図である。第２の比較例に係る半導体装置の製造方法の問題点を説明するための半導体基板の外周部を示す部分拡大断面図である。第３の比較例に係る半導体装置の製造方法の問題点を説明するための半導体基板の外周部を示す部分拡大断面図である。本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す部分拡大断面図である。同実施の形態において、図２４に示す工程の後に行われる工程を示す部分拡大断面図である。同実施の形態において、図２５に示す工程の後に行われる工程を示す部分拡大断面図である。同実施の形態において、図２６に示す工程の後に行われる工程を示す部分拡大断面図である。同実施の形態において、図２７に示す工程の後に行われる工程を示す部分拡大断面図である。同実施の形態において、図２８に示す工程の後に行われる工程を示す部分拡大断面図である。本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す部分拡大断面図である。同実施の形態において、図３０に示す工程の後に行われる工程を示す部分拡大断面図である。同実施の形態において、図３１に示す工程の後に行われる工程を示す部分拡大断面図である。

実施の形態１
ここでは、裏面に面取り部が形成された半導体基板を用いたＩＧＢＴの製造方法について説明する。

図１に示すように、まず、互いに対向する表面１ａと裏面１ｃを有する半導体基板１を用意する。図２に示すように、半導体基板１の外周部には、外周端に向かって半導体基板の厚みが薄くなる態様で面取り部１ｄ、１ｇが設けられている。特に、この半導体基板１では、裏面１ｃの面取り部１ｄの長さ（領域）が、表面１ａの面取り部１ｇの長さ（領域）よりも長く（広く）なるように形成されている。

次に、図３および図４に示すように、ＣＶＤ法により、半導体基板１の裏面１ｃを覆うように、オートドープ防止膜として酸化膜１３が形成される。次に、図５に示すように、半導体基板１の裏面１ｃに形成された酸化膜１３のうち、外周部における所定の領域に位置する酸化膜１３の部分を露出させ、それ以外の部分を覆う態様で保護膜３１が形成される。なお、酸化膜３１を露出させるべき所定の領域については、後で説明する。

次に、保護膜３１が形成された状態で半導体基板１を、たとえばフッ酸（ＨＦ）等の薬液（図示せず）に浸漬することにより、保護膜３１によって覆われず露出した酸化膜１３の部分が除去される。その後、保護膜３１が除去される。こうして、図７および図８に示すように、半導体基板１の裏面１ｃの面取り部１ｄを覆っていた保護膜１３の部分が除される。

なお、外周部における所定の領域に位置する酸化膜１３の部分を除去するのに、上述した保護膜３１をマスクとして除去する他に、たとえば、図６に示すように、保護カップ３２を用いて酸化膜１３の部分を除去するようにしてもよい。この場合には、半導体基板１を、表面１ａを下方にしてステージ３３に真空吸着させるとともに、所定の領域に位置する酸化膜１３の部分を露出させるように保護カップ３２を押し付けた状態で、保護カップ３２の外側の露出した酸化膜１３の部分にフッ酸（ＨＦ）等の薬液を吹き付けることによって除去される。

次に、図９に示すように、エピタキシャル成長法によって、半導体基板１の表面１ａ上にｎバッファ層２が形成される。このとき、図１０に示すように、半導体基板１の裏面１ｃの面取り部１ｄにおける酸化膜１３の端部近傍では、エピタキシャル成長速度に起因して小高い丘状の突出部２ａが形成される。エピタキシャル成長の条件の一例として、たとえば、温度は１０００〜１１５０℃程度とされ、圧力は大気圧（常圧）とされる。また、ｎ型の不純物ソースとしてホスフィン（ＰＨ₃）が用いられ、シランソースとしてトリクロロシラン（ＳｉＨＣｌ₃）が用いられる。

次に、図１１に示すように、エピタキシャル成長法によって、ｎバッファ層２の表面上にｎ-層３が形成される。このとき、図１２に示すように、半導体基板１の裏面１ｃの面取り部１ｄにおける酸化膜１３の端部近傍では、エピタキシャル成長速度に起因して小高い丘状の突出部３ａが形成される。こうして形成される突出部２ａと突出部３ａとが裏面クラウン２０となる。

ここで、裏面クラウン２０が後の写真製版工程においてデフォーカスの原因とならないようにするには、次の条件が求められる。図１２に示すように、半導体基板１をステージ（図示せず）に載置した場合における、半導体基板１の載置面（酸化膜１３の表面）の位置Ｐ１と裏面クラウンが成長する部分（酸化膜１３の端部）の位置Ｐ２との高低差をＬとすると、最終的に裏面クラウン２０が成長する高さが高低差Ｌを越えないようにする必要がある。すなわち、裏面クラウン２０の頂部が位置Ｐ１よりも下方に位置しないように、酸化膜１３の端部の位置Ｐ２を設定することが求められる。言い換えると、位置Ｐ２を、露出した面取り部の部分から成長する裏面クラウン２０が半導体基板１の載置面の位置を越えて成長しない位置とすることが求められる。エピタキシャル成長させるｎバッファ層２およびｎ-層３の膜厚との関係では、高低差Ｌは、経験的にその膜厚の１０％以上にすることが望ましい。

次に、図１３に示すように、ｎ-層３の表面に、ｐベース層を形成するための所定のレジストパターン３７が形成される。このとき、図１４に示すように、裏面クラウン２０が成長する高さが高低差Ｌを越えないように、酸化膜１３の端部の位置Ｐ２が設定されていることで、アライナのステージ５１に載置された半導体基板１が裏面クラウンによって持ち上げられて、デフォーカスが生じるのを防止することができる。

次に、レジストパターン３７をマスクとして、イオン注入法によりｎ-層３にｐ型の不純物イオンを注入することでｐベース層が形成される。その後、レジストパターン３７が除去される。こうして、図１５に示すように、ｎ-層３の所定の領域に、表面から所定の深さにわたりｐベース層４が形成される。次に、ｎ-層３を覆うようにゲート絶縁膜となる絶縁膜（図示せず）が形成される。その絶縁膜上に、ゲート電極となる導電層（図示せず）が形成される。その導電層に、ｐベース層４を露出する開口部を形成するための所定のレジストパターン（図示せず）が形成される。このレジストパターンを形成する工程においても、裏面クラウン２０の頂部が位置Ｐ１よりも下方に位置していないことで、デフォーカスが生じるのを防止することができる。

次に、そのレジストパターンをマスクとして導電層等に異方性エッチングを施すことにより、ｐベース層４の表面を露出する開口部（図示せず）が形成される。その後、レジストパターンが除去される。こうして、図１６に示すように、ｐベース層４の表面を露出する開口部７ａが形成される。残された絶縁膜はゲート絶縁膜７となり、導電層はゲート電極７となる。次に、開口部７ａの底に露出するｐベース層４に、ｎ+エミッタ層を形成するための所定のレジストパターン３８が形成される。このレジストパターン３８を形成する工程においても、裏面クラウン２０の頂部が位置Ｐ１よりも下方に位置していないことで、デフォーカスが生じるのを防止することができる。

次に、レジストパターン３８をマスクとして、イオン注入法によりｐベース層４にｎ型の不純物イオンを注入することでｎ+エミッタ層が形成される。その後、レジストパターン３８が除去される。こうして、図１７に示すように、ｐベース層４の所定の領域に、表面から所定の深さにわたりｎ+エミッタ層５が形成される。次に、図１８に示すように、露出したｐベース層４を覆うように、絶縁膜８が形成される。次に、その絶縁膜８に、ｐベース層４の所定の領域を露出する開口部を形成するためのレジストパターン３９が形成される。このレジストパターン３９を形成する工程においても、裏面クラウン２０の頂部が位置Ｐ１よりも下方に位置していないことで、デフォーカスが生じるのを防止することができる。

次に、レジストパターン３９をマスクとして絶縁膜８に異方性エッチングを施すことにより、開口部（図示せず）が形成される。その後、レジストパターン３９が除去される。こうして、図１９に示すように、ｐベース層４とｎ+エミッタ層５を露出する開口部８ａが形成される。次に、図２０に示すように、開口部８ａを充填するように所定の導電層を形成することにより、エミッタ電極９が形成される。その後、半導体基板１の裏面に形成された酸化膜１３が除去されて、コレクタ電極１０が形成される。こうしてＩＧＢＴが完成する。

上述した製造方法では、半導体基板の裏面における面取り部の所定の領域を覆うように、オートドープ防止膜としての酸化膜を形成することで、異物の発生やデフォーカス等を防止することができる。このことについて、比較例との関係で説明する。

すでに説明したように、オートドープ防止膜としてＣＶＤ法による酸化膜を用いる場合には、半導体基板の側面には厚く緻密な酸化膜が形成されない。この場合には、図２１に示すように、ｎバッファ層１０２およびｎ-層１０３を形成する際に供給されるソースガスは、半導体基板１０１の側面１０１ｂでは、酸化膜１１３が緻密に形成されず側面１０１ｂが露出した微小な領域において消費される。このため、側面１０１ｂには、高さの高い突起状のエピタキシャル層（シリコンノジュール１１５）が形成されることになる。シリコンノジュール１１５は、半導体装置の製造工程において半導体基板をハンドリングする際に発塵源となることがある。また、クラックの起点となることがある。

そこで、このようなシリコンノジュールを成長させないように、半導体基板の側面に位置する酸化膜の部分を除去する手法がある。ところが、この場合には、面方位によるエピタキシャル成長速度の差違に起因して、図２２に示すように、半導体基板１０１の裏面１０１ｃにおける酸化膜１１３の端部には小高い丘状の裏面クラウン１２０が成長することがある。この裏面クラウン１２０は、写真製版の際に半導体基板１０１をステージから持ち上げることになりデフォーカスを生じさせる原因となる。

さらに、このようなデフォーカスを抑制するために、図２３に示すように、裏面クラウン１２０を収容する凹部１５１ａをステージ１５１に設ける手法がある。ところが、裏面クラウンが発生する領域（位置）は、半導体基板の面取寸法の精度と酸化膜を除去する位置精度の影響を受けることになる。また、半導体基板がステージに載置される際の載置精度（誤差）も考慮する必要がある。このため、ステージの改良だけでは裏面クラウンに起因する問題を解消することは困難である。

これに対して、上述した方法では、まず、図１に示すように、半導体基板１の裏面１ｃには、より広い面取り部１ｄが形成されている。その面取り部１ｄが形成された半導体基板１では、図１２に示すように、半導体基板１の載置面（酸化膜１３の表面）の位置Ｐ１と裏面クラウンが成長する部分（酸化膜１３の端部）の位置Ｐ２との高低差をＬとすると、酸化膜１３の端部の位置Ｐ２が、最終的に裏面クラウン２０が成長する高さが高低差Ｌを越えない所定の位置に位置するように、酸化膜１３の外周部の所定の部分が除去されている。具体的には、半導体基板１の裏面１ｃおよび側面１ｂに形成された酸化膜１３のうち、側面１ｂに位置する部分と、裏面１ｃの面取り部１ｄにおける一定の領域に位置する部分が除去されている。

そうすると、まず、半導体基板１の側面１ｂに位置する酸化膜１３の部分が除去されることで、半導体基板１の側面１ｂにシリコンノジュールが成長するのを防止することができる。そして、酸化膜１３の端部の位置Ｐ２が、裏面クラウン２０が成長する高さが高低差Ｌを越えない所定の位置に位置するように、酸化膜１３の外周部の所定の部分が除去されることで、裏面クラウンがステージに接触して半導体基板がステージ上に持ち上げられることがなくなる。これにより、写真製版工程において、ステージに何ら改良を加えることなく、裏面クラウンに起因するデフォーカスを阻止することができる。

実施の形態２
ここでは、裏面側の外周部に段差部が形成された半導体基板を用いたＩＧＢＴの製造方法について説明する。

まず、互いに対向する表面と裏面を有する半導体基板を用意する。次に、図２４に示すように、半導体基板１の側面１ｂを含む外周部を、グラインダーの砥石４１のテーパ部４１ａに接触させて研削することにより、半導体基板１の外周部に面取り部が形成される。次に、図２５に示すように、グラインダーの砥石として、たとえば突出部４２ａを有する砥石４２を用い、面取り部が形成された半導体基板の外周部を、砥石４２の突出部４２ａに接触させて研削することにより、図２６に示すように、半導体基板１の裏面１ｃに切欠き状の段差部１ｅが形成される。なお、段差部１ｅの位置については、後で説明する。

次に、図２７に示すように、ＣＶＤ法により、半導体基板１の裏面１ｃを覆うように、オートドープ防止膜として酸化膜１３が形成される。次に、半導体基板１の裏面１ｃに形成された酸化膜１３のうち、段差部１ｅに位置する酸化膜１３の部分を露出させ、それ以外の部分を覆う態様で保護膜（図示せず）が形成される。次に、その保護膜が形成された状態で半導体基板１を、フッ酸等の薬液（図示せず）に浸漬することにより、保護膜によって覆われず露出した酸化膜の部分が除去される。その後、保護膜が除去される。こうして、図２８に示すように、半導体基板１の裏面１ｃの段差部１ｅを覆っていた保護膜１３の部分が除される。

次に、前述した図９および図１１に示す工程と同様に、所定のエピタキシャル成長法によって、図２９に示すように、半導体基板１の表面１ａ上にｎバッファ層２およびｎ‐層３がそれぞれ形成される。このとき、半導体基板１の裏面１ｃの段差部１ｅ（凹部あるいは切欠きの底）では、エピタキシャル成長速度に起因して裏面クラウン２０が形成されることになる。

ここで、裏面クラウン２０が後の写真製版工程においてデフォーカスの原因とならないようにするには、次の条件が求められる。図２９に示すように、半導体基板１をステージ（図示せず）に載置した場合における、半導体基板１の載置面（酸化膜１３の表面）の位置Ｐ１と、裏面クラウンが成長する段差部１ｅの面の部分の位置Ｐ２との高低差をＬとすると、最終的に裏面クラウン２０が成長する高さが高低差Ｌを越えないようにする必要がある。すなわち、裏面クラウン２０の頂部が位置Ｐ１よりも下方に位置しないように、裏面クラウンが成長する段差部１ｅの面の部分の位置Ｐ２を設定することが求められる。エピタキシャル成長させるｎバッファ層２およびｎ-層３の膜厚との関係では、高低差Ｌは、経験的にその膜厚の１０％以上にすることが望ましい。

ｎバッファ層２およびｎ‐層３が形成された後、前述した図１３〜図２０に示す工程と同様の工程を経て、半導体基板１にＩＧＢＴが形成される（図２０参照）。

上述した方法では、図２９に示すように、半導体基板１の載置面（酸化膜１３の表面）の位置Ｐ１と、裏面クラウンが成長する段差部１ｅの面の部分の位置Ｐ２との高低差をＬとすると、段差部１ｅの面の部分の位置Ｐ２が、最終的に裏面クラウン２０が成長する高さが高低差Ｌを越えない所定の位置に位置するように、段差部１ｅが所定の位置に形成されている。つまり、段差部１ｅにおいて成長する裏面クラウン２０が、最終的に裏面側の載置面を超えて成長しない所定の位置に段差部１ｅが形成されている。

これにより、裏面クラウンがステージに接触して半導体基板がステージ上に持ち上げられることがなくなり、写真製版工程において、ステージに何ら改良を加えることなく、裏面クラウンに起因するデフォーカスを阻止することができる。また、段差部１ｅに位置する酸化膜１３の部分を除去する際に、半導体基板１の側面１ｂに位置する酸化膜１３の部分も除去されて、半導体基板１の側面１ｂにシリコンノジュールが成長するのも防止することができる。

実施の形態３
前述した手法では、裏面１ｃ側の外周部に切欠き状の１つの段差部１ｅを形成した半導体基板を例に挙げて説明した（図２６参照）。ここでは、複数の段差部の一例として２つの段差部を形成した半導体基板を例に挙げて説明する。

まず、互いに対向する表面と裏面を有する半導体基板を用意する。次に、図２４に示す工程と同様の工程を経て、半導体基板の側面を含む外周部に面取り部が形成される。次に、面取り部が形成された半導体基板の外周部を所定の砥石にて研削することにより、図３０に示すように、半導体基板１の裏面１ｃ側の外周部に、切欠き状の２つの段差部１ｅ、１ｆが形成される。このとき、グラインダーの砥石として、図２５に示すように、１つの突出部４２ａを有する砥石４２を用いて研削を行ってもよいし、また、２つの突出部を有する砥石（図示せず）を用いて研削を行ってもよい。なお、段差部１ｅ、１ｆの位置については、後で説明する。

次に、ＣＶＤ法により、半導体基板１の裏面１ｃを覆うように、オートドープ防止膜として酸化膜（図示せず）が形成される。次に、半導体基板１の裏面１ｃに形成された酸化膜のうち、段差部１ｅ、１ｆに位置する酸化膜の部分を露出させ、それ以外の部分を覆う態様で保護膜（図示せず）が形成される。次に、その保護膜が形成された状態で半導体基板１を、フッ酸等の薬液（図示せず）に浸漬することにより、保護膜によって覆われず露出した酸化膜の部分が除去される。その後、保護膜が除去される。こうして、図３１に示すように、半導体基板１の裏面１ｃを覆う酸化膜１３のうち、段差部１ｅ、１ｆに位置する部分が除去される。

次に、前述した図９および図１１に示す工程と同様に、所定のエピタキシャル成長法によって、図３２に示すように、半導体基板１の表面１ａ上にｎバッファ層２およびｎ‐層３がそれぞれ形成される。このとき、半導体基板１の裏面１ｃの段差部１ｆ（凹部あるいは切欠きの底）等では、エピタキシャル成長速度に起因して裏面クラウン２０が形成されることになる。

ここで、裏面クラウン２０が後の写真製版工程においてデフォーカスの原因とならないようにするには、次の条件が求められる。図３２に示すように、半導体基板１をステージ（図示せず）に載置した場合における、半導体基板１の載置面（酸化膜１３の表面）の位置Ｐ１と、段差部１ｅ，１ｆのうち裏面クラウンが実質的に成長する段差部１ｆの面の部分の位置Ｐ２との高低差をＬとすると、最終的に裏面クラウン２０が成長する高さが高低差Ｌを越えないようにする必要がある。すなわち、裏面クラウン２０の頂部が位置Ｐ１よりも下方に位置しないように、裏面クラウンが成長する段差部１ｆの面の部分の位置Ｐ２を設定することが求められる。エピタキシャル成長させるｎバッファ層２およびｎ-層３の膜厚との関係では、高低差Ｌは、経験的にその膜厚の１０％以上にすることが望ましい。

上述した方法では、図３２に示すように、半導体基板１の載置面（酸化膜１３の表面）の位置Ｐ１と、裏面クラウンが実質的に成長する段差部１ｆの面の部分の位置Ｐ２との高低差をＬとすると、段差部１ｅの面の部分の位置Ｐ２が、最終的に裏面クラウン２０が成長する高さが高低差Ｌを越えない所定の位置に位置するように、段差部１ｅが所定の位置に形成されている。つまり、段差部１ｆにおいて成長する裏面クラウン２０が、最終的に裏面側の載置面を超えて成長しない所定の位置に段差部１ｆが形成されている。

これにより、裏面クラウンがステージに接触して半導体基板がステージ上に持ち上げられることがなくなり、写真製版工程において、ステージに何ら改良を加えることなく、裏面クラウンに起因するデフォーカスを阻止することができる。また、段差部１ｅ、１ｆに位置する酸化膜１３の部分を除去する際に、半導体基板１の側面１ｂに位置する酸化膜１３の部分も除去されて、半導体基板１の側面１ｂにシリコンノジュールが成長するのも防止することができる。

さらに、段差部として、複数の段差部１ｅ，１ｆが形成されていることで、個々の段差部はより小さくなり、段差部に起因する半導体基板の割れや欠けが生じるのを抑制することができる。

なお、上述した手法では、２つの段差部を形成した半導体基板を例に挙げて説明したが、３つ以上の段差部を形成した半導体基板を用いてもよい。また、上述した各実施の形態では、半導体装置としてＩＧＢＴを例に挙げて説明した。上述した製造方法および半導体基板はＩＧＢＴの製造に限られず、半導体基板上にエピタキシャル成長させる工程を備えた製造方法に広く適用することが可能である。

今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。

本発明は、エピタキシャル成長法によって半導体装置を製造する方法に有効に利用される。

１半導体基板、１ａ表面、１ｂ側面、１ｃ裏面、１ｄ面取り部、１ｅ段差部、１ｆ段差部、１ｇ面取り部、２ｎバッファ層、２ａ突出部、３ｎ-層、３ａ突出部、４ｐベース層、５ｎ+エミッタ層、６ゲート絶縁膜、７ゲート電極、８絶縁膜、８ａ開口部、９エミッタ電極、１０コレクタ電極、１１チャネル領域、１３酸化膜、２０裏面クラウン、３１保護フィルム、３２保護カップ、３３ステージ、３７，３８，３９フォトレジスト、４１砥石、４１ａテーパ部、４２砥石、４２ａ突出部、５１ステージ。

Claims

互いに対向する第１主表面および第２主表面を有する半導体基板を用意する工程と、
前記半導体基板の前記第２主表面を覆うようにオートドープ防止膜を形成する工程と、
前記オートドープ防止膜のうち、所定の領域に位置する部分を除去する工程と、
前記半導体基板の前記第１主表面に、所定の導電型のエピタキシャル層を形成する工程と
を備え、
前記半導体基板を用意する工程では、前記半導体基板として、前記半導体基板の外周端に沿って前記第２主表面側に面取り部が設けられた半導体基板が用意され、
前記オートドープ防止膜を除去する工程では、前記所定の領域に位置する部分として、前記外周端から前記面取り部における径方向の所定の位置までの領域に位置する部分が除去される、半導体装置の製造方法。
前記オートドープ防止膜を除去する工程では、前記径方向の所定の位置として、前記オートドープ防止膜を除去することにより露出する前記面取り部の部分において成長する裏面クラウンが、最終的に、前記第２主表面側の表面の位置を越えて成長しない所定の位置に設定された、請求項１記載の半導体装置の製造方法。
互いに対向する第１主表面および第２主表面を有する半導体基板を用意する工程と、
前記半導体基板の前記第２主表面を覆うようにオートドープ防止膜を形成する工程と、
前記オートドープ防止膜のうち、所定の領域に位置する部分を除去する工程と、
前記半導体基板の前記第１主表面に、所定の導電型のエピタキシャル層を形成する工程と
を備え、
前記半導体基板を用意する工程では、前記半導体基板として、前記第２主表面側では、前記半導体基板の外周端に沿って、前記第１主表面側に向かって凹んだ切欠き状の段差部が設けられた半導体基板が用意され、
前記オートドープ防止膜を除去する工程では、前記所定の領域に位置する部分として、前記段差部に位置する部分が除去される、半導体装置の製造方法。
前記半導体基板を用意する工程では、前記半導体基板として、前記段差部は前記第１主表面側に向かって階段状に複数設けられた半導体基板が用意される、請求項３記載の半導体装置の製造方法。
前記半導体基板を用意する工程では、前記段差部は、前記オートドープ防止膜を除去することにより露出する前記段差部において成長する裏面クラウンが、最終的に、前記第２主表面側の表面の位置を越えて成長しない所定の位置に形成された、請求項３または４に記載の半導体装置の製造方法。