JP5245258B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は半導体装置及びその製造方法に係り、さらに詳しくは、ロジックＬＳＩやメモリＬＳＩなどの電子デバイスの配線技術に適用できる配線構造を有する半導体装置及びその製造方法に関する。
ロジックＬＳＩやメモリＬＳＩなどの半導体デバイスは、半導体基板の上に電気的に分離して配置されたトランジスタやダイオード、キャパシタ、抵抗などの基本的な構成要素を配線で接続して製造される。
そのような素子同士を高密度で接続する技術が多層配線技術であって、多層配線技術はＬＳＩの高性能化を決定づける重要な技術である。多層配線の形成方法の一例としては、まず、絶縁膜の上にアルミニウム（Ａｌ）合金からなる金属膜をスパッタ法によって形成し、その金属膜をフォトリソグラフィ及びドライエッチングによってパターニングすることにより配線パターンを形成する。その後に、配線パターンの上にＣＶＤ法によって層間絶縁膜を形成し、層間絶縁膜をフォトリソグラフィ及びドライエッチングによって加工することにより、配線パターンに到達する深さのビアホールを形成する。
さらに、ＣＶＤ法により、ビアホール内を埋め込むブランケットＷを形成した後に、ブランケットＷをエッチバックしてＷプラグをビアホール内に埋め込む。続いて、ビアホール内のＷプラグを介して下側の配線パターンに接続される上側の配線パターンを層間絶縁膜の上に形成する。このような工程を繰り返すことによって所要の多層配線を形成することができる。
特許文献１には、半導体装置の配線を形成する際に、Ａｌ配線やＴｉＮ配線の表面に無電解めっきによってＮｉ、Ｃｕ、Ｓｎ、Ａｕなどのめっき層を被覆することにより、配線の信頼性を向上させることが記載されている。
また、特許文献２には、半導体装置の配線の形成方法として、スパッタ法で形成されたＡｕ／Ｔｉ／ＴｉＮ／Ｔｉ膜の上にレジストパターンを形成し、レジストパターンの開口部に電解めっきでＡｕ配線を形成した後に、レジストパターンを剥離し、Ａｕ配線をマスクにして下地膜を除去することが記載されている。
特開平２−３４１号公報 特開平３−１５３０３０号公報
近年では、耐エレクトロマイグレーション特性を向上させるなどの目的で、Ａｌ合金膜の上に異なる金属材料のキャップ金属膜が形成された構造の積層配線が採用されることが多い。そのような積層配線を採用する場合、配線を被覆する層間絶縁膜をフッ素系のガスを使用するドライエッチングにより加工して配線に到達するビアホールを形成する際に、不具合が発生することがある。積層配線のキャップ金属膜の材料によっては、ビアホールのオーバーエッチング時に、レジスト剥離工程（ドライアッシング及びウェット処理）で除去不能な異物（反応生成物）がビアホールの側壁に残ることがあり、コンタクト不良などの不具合が発生し、多層配線の歩留り低下の要因になる。
本発明は以上の問題点を鑑みて創作されたものであり、積層構造の配線を使用する場合であってもビアホールを形成する際に不具合が発生しにくく、信頼性の高い多層配線を構成できる配線構造を有する半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一観点によれば、半導体基板と、前記半導体基板の上方に形成された絶縁膜と、前記絶縁膜の上に形成され、金属パターン膜の上にキャップ金属膜が形成された配線部と、前記配線部の上面と側面を被覆して形成されて、前記配線部と異なる金属からなる金属保護膜とにより構成される金属配線と、前記金属配線の上に形成され、前記金属配線に到達するビアホールを備えた層間絶縁膜とを有し、前記金属保護膜は、めっき給電膜と、前記めっき給電膜の上に形成されて電解めっきにより形成された貴金属膜とにより構成されることを特徴とする半導体装置が提供される。
金属配線は、金属パターン膜の上にキャップ金属膜が形成された配線部と、その上面及び側面を被覆する金属保護膜とによって構成される。金属保護膜は、多層配線を形成する際に金属配線上の層間絶縁膜にビアホールを形成する際のエッチングストップ膜として機能する。
例えば、配線部のキャップ金属膜がTiN膜から形成され、金属保護膜を形成しない場合、ビアホールをエッチングする際のフッ素系のガスプラズマとTiN膜が反応し、ドライアッシング及びウェット処理で除去しずらい異物（反応生成物）がビアホール内に残りやすい。このため、多層配線のコンタクトにおけるオープン不良や抵抗上昇が発生し、多層配線の歩留り低下の要因になる。
本発明では、金属保護膜として、好適にはフッ素系のガスプラズマと反応性が乏しい貴金属膜を使用するので、ビアホールの形成工程において異物の発生を格段に減少させることができる。これにより、多層配線のコンタクトにおけるオープン不良や抵抗上昇の発生が抑制され、多層配線が高歩留りで信頼性よく形成されるようになる。しかも、配線部の上面だけでなく側面も金属保護膜で被覆する場合は、ビアホールが位置ずれして形成されてビアホールの内に金属配線の側面が露出する場合であっても、信頼性よく多層配線を形成することができる。
また、上記課題を解決するために、本発明の別の観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に、金属パターン膜の上にキャップ金属膜が形成された配線部を形成する工程と、前記配線部の上面と側面を被覆して金属保護膜を形成することにより、前記配線部及び前記金属保護膜から構成される金属配線を得る工程と、前記金属配線の上に層間絶縁膜を形成する工程と、前記金属保護膜をエッチングストップ膜として前記層間絶縁膜をエッチングすることにより、前記金属配線に到達するビアホールを形成する工程とを有し、前記配線部の上面と側面を被覆して金属保護膜を形成する工程は、前記配線部の上にめっき給電膜を形成する工程と、前記めっき給電膜を給電経路に利用する電解めっきにより、前記配線部を被覆する貴金属膜を前記めっき給電膜の上に形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
本発明の一つの好適な態様では、金属保護膜を形成する工程は、配線部の上にめっき給電膜を形成し、めっき給電膜を給電経路に利用する電解めっきによってめっき給電膜の上に貴金属膜を形成する。さらに、配線部の間の領域の貴金属膜及びめっき給電膜を選択的にエッチングして除去する。これにより、配線部の上面及び側面に、めっき給電膜及び貴金属膜から構成される金属保護膜が残されて、金属配線が構成される。電解めっきを使用することにより、スパッタ法を使用する場合と違って、配線部の側面にも十分な膜厚の金属保護膜を形成することができる。
本発明の他の好適な態様では、金属保護膜を形成する工程は、まず、配線部の上にめっき給電膜を形成した後に、配線部の幅より太い幅の開口部が設けられたレジストパターンをめっき給電膜の上に形成する。その後に、めっき給電膜を給電経路に利用する電解めっきによってレジストパターンの開口部内の配線部の側方の隙間及び上面に貴金属膜を形成する。
さらに、レジストパターンを除去した後に、配線部の間の領域のめっき給電膜を除去する。これにより、配線部の上面及び側面に同様な金属保護膜が被覆されて形成されて、金属配線が得られる。この方法を採用する場合は、貴金属膜を電解めっきで形成する際に、めっきの処理時間を調整することにより、配線部の上面側の貴金属膜の膜厚を、側方の膜厚より容易に厚く設定することができるので、エッチングストップ膜としてより好都合な構造とすることができる。
以上説明したように、本発明では、配線部をエッチングストップ膜として機能する金属保護膜で被覆して金属配線を構成するので、多層配線が高歩留りで信頼性よく製造される。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
図１〜図２０は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。なお、本実施形態では、半導体装置としてFeRAMを例に挙げて説明する。
最初に、図１（ａ）に示す断面構造を得るまでの工程を説明する。図示されている領域はFeRAMのセル領域である。
まず、n型又はp型のシリコン（半導体）基板１０の表面を熱酸化することにより素子分離絶縁膜１１を形成し、この素子分離絶縁膜１１でトランジスタの活性領域を画定する。素子分離絶縁膜１１の膜厚は、例えば、シリコン基板１０の上面から測って約２００nm程度である。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
次いで、シリコン基板１０の活性領域にp型不純物、例えばボロンを導入してpウェル１２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜１４となる熱酸化膜を約６〜７nmの厚さに形成する。
続いて、シリコン基板１０の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板１０上にゲート電極１５を形成する。ゲート電極１５のゲート長は、例えば３６０μm程度である。
更に、ゲート電極１５をマスクにするイオン注入により、ゲート電極１５の横のシリコン基板１０にn型不純物としてリンを導入して、ソース／ドレインエクステンション１７ａ，１７ｂを形成する。
その後に、シリコン基板１０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１５の横に絶縁性スペーサ１８として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を４５nmの厚さに形成する。
続いて、この絶縁性スペーサ１８とゲート電極１５をマスクにしながら、シリコン基板１０に砒素等のn型不純物を再びイオン注入することにより、ゲート電極１５の側方のシリコン基板１０にソース／ドレイン領域（不純物拡散領域）１９ａ，１９ｂを形成する。
更に、シリコン基板１０の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、ソース／ドレイン領域１９ａ,１９ｂにおけるシリコン基板１０上にコバルトシリサイド層等の高融点シリサイド層２２を形成し、各ソース／ドレイン領域１９ａ，１９ｂを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極１５の表層にも形成される。
その後に、素子分離絶縁膜１１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
ここまでの工程により、シリコン基板１０のセル領域に、ゲート絶縁膜１４、ゲート電極１５、及びソース／ドレイン領域１９ａ，１９ｂ等によって構成される第１、第２MOSトランジスタTR1，TR2が形成されたことになる。
次に、図１（ｂ）に示すように、シリコン基板１０の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それをエッチングストップ膜２４とする。
更に、TEOS(Tetraethoxysilane)ガスと酸素ガスとの混合ガスを使用するプラズマCVD法により、このエッチングストップ膜２４の上に下地絶縁膜２５として酸化シリコン(SiO2)膜を厚さ約６００nmに形成する。その後に、下地絶縁膜２５の上面を平坦化するために、CMP(Chemical Mechanical Polishing)によりその上面を研磨する。その研磨量は、例えば２００nm程度である。
次いで、図２（ａ）に示すように、TEOSガスを使用するプラズマCVD法により、この下地絶縁膜２５の上に再びシリコン酸化膜を約１００nmの厚さに形成し、このシリコン酸化膜を第１キャップ絶縁膜２６とする。
そして、これらの絶縁膜２５、２６の脱水処理として、窒素雰囲気中において基板温度を約６５０℃とするアニールを約３０分間行った後、第１キャップ絶縁膜２６上にスパッタ法によりアルミナ膜２０を厚さ約２０nmに形成する。
その後、このアルミナ膜２０に対し、基板温度を６５０℃、処理時間を６０秒とするRTA(Rapid Thermal Anneal)を行う。
このように第１キャップ絶縁膜２６を形成することで、上記のCMPにおいて研磨パッドとの接触でついた下地絶縁膜２５の上面の微細な傷（マイクロスクラッチ）が第１キャップに埋め込まれるので、第１キャップ絶縁膜２６の上面にアルミナ膜２０が良好な平坦性で形成される。
次に、図２（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、アルミナ膜２０の上に、スパッタ法により第１導電膜２７としてプラチナ膜を形成する。この第１導電膜２７は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約１５５nmである。
更に、第１導電膜２７の上に、スパッタ法によりPZT(Lead Zirconate Titanate: PbZr1-xTixO3)膜を１５０〜２００nmの厚さに形成して、このPZT膜を強誘電体膜２８とする。
なお、強誘電体膜２８の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜２８の材料は上記のPZTに限定されず、SBT(SrBi2Ta2O9)、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb1-xLaxZr1-yTiyO3)、或いはその他の金属酸化物強誘電体で強誘電体膜２８を構成してもよい。
ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜２８を構成するPZTを結晶化させるための結晶化アニールとして、酸素流量が０．０２５リットル／分の酸素含有雰囲気中で基板温度を約５８５℃とするRTA(Rapid Thermal Anneal)を約９０秒間行う。なお、MOCVD法で強誘電体膜２８を形成する場合は、この結晶化アニールは不要である。
次に、上記の強誘電体膜２８の上に、スパッタ法で第１酸化イリジウム(IrO2)膜を厚さ約５０nmに形成し、この第１酸化イリジウム膜に対してRTAを施す。そのRTAの条件は特に限定されないが、本実施形態では、酸素流量が０．０２５リットル／分の酸素含有雰囲気中で基板温度を７２５℃、処理時間を２０秒とする。
その後に、第１酸化イリジウム膜の上にスパッタ法により第２酸化イリジウム膜を厚さ約２００nmに形成し、これら第１、第２酸化イリジウム膜よりなる積層膜を第２導電膜２９とする。
ここで、アルミナ膜２０の上に第１導電膜２７を形成することにより、アルミナ膜２０を省いてキャップ絶縁膜２６の上に第１導電膜２７を直接形成する場合と比較して、第１導電膜２７を構成するプラチナの配向性が良好となる。その第１導電膜２７の配向の作用によって、強誘電体膜２８を構成するPZTの配向が揃えられ、強誘電体膜２８の強誘電体特性が向上する。
次に、図３（ａ）に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィにより第２導電膜２９をパターニングして上部電極２９ａを形成する。そして、このパターニングにより強誘電体膜２８が受けたダメージを回復させるために、強誘電体膜２８に対する回復アニールを縦型炉内で行う。この回復アニールは、酸素流量が２０リットル／分の酸素含有雰囲気において行われ、その条件は、例えば、基板温度６５０℃、処理時間６０分である。
次いで、フォトリソグラフィで強誘電体膜２８をパターニングすることにより、PZT等の強誘電体材料で構成されるキャパシタ誘電体膜２８ａを形成する。このパターニングでキャパシタ誘電体膜２８ａが受けたダメージは回復アニールによって回復される。この回復アニールは、縦型炉を用いて酸素含有雰囲気中で行われ、その条件として酸素流量２０リットル／分、基板温度３５０℃、及び処理時間６０分が採用される。
続いて、図３（ｂ）に示すように、シリコン基板１０の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜２８ａを保護するための第１キャパシタ保護絶縁膜３１としてアルミナ膜をスパッタ法で厚さ約５０nmに形成する。
なお、アルミナ膜に代えて、酸化チタン(TiOx)膜、酸化ジルコニウム(ZrOx)膜、酸化マグネシウム(MgOx)膜、及び酸化チタンマグネシウム(MgTiOx)膜のいずれかを第１キャパシタ保護絶縁膜３１として形成してもよい。
そして、このスパッタによりキャパシタ誘電体膜２８ａが受けたダメージを回復させるために、酸素流量が２０リットル／分の酸素含有雰囲気中で基板温度を５５０℃とする回復アニールを約６０分間行う。この回復アニールは、縦型炉を用いて行われる。
次に、図４（ａ）に示すように、フォトリソグラフィで第１導電膜２７と第１キャパシタ保護絶縁膜３１とをパターニングすることにより、キャパシタ誘電体膜２８ａの下の第１導電膜２７を下部電極２７ａにすると共に、この下部電極２７ａを覆うように第１キャパシタ保護絶縁膜３１を残す。
その後に、プロセス中にキャパシタ誘電体２８ａが受けたダメージを回復させるために、基板温度６５０℃、処理時間６０分の条件で、酸素流量が２０リットル／分の酸素含有雰囲気中においてキャパシタ誘電体膜２８ａに回復アニールを施す。その回復アニールは、例えば縦型炉を用いて行われる。
ここまでの工程により、シリコン基板１０の上方には、下部電極２７ａ、キャパシタ誘電体膜２８ａ、及び上部電極２９ａをこの順に積層してなるキャパシタＱが形成されたことになる。
続いて、図４（ｂ）に示すように、シリコン基板１０の上側全面に、キャパシタＱを保護するための第２キャパシタ保護絶縁膜３３としてアルミナ膜をスパッタ法で約２０nmの厚さに形成する。この第２キャパシタ保護絶縁膜３３は、その下の第１キャパシタ保護絶縁膜３１と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜２８ａに至るのを防止し、キャパシタ誘電体膜２８ａが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
このような機能を有する膜には、アルミナ膜の他に、酸化チタン膜、酸化ジルコニウム膜、酸化マグネシウム膜、及び酸化チタンマグネシウム膜があり、これらのいずれかを第２キャパシタ保護絶縁膜３３として形成してもよい。
そして、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜２８ａに対して回復アニールを施す。この回復アニールにおける酸素流量は、例えば、酸素流量が２０リットル／分である。
次いで、図５（ａ）に示すように、TEOSガスを使用するプラズマCVD法により、上記の第２キャパシタ保護絶縁膜３３上に酸化シリコン膜を約１５００nmの厚さに形成し、その酸化シリコン膜を第１層間絶縁膜３５とする。
その後に、第１層間絶縁膜３５に対する脱水処理として、CVD装置を用いたN2Oプラズマ処理（熱処理）を行う。この場合、基板温度は３５０℃に設定され、処理時間は２分とされる。このようなN2Oプラズマにより第１層間絶縁膜３５が脱水されると共に、第１層間絶縁膜３５の上面が窒化されて水分の再吸着を防止することができる。
次に、図５（ｂ）に示すように、第１層間絶縁膜３５の上にスパッタ法でアルミナ膜を５０〜１００nmの厚さに形成し、このアルミナ膜を第３キャパシタ保護絶縁膜３０とする。その第３キャパシタ保護絶縁膜３０は、水分や水素に対するブロック性に優れたアルミナで構成され、水分や水素等の還元性物質によってキャパシタ誘電体膜２８ａが劣化するのを防止する役割を担う。
なお、アルミナ膜に代えて、水分や水素に対するブロック性のある膜、例えば、酸化チタン膜、酸化ジルコニウム膜、酸化マグネシウム膜、及び酸化チタンマグネシウム膜のいずれかを第３キャパシタ保護絶縁膜３０として形成してもよい。
その後に、図６（ａ）に示すように、TEOSガスを使用するプラズマCVD法により、第２キャップ絶縁膜３２として酸化シリコン膜を厚さ約２００〜３００nmに形成する。
次に、図６（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第２キャップ絶縁膜３２の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の窓３７ａ，３７ｂを備えた第１レジストパターン３７を形成する。
次いで、この第１レジストパターン３７をマスクに用いながら、第２キャップ絶縁膜３２からエッチングストップ膜２４までをドライエッチングすることにより、窓３７ａ，３７ｂの下のこれらの絶縁膜に第１、第２コンタクトホール３８ａ，３８ｂを形成する。
このドライエッチングは、平行平板型プラズマエッチング装置（不図示）において３ステップのエッチングで行われる。その第１ステップのエッチングでは、C4F8、O2+CO及びArの混合ガスをエッチングガスとして使用し、第２キャップ絶縁膜３２から下地絶縁膜２５までをエッチングする。このエッチングはエッチングストップ膜２４上で停止し、エッチングストップ膜２４はエッチングされない。
次の第２ステップでは、エッチングガスとしてO2とArとの混合ガスを用い、これらのガスのスパッタ作用により、第１ステップでホール内に生じたエッチング生成物を除去する。
そして、第３ステップのエッチングでは、C4F8、CHF3、O2、及びArの混合ガスをエッチングガスにしてエッチングストップ膜２４がエッチングされる。
上記のエッチングが終了後、第１レジストパターン３７は除去される。
次に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１、第２コンタクトホール３８ａ，３８ｂの内面と第２キャップ絶縁膜３２の上面に、スパッタ法によりチタン(Ti)膜と窒化チタン(TiN)膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜とする。そして、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を５００nmの厚さに形成し、このタングステン膜で第１、第２コンタクトホール３８ａ，３８ｂを完全に埋め込む。
その後に、第２キャップ絶縁膜３２上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１、第２コンタクトホール３８ａ，３８ｂ内にそれぞれ第１、第２導電性プラグ４０ａ，４０ｂとして残す。
第１、第２導電性プラグ４０ａ，４０ｂは、それぞれ第１、第２ソース／ドレイン領域１９ａ、１９ｂと電気的に接続される。
なお、第１、第２導電性プラグ４０ａ，４０ｂを形成した後に、CVD装置を用いたN2Oプラズマ処理を第２キャップ絶縁膜３２に対して行い、第２キャップ絶縁膜３２の脱水と水分の再吸着の防止とを行ってもよい。その脱水処理は、例えば、基板温度を３５０℃、処理時間を２分とする条件で行われる。
ところで、第１、第２導電性プラグ４０ａ，４０ｂは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。そこで、第１、第２導電性プラグ４０ａ，４０ｂが酸化するのを防止するために、これらのプラグと第２キャップ絶縁膜３２のそれぞれの上面に、酸化防止絶縁膜４１としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、酸化防止絶縁膜４１上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン４３とする。図示のように、上部電極２９ａと下部電極２７ａのそれぞれの上の第２レジストパターン４３には、ホール形状の窓４３ａ、４３ｂが形成される。
次いで、第２レジストパターン４３をマスクにしながら、酸化防止絶縁膜４１、第２キャップ絶縁膜３２、第１層間絶縁膜３５、及び第１〜第３キャパシタ保護絶縁膜３１、３３、３０をエッチングすることにより、上部電極２９ａの上に第１ビアホール３５ａを形成すると共に、下部電極２７ａのコンタクト領域上に第２ビアホール３５ｂを形成する。
そして、第２レジストパターン４３を除去した後、ここまでの工程でキャパシタ誘電体膜２８ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板１０を入れ、基板温度５００℃、処理時間６０分の条件で、キャパシタ誘電体膜２８ａに対して回復アニールを施す。このとき、酸素の流量は例えば２０リットル／分とされる。その後に、酸化防止絶縁膜４１をエッチバックして除去する。
次に、図８（ａ）に示すように、第２キャップ絶縁膜３２と第１、第２導電性プラグ４０ａ，４０ｂのそれぞれの上面、及び第１、第２ビアホール３５ａ、３５ｂの内面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約１５０nmの厚さの窒化チタン（TiN）膜、約５５０nmの厚さの銅含有アルミニウム膜（Al合金膜）、約５nmの厚さのチタン（Ti）膜、及び約１５０nmの厚さの窒化チタン（TiN）膜をこの順に形成する。
そして、フォトリソグラフィによりこの金属積層膜をパターニングすることにより、第２キャップ絶縁膜３２の上に第１金属配線を構成するための主要配線部４５ａを形成する。その主要配線部４５ａのうち、キャパシタＱの上に形成されたものは、上記の第１、第２ビアホール３５ａ、３５ｂを通じてそれぞれ上部電極２９ａ、下部電極２７ａと電気的に接続される。なお、第１、第２ビアホール３５ａ、３５ｂ内に形成された主要配線部４５ａは、導電性プラグとしての役割を担う。
後の工程で、主要配線部４５ａは、その上の層間絶縁膜に形成されるビアホールを介して上側の金属配線に電気的に接続される。本実施形態の特徴の一つは、主要配線部４５ａの表面にビアホールを形成する際のエッチングストップ膜として機能する金属保護膜を形成して第１金属配線として構成することにある。
ここで、主要配線部４５ａの表面に金属保護膜を形成しない場合の問題点について説明しておく。図２１に示すように、主要配線部４５ａの表面に金属保護膜を形成しない場合は、積層構造（TiN膜／Al合金膜／Ti／TiN膜）からなる主要配線部４５ａの上に層間絶縁膜４８が形成された後に、ビアホールを形成するための開口部Ｒｘを備えたレジストパターンＲが形成される。さらに、レジストパターンＲの開口部Ｒｘを通してフッ素系のガスを使用するドライエッチングによって層間絶縁膜４８をエッチングすることにより、主要配線部４５ａに到達するビアホール４８ｘを形成する。このとき、ビアホール４８ｘを形成する際のオーバーエッチング時に、主要配線部４５ａの最上のTiN膜とフッ素系ガスが反応し、ビアホール４８ｘの側壁に異物（反応生成物）Ｓが付着する。
図２１（ｂ）に示すように、TiN膜とフッ素系ガスが反応して生成される異物Ｓは、ドライアッシングやその後のウェットクリーニングで除去できないことが多く、アッシング工程の残渣として残る。これによって、主要配線部４５ａと上側の金属配線とのコンタクトにおけるオープン不良や抵抗上昇が発生し、多層配線の歩留り低下の要因になる。
特に、FeRAMでは、後述するように層間絶縁膜にアルミナ膜が含んで形成されることに起因してビアホール形成時に異物の発生が顕著になる傾向があり、その対策が求められている。
本実施形態の配線構造はそのような不具合を解消することができる。本実施形態では、主要配線部４５ａの表面がフッ素ガスと反応しにくい金属保護膜によって被覆される。
（金属保護膜の第１の形成方法）
図２２（ａ）に示すように、金属保護膜の第１の形成方法では、まず、前述した図８（ａ）の第２キャップ絶縁膜３２及び主要配線部４５ａの上にタンタル（Ta）などからなる導電膜をスパッタ法で成膜することにより、膜厚が１０〜５０ｎｍ程度（好適には２５ｎｍ程度）のめっき給電膜８０を得る。なお、めっき給電膜８０を無電解めっきで形成してもよい。
主要配線部４５ａとして、下から順に、TiN膜４４ａ／Al合金膜４４ｂ／Ti／TiN膜４４ｃが積層されて構成されるものを例示するが、最上のTi／TiN膜４４ｃの代わりに、他の金属窒化膜を採用してもよいし、コバルトシリサイド（CoSi）膜などの金属シリサイド膜を採用してもよい。また、最下のTiN膜４４ａを省略してもよいし、Al合金膜４４ｂの代わりに、他の導電膜を使用してもよい。つまり、本実施形態の主要配線部４５ａは、金属パターン膜の上に金属窒化膜又は金属シリサイド膜などのキャップ金属膜が形成された少なくとも２層の積層膜であればよい。
その後に、図２２（ｂ）に示すように、めっき給電膜８０を給電経路として利用する電解めっきにより、めっき給電膜８０の上に貴金属膜８２を形成する。貴金属膜８２としては、金（Au）、銀（Ag）、白金（Pt）、パラジウム（Pd）、ロジウム（Rh）、イリジウム（Ir）、ルテニウム（Ru）、オスミウム（Os）の群から選択される金属を使用することができる。
例えば、金膜を電解めっきで形成する場合は、シアン化金カリウム、クエン酸及び硫酸コバルトを主成分とするめっき液（ｐＨ：３．５、温度：２０〜４０℃）を使用し、電流密度が０．５〜１．２Ａの条件が採用される。
本実施形態では、電解めっきによって貴金属膜８２を形成するので、スパッタ法と違って主要配線部４５ａの側面にも貴金属膜８２を上面側と同等の膜厚で形成することができる。
次いで、図２２（ｃ）に示すように、主要配線部４５ａを被覆する部分の貴金属膜８２の上にフォトリソグラフィによってレジストパターン８３を形成し、そのレジストパターン８３をマスクにして主要配線部４５ａの間の領域の貴金属膜８２及びめっき給電膜８０をドライエチングにより除去する。その後に、レジストパターン８３が除去される。
これにより、図２２（ｄ）に示すように、主要配線部４５ａの上面及び側面にめっき給電膜８０及び貴金属膜８２から構成される金属保護膜８４が残される。このようにして、主要配線部４５ａの上面及び側面が金属保護膜８４によって被覆される。以上により、主要配線部４５ａ及びそれを被覆する金属保護膜８４から構成される第１金属配線４５が得られる。
なお、無電解めっきにより、主要配線部４５ａの上面及び側面に貴金属膜８２を形成して金属保護膜８４としてもよい。この場合は、めっき給電膜８０の形成やパターニングを行う必要がなく、工程を簡略化することができるが、膜厚制御などを正確に行うという観点からは電解めっきを使用することが好ましい。
第１の形成方法の変形例としては、図２３（ａ）に示すように、図２２（ｃ）のレジストパターン８３を形成する工程において、主要配線部４５ａの幅より一回り太い幅のレジストパターン８３を形成して、主要配線部４５ａの側面に形成された貴金属膜８２がレジストパターン８３で被覆されるようにしてもよい。
さらに、図２３（ｂ）に示すように、レジストパターン８３をマスクにして主要配線部４５ａの間の領域の貴金属膜８２及びめっき給電膜８０をドライエッチングにより除去する。その後に、レジストパターン８３が除去される。第１の形成方法の変形例では、主要配線部４５ａの間の領域の貴金属膜８２及びめっき給電膜８０をエッチングする際に、主要配線部４５ａの側面の貴金属膜８２がレジストパターン８３によって保護されるので、主要配線部４５ａの側面の貴金属膜８２がエッチングされて膜減りするおそれがなく、成膜時と同等な膜厚で主要配線部４５ａの側面に金属保護膜８４が残される。
（金属保護膜の第２の形成方法）
金属保護膜の第２の形成方法では、図２４（ａ）に示すように、主要配線部４５ａは、図８（ａ）の主要配線部４５ａの最上に白金（Pt）膜４４ｄがさらに追加されて形成されており、下から順に、TiＮ膜４４ａ／Al合金膜４４ｂ／Ti／TiN膜４４ｃ／Pt膜４４ｄが積層されて構成される。そのような積層構造の主要配線部４５ａを形成する際には、Pt膜４４ｄをAr／Cl2の混合ガスを使用するスパッタ性の強いドライエッチングでエッチングした後に、通常のAl積層膜のエッチング条件に変えてその下地金属膜をエッチングする。なお、Pt膜４４ｄはキャップ貴金属膜の一例であり、前述した金属保護膜８４として機能する各種の貴金属膜を使用してもよい。
次いで、図２４（ｂ）に示すように、第１の形成方法と同様に、第２キャップ絶縁膜３２及び主要配線部４５ａの上にめっき給電膜８０を形成する。さらに、図２４（ｃ）に示すように、めっき給電膜８０を給電経路に利用する電解めっきにより、めっき給電膜８０の上に貴金属膜８２を形成する。
続いて、図２４（ｄ）に示すように、主要配線部４５ａを被覆する部分の貴金属膜８２の上にレジストパターン８３を形成する。その後に、図２４（ｅ）に示すように、レジストパターン８３をマスクにして主要配線部４５ａの間の貴金属膜８２及びめっき給電膜８０をドライエッチングにより除去する。その後に、レジストパターン８３が除去される。
これにより、主要配線部４５ａの上面及び側面に、めっき給電膜８０及び貴金属膜８２から構成される金属保護膜８４が被覆されて形成される。以上により、主要配線部４５ａ及びそれを被覆する金属保護膜８４から構成される第１金属配線４５が得られる。
第２の形成方法では、主要配線部４５ａの最上に金属保護膜として機能するPt膜４４ｄを予め形成しておき、さらに主要配線部４５ａを被覆する金属保護膜８４を形成する。従って、主要配線部４５ａの上面の金属保護膜８４の膜厚を側面の金属保護膜８４の膜厚よりも厚く設定できるので、金属保護膜８４はビアホールを形成する際のエッチングストップ膜として好都合な構造となる。
第２の形成方法の変形例としては、図２５（ａ）に示すように、上記した図２４（ｄ）のレジストパターン８３を形成する工程において、レジストパターン８３の幅を主要配線部４５ａの幅よりも一回り太く設定して、レジストパターン８３が主要配線部４５ａの側面の貴金属膜８２を被覆するように形成する。そして、図２５（ｂ）に示すように、同様に、レジストパターン８３をマスクにして主要配線部４５ａの間の領域の貴金属膜８２及びめっき給電膜８０をエッチングした後に、レジストパターン８３を除去する。これにより、主要配線部４５ａの上面及び側面を被覆する金属保護膜８４が形成されて第１金属配線４５が構成される。
第２の形成方法の変形例では、主要配線部４５ａの上面の金属保護膜８４の膜厚を側面の金属保護膜８４の膜厚よりも厚く設定できると共に、主要配線部４５ａの側面の金属保護膜８４の膜減りが発生するおそれがない。
前述した第１及び第２の形成方法では、主要配線部４５ａの間の領域の貴金属膜８２及びめっき給電膜８０をエッチングによって除去する必要があるが、貴金属膜８２は厚膜では加工性がよくない。そのような観点からは、貴金属膜８２の膜厚は、エッチングストップ膜として機能する最小限の膜厚（好適には５〜４０ｎｍ）に設定することが好ましい。
（金属保護膜の第３の形成方法）
金属保護膜の第３の形成方法では、図２６（ａ）に示すように、まず、第１の形成方法と同様に、前述した図８（ａ）の第２キャップ絶縁膜３２及び主要配線部４５ａの上にめっき給電膜８０を形成する。その後に、図２６（ｂ）に示すように、めっき給電膜８０で被覆された主要配線部４５ａの幅より太い幅の開口部８３ｘが設けられたレジストパターン８３を主要配線部４５ａの間の領域のめっき給電膜８０の上に形成する。
さらに、図２６（ｃ）に示すように、めっき給電膜８０を給電経路に利用する電解めっきにより、レジストパターン８３の開口部８３ｘ内における金属パターン層４５ａの側方の隙間及び上面側に貴金属膜８２を形成する。第３の形成方法では、主要配線部４５ａの上面と側面に同等の膜厚の貴金属膜８２が形成されるようにする。
続いて、図２６（ｄ）に示すように、レジストパターン８３を除去してめっき給電膜８０を露出させる。さらに、図２６（ｅ）に示すように、主要配線部４５ａの上面及び側面に形成された貴金属膜８２をマスクにしてめっき給電膜８０をドライエッチングにより除去する。これにより、主要配線部４５ａの上面及び側面を被覆するめっき給電膜８０及び貴金属膜８２から構成される金属保護膜８４が形成されて、第１金属配線４５が得られる。なお、貴金属膜８２の膜減りが問題になる場合は、図２６（ｄ）の工程の後に、貴金属膜８２の上にレジストパターン（不図示）を形成し、レジストパターンをマスクにしてめっき給電膜８０をエッチングしてもよい。
また、めっき給電膜８０を省略し、無電解めっきにより、金属パターン層４５ａの側方の隙間及び上面側に貴金属膜８２を形成して金属保護膜８４としてもよい。
第３の形成方法の第１変形例としては、図２７（ａ）に示すように、上記した図２６（ｃ）の貴金属膜８２を形成する工程において、電解めっきの処理時間を長くすることにより、レジストパターン８３の開口部８３ｘの主要配線部４５ａの上面側に貴金属めっき膜をさらに厚く形成する。これにより、主要配線部４５ａの上面側の貴金属膜８２の膜厚が側方の貴金属膜８２の膜厚よりも厚く設定される。例えば、主要配線部４５ａの上面側の貴金属膜８２の膜厚を側方の貴金属膜８２の膜厚（例えば４０ｎｍ）の２〜３倍の膜厚に容易に設定することができる。
次いで、図２７（ｂ）に示すように、レジストパターン８３を除去してめっき給電膜８０を露出させる。続いて、図２７（ｃ）に示すように、主要配線部４５ａを被覆する部分の貴金属膜８２の上にレジストパターン８３を形成する。さらに、図２７（ｄ）に示すように、レジストパターン８３をマスクにしてめっき給電膜８０をエッチングして除去する。
これにより、主要配線部４５ａの上面及び側面を被覆するめっき給電膜８０及び貴金属膜８２から構成される金属保護膜８４が形成されて第１金属配線４５が得られる。
第３の形成方法の第１変形例では、電解めっきの処理時間を調整することにより、主要配線部４５ａの上面の金属保護膜８４の膜厚を側面の金属保護膜の膜厚よりも容易に厚く設定することができる。従って、ビアホールを形成する際にストッパ部が厚くなってかなりのオーバーエッチングに耐えることができ、エッチングストップ膜として好都合な構造となる。
また、第３の形成方法の第２変形例としては、図２８（ａ）に示すように、上記した第３の形成方法の第１変形例の図２８（ｃ）のレジストパターン８３を形成する工程において、レジストパターン８３が主要配線部４５ａの幅より一回り太くなるように形成され、主要配線部４５ａの側面の貴金属膜８２がレジストパターン８３で被覆されるようにしてもよい。そして、同様に、レジストパターン８３をマスクにしてめっき給電膜８０がドライエッチングにより除去される。第３の形成方法の第２変形例では、めっき給電膜８０をエッチングする際に、主要配線部４５ａの上面側及び側面の金属保護膜８４が膜減りするおそれがない。
（金属保護膜の第４の形成方法）
金属保護膜の第４の形成方法では、図２９（ａ）に示すように、第２の形成方法と同様に、最上に白金膜４４ｄが追加形成された主要配線部４５ａを形成する。次いで、図２９（ｂ）に示すように、第２の形成方法と同様に、第２キャップ絶縁膜３２及び主要配線部４５ａの上にめっき給電膜８０を形成する。さらに、図２９（ｃ）に示すように、第３の形成方法と同様に、めっき給電膜８０で被覆された主要配線部４５ａの幅より太い幅の開口部８３ｘが設けられたレジストパターン８３を主要配線部４５ａの間の領域のめっき給電膜８０の上に形成する。
続いて、図２９（ｄ）に示すように、レジストパターン８３の開口部８３ｘ内に電解めっきによって貴金属めっきを施すことにより、主要配線部４５ａの側方の隙間及び上面側に貴金属膜８２を形成する。さらに、図２９（ｅ）に示すように、レジストパターン８３を除去した後に、貴金属膜８２をマスクにしてめっき給電膜８０をドライエッチングにより除去する。
第４の形成方法の第１変形例としては、図３０（ａ）に示すように、図２９（ｄ）のレジストパターン８３を除去した後に、主要配線部４５ａを被覆する部分の貴金属膜８２の上にレジストパターン（不図示）を形成し、それをマスクにしてめっき給電膜８０をドライエッチングして除去してもよい。この場合、めっき給電膜８０をエッチングする際に、主要配線部４５ａの上面の貴金属膜８２の膜減りは発生しない。
なお、めっき給電膜８０を省略し、無電解めっきにより、金属パターン層４５ａの側方の隙間及び上面側に貴金属膜８２を形成してもよい。
また、第４の形成方法の第２変形例としては、図３０（ｂ）に示すように、主要配線部４５ａの幅より一回り太い幅のレジストパターン（不図示）を形成し、主要配線部４５ａの側面の貴金属膜８２をレジストパターンで被覆した状態で、めっき給電膜８０をドライエッチングして除去してもよい。この場合は、主要配線部４５ａの上面側及び側方の貴金属膜８２の膜減りが共に防止される。
（金属保護膜の第５の形成方法）
第５の形成方法では、図３１（ａ）に示すように、上記した第４の形成の方法の図２９（ｄ）の貴金属膜８２を形成する工程において、電解めっきの処理時間を長くすることにより、レジストパターン８３の開口部８３ｘの主要配線部４５ａの上面側に貴金属めっき膜をさらに厚く形成する。これにより、主要配線部４５ａの上面側の貴金属膜８２の膜厚が主要配線部４５ａの側方の貴金属膜８２の膜厚よりも厚く設定される。
そして、図３１（ｂ）に示すように、レジストパターン８３を除去した後に、貴金属膜８２をマスクにしてめっき給電膜８０をドライエッチングして除去する。
第５の形成方法の第１変形例としては、図３１（ｃ）に示すように、主要配線部４５ａを被覆する部分の貴金属膜８２の上にレジストパターン（不図示）を形成し、それをマスクにしてめっき給電膜８０をドライエッチングして除去してもよい。この場合、めっき給電膜８０をエッチングする際に、主要配線部４５ａの上面の貴金属膜８２の膜減りは発生しない。
また、第５の形成方法の第２変形例としては、図３１（ｄ）に示すように、主要配線部４５ａの幅より一回り太い幅のレジストパターン（不図示）を形成して主要配線部４５ａの側方の貴金属膜８２を被覆した状態で、めっき給電膜８０をドライエッチングして除去してもよい。この場合は、主要配線部４５ａの上面側及び側方の貴金属膜８２の膜減りが共に防止される。
なお、第３〜第５の形成方法では、主要配線部４５ａの間には貴金属膜８２が形成されないので、貴金属膜８２をエッチングによってパターン化する必要がない。このため、特に第５の形成方法においては、主要配線部４５ａの上面側の貴金属膜８２の厚膜化（４０ｎｍ以上）が可能になり、エッチングストップ膜としてより好都合な構造とすることができる。
（金属保護膜の第６の形成方法）
金属保護膜の第６の形成方法では、主要配線部４５ａの上面のみに金属保護膜が形成されて第１金属配線が構成され、第１金属配線の側面に窒化シリコンなどのエッチングされ難い絶縁物からなるサイドウォールスペーサが形成される。すなわち、図３２（ａ）に示すように、まず、前述した図８（ａ）の第２キャップ絶縁膜３２及び主要配線部４５ａの上にCVD法によりシリコン窒化膜８８ａを形成する。さらに、図３２（ｂ）に示すように、シリコン窒化膜８８ａをRIEによって全面エッチングすることにより、主要配線部４５ａの側面にサイドウォールスペーサ８８を残す。
続いて、図３２（ｃ）に示すように、無電解めっきにより主要配線部４５ａの上面に露出するTiN膜４４ｃの上に、膜厚が５〜１００ｎｍ程度の貴金属膜８２を選択的に形成する。
例えば、貴金属膜８２として金膜を無電解めっきで形成する場合は、シアン化金カリウム、クエン酸三カリウム水和物、シアン化カリウム、ジメチルアンミンボランを主成分とする無電解めっき液（ｐＨ：１２〜１３、温度：６０〜９０℃）が使用される。
また、貴金属膜８２として白金膜を無電解めっきで形成する場合は、塩化アンミン白金、ヒドラジン水和物を主成分とする無電解めっき液（ｐＨ：１０〜１２、温度：５０〜７０℃）が使用される。
無電解めっきを使用することにより、第２キャップ絶縁膜３２及びサイドウォールスペーサ８８の上にはめっきがほとんど施されず、主要配線部４５ａの上面（TiN膜４４ｃの上）のみに選択的に貴金属膜８２を形成することができる。なお、前述した金属保護膜の第２の形成方法のように、TiN膜４４ｃの上面に貴金属膜（Ｐｔなど）が予め形成されていてもよい。この場合、より安定して無電解めっきで貴金属膜８２を形成することができる。
以上、金属保護膜の第１〜第５の形成方法で説明したように、電解めっきを使用することに基づいて、主要配線部４５ａの上面及び側面にめっき給電膜８０及び貴金属膜８２から構成される金属保護膜８４を容易に形成することができる。
また、金属保護膜の第６の形成方法で説明したように、無電解めっきを使用することに基づいて、主要配線部４５ａの上面に貴金属膜８２からなる金属保護膜８４を容易に形成することができる。
次に、FeRAMの製造方法の説明に戻る。図８（ｂ）に示すように、以上の説明した金属保護膜の形成方法により、主要配線部４５ａの上面及び側面が金属保護膜８４で被覆されて第１金属配線４５が構成される。あるいは、上記したように、主要配線部４５ａの上面のみが金属保護膜８４で被覆されて第１金属配線４５が構成され、第１金属配線４５の側面にシリコン窒化膜からなるサイドウォールスペーサ８８が形成された構造であってもよい。第１金属配線４５は、FeRAMのキャパシタＱ（強誘電体キャパシタ）の上部電極２９ａ及び下部電極２７ａに電気的に接続されて形成される。
このような構造の第１金属配線４５を使用することにより、特に金や銀以外の貴金属膜８２で配線を被覆すると配線の強度を向上させる効果があり、応力に起因するFeRAMのキャパシタＱの劣化を防止することができる。
次いで、図９（ａ）に示すように、第１金属配線４５と第２キャップ絶縁膜３２とを覆う第４キャパシタ保護絶縁膜４６として、スパッタ法によりアルミナ膜を２０nmの厚さに形成する。
この第４キャパシタ保護絶縁膜４６は、水素や水分等の還元性物質をブロックしてキャパシタ誘電体膜２８ａを保護する機能を有する。このような機能を有する膜には、アルミナ膜の他に、酸化チタン膜、酸化ジルコニウム膜、酸化マグネシウム膜、及び酸化チタンマグネシウム膜があり、これらのいずれかを第４キャパシタ保護絶縁膜４６として形成してもよい。
なお、第４キャパシタ保護絶縁膜４６を形成しなくてもキャパシタ誘電体２８ａが劣化しないなら、第４キャパシタ保護絶縁膜４６を省いてもよい。
次いで、図９（ｂ）に示すように、反応ガスとしてTEOSガスと酸素とを使用するプラズマCVD法により、第４キャパシタ保護絶縁膜４６上に酸化シリコン膜を形成し、この酸化シリコン膜を第２層間絶縁膜４８とする。この第２層間絶縁膜４８の膜厚は、例えば第１金属配線４５上で約２６００nmである。
その後に、第２層間絶縁膜４８の上面を平坦化すべく、CMPによりその上面を研磨する。
次いで、図１０（ａ）に示すように、基板温度約３５０℃、処理時間約４分の条件で、CVD装置内において第２層間絶縁膜４８の表面に対してN2Oプラズマ処理を行う。このようなN2Oプラズマ処理により、第２層間絶縁膜４８は脱水されると共に、その表面が窒化されて、水との親和性が高い酸化シリコンが水分を吸湿するのが防止される。
なお、N2Oプラズマ処理に代えて、基板温度を３５０℃、処理時間を１０分とするNH3プラズマ処理を行ってもよい。
次に、図１０（ｂ）に示すように、TEOSガスを使用するプラズマCVD法により、第２層間絶縁膜４８の上に第３キャップ絶縁膜４９として酸化シリコン膜を厚さ約１００nmに形成する。
ここで、第２層間絶縁膜４８の上面には、CMPを行った際（図９（ｂ）参照）にCMP装置のパッドとの接触で発生した微細な傷（マイクロスクラッチ）が形成されているが、上記の第３キャップ絶縁膜４９はこの傷を埋め込んで平坦化する役割を担う。
続いて、図１１（ａ）に示すように、CVD装置内において第３キャップ絶縁膜４９に対してN2Oプラズマ処理を行うことにより、キャップ絶縁膜４９を脱水すると共に、キャップ絶縁膜４９の表面を窒化して水分の再吸着を防止する。このN2Oプラズマ処理は、例えば基板温度３５０℃、処理時間２分の条件で行われる。
次に、図１１（ｂ）に示すように、第３キャップ絶縁膜４９の上に、アルミナ膜を厚さ約２０nmに形成することにより第５キャパシタ保護絶縁膜５０を得る。第５キャパシタ保護絶縁膜５０は、水素や水分等の還元性物質がキャパシタ誘電体膜２８ａに侵入するのを阻止し、キャパシタ誘電体膜２８ａが劣化するのを防止する役割を担う。
なお、アルミナ膜に代えて、酸化チタン膜、酸化ジルコニウム膜、酸化マグネシウム膜、及び酸化チタンマグネシウム膜のいずれかを第５キャパシタ保護絶縁膜５０として形成してもよい。この後に、第５キャパシタ保護絶縁膜５０の上に、TEOSガスを使用するプラズマCVD法によりカバー絶縁膜５１として酸化シリコン膜を約１００nmの厚さに形成する。
次いで、図１２（ａ）に示すように、カバー絶縁膜５１の上にフォトレジストを塗布し、それを露光、現像することにより、第１金属配線４５の上にホール形状の窓５３ａを備えた第３レジストパターン５３を形成する。
次いで、C4F8、Ar、及びO2の混合ガスを使用するドライエッチングにより、窓５３ａの下のカバー絶縁膜５１、第５キャパシタ保護絶縁膜５０、第３キャップ絶縁膜４９、第２層間絶縁膜４８及び第４キャパシタ保護絶縁膜４６をエッチングすることにより、第１金属配線４５の上に第３ビアホール５４ａを形成する。
このとき、第１金属配線４５は上面及び側面に最上が貴金属からなる金属保護膜８４を備えているので、第３ビアホール５４ａを形成する際のオーバーエッチング時には金属保護膜８４が露出してプラズマに晒される。しかしながら、貴金属（金や白金など）はフッ素系ガスとの反応性が乏しいので、貴金属とフッ素系ガスとによる反応生成物は発生しにくく、第３ビアホール５４ａに異物はほとんど発生しなくなる。つまり、第３ビアホール５４ａを形成する際のオーバーエッチング時にはTiN膜がフッ素系ガスのプラズマに晒されないので、異物の発生が格段に減少する。これにより、多層配線の歩留り及び信頼性を向上させることができる。
次いで、第３レジストパターン５３をドライアッシングによって除去した後に、フッ化アンモニウムを含む有機剥離液（あるいはハイドロキシルアミン系の剥離液）によって後処理する。
また、図１２（ｂ）に示すように、フォトリソグラフィでの位置ずれなどによって第３ビアホール５４ａが第１金属配線４５の上面から一部外れて形成されて、第１金属配線４５の側面が第３ビアホール５４ａ内に露出する場合がある。本実施形態と違って、第１金属配線４５が金属保護膜８４を備えていない場合は、上記した有機剥離液による後処理においてAl合金膜４４ｂがエッチングされたり、後述するタングステンプラグを第３ビアホール５４ａに充填する際にTi膜とWF6ガスが反応してプラグ形成不良が発生したりすることがあり、多層配線の歩留り低下の要因になる。
しかしながら、本実施形態では、第１金属配線４５は側面にも貴金属を含む金属保護膜８４が形成されているので、Al合金膜４４ｂやTi／TiN膜４４ｃが第３ビアホール５４ａ内に露出しない。これにより、有機剥離液による後処理でAl合金膜４４ｂがエッチングされたり、Ti膜とWF6ガスが反応することもなく、多層配線の信頼性を向上させることができる。
また、前述した図３２（ｃ）の金属パターン層４５ａの上面のみに金属保護膜８４が形成され、側面にサイドウォールスペーサ８８（シリコン窒化膜）が形成された第１金属配線４５を使用する場合は、第３ビアホール５４ａを形成するドライエッチング条件として、シリコン窒化膜のエッチレートが低い条件（例えばC4F8/O2/Ar/O2+CO系のガスを使用）が採用される。これにより、第３ビアホール５４ａが位置ずれして形成される場合であっても、サイドウォールスペーサ８８（シリコン窒化膜）がエッチングストップ膜として機能し、第１金属配線４５の側面が露出することを阻止することができる。
次に、図１３（ａ）に示すように、基板温度を約２００℃に保持しながら、第３ビアホール５４ａの内面とカバー絶縁膜５１の上面にスパッタ法により窒化チタン膜を厚さ約１５０nmに形成し、それを第１グルー膜５６とする。
続いて、六フッ化タングステンガス（WF6）を使用するプラズマCVD法により、この第１グルー膜５６の上に、第３ビアホール５４ａを完全に埋め込む厚さ、例えば約６５０nmの厚さのタングステン膜５７ａを形成する。
次いで、図１３（ｂ）に示すように、上記のタングステン膜５７ａをエッチバックしてカバー絶縁膜５１の上面から除去し、第３ビアホール５４ａ内のみに残す。これにより、第３ビアホール５４ａ内には、第１金属配線４５と電気的に接続され且つタングステンを主にして構成される第５導電性プラグ５７が形成されたことになる。
なお、この例ではタングステン膜をエッチバックしたが、エッチバックに変えてCMPを採用してもよい。
前述したように、第１金属配線４５は側面にも金属保護膜８４が形成されているので、第１金属配線４５の側面が第３ビアホール５４ａ内に露出する場合であっても、Ti膜とWF6ガスとの反応は起こらず、第５導電性プラグ５７が信頼よく形成される。
次に、図１４（ａ）に示す断面構造を得るまでの工程について説明する。
まず、上記の第５導電性プラグ５７と第１グルー膜５６のそれぞれの上面に、スパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、下から厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、そして厚さ約１５０nmの窒化チタン膜である。
その後に、フォトリソグラフィによりこの金属積層膜と第１グルー膜５６とをパターニングして、これらの膜で構成される第２金属配線５８（上側金属配線）をカバー絶縁膜５１上に形成する。
このパターニングでは、カバー絶縁膜５１上にエッチングの残膜を残さないために、上記の金属積層膜と第１グルー膜５６に対するエッチングをオーバーエッチとする。
このようにオーバーエッチとしても、第５キャパシタ保護絶縁膜５０はカバー絶縁膜５１で覆われているので、上記のパターニングの際に第５キャパシタ保護絶縁膜５０がエッチングされてその膜厚が薄くなるのが防止される。これにより、上記のパターニングを終了した後でも第５キャパシタ保護絶縁膜５０の厚さを十分に維持でき、水素等の還元性物質を第５キャパシタ保護絶縁膜５０で効果的にブロックすることができる。
なお、必要に応じて、第２金属配線５８においても、前述した第１金属配線４５と同様な金属保護膜８４で被覆されるようにしてもよい。
続いて、図１４（ｂ）に示すように、カバー絶縁膜５１と第２金属配線５８のそれぞれの上に、TEOSガスと酸素との混合ガスを使用するプラズマCVD法で酸化シリコン膜を厚さ約２２００nmに形成し、この酸化シリコン膜を第３層間絶縁膜６２とする。
その後に、第３層間絶縁膜６２の上面をCMPにより研磨して平坦化する。
続いて、図１５に示すように、基板温度３５０℃、処理時間４分の条件で第３層間絶縁膜６２に対してN2Oプラズマ処理を行い、この第３層間絶縁膜６２を脱水すると共にその表面を窒化し、水分の再吸着を防止する。そのN2Oプラズマ処理は、例えばCVD装置を用いて行われる。
次に、図１６に示す断面構造を得るまでの工程について説明する。
まず、第３層間絶縁膜６２の上にフォトレジストを塗布し、それを露光、現像することにより、第２金属配線５８の上にホール形状の窓６８ａを備えた第４レジストパターン６８を形成する。
そして、第４レジストパターン６８をマスクにしながら第３層間絶縁膜６２をドライエッチングすることにより、第２金属配線５８上の第３層間絶縁膜に第４ビアホール６７ａを形成する。そのエッチングでは、例えば、C4F8、Ar、及びO2+COの混合ガスがエッチングガスとして使用される。
このエッチングが終了後、第４レジストパターン６８は除去される。
続いて、図１７に示すように、第４ビアホール６７ａの内面と第３層間絶縁膜６２の上面に、第２グルー膜７０としてスパッタ法により窒化チタン膜を厚さ約５０nmに形成する。そして、第２グルー膜７０の上にCVD法でタングステン膜７１ａを形成し、このタングステン膜７１ａで第４ビアホール６７ａを完全に埋め込む。そのタングステン膜７１ａは、例えば約６５０nmの厚さに形成される。
次に、図１８に示すように、第３層間絶縁膜６２の上の余分なタングステン膜７１ａをエッチバックして除去し、第４ビアホール６７ａ内にのみタングステン膜７１ａを第６導電性プラグ７１として残す。なお、エッチバックに代えて、CMP法でタングステン膜７１ａを除去するようにしてもよい。
次に、図１９に示す断面構造を得るまでの工程について説明する。
まず、第２グルー膜７０と第６導電性プラグ７１のそれぞれの上面に、下から厚さ約５００nmの銅含有アルミニウム膜、及び厚さ約１５０nmの窒化チタン膜をこの順にスパッタ法に形成する。そして、フォトリソグラフィによりこの金属積層膜とその下の第２グルー膜７０とをパターニングして、第３金属配線７２を形成する。
次に、図２０に示す断面構造を得るまでの工程について説明する。
まず、第３層間絶縁膜６２と第３金属配線７２のそれぞれの上に、第１パッシベーション膜７５としてCVD法で酸化シリコン膜を約１００nmの厚さに形成する。
なお、第１パッシベーション膜７５に対し、脱水処理と吸湿防止処理のためのN2Oプラズマ処理を行ってもよい。そのN2Oプラズマ処理は、例えばCVD装置内で行われ、その処理条件は基板温度が３５０℃、処理時間が２分である。
更に、この第１パッシベーション膜７５上に、第２パッシベーション膜７６として厚さが約３５０nmの窒化シリコン膜をCVD法で形成する。
そして、これら第１、第２パッシベーション膜７５、７６をパターニングして、第３金属配線７２のパッド領域のボンディングパッド（不図示）が露出する開口部（不図示）を形成する。
次いで、シリコン基板１０の上側全面に、感光性ポリイミドを約３μmの厚さに形成し、ポリイミド塗膜よりなる保護層７７を形成する。次に、保護層７７を露光、現像し、ボンディングパッドが露出する開口部（不図示）を保護層７７に形成する。その後に、基板温度３１０℃、N2流量１００リットル／分、処理時間４０分の条件で保護層７７を熱硬化する。
以上により、本実施形態の半導体装置が完成する。
以上説明したように、本実施形態では、主要配線部を最上が貴金属膜からなる金属保護膜で被覆して金属配線を構成するようにしたので、金属配線上の層間絶縁膜にビアホールを形成する際に、エッチャントと金属配線との反応を抑制することができ、異物（反応生成物）の発生を格段に低減させることができる。また、ビアホールを形成する際の金属配線の損傷を抑えることができる。
さらには、貴金属膜からなる金属保護膜を採用することにより、貴金属は抵抗が低くストレス緩和作用を併せもつので、金属配線の信頼性を向上させることもできる。
このように、本実施形態では、多層配線のコンタクトにおけるオープン不良や抵抗上昇などの不具合が解消され、多層配線を高歩留りで信頼性よく形成することができる。
また、貴金属膜を備えた金属配線を採用することにより、配線の強度を向上させることができるので、特に金や銀以外の貴金属膜を使用すると、応力に起因するFeRAMのキャパシタの劣化を防止することができる。
本実施形態では、本発明に係わる配線構造をFeRAMに適用する例を説明したが、ロジックＬＳＩやメモリＬＳＩなどの各種の電子デバイスに適用することができる。
(付記１) 半導体基板と、
前記半導体基板の上方に形成された絶縁膜と、
前記絶縁膜の上に形成され、金属パターン膜の上にキャップ金属膜が形成された主要配線部と、前記主要配線部の少なくとも上面に形成されて、前記主要配線部と異なる金属からなる金属保護膜とにより構成される金属配線と、
前記金属配線の上に形成され、前記金属配線に到達するビアホールを備えた層間絶縁膜とを有することを特徴とする半導体装置。
（付記２） 前記金属保護膜は、前記主要配線部の前記上面と側面を被覆して形成されていることを特徴とする付記１に記載の半導体装置。
（付記３） 金属保護膜は、めっき給電膜と、前記めっき給電膜の上に形成されて電解めっきにより形成された貴金属膜とにより構成されることを特徴とする付記２に記載の半導体装置。
（付記４） 前記主要配線部は、前記キャップ金属膜の上にキャップ貴金属膜がさらに形成されて構成されることを特徴とする付記１乃至３のいずれか一項に記載の半導体装置。
（付記５） 前記主要配線部の前記キャップ金属膜は、金属窒化膜又は金属シリサイド膜であることを特徴とする付記１乃至３のいずれか一項に記載の半導体装置。
（付記６） 前記主要配線部の上面に形成された前記金属保護膜の膜厚は、前記主要配線部の側面に形成された前記金属保護膜の膜厚より厚いことを特徴とする付記２又は３に記載の半導体装置。
（付記７） 前記金属保護膜は、前記主要配線部の前記上面のみに形成され、前記主要配線部の側面には、窒化シリコンからなるサイドウォールスペーサが形成されていることを特徴とする付記１に記載の半導体装置。
（付記８） 前記層間絶縁膜の上に形成され、前記ビアホールに充填された導電性プラグを介して前記金属配線に電気的に接続された上側金属配線をさらに有することを特徴とする付記１乃至３のいずれか一項に記載の半導体装置。
（付記９） 前記層間絶縁膜はアルミナ膜を含んで構成されており、前記金属配線は前記半導体基板の上方に設けられた強誘電体キャパシタに電気的に接続されていることを特徴とする付記１乃至３のいずれか一項に記載の半導体装置。
（付記１０） 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に、金属パターン膜の上にキャップ金属膜が形成された主要配線部を形成する工程と、
前記主要配線部の少なくとも上面にめっき法に基づいて金属保護膜を形成することにより、前記主要配線部及び前記金属保護膜から構成される金属配線を得る工程と、
前記金属配線の上に層間絶縁膜を形成する工程と、
前記金属保護膜をエッチングストップ膜として前記層間絶縁膜をエッチングすることにより、前記金属配線に到達するビアホールを形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記１１） 前記金属配線を得る工程は、
前記主要配線部の上にめっき給電膜を形成する工程と、
前記めっき給電膜を給電経路に利用する電解めっきにより、前記主要配線部を被覆する貴金属膜を前記めっき給電膜の上に形成する工程と、
前記主要配線部の間の領域の前記貴金属膜及びめっき給電膜を選択的にエッチングすることにより、前記主要配線部の上面及び側面に前記めっき給電膜及び前記貴金属膜から構成される金属保護膜を残して、前記主要配線部及び前記金属保護膜から構成される前記金属配線を得る工程とを含むことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２） 前記主要配線部の間の領域の前記貴金属膜及びめっき給電膜を選択的にエッチングする際に、前記主要配線部の側方の前記貴金属膜を露出させた状態又は被覆した状態で、前記主要配線部の上にレジストパターンを形成し、前記レジストパターンをマスクにして前記貴金属膜及びめっき給電膜をエッチングすることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３） 前記金属配線を得る工程は、
前記主要配線部の上にめっき給電膜を形成する工程と、
前記めっき給電膜で被覆された主要配線部の幅より太い幅の開口部が設けられたレジストパターンを前記主要配線部の間の領域の前記めっき給電膜の上に形成する工程と、
前記めっき給電膜を給電経路に利用する電解めっきにより、前記レジストパターンの前記開口部内における前記主要配線部の側方の領域及び上面側の前記めっき給電膜の上に貴金属膜を形成する工程と、
前記レジストパターンを除去する工程と、
前記主要配線部の間の領域の前記めっき給電膜を選択的にエッチングして除去する工程とを含むことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１４） 前記めっき給電膜を選択的にエッチングする際に、前記主要配線部の側方の前記貴金属膜を露出させた状態又は被覆した状態で、前記主要配線部の上にレジストパターンを形成し、前記レジストパターンをマスクにしてめっき給電膜をエッチングすることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５） 前記貴金属膜を形成する工程において、
前記電解めっきの処理時間を調整することにより、前記金属パターン膜の上面側に形成される前記貴金属膜の膜厚が、前記金属パターン膜の側方に形成される前記貴金属膜の膜厚より厚くなるように設定することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１６） 前記金属パターン膜を形成する工程において、
前記主要配線部は、前記キャップ金属膜の上にキャップ貴金属膜がさらに形成されて構成されていることを特徴とする付記１０乃至１５のいずれか一項に記載の半導体装置の製造方法。
（付記１７） 前記主要配線部の前記キャップ金属膜は、金属窒化膜又は金属シリサイド膜であることを特徴とする付記１０乃至１５のいずれか一項に記載の半導体装置の製造方法。
（付記１８） 前記貴金属膜は、金、銀、白金、パラジウム、ロジウム、イリジウム、ルテニウム、オスミウムの群から選択される金属からなることを特徴とする付記１０乃至１５のいずれか一項に記載の半導体装置の製造方法。
（付記１９） 前記ビアホールを形成する工程の後に、
前記ビアホールに導電性プラグを充填する工程と、
前記導電性プラグを介して前記金属配線に電気的に接続される上側金属配線を前記層間絶縁膜の上に形成する工程とをさらに有することを特徴とする付記１０乃至１５のいずれか一項に記載の半導体装置の製造方法。
（付記２０）前記層間絶縁膜はアルミナ膜を含んで構成されており、前記金属配線は前記半導体基板の上方に設けられた強誘電体キャパシタに電気的に接続されることを特徴とする付記１０乃至１５のいずれか一項に記載の半導体装置の製造方法。
図１（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その１）である。 図２（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その２）である。 図３（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その３）である。 図４（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その４）である。 図５（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その５）である。 図６（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その６）である。 図７（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その７）である。 図８（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その８）である。 図９（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その９）である。 図１０（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その１０）である。 図１１（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その１１）である。 図１２（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その１２）である。 図１３（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その１３）である。 図１４（ａ）及び（ｂ）は本発明の実施形態の半導体装置の製造方法を示す断面図（その１４）である。 図１５は本発明の実施形態の半導体装置の製造方法を示す断面図（その１５）である。 図１６は本発明の実施形態の半導体装置の製造方法を示す断面図（その１６）である。 図１７は本発明の実施形態の半導体装置の製造方法を示す断面図（その１７）である。 図１８は本発明の実施形態の半導体装置の製造方法を示す断面図（その１８）である。 図１９は本発明の実施形態の半導体装置の製造方法を示す断面図（その１９）である。 図２０は本発明の実施形態の半導体装置の製造方法を示す断面図（その２０）である。 図２１（ａ）及び（ｂ）は積層金属配線に金属保護膜が被覆されていない場合におけるビアホールを形成する際の問題点を示す断面図である。 図２２（ａ）〜（ｄ）は本発明の実施形態に係る金属保護膜の第１の形成方法を示す断面図である。 図２３（ａ）及び（ｂ）は本発明の実施形態に係る金属保護膜の第１の形成方法の変形例を示す断面図である。 図２４（ａ）〜（ｅ）は本発明の実施形態に係る金属保護膜の第２の形成方法を示す断面図である。 図２５（ａ）及び（ｂ）は本発明の実施形態に係る金属保護膜の第２の形成方法の変形例を示す断面図である。 図２６（ａ）〜（ｅ）は本発明の実施形態に係る金属保護膜の第３の形成方法を示す断面図である。 図２７（ａ）〜（ｄ）は本発明の実施形態に係る金属保護膜の第３の形成方法の第１変形例を示す断面図である。 図２８（ａ）及び（ｂ）は本発明の実施形態に係る金属保護膜の第３の形成方法の第２変形例を示す断面図である。 図２９（ａ）〜（ｅ）は本発明の実施形態に係る金属保護膜の第４の形成方法を示す断面図である。 図３０（ａ）及び（ｂ）は本発明の実施形態に係る金属保護膜の第４の形成方法の第１変形例を示す断面図である。 図３１（ａ）〜（ｄ）は本発明の実施形態に係る金属保護膜の第５の形成方法を示す断面図である。 図３２（ａ）〜（ｃ）は本発明の実施形態に係る金属保護膜の第６の形成方法を示す断面図である。
符号の説明
１０…シリコン基板、１１…素子分離絶縁膜、１４…ゲート絶縁膜、１５…ゲート電極、１７ａ，１７ｂ…ソース／ドレインエクステンション、１８…絶縁性スペーサ、１９ａ、１９ｂ…ソース／ドレイン領域、２４…エッチングストップ膜、２５…下地絶縁膜、２６…第１キャップ絶縁膜、２７…第１導電膜、２７ａ…下部電極、２８…強誘電体膜、２８ａ…キャパシタ誘電体膜、２９…第２導電膜、２９ａ…上部電極、３０…第３キャパシタ保護絶縁膜、３１…第１キャパシタ保護絶縁膜、３３…第２キャパシタ保護絶縁膜、３５…第１層間絶縁膜、３５ａ，３５ｂ，４８ｘ，５４ａ，６７ａ…ビアホール、３７，５３，６８，８３…レジストパターン、３７ａ，３７ｂ，４３ａ，４３ｂ，５３ａ，６８ａ…窓、３８ａ，３８ｂ…コンタクトホール、４０ａ，４０ｂ…導電性プラグ、４１…酸化防止絶縁膜、４４ａ…TiN膜、４４ｂ…Al合金膜、４４ｃ…Ti／TiN膜、４４ｄ…Pt膜、４５ａ…主要配線部、４５…第１金属配線、４６…第４キャパシタ保護絶縁膜、４８…層間絶縁膜、４９…第３キャップ絶縁膜、５０…第５キャパシタ保護絶縁膜、５１…カバー絶縁膜、５７ａ…タングステン膜、５８…第２金属配線、６２…第３層間絶縁膜、７０…第２グルー膜、７１ａ…タングステン膜、７１…第６導電性プラグ、７２…第３金属配線、７５…第１パッシベーション膜、７６…第２パッシベーション膜、８０…めっき給電膜、８２…貴金属膜、８３ｘ…開口部、８４…金属保護膜、８８ａ…シリコン窒化膜、８８…サイドウォールスペーサ、Ｑ…キャパシタ。

Claims (10)

  1. 半導体基板と、
    前記半導体基板の上方に形成された絶縁膜と、
    前記絶縁膜の上に形成され、金属パターン膜の上にキャップ金属膜が形成された配線部と、前記配線部の上面と側面を被覆して形成されて、前記配線部と異なる金属からなる金属保護膜とにより構成される金属配線と、
    前記金属配線の上に形成され、前記金属配線に到達するビアホールを備えた層間絶縁膜とを有し、
    前記金属保護膜は、めっき給電膜と、前記めっき給電膜の上に形成されて電解めっきにより形成された貴金属膜とにより構成されることを特徴とする半導体装置。
  2. 前記キャップ金属膜が金属窒化膜又は金属シリサイド膜であることを特徴とする請求項１に記載の半導体装置。
  3. 前記配線部は、前記キャップ金属膜の上にキャップ貴金属膜がさらに形成されて構成されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記配線部の上面に形成された前記金属保護膜の膜厚は、前記配線部の側面に形成された前記金属保護膜の膜厚より厚いことを特徴とする請求項１に記載の半導体装置。
  5. 前記層間絶縁膜の上に形成され、前記ビアホールに充填された導電性プラグを介して前記金属配線に電気的に接続された上側金属配線をさらに有することを特徴とする請求項１又は２に記載の半導体装置。
  6. 半導体基板の上方に絶縁膜を形成する工程と、
    前記絶縁膜の上に、金属パターン膜の上にキャップ金属膜が形成された配線部を形成する工程と、
    前記配線部の上面と側面を被覆して金属保護膜を形成することにより、前記配線部及び前記金属保護膜から構成される金属配線を得る工程と、
    前記金属配線の上に層間絶縁膜を形成する工程と、
    前記金属保護膜をエッチングストップ膜として前記層間絶縁膜をエッチングすることにより、前記金属配線に到達するビアホールを形成する工程とを有し、
    前記配線部の上面と側面を被覆して金属保護膜を形成する工程は、前記配線部の上にめっき給電膜を形成する工程と、前記めっき給電膜を給電経路に利用する電解めっきにより、前記配線部を被覆する貴金属膜を前記めっき給電膜の上に形成する工程とを含むことを特徴とする半導体装置の製造方法。
  7. 前記金属配線を得る工程は、
    前記配線部の上にめっき給電膜を形成する工程と、前記めっき給電膜を給電経路に利用する電解めっきにより、前記配線部を被覆する貴金属膜を前記めっき給電膜の上に形成する工程とを行った後、
    前記配線部の間の領域の前記貴金属膜及びめっき給電膜を選択的にエッチングすることにより、前記配線部の上面及び側面に前記めっき給電膜及び前記貴金属膜から構成される前記金属保護膜を残して、前記金属配線を得る工程とを含むことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記金属配線を得る工程は、
    前記配線部の上にめっき給電膜を形成する工程を行った後、
    前記めっき給電膜で被覆された配線部の幅より太い幅の開口部が設けられたレジストパターンを前記配線部の間の領域の前記めっき給電膜の上に形成する工程を有し、
    前記めっき給電膜を給電経路に利用する電解めっきにより、前記配線部を被覆する貴金属膜を前記めっき給電膜の上に形成する工程において、前記めっき給電膜を給電経路に利用する電解めっきにより、前記レジストパターンの前記開口部内における前記配線部の側方の領域及び上面側の前記めっき給電膜の上に貴金属膜を形成し、
    次いで、前記レジストパターンを除去する工程と、
    前記配線部の間の領域の前記めっき給電膜を選択的にエッチングして除去することにより、前記配線部の上面及び側面に前記めっき給電膜及び前記貴金属膜から構成される前記金属保護膜を残して、前記金属配線を得る工程とを含むことを特徴とする請求項６に記載の半導体装置の製造方法。
  9. 前記貴金属膜を形成する工程において、
    前記電解めっきの処理時間を調整することにより、前記金属パターン膜の上面側に形成される前記貴金属膜の膜厚が、前記金属パターン膜の側方に形成される前記貴金属膜の膜厚より厚くなるように設定することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記キャップ金属膜が金属窒化膜又は金属シリサイド膜であることを特徴とする請求項６に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5304536B2 (ja) * 2009-08-24 2013-10-02 ソニー株式会社 半導体装置
US9129956B2 (en) * 2013-12-11 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Device having multiple-layer pins in memory MUX1 layout
GB2555041B (en) 2014-02-17 2018-10-17 Karsten Mfg Corp Golf club heads with arcuate port structures and tuning elements, and related methods
US10420991B2 (en) 2014-02-17 2019-09-24 Karsten Manufacturing Corporation Golf club heads with insert and related methods
US9735049B2 (en) 2015-11-25 2017-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating semiconductor structure with passivation sidewall block
US10431541B2 (en) * 2017-03-20 2019-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device, layout pattern and method for manufacturing an integrated circuit
US20200212536A1 (en) * 2018-12-31 2020-07-02 Texas Instruments Incorporated Wireless communication device with antenna on package
CN115346915A (zh) * 2021-05-14 2022-11-15 联华电子股份有限公司 半导体器件的制造方法
US20230067612A1 (en) * 2021-09-02 2023-03-02 Kepler Computing, Inc. Pocket integration process for embedded memory
US11942133B2 (en) 2021-09-02 2024-03-26 Kepler Computing Inc. Pedestal-based pocket integration process for embedded memory
US11869928B2 (en) 2021-12-14 2024-01-09 Kepler Computing Inc. Dual hydrogen barrier layer for memory devices
US11961877B1 (en) 2021-12-14 2024-04-16 Kepler Computing Inc. Dual hydrogen barrier layer for trench capacitors integrated with low density film for logic structures

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5852900A (ja) * 1981-09-24 1983-03-29 株式会社日立製作所 セラミツク多層配線板の製造方法
JP2552159B2 (ja) 1987-02-02 1996-11-06 セイコーエプソン株式会社 半導体装置及びその製造方法
JPH01196143A (ja) * 1988-02-01 1989-08-07 Seiko Epson Corp 多層配線構造
JPH03153030A (ja) 1989-11-10 1991-07-01 Seiko Epson Corp 半導体装置
JPH03259531A (ja) * 1990-03-08 1991-11-19 Mitsubishi Electric Corp 半導体装置の金属配線構造
JPH0521435A (ja) * 1990-11-29 1993-01-29 Seiko Epson Corp 半導体装置
US5342807A (en) 1991-06-04 1994-08-30 Micron Technology, Inc. Soft bond for semiconductor dies
JPH05211237A (ja) * 1992-01-29 1993-08-20 Nec Corp 半導体装置の製造方法
JP2906873B2 (ja) * 1992-10-26 1999-06-21 日本電気株式会社 金配線の製造方法
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
JP3215382B2 (ja) * 1998-02-17 2001-10-02 松下電器産業株式会社 半導体装置及びその製造方法
JP2000150518A (ja) * 1998-11-17 2000-05-30 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2000299339A (ja) * 1999-04-14 2000-10-24 Shinko Electric Ind Co Ltd 半導体装置の製造方法

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