JP2002100745A - 容量素子を有する半導体装置及びその製造方法 - Google Patents
容量素子を有する半導体装置及びその製造方法Info
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Abstract
素子の劣化も生じないセラミック薄膜容量を用いた半導
体装置を提供する。 【解決手段】多層メタル配線の形成と同時に形成された
ビア9とメタル配線7、10を積層した構造からなるプ
ラグによって、セラミック薄膜容量30と拡散層4とを
接続し、多層メタル配線の形成後であって、セラミック
薄膜容量30の形成前に水素アニールを行う。多層メタ
ル配線の形成後にセラミック薄膜容量30を形成するの
で、容量による高低差に起因して多層メタル配線の形成
が妨げられることがない。また、容量形成後にタングス
テンプラグによるビアを形成する必要がない。そのた
め、タングステンのCVDにより容量が劣化することが
ない。さらに、論理回路部のプロセス・デバイスを何ら
変更することなく容量を形成できるため、既存の設計パ
ラメータを使用できる。
Description
導体装置に関し、特に、強誘電体容量及び高誘電率体容
量を有する半導体装置とその製造方法に関する。
メモリや、高誘電率体容量を利用したダイナミック・ラ
ンダム・アクセス・メモリ(DRAM)等が活発に研究
開発されている。これらの強誘電体メモリ及びDRAM
は選択トランジスタを備えており、該選択トランジスタ
の一方の拡散層に接続された容量をメモリセルとして情
報を貯えている。強誘電体容量は容量絶縁膜としてPb
(Zr,Ti)O3(以下、「PZT」と呼ぶ)等の強
誘電体薄膜を用いており、強誘電体を分極させることに
より不揮発性の情報を貯えることができる。一方、高誘
電率体容量は、容量絶縁膜として(Ba,Sr)TiO
3(以下、「BST」と呼ぶ)等の高誘電率体薄膜を用
いているため、容量のキャパシタンスを高めることがで
き、素子の微細化を可能にしている。
量を機能させるためには、前述のように、選択トランジ
スタの拡散層に容量のどちらか一方の電極を電気的に接
続する必要がある。
スタの一方の拡散層に接続されたポリシリコンを容量の
一方の電極とし、該ポリシリコンの表面に容量の絶縁膜
としてSiO2膜やSi3N4膜等を形成し、容量とする
構造が一般的である。しかしながら、強誘電体薄膜や高
誘電率体薄膜(以後、「セラミック薄膜」と呼ぶ)は酸
化物であるため、ポリシリコンの表面に直接形成しよう
とするとポリシリコンが酸化されるため、良好な薄膜を
形成することができない。
ブイエルエスアイ・ダイジェスト・オブ・テクニカル・
ペーパーズ(1995 Symposium on V
LSI Technology Digest of
Technical Papers) pp.123で
は、Al等からなるメタルの局所配線により、容量上部
電極と拡散層とを接続するセル構造が述べられている。
・デバイセス・ミーティング・テクニカル・ダイジェス
ト(International electron
devices meeting technical
digest) 1994pp.843にはポリシリ
コン上にTiNバリアメタルを用いてPZT容量を形成
する技術が述べられている。
ショナル・エレクトロン・デバイセス・ミーティング・
テクニカル・ダイジェスト(Internationa
lelectron devices meeting
technical digest) 1994 p
p.841には、ポリシリコンプラグ上に形成されたR
uO2/TiN下部電極上にSrTiO3薄膜を成膜し、
容量を形成する技術が述べられている。
DRAMの形成においては、上記のように、容量を形成
した後に、メタル配線が形成される方法が取られてき
た。
ように容量を局所配線またはポリシリコンプラグ等で拡
散層と接続するメモリセル構造には以下のような問題点
があった。
困難になることである。
た強誘電体メモリやDRAMをより高集積化し、また、
論理回路とこのようなメモリとを混載した半導体装置を
実現するためには、多層メタル配線を形成する必要があ
る。多層メタル配線の形成に際しては、化学機械研磨法
(CMP法)等によりメタル配線層間の絶縁膜を平坦化
することが行われている。
量のあるセルアレイ部と容量がない論理回路部との高低
差が大きくなり、平坦化及び平坦化後のコンタクトやビ
アによる配線層の接続が困難になるという問題点があ
る。
の周辺回路との間の段差を低減し、周辺回路における配
線抵抗の小さい多層配線を形成することを目的として、
半導体メモリの製造方法を開示している。
極とセル領域以外の配線を同時に形成している。セラミ
ック薄膜を用いた容量の電極には通常Pt等の貴金属が
用いられるが、これらの貴金属は加工が難しく、また、
配線としては高抵抗であるため、セル領域以外の配線と
して用いることは困難である。
載した半導体回路を実現する際の設計コストが増加する
ことである。
論理回路のプロセス・デバイスを変更する必要が生じる
ため、既存の設計パラメータを使用することができなく
なるからである。
ロセスにおいて、容量の電気的特性が劣化することであ
る。
接続するビアには、通常、タングステンプラグが形成さ
れているが、タングステン(W)の成膜は次式で表わさ
れる反応において行われる。
性雰囲気で行われる。セラミック薄膜は酸化物であるた
め、還元性雰囲気に曝されると、酸素欠損を生じる。そ
のため、抵抗の低下(結果的に、リーク電流の増大)、
強誘電体分極量の減少、誘電率の低下その他の電気的特
性の劣化を生じるという問題点がある。
囲気を回避し、かつ、深いコンタクトホールの埋め込み
を可能にする半導体装置の構造を提案している。この半
導体装置においては、記憶回路部の拡散層とCMOS回
路部の拡散層に至る開口部に耐熱性金属からなるプラグ
コンタクトを形成した後、強誘電他容量を形成し、さら
に、耐熱性金属プラグコンタクトに対してアルミ配線が
形成される。
造を実現するためには、複雑な製造工程を必要とする。
また、この半導体装置の構造は第1層のメタル配線に対
しては適用することができるが、第2層のメタル配線と
第1層のメタル配線を接続するビアにはタングステンの
成膜が必要であるため、多層のメタル配線に対しては、
解決策とはなり得ない。
(Vt)のばらつきが生じたり、サブスレッショルド特
性が劣化することである。
ダメージ等によりMOS型トランジスタのゲート酸化膜
中に生じた界面準位や固定電荷により、トランジスタの
しきい値(Vt)にばらつきが生じたり、サブスレッシ
ョルド特性が劣化する。
だ雰囲気中でのアニール(水素アニール)が従来から行
われている。しかし、セラミック薄膜を用いた容量素子
を有する半導体装置については、第3の問題点で述べた
ように、容量素子を形成した後にこのようなアニールを
行うと、容量の電気的特性の劣化を生じるため、容量素
子の形成後はこのようなアニールは行うことができな
い。
号公報には、容量上にSi3N4等の水素バリア膜を設け
る技術が開示されている。この技術は、水素バリア膜を
容量上に設けることにより、容量への水素の拡散を防止
し、もって、還元性雰囲気における容量素子の劣化を防
ぐものである。
バリア膜を形成及び加工する過程が増加するため、工程
数の増加ひいては製造コストの増加という新たな問題を
もたらしている。
この技術を適用する場合には、水素バリア膜にも薄膜化
が求められる。しかしながら、水素バリア膜を薄膜化す
ると、水素バリア性が不十分になるという問題を引き起
こす。
化及び素子の微細化に伴い、トランジスタ特性のばらつ
きの低減はますます重要となっている。
成した後に、メタル配線及びメタル配線と基板とを接続
するコンタクトを形成すると、容量特性の劣化及び容量
と他の素子を接続する配線抵抗の増加を引き起こすこと
である。
タクトを形成する際には、メタル配線と基板との間の抵
抗を低減するため、コンタクトを開孔した後に、イオン
注入を行っている。そのため、イオン注入後において、
イオン活性化のために、700℃程度またはそれ以上の
温度での熱処理を行うことを必要とする。
した後にそのような高温の熱処理を行うと、セラミッ
ク、電極及び配線が相互反応及び相互拡散を起こす。こ
のため、上述のように、容量特性の劣化や配線抵抗の増
加が起こる。
よる容量素子の劣化を解決する方法として、特開平6−
85187号には、メタル配線を形成後に容量を形成す
る半導体記憶装置の製造方法が述べられている。この製
造方法によれば、メタル配線形成後に容量の蓄積電極と
基板の拡散層を接続するコンタクトを開口し、その後に
容量蓄積電極を形成することにより、容量素子と基板と
を接続している。
ル配線が2層あるいはそれ以上の場合には、コンタクト
ホールが著しく深くなり、その中に容量の蓄積電極を形
成することは著しく極めて困難であるという問題を伴
う。
線構造を用いた強誘電体メモリやセラミック薄膜容量D
RAMは未だ実現されていない。
する半導体装置における問題点に鑑みてなされたもので
あり、容易に多層メタル配線を形成でき、かつ、容量素
子の劣化を生じないセラミック薄膜容量を用いた半導体
装置を提供することを目的とする。
ラミック薄膜容量を用いたメモリとを混載したチップを
実現し得る半導体装置を提供することを目的とする。
い、かつ、良好なトランジスタ特性を有する半導体装置
を提供することを目的とする。
は、従来のように、容量を局所配線またはポリシリコン
プラグ等で拡散層と接続するメモリセル構造に対し、多
層メタル配線の形成と同時に形成されたビアとメタル配
線を積層した構造からなるプラグによって、容量と拡散
層を接続するメモリセル構造としたことを特徴としてい
る。
メタル配線の形成が妨げられることがない。また、論理
回路部のプロセス・デバイスを何ら変更することなく容
量を形成することができるため、既存の設計パラメータ
をそのまま使用することができる。
基板と、少なくとも1層のメタル配線と、下部電極、セ
ラミック薄膜、上部電極がこの順に積層されてなるセラ
ミック薄膜容量を有する半導体装置において、セラミッ
ク薄膜容量を構成する下部電極、セラミック薄膜、上部
電極が、少なくとも1層のメタル配線より上部に形成さ
れていることを特徴とする半導体装置を提供する。
ック薄膜容量を構成する電極のうち、少なくとも一方の
電極が配線を介して基板と接続されており、その配線が
少なくとも1層のメタル配線を含むように構成すること
が好ましい。
基板とを接続させる場合、請求項3に記載されているよ
うに、該配線は、メタル配線と基板とを接続するコンタ
クト、メタル配線、該メタル配線とセラミック薄膜容量
の1つの電極とを接続するビアを積層した構造、また
は、メタル配線とセラミック薄膜容量の一つの電極との
間に少なくとも一つのメタル配線及びビアが積層された
構造を有するように構成することが好ましい。
に、セラミック薄膜容量の少なくとも一方の電極を配線
を介して基板と接続させる場合には、該配線は、少なく
とも一層のメタル配線と、該メタル配線よりも後に形成
されたコンタクトであって、セラミック薄膜容量の電極
の一つまたはメタル配線の何れか一方と基板とを接続す
るコンタクトと、を含む構造とすることが好ましい。
に、セラミック薄膜容量の少なくとも一方の電極を配線
を介して基板と接続させる場合には、該配線は、少なく
とも一つのコンタクトまたはビアを直接積層した構造を
有することが好ましい。
構造により、上述の効果を達成することができる。
ック薄膜容量の上部に少なくとも一層のメタル配線をさ
らに形成することも可能である。
を形成することができる。特に、近年の大規模LSIに
おける多層メタル配線においては、一般的に、上層の配
線では、下層の配線と比較して、配線幅や配線間スペー
スが大きくなっている。このため、メタル配線層間にセ
ラミック薄膜容量を形成しても、それによって生じる段
差が上層のメタル配線形成に悪影響を及ぼすことはな
い。
容量の上部に形成されたメタル配線は、少なくともセラ
ミック薄膜容量を含むメモリセルを備えたメモリのプレ
ート線としてのみ用いられることが好ましい。
セラミック薄膜容量の電極の一つをメタル配線または基
板と接続するビアまたはコンタクトがセラミック薄膜容
量の中央から偏心しているように形成することが好まし
い。すなわち、ビアまたはコンタクトがセラミック薄膜
容量の中央に形成されていないことが好ましい。
せることなく、容量の面積を増加させることができる。
セラミック薄膜容量の上部に形成されているコンタクト
はセラミック薄膜容量の下部に形成されているコンタク
トとは偏心するように配置することが好ましい。
と容量との間のマージンを大きくすることができる。
ることが可能である。
に、セラミック薄膜容量を形成する上部電極は下部電極
よりも小さい面積を有して積層されているように形成す
ることができる。
極と下部電極が容量側壁において、短絡することを防止
することができる。
うに、セラミック薄膜容量は、層間絶縁膜上に間隔をあ
けて形成された複数の下部電極と、層間絶縁膜と下部電
極の双方の全面を覆うセラミック薄膜と、下部電極の少
なくとも一部を覆うようにセラミック薄膜上に形成され
ている上部電極と、から構成することも可能である。
の大きさに加工する必要がないため、製造過程をその分
だけ簡略化することができる。
ミック薄膜容量とその下方の層間絶縁膜との間には、拡
散バリア膜を形成することもできる。
ク薄膜を形成する場合には、セラミック薄膜を構成する
元素が層間絶縁膜中に拡散するおそれがあるので、拡散
バリア膜を形成することにより、かかる拡散を防止する
ことができる。
線を形成する第一の過程と、該第一の過程の後にセラミ
ック薄膜容量を形成する第二の過程と、からなる半導体
装置の製造方法を提供する。
請求項1に係る半導体装置を形成することができる。
を形成した後に、セラミック薄膜容量を形成するため、
セラミック薄膜容量形成後にタングステンプラグによる
ビアを形成する必要がない。そのため、タングステンの
CVDによりセラミック薄膜容量が劣化することがな
い。
セラミック薄膜容量の形成前に形成されるため、コンタ
クト注入後の活性化に起因するセラミック薄膜容量の劣
化や配線抵抗の増加を防止することができる。
に、上述の方法は、水素を含んだ雰囲気でアニールを行
う過程を備えていることが好ましい。
劣化を低減することができる。
記載されているように、摂氏300度から摂氏500度
の範囲であることが好ましい。
改善の効果が小さく、摂氏500度以上ではメタル配線
の断線を引き起こすおそれがあるためである。
タル配線を形成する第一の過程と、セラミック薄膜容量
の少なくとも一方の電極と基板とを接続する配線の一部
としてのメタル配線を形成する第二の過程と、からなる
半導体装置の製造方法を提供する。
置を製造することができる。
発明に係る第一の実施形態としての強誘電体メモリまた
はDRAMのメモリセルの一部分の平面図が示されてい
る。図1(A)は第一メタル配線を形成した後までのメ
モリセルを上方から見たときの平面図であり、図1
(B)は第一メタル配線を形成した以降におけるメモリ
セルを上方から見たときの平面図である。図2は、図1
(A)のA−A線に沿った断面図である。また、図3は
図1に示したメモリセルの回路図である。
トランジスタ31とセラミック薄膜容量30とを備えて
いる。選択トランジスタ31のゲートはワード線33
に、ソースまたはドレインの何れか一方はビット線35
に、他方はセラミック薄膜容量30を介してプレート線
34にそれぞれ接続されている。
図3に示した選択トランジスタ31としてのMOS型ト
ランジスタが形成されている。このMOS型トランジス
タ上には、Ti等のバリアメタルとAlまたはCuを主
成分とする合金とからなる第1メタル配線7が設けられ
ており、タングステンプラグ等からなるコンタクト6を
介して、MOS型トランジスタのそれぞれの拡散層4と
接続されている。
ち、一方の第1メタル配線7はセラミック薄膜容量30
と選択トランジスタ31とを接続する配線として用いら
れ、他方の第1メタル配線7はビット線35として用い
られている。第1メタル配線7の上には、第1メタル配
線7と同様にTi等のバリアメタルとAlまたはCuを
主成分とする合金とからなる第2メタル配線10が設け
られており、第2メタル配線10は、コンタクト6と同
様にタングステンプラグ等からなるビア9を介して、第
1メタル配線7と電気的に接続している。このように、
本実施形態に係るメモリセル32においては、第1メタ
ル配線7及び第2メタル配線10からなる多層メタル配
線構造が形成されている。
ク薄膜容量30が設けられている。セラミック薄膜容量
30は、下部電極13と、セラミック薄膜14と、上部
電極15とがこの順に積層されて構成されている。
は、容量下部コンタクト12を介して第2メタル配線1
0と接続している。この結果、図3におけるセラミック
薄膜容量30と選択トランジスタ31との間の接続がな
されたことになる。
ンタクト17を介して第3メタル配線18が形成されて
いる。第3メタル配線18は図3におけるプレート線3
4として用いられる。
ル32の第2メタル配線10よりも下方の構造は、通常
のセラミック薄膜容量素子を持たないLSIと全く同一
である。従って、LSIと同様の製造過程で製造するこ
とができる。
メモリセル32を用いた強誘電体メモリまたはDRAM
と通常のロジックLSIとを一チップ上に混載した半導
体装置を、既存のロジック回路を用いて、低コストで実
現できるという効果がもたらされる。
いられるメモリセルのセルトランジスタ31と通常のロ
ジック回路のトランジスタとでは求められる特性が異な
る。そのため、セルトランジスタ31はロジック回路の
トランジスタとは異なった構造とする場合がある。例え
ば、ワード線33はメモリ回路の動作電圧よりも高い電
圧を印加することが一般に行われているため、ゲート膜
厚を他のロジック回路のトランジスタよりも厚くする必
要がある場合がある。このように、構造の異なったトラ
ンジスタを同一基板上に形成することは、例えば、日経
マイクロデバイス1995年3月号55ページに述べら
れているように一般に行われており、通常のロジック回
路の製造過程を用いて実現することができる。
半導体装置を製造する方法を図4乃至図6に示す。
SIの製造過程により、シリコン基板1上にメモリセル
部及びロジック回路部等のMOSトランジスタを形成す
る。すなわち、シリコン基板1上に酸化膜2を形成し、
酸化膜2によって素子形成領域を画定し、次いで、ゲー
ト電極3及び拡散層4を形成する。さらに、シリコン基
板1上に第1層間絶縁膜5を成膜する。成膜した第1層
間絶縁膜5は、CMP法、リフロー法等により平坦化す
る。
線7と拡散層4とを接続するコンタクト6を形成する。
プラグ等によりコンタクト6を形成した後、第1メタル
配線7を成膜・加工する方法と、層間絶縁膜5をコンタ
クト6及び第1メタル配線7の形状に加工した後、メタ
ルを埋め込み、その後、余分なメタルを除去してコンタ
クト6と第1メタル配線7とを同時に形成するデュアル
ダマシン法とがある。
より開孔した後、コンタクト注入及び活性化を行い、T
i,TiN等のバリアメタルを成膜する。その後、CV
D法によりウェハー全面にタングステンを成膜し、次い
で、CMP法やエッチバックにより表面のタングステン
を除去してタングステンプラグを形成する。タングステ
ンプラグは、タングステンの選択成長により形成するこ
ともできる。
クト6の上に第1メタル配線7を形成する。第1メタル
配線7はTi,TiN等のバリアメタル、Al,Cu等
を主成分とする合金層、TiN等の反射防止膜からなる
複合層によって構成され、それぞれスパッタリング法や
CVD法により堆積した後、エッチングにより加工され
る。
間絶縁膜8を成膜し、平坦化した後、第1メタル配線7
上にビア9及び第2メタル配線10を形成する。ビア9
及び第2メタル配線10はコンタクト6及び第1メタル
配線7と同様な方法により形成される。
間絶縁膜11を形成した後、第2メタル配線10上に容
量下部コンタクト12をコンタクト6と同様にタングス
テンプラグ等により形成する。この際、表面のタングス
テンの除去はCMP法により行うことが望ましい。後に
形成されるセラミック薄膜容量30を完全に平坦な表面
上に形成することができるからである。
グを行う。アニール温度は300℃以上500℃以下が
好ましい。300℃以下ではトランジスタ特性改善の効
果が小さく、500℃以上ではメタル配線7、10の断
線等を引き起こすおそれがあるからである。
ない通常のLSIプロセスと同一である。セラミック薄
膜容量を拡散層4に接続するための特別なプロセスの変
更や追加は何ら行われていない。
コンタクト12と接続するようにセラミック薄膜容量3
0を形成する。セラミック薄膜容量30は以下のような
手順で形成される。
r,Ru等の貴金属またはIrO2、RuO2等の導電性
酸化物からなる下部電極13をスパッタリング法その他
の方法により、第3層間絶縁膜11上に形成する。
グステンと下部電極13のPt等の相互反応及び相互拡
散を防止するため、TiN等からなるバリア膜をこれら
の貴金属または導電性酸化物層の下に形成することが好
ましい。
Ti)O3(PZT),(Ba,Sr)TiO3(BS
T),SrTiO3(ST)等からなるセラミック薄膜
14をCVD法等により形成する。
法やスパッタリング法では、良好なPZT薄膜を得るに
は600℃以上での加熱が必要である。このような高温
ではメタル配線の断線や高抵抗化を招き、本構造には適
用できない。そのためCVD法のように、500℃程度
の低温で成膜することが望ましい。
500℃の温度範囲で、良好な膜を形成することができ
る。また、ST膜は、例えばインターナショナル エレ
クトロン デバイセス ミーティングテクニカル ダイ
ジェスト(International electr
on devices meeting techni
cal digest) 1994 pp.831に述
べられているように、ECR−CVD法により450℃
で形成することができる。
膜14の上に、上部電極15を下部電極13と同様な方
法により形成する。
4及び下部電極13をエッチングにより加工する。この
ようにして、図6(E)に示すようなセラミック薄膜容
量30が形成される。
4層間絶縁膜16を形成した後、容量上部コンタクト1
7を開孔する。この後、図6(F)に示すように、プレ
ート線34となる第3メタル配線18を第1、第2メタ
ル配線7、10と同様に形成する。
てのみ用いられており、他のロジック回路部では用いら
れていない。そのため、ロジック回路部においては、セ
ラミック薄膜容量30を用いたメモリセルアレイ部を形
成することによるデバイスの変更は全くない。この第3
メタル配線18の上にSiON等からなるパッシベーシ
ョン膜(図示せず)が形成される。
端においてプレート線駆動回路のインバータに接続され
る。以下、プレート線34として用いられる第3メタル
配線18を拡散層4に接続する方法を図7及び図8を用
いて説明する。
34)を拡散層4に接続する構造の一例を示した断面図
である。
19は、第4層間絶縁膜16を貫通し、第3層間絶縁膜
11内において第2メタル配線10まで達している。第
3メタル配線18は、プレート線コンタクト19におい
て、第2メタル配線10に直接に接続され、ビア9、第
1メタル配線7及びコンタクト6を介して拡散層4に接
続されている。このような構造は以下のように製造する
ことができる。
間絶縁膜16を形成した後に、プレート線コンタクト1
9及び容量上部コンタクト17を開孔する。その後、第
3メタル配線18を形成する。このようにして、上部電
極15とのコンタクト及び第2メタル配線10とのコン
タクトを同時に形成することができる。
34)を拡散層4に接続する構造の他の例を示した断面
図である。
は、第3層間絶縁膜11の表面に達するプレート線コン
タクト19が形成されている。第3メタル配線18は、
第2ビア20を介して、第2メタル配線10に接続さ
れ、ひいては、ビア9、第1メタル配線7及びコンタク
ト6を介して拡散層4に接続されている。このような構
造は以下のように製造することができる。
に、同時に第2ビア20を形成する。その後、セラミッ
ク薄膜容量30及び第4層間絶縁膜16を形成した後、
プレート線コンタクト19を開孔する。その後、第3メ
タル配線18を形成する。このようにして、上部電極1
5とのコンタクト及び第2メタル配線10とのコンタク
トを同時に形成することができる。
8と拡散層4との接続を形成すれば、セラミック薄膜容
量30を形成した後にタングステンのCVDを用いる必
要がなく、セラミック薄膜容量30の劣化が生じない。
形成した後にセラミック薄膜容量30を形成するという
過程を採用しているので、セラミック薄膜容量30に起
因する高低差のために、多層メタル配線の形成が妨げら
れることがない。
タングステンプラグ構造やメタル配線と基板とのコンタ
クトを形成する必要がない。そのため、タングステン−
CVD及び活性化熱処理によりセラミック薄膜容量素子
が劣化することがない。
セラミック薄膜容量30の形成前に水素アニールを行う
ため、トランジスタのしきい値Vtのばらつきを低減で
きるとともに、セラミック薄膜容量素子の劣化を招かな
い。
配線の形成と同時にセラミック薄膜容量30と選択トラ
ンジスタ31とを接続するプラグ配線を形成している。
従って、セラミック薄膜容量30と選択トランジスタ3
1とを接続するためのプラグを別に設ける必要がなく、
製造過程を簡略化することができるという利点も得られ
る。
タル配線上にセラミック薄膜容量を形成する場合に適用
した例であるが、本発明は、さらに多層のメタル配線を
用いる場合についても適用することができる。そのよう
な場合でも、本実施形態と全く同様な方法で、多層メタ
ル配線を形成した後にセラミック薄膜容量を形成するこ
とができる。
線18は最上層のメタル配線となっているが、この上に
さらに多層メタル配線を形成することもできる。
素子間を結ぶ局所配線を下層のメタル配線により形成
し、電源線等の広範囲に及ぶいわゆるグローバル配線を
上層のメタル配線によって形成するといった多層メタル
配線の構造が採用されている。
ては、配線幅や配線間のスペースが下層のメタル配線に
比べて大きくなっているのが一般的である。このため、
上下層のメタル配線の間にセラミック薄膜容量を形成し
ても、それによって生じる段差が上層のメタル配線の形
成に悪影響を及ぼさない。
グ、めっき等の強い還元性雰囲気とならない方法で形成
すれば、セラミック薄膜容量の劣化を招かない。
した場合の具体的な実施例を図4乃至図6を用いて説明
する。
上に酸化膜2を形成した。その後、ボロン、リン等の不
純物をシリコン基板1にイオン注入し、n型及びp型の
ウェルを形成した。この後、ゲート3及び拡散層4を以
下のように形成した。
形成した後、ゲート3となるポリシリコンを成膜し、エ
ッチングした。このポリシリコン膜の上にシリコン酸化
膜を成膜した後、エッチングし、側壁酸化膜を形成し
た。
入し、n型及びp型の拡散層4を形成した。
リコンと反応させ、未反応のTiをエッチングにより除
去することにより、Tiシリサイドをゲート3及び拡散
層4に形成した。
に、n型及びp型のMOS型トランジスタをシリコン基
板1に形成した。
配線層10を以下のように形成した。
化膜及びボロン等の不純物を含んだシリコン酸化膜(B
PSG)をシリコン基板1上に成膜した後、CMP法に
より平坦化した。
孔した後、n型及びp型それぞれの拡散層4に対して不
純物を注入し、750℃で10秒間の熱処理を行った。
その後、バリアメタルとしてTi及びTiNを成膜し
た。この上にタングステンをCVD法により成膜した
後、CMP法により表面のタングステンを除去した。こ
の後、第1メタル配線7として、AlCuをスパッタリ
ングにより成膜し、エッチングにより加工した。
膜8としてシリコン酸化膜をCVD法により成膜した
後、CMP法により平坦化した。ビア9はコンタクト6
と同様の方法で形成し、第1メタル配線と同様の方法に
より、図5(C)に示すように、第2メタル配線10を
形成した。
間絶縁膜11を形成後、容量下部コンタクト12をコン
タクト6と同様の方法で形成した。その後、水素5%、
窒素95%の雰囲気の下で400℃の温度で20分間の
アニールを行った。
する。
TiN及び膜厚100nmのPtをこの順にスパッタリ
ング法により成膜した。Ptは300℃以上の温度でス
パッタリングを行なうと、結晶性が向上するため好まし
い。
4としてPZTをCVD法により成膜した。
(Pb(DPM)2)、チタンイソポロポキシド(Ti
(OiPr)4)、ジルコニウムブトキシド(Zr(O
tBu)4)を用い、酸化剤としてNO2を用いた。
給口より反応室内に供給した。成膜条件は、基板温度を
400℃とし、成膜室内のガスの全圧は5×10-3To
rrとした。最初に、Pb(DPM)2を流量0.2S
CCM、Ti(OiPr)4を流量0.25SCCM、
NO2を流量3.0SCCMの条件で40秒間成膜し
た。これによって、PbTiO3の微少な核結晶を下部
電極13上に形成した。
SCCM、Zr(OtBu)4を流量0.225SCC
M、Ti(OiPr)4を流量0.2SCCM、NO2を
流量3.0SCCMの条件で600秒間成膜し、膜厚1
00nmのPZT膜14を得た。
0℃の温度で10分間のアニールを行なった。上部電極
15を形成する前にアニールを行なうことにより、PZ
T容量の電気的特性を向上させることができる。
厚50nmのIrO2及び膜厚100nmのIrをこの
順にスパッタリング法により成膜した。
下部電極13をエッチングにより加工し、さらに、酸素
100%の雰囲気の下で400℃の温度で10分間のア
ニールを行い、PZT容量30とした。
ルを行なうと、PZT容量30の電界の印加方向依存性
が小さくなり、対称なヒステリシス特性を得ることがで
きる。
をO3TEOS−CVDにより形成した後、容量上部コ
ンタクト17及びプレート線コンタクト19をエッチン
グにより開孔した。
の劣化を回復するため、窒素雰囲気の下で400℃の温
度で10分間アニールを行なった。
N、AlCu、TiNをこの順にスパッタリングにより
成膜した後、エッチングにより加工した。
としてプラズマCVDによりシリコン酸化膜及びSiO
N膜を形成した後、さらに、ポリイミド膜を形成した。
この後、配線パッド部を開孔し、電気的特性の評価を行
った。その結果を以下に示す。
接続し、その特性を測定したところ、反転と非反転電荷
の差として10μC/cm2以上の値が得られ、良好な
強誘電体特性を示した。疲労特性及び保持特性等も良好
であった。
タにおける特性を評価したところ、p型、n型ともにし
きい値Vtのばらつきはウェハー全面で10%以下であ
り、良好であった。
ト12を介して接続された下部電極13と第2メタル配
線10との間の抵抗をコンタクト・チェーンにより測定
したところ、コンタクト1個あたりの抵抗は10Ω以下
であり、良好であった。
実施形態を図9及び図10を用いて説明する。図9は本
実施形態に係る強誘電体メモリまたはDRAMのメモリ
セルの断面図であり、図10はプレート線がその末端部
において第2メタル配線と接続する部分の断面図であ
る。
は異なり、セラミック薄膜容量30の上部電極15はセ
ラミック薄膜14及び下部電極13よりも小さい面積を
有している。セラミック薄膜容量30をこのような構造
とすることにより、セラミック薄膜14及び下部電極1
3のエッチング不良により、上部電極15と下部電極1
3が容量側壁部で短絡するという不良を防止することが
できる。
及び容量下部コンタクト12を介して第2メタル配線1
0と接続している。このような構造とすることにより、
容量上部コンタクト17とプレート線コンタクト19は
ほぼ同じ深さとなり、それらを同時に形成することが容
易になる。また、第3メタル配線18を接続する対象の
上部電極15と下部電極13とには同種の導電体を用い
ることができるため、それぞれに対するコンタクト抵抗
を制御しやすいという利点もある。
を説明する。
形成するまでの過程は第一の実施形態の場合と全く同様
である。その後、上部電極15をエッチングにより加工
する。この際、図10に示したプレート線コンタクト1
9の領域では、上部電極はエッチングにより除去され
る。この後、第4層間絶縁膜16を形成し、さらに、容
量上部コンタクト17とプレート線コンタクト19を開
孔した後に、第3メタル配線18を形成する。
4を参照して、本発明の第三の実施形態に係る強誘電体
メモリまたはDRAMを説明する。図11は本実施形態
に係る強誘電体メモリまたはDRAMのメモリセルを示
した平面図である。なお、第1メタル配線よりも下方の
構造は図1(A)に示した構造と同一である。図12は
図11のB−B線における断面図である。図13及び図
14は、プレート線をその末端部において第2メタル配
線と接続する部分の断面図である。
接続したプラグ構造によりセラミック薄膜容量を拡散層
に電気的に接続している点については第一の実施形態と
同様であるが、セラミック薄膜容量の構造及びその製造
方法が第一の実施形態とは異なっている。
0は、図12に示すように、第3層間絶縁膜11上に間
隔をあけて形成された複数の下部電極13と、第3層間
絶縁膜11と下部電極13の双方の全面を覆うセラミッ
ク薄膜14と、下部電極13の少なくとも一部を覆うよ
うにセラミック薄膜14上に形成されている上部電極1
5とからなっている。上部電極15は図3におけるプレ
ート線34を兼ねている。
とすることにより、セラミック薄膜容量30上にプレー
ト線34とのコンタクトを形成する必要がなくなるた
め、セラミック薄膜容量の構造が単純化され、デバイス
の微細化を容易に行うことができる。
体的な形状とすることにより、セルの面積を増加させる
ことなく、セラミック薄膜容量30の実効面積を増加さ
せることもできる。
説明する。
ての製造方法は第一の実施形態において述べた方法と同
様である。このため、セラミック薄膜容量30の製造方
法のみを以下に述べる。
第3層間絶縁膜11上に下部電極13をスパッタリング
法等により成膜し、エッチングにより加工する。良好な
セラミック薄膜14を得るには、加工した下部電極13
の表面をエッチング残さ等がない清浄な状態にする必要
がある。そのため、エッチング後に、有機溶媒等により
下部電極13の表面を洗浄処理することが望ましい。下
部電極13の上に、CVD法等によりPZT、BST等
のセラミック薄膜14を形成する。
して機能する上部電極15を第2メタル配線10と接続
させる場合には、セラミック薄膜14の形成後、プレー
ト線コンタクト19を開孔する。
19はセラミック薄膜14を突き抜けて第3層間絶縁膜
11の内部に達しているが、セラミック薄膜14は第3
層間絶縁膜11と同条件ではエッチングできない場合が
ある。そのような場合は、プレート線コンタクト19の
周辺部のセラミック薄膜14を、予めエッチングにより
除去することが望ましい。
等により成膜した後、エッチングにより加工し、セラミ
ック薄膜容量30及びプレート線34が形成される。こ
の上にパッシベーション膜(図示せず)を形成する。
部電極13を介して第2メタル配線10と接続させるこ
ともできる。この場合は、セラミック薄膜14を形成し
た後、プレート線コンタクト19を開孔し、その上に上
部電極15を成膜した後、エッチングにより加工する。
電極15を形成する前に、セラミック薄膜14をエッチ
ングする必要がある。しかしながら、特に、強誘電体メ
モリの場合、電極と強誘電体膜の界面は容量の電気的特
性に大きく影響する。そのため、セラミック薄膜14を
エッチングした後にレジストを剥離する方法としては、
アッシングではなく、有機溶媒で剥離する方法がセラミ
ック薄膜14にダメージを与えないため、好ましい。
レート線コンタクト19もウェットエッチングにより開
孔することが好ましい。
態と同様に、第3メタル配線18を介して上部電極15
を第2メタル配線10と接続させることも可能である。
工した後にセラミック薄膜14を形成するため、セラミ
ック薄膜14とその下の第3層間絶縁膜11が反応した
り、セラミック薄膜14を構成する元素が第3層間絶縁
膜11中に拡散する等の好ましくない影響が出るおそれ
がある。そのような場合には、第3層間絶縁膜11上に
拡散バリア膜(図示せず)を設けることが好ましい。拡
散バリア膜としては、TaO2、TiO2、ZrO2等の
絶縁性の金属酸化物がセラミック薄膜14との密着性が
良いため、好ましい。
5をプレート線34として使用するため、上部電極15
の材料によっては、プレート線34の抵抗が高くなるお
それがある。特に、強誘電体メモリにおいては、メモリ
セルの書き込み・読み出しのためにプレート線を駆動す
ることが一般的であるため、プレート線34を十分に低
抵抗にする必要がある。このような場合は、図15
(B)に示したように、プレート裏打ち配線23(プレ
ート線34の直下にあるため、図15(B)には表れて
いない)を用いれば良い。プレート裏打ち配線23は、
低抵抗のメタルから形成することができるため、プレー
ト線34の抵抗を十分に低くすることができる。
した場合の具体的な実施例を図12を用いて説明する。
程は、第一の実施形態の実施例の場合と同様である。
以下の方法により製作した。
のTiN、厚さ50nmのPt、厚さ50nmのIrを
この順にスパッタリングにより成膜した。この上にレジ
ストを塗布した後、パターンニングし、ArとCl2を
反応ガスとして下部電極13をエッチングした。その
後、アッシングによりレジストを除去し、さらに、ジメ
チルスルホキシドと水の混合溶液により洗浄処理した。
4を、第一の実施形態の実施例の場合と同様に成膜し
た。ただし、PZTの成膜時間を1200秒とした。
塗布・パターニングした後、PZT膜14をフッ硝酸に
よりウェットエッチングし、プレート線コンタクト19
を形成した。
し、酸素100%の雰囲気の下で400℃の温度で10
分間のアニールを行なった。
として膜厚50nmのIrO2及び膜厚100nmのI
rをこの順にスパッタリング法により成膜した。
0℃の温度で10分間のアニールを行い、PZT容量3
0とした。
をO3TEOS−CVDにより形成した。この上にパッ
シベーション膜(図示せず)としてプラズマCVDによ
りSiON膜を形成した後、さらにポリイミド膜を形成
した。最後に、配線パッド部を開孔した。
ルを約1万6千個集積したセルアレイと、センスアン
プ、デコーダ等を備える強誘電体メモリを製作した。こ
の強誘電体メモリは、電源電圧2.5V、サイクル時間
100nsec以下で動作することを確認した。
実施形態に係る強誘電体メモリまたはDRAMを図15
及び図16を参照して説明する。図15(A)は第2メ
タル配線を形成した後までのメモリセルの平面図であ
り、図15(B)は拡散層4以外の第1メタル配線7以
前に形成したデバイスを省略した平面図である。図16
は図15(A)のC−C線における断面図である。
を拡散層4に接続するプラグにおけるメタル配線とビア
の構造が第一の実施形態とは異なっている。すなわち、
第一の実施形態ではビア9の直上に容量下部コンタクト
12が形成されているが、本実施形態では、図16に示
すように、ビア9と容量下部コンタクト12は第2メタ
ル配線10の長さ方向において一定の間隔をあけて配置
されている。すなわち、容量下部コンタクト12はビア
9の直上には形成されていない。
セスによっては、ビア9上の第2メタル配線10にへこ
み等が生じることがある。このようにへこみが生じた平
坦でない第2メタル配線10上に容量下部コンタクト1
2や第2ビア20等を形成すると、良好な電気的接続が
得られないおそれがある。このため、このような場合に
は、本実施形態のように、ビア9の直上ではなく、ビア
9から一定の間隔だけ離れた位置に容量下部コンタクト
12等を形成することが望ましい。
ンタクト12はセラミック薄膜容量30の中央に位置し
ていない。また、セラミック薄膜容量30と第3メタル
配線18とを接続している容量上部コンタクト17は容
量下部コンタクト12の直上に配置されていない。容量
下部コンタクト12及び容量上部コンタクト17をこの
ように配置することにより、容量下部コンタクト12上
にへこみ等が生じても、セラミック薄膜容量30の特性
に悪影響を与えることはない。さらには、第3メタル配
線18と上部電極15との間の電気的接続にも悪影響を
与えることはない。また、セル面積を増加させることも
ない。
に係るメモリと同様な方法により製造することができ
る。
実施形態に係る強誘電体メモリまたはDRAMを図17
及び図18を参照して説明する。図17は本実施形態に
係る強誘電体メモリまたはDRAMのメモリセルを示し
た平面図であり、第2コンタクト21より下方の構造を
示したものである。第2コンタクト21よりも上方の構
造は図1(B)に示した構造と同様である。図18は図
17のD−D線における断面図である。
量30と拡散層4とを接続するプラグにおいて、セラミ
ック薄膜容量30と第1メタル配線7とを接続せずに、
第2コンタクト21を介して第2メタル配線10と拡散
層4とを直接に接続している。
30と拡散層4とを接続する容量プラグとビット線の両
方に第1メタル配線7が用いられているため、容量プラ
グとビット線とは第1メタル配線7がエッチングにより
加工可能な間隔で離れている必要がある。これに対し
て、本実施形態では、セル内において第1メタル配線7
はビット線35としてのみ用いられているため、容量プ
ラグとビット線とが上記のような間隔で離れている必要
がなく、従って、セル面積を縮小させることが可能であ
る。
法を説明する。
配線7及び第2層間絶縁膜8までを形成する。ただし、
容量を接続するためのコンタクトは形成しない。次に、
第2コンタクト21をエッチングにより開孔する。この
後、Ti、TiN等のバリアメタルを形成するが、第2
コンタクト21は特にアスペクト比が大きくなるため、
コリメータ・スパッタリングやCVD法のように埋め込
み性の良い成膜法により成膜することが望ましい。
に、タングステンプラグを形成する。第2コンタクト2
1と他の多層メタル配線におけるビアを同時に形成する
こともできる。このようにして形成した第2コンタクト
21の上に第2メタル配線10を形成する。以降の工程
は、第一の実施形態と同様である。
施形態に係る強誘電体メモリまたはDRAMを図19を
参照して説明する。
ク薄膜容量30と拡散層4とを接続するプラグにおい
て、セラミック薄膜容量30と第1メタル配線7とを接
続しないことは第五の実施形態と同様であるが、図19
に示したように、第2メタル配線10はビア9とコンタ
クト6を介して拡散層4に接続している。
同様に、セル内において第1メタル配線7はビット線3
5としてのみ用いられているため、セル面積を縮小させ
ることが可能である。しかも、第五の実施形態とは異な
り第2コンタクト21を用いていないため、製造過程を
簡略化することができる。
を説明する。
までを形成する。次に、第1メタル配線7を形成する
が、容量プラグの第1メタル配線7は形成しない(すな
わち、図19に示すように、拡散層4上には第1メタル
配線7は形成しない)。
配線7の上に、第2層間絶縁膜8を形成後、ビア9をエ
ッチングにより開孔する。
は、第2層間絶縁膜8は第1メタル配線7までしかエッ
チングされないが、メモリセルでは第1層間絶縁膜5ま
でオーバーエッチングされる。
に、タングステンプラグを形成する。このようにして形
成したビア9の上に第2メタル配線10を形成する。以
降の工程は、第一の実施形態と同様である。
実施形態に係る強誘電体メモリまたはDRAMを図20
乃至図23を参照して説明する。図20は本実施形態に
おける強誘電体メモリまたはDRAMのメモリセルを示
した平面図であり、第1メタル配線よりも下方の構造を
示している。図21は図20のE−E線における断面図
である。
サイド配線22を用いており、第1メタル配線7はセラ
ミック薄膜容量30と拡散層4とを接続するプラグにお
いてのみ用いている。このため、第五の実施形態と同様
に、セル面積を縮小させることが可能である。
と第2メタル配線10をワード線33の裏打ち配線とし
て用いている。
を示す回路図であり、図23は第1メタル配線7とワー
ド線33の接続部の平面図である。
ため、抵抗が高い。そのため、ワード線33に低抵抗の
メタル配線を裏打ちし、ワード線33の抵抗を下げるこ
とが一般に行われている。このような裏打ち配線は、通
常、1層のメタル配線を用いている。これに対して、本
実施形態においては、2層のメタル配線を裏打ち配線と
して用いることにより、セル面積を増加させることな
く、ワード線33の裏打ちを行なっている。
33につながるアレイを2分割し、裏打ちするメタル配
線を分割したアレイで対称な構造とすることにより、雑
音を低減している。
を説明する。
リコン基板1上にトランジスタ部を形成する。層間絶縁
膜(図示せず)を形成した後、コンタクト6を開孔し、
WSi等でシリサイド配線22を形成する。この層間絶
縁膜上に第1層間絶縁膜5を形成し、その後、第2コン
タクト21を拡散層4上に開孔する。以降の過程は第一
の実施形態と同様である。
セラミック薄膜容量が、多層メタル配線の形成と同時に
形成されたビアとメタル配線とを積層した構造からなる
プラグを介して拡散層と接続される。このため、このよ
うな基本構成に基づき、容易に多層メタル配線を形成す
ることができ、かつ、容量素子の劣化も生じないセラミ
ック薄膜容量を用いた半導体装置を提供することができ
る。
ミック薄膜容量を形成するため、該セラミック薄膜容量
による高低差のために、多層メタル配線の形成が妨げら
れることがないからである。
ル配線と基板との間のコンタクトの形成や、タングステ
ンプラグによるビアの形成の必要がないため、セラミッ
ク薄膜容量の劣化がない。
ラミック薄膜容量を形成する前に、水素アニールを行う
ことにより、トランジスタの劣化を低減することができ
る。
量を用いたメモリと大規模な論理回路とを低コストで同
一チップ上に混載した半導体装置が提供される。論理回
路部のプロセス・デバイスを何ら変更することなくセラ
ミック薄膜容量を形成できるため、既存の設計パラメー
タを使用できるからである。
態に係るメモリセルを示す平面図である。
路図である。
法を示す断面図である。
法を示す断面図である。
法を示す断面図である。
プレート線の末端部の構造の一例を示す断面図である。
プレート線の末端部の構造の他の例を示す断面図であ
る。
である。
るプレート線の末端部の構造の一例を示す断面図であ
る。
平面図である。
るプレート線の末端部の構造の一例を示す断面図であ
る。
るプレート線の末端部の構造の他の例を示す断面図であ
る。
施形態に係るメモリを示す平面図である。
る。
平面図である。
断面図である。
平面図である。
ブロック図である。
ド線とワード線裏打ち配線である第1メタル配線との接
続部を示す平面図である。
Claims (16)
- 【請求項1】 基板と、少なくとも1層のメタル配線
と、セラミック薄膜容量を有する半導体装置において、 前記セラミック薄膜容量は、下部電極、セラミック薄
膜、上部電極がこの順に積層されてなり、 前記下部電極、セラミック薄膜、上部電極が前記メタル
配線よりも上部に形成されていることを特徴とする半導
体装置。 - 【請求項2】 前記セラミック薄膜容量を構成する電極
のうち、少なくとも一方の電極が配線を介して前記基板
と接続されており、前記配線が少なくとも1層のメタル
配線を含むことを特徴とする請求項1に記載の半導体装
置。 - 【請求項3】 前記セラミック薄膜容量は前記基板と配
線を介して接続されており、 前記配線は、メタル配線と前記基板とを接続するコンタ
クト、メタル配線、該メタル配線と前記セラミック薄膜
容量の1つの電極とを接続するビアを積層した構造、ま
たは、メタル配線と前記セラミック薄膜容量の一つの電
極との間に少なくとも1つのメタル配線及びビアが積層
された構造を有することを特徴とする請求項1に記載の
半導体装置。 - 【請求項4】 前記セラミック薄膜容量の少なくとも一
方の電極が配線を介して前記基板と接続されており、 前記配線は、 少なくとも1層のメタル配線と、 前記メタル配線よりも後に形成されたコンタクトであっ
て、前記セラミック薄膜容量の電極の1つまたは前記メ
タル配線の何れか一方と前記基板とを接続するコンタク
トと、 を含む構造であることを特徴とする請求項1または3に
記載の半導体装置。 - 【請求項5】 前記セラミック薄膜容量の少なくとも一
方の電極が配線を介して前記基板と接続されており、 前記配線は、少なくとも一つのコンタクトまたはビアを
直接積層した構造を有することを特徴とする請求項1乃
至4の何れか一項に記載の半導体装置。 - 【請求項6】 前記セラミック薄膜容量の上部に少なく
とも一層のメタル配線がさらに形成されていることを特
徴とする請求項1乃至5の何れか一項に記載の半導体装
置。 - 【請求項7】 前記セラミック薄膜容量の上部に形成さ
れたメタル配線は、少なくとも前記セラミック薄膜容量
を含むメモリセルを備えたメモリのプレート線としての
み用いられることを特徴とする請求項1乃至6の何れか
一項に記載の半導体装置。 - 【請求項8】 前記セラミック薄膜容量の電極の1つを
前記メタル配線または前記基板と接続するビアまたはコ
ンタクトが前記セラミック薄膜容量の中央から偏心して
配置されていることを特徴とする請求項1乃至7の何れ
か一項に記載の半導体装置。 - 【請求項9】 前記セラミック薄膜容量の上部に形成さ
れているコンタクトは前記セラミック薄膜容量の下部に
形成されているコンタクトとは偏心して配置されている
ことを特徴とする請求項1乃至8の何れか一項に記載の
半導体装置。 - 【請求項10】 前記セラミック薄膜容量を形成する上
部電極は下部電極よりも小さい面積を有して積層されて
いることを特徴とする請求項1乃至9の何れか一項に記
載の半導体装置。 - 【請求項11】 前記セラミック薄膜容量は、 層間絶縁膜上に間隔をあけて形成された複数の下部電極
と、 前記層間絶縁膜と前記下部電極の双方の全面を覆うセラ
ミック薄膜と、 前記下部電極の少なくとも一部を覆うように、前記セラ
ミック薄膜上に形成されている上部電極と、 からなるものであることを特徴とする請求項1乃至9の
何れか一項に記載の半導体装置。 - 【請求項12】 前記セラミック薄膜容量とその下方の
層間絶縁膜との間に拡散バリア膜が形成されていること
を特徴とする請求項1乃至11の何れか一項に記載の半
導体装置。 - 【請求項13】 少なくとも1層のメタル配線を形成す
る第一の過程と、 前記第一の過程の後にセラミック薄膜容量を形成する第
二の過程と、 を含む半導体装置の製造方法。 - 【請求項14】 少なくとも1層のメタル配線を形成す
る第一の過程と、 水素を含んだ雰囲気でアニールを行う第二の過程と、 前記第二の過程の後にセラミック薄膜容量を形成する第
三の過程と、 を含む半導体装置の製造方法。 - 【請求項15】 前記第二の過程におけるアニールは摂
氏300度から摂氏500度の範囲の温度で行われるこ
とを特徴とする請求項14に記載の半導体装置の製造方
法。 - 【請求項16】 少なくとも1層のメタル配線を形成す
る第一の過程と、 セラミック薄膜容量の少なくとも一方の電極と基板とを
接続する配線の一部としてのメタル配線を形成する第二
の過程と、 を含む半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001279548A JP2002100745A (ja) | 1998-03-04 | 2001-09-14 | 容量素子を有する半導体装置及びその製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10-52128 | 1998-03-04 | ||
JP5212898 | 1998-03-04 | ||
JP2001279548A JP2002100745A (ja) | 1998-03-04 | 2001-09-14 | 容量素子を有する半導体装置及びその製造方法 |
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