JP5505274B2 - スタティックｒａｍ - Google Patents

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Description

本発明は、スタティックＲＡＭ(Static Random Access Memory)に関する。
スタティックＲＡＭ（ＳＲＡＭ）は、ＤＲＡＭ(Dynamic Random Access Memory)のようにリフレッシュ動作を必要とせず、その分高速動作が可能であり、高速のアクセスが可能なメモリとして広く使用されている。
一方、近年メモリの低消費電力化が強く要望されている。低消費電力のメモリを実現するには、動作電圧の低電圧化が必要である。ＤＲＡＭでは、動作電圧を低くするとメモリセルに設けられた容量の充電電圧が低くなるため、頻繁にリフレッシュ動作を行う必要が生じ、消費電力を低減するのが難しいという問題があった。そのため、ＳＲＡＭの動作電圧を低電圧化して低消費電力化することが行われている。
一般的なＳＲＡＭは、直交するように配置した複数のワード線および複数のビット線対と、複数のワード線および複数のビット線対の交差部に対応して配置された複数のスタティック型メモリセルと、各ビット線対に対応して設けられた複数のカラム回路と、ローデコーダと、カラムデコーダと、ワード線ドライバと、複数のカラムスイッチと、を有する。各カラム回路は、センスアンプ、プリチャージ回路、エコライザ、キーパー回路、およびビット線対分離スイッチなどを有する。
図１は、一般的なＳＲＡＭの１ビット線対に対応する部分、すなわち１列分の構成を示す図である。このような回路が、ビット線対の組数分設けられる。
図１に示すように、ＳＲＡＭは、横方向に平行に伸びる複数（ｎ＋１本）のワード線ＷＬ０〜ＷＬｎと、縦方向に平行に伸びるビット線対ＢＬおよびＢＬＸと、複数のワード線とビット線対の交差部に対応して配置された複数（ｎ＋１個）のスタティック型メモリセルＣ０…Ｃｎと、ビット線対ＢＬおよびＢＬＸに対応しても設けられた延長ビット線対ＲＤおよびＲＤＸと、ビット線対ＢＬおよびＢＬＸと延長ビット線対ＲＤおよびＲＤＸの接続回路を形成するトランジスタＴｒおよびＴｒＸと、ビット線対ＢＬおよびＢＬＸの間に接続されたプリチャージ回路ＰＣおよびキーパー回路ＫＰと、延長ビット線対ＲＤおよびＲＤＸの間に接続されたセンスアンプＳＡおよびエコライザＥＱと、を有する。
各メモリセルは、２個のインバータの入力と出力を相互接続したフリップフロップと、フリップフロップの２個の接続ノードとビット線対ＢＬおよびＢＬＸの間に設けられた２個のトランジスタと、を有する公知のスタティック型メモリセルである。２個のトランジスタは、ゲートが対応するワード線ＷＬに接続され、ワード線にロウ選択信号が印加されると導通（オン）し、メモリセルがビット線対ＢＬおよびＢＬＸに接続された状態になる。
ビット線対ＢＬおよびＢＬＸは、非常に長く、多数（Ｎ＋１個）のメモリセルＣ０…Ｃｎが接続される。プリチャージ回路ＰＣは、プリチャージ信号ＰＲＥが「低（Ｌ）」になると動作し、ビット線対ＢＬおよびＢＬＸを「高（Ｈ）」レベルにプリチャージし、ＰＲＥがＨの時には動作しない（オフ状態）。キーパー回路ＫＰは、ビット線対ＢＬおよびＢＬＸのＨ側のビット線をＨに維持する。トランジスタＴｒおよびＴｒＸは、コラム信号ＣＯＬがＬの時に導通し、コラム信号ＣＯＬがＨの時に遮断状態になる。センスアンプＳＡは、センスアンプ起動信号ＳＡＥがＨの時に動作状態となり、ビット線対ＢＬおよびＢＬＸの電圧の高い側をＨに、低い側をＬに増幅し、ＳＡＥがＬの時には動作しない（オフ状態）。エコライザＥＱは、プリチャージ回路ＰＣと同じ構成を有し、エコライズ信号ＥＱＤがＬの時にビット線対ＢＬおよびＢＬＸを短絡してＨ状態にし、エコライズ信号ＥＱＤがＨの時には動作しない（オフ状態）。
図２は、図１に示したＳＲＡＭの読み出し動作を示すタイムチャートである。ここで、ＷＬ０は、０行目のワード線ＷＬ０に印加されるロウ選択信号を、ＢＬ／ＢＬＸは、ビット線対ＢＬおよびＢＬＸの電圧を、ＲＤ／ＲＤＸは、延長ビット線対ＲＤおよびＲＤＸの電圧を、それぞれ示す。
上記のように、ビット線対ＢＬおよびＢＬＸに多数（ｎ＋１個）のメモリセルが接続されており、そのうちの一つのメモリセル（ここでは０行目）のワード線ＷＬにロウ選択信号（Ｈでアクティブ）が印加され、２個のトランジスタが導通する。これに応じて、メモリセルの記憶データに応じて、ビット線対ＢＬおよびＢＬＸの一方の電圧が低下する。この時、コラム信号ＣＯＬはＬであり、トランジスタＴｒおよびＴｒＸは導通状態であり、延長ビット線対ＲＤおよびＲＤＸもビット線対ＢＬおよびＢＬＸと同様に変化する。
一方、プリチャージ信号ＰＲＥおよびエコライズ信号ＥＱＤがＨであり、プリチャージ回路ＰＣおよびエコライザＥＱは、オフ状態になる。センスアンプ起動信号ＳＡＥは、Ｌであり、センスアンプＳＡは、オフ状態である。
ビット線対ＢＬおよびＢＬＸ、および延長ビット線対ＲＤおよびＲＤＸの一方の電圧が低下した時点で、センスアンプ起動信号ＳＡＥがＨに変化する。この時、ロウ選択信号、プリチャージ信号ＰＲＥおよびコラム信号ＣＯＬはＨに変化し、エコライズ信号ＥＱＤはＨを維持する。
これに応じて、ビット線対ＢＬおよびＢＬＸと延長ビット線対ＲＤおよびＲＤＸは切り離され、ビット線対ＢＬおよびＢＬＸの電圧は、プリチャージ回路ＰＣにより、Ｈに変化する。メモリセルＣ−０は、ロウ選択信号がＬに変化するので、ビット線対ＢＬおよびＢＬＸから切り離され、記憶しているデータに対応する状態を維持する。
センスアンプＳＡは、延長ビット線対ＲＤおよびＲＤＸの電圧が低い側をＬに、電圧が高い側をＨに変化または維持するように増幅する。延長ビット線対ＲＤおよびＲＤＸの変化した状態が、カラムスイッチを介して出力回路に伝えられる。延長ビット線対ＲＤおよびＲＤＸの状態の外部への出力が完了すると、センスアンプ起動信号ＳＡＥがＬに変化してセンスアンプＳＡはオフ状態になり、エコライズ信号ＥＱＤがＬに変化して、エコライザＥＱが延長ビット線対ＲＤおよびＲＤＸをＨに変化させる。
上記のようにして、ビット線対ＢＬおよびＢＬＸ、および延長ビット線対ＲＤおよびＲＤＸは、両方ともＨになり、次の読み出しが行える状態になる。
以上が一般的なＳＲＡＭの読み出し動作である。
メモリセルを形成するトランジスタの特性は、製造工程でばらつくことが避けられない。２個のインバータのＮチャネルトランジスタの特性のバラツキによって、ビット線対ＢＬおよびＢＬＸのＬに変化する側の振幅量が大きく異なる。言い換えれば、ビット線対ＢＬおよびＢＬＸの一方のＬに変化する速度が異なる。
図２のＢＬ／ＢＬＸにおいて、ａはＮチャネルトランジスタが良好な特性を有する場合の変化を、ｂはＮチャネルトランジスタが平均的な特性を有する場合の変化を、ｃはＮチャネルトランジスタが不十分な特性を有する場合の変化を、それぞれ示す。また、図２のＲＤ／ＲＤＸにおいて、ｄはＮチャネルトランジスタが良好な特性を有する場合の変化を、ｅはＮチャネルトランジスタが平均的な特性を有する場合の変化を、ｆはＮチャネルトランジスタが不十分な特性を有する場合の変化を、それぞれ示す。
センスアンプＳＡが、延長ビット線対ＲＤおよびＲＤＸの低下した側の電圧を正しくＬに増幅するには、延長ビット線対ＲＤおよびＲＤＸの電圧差が所定量以上であることが必要である。言い換えれば、延長ビット線対ＲＤおよびＲＤＸの他方の電圧はＨなので、一方の電圧が所定値以下であることが必要である。Ｎチャネルトランジスタの特性が良好な場合は特に問題はないが、Ｎチャネルトランジスタの特性が不十分な場合、延長ビット線対ＲＤおよびＲＤＸの一方の電圧が所定値以下になるまで、センスアンプ起動信号ＳＡＥをＨに変化させることができない。そのため、延長ビット線対ＲＤおよびＲＤＸの一方の電圧が所定値以下になるまでの時間が、読み出し速度を決定する。
上記のように、消費電力を低減するため、動作電圧を低下することが行われるが、読み出し速度低下の影響は、動作電圧が低下するほど顕著に現れる。このため、所定の動作速度を維持する上では、動作電圧を十分に低下させるのが難しい。
また、ＳＲＡＭでは、全てのメモリセルに記憶されたデータを正しく読み出す必要があり、もっとも動作の遅いメモリセルに合わせて読み出し速度を設定する必要がある。このような読み出し速度に設定した場合、平均的または良好な特性のトランジスタを有するメモリセルからデータを読み出す時には、メモリセルのトランジスタがビット線対ＢＬまたはＢＬＸの電圧を大きく変化させることになり、言い換えれば振幅量が大きくなり、消費電力が増加する。
特開２００３−１５１２８０号公報 特開平０１−２４１０９３号公報
消費電力を低減するため、ビット線対を階層構造にすることが知られているが、容量の大きなビット線対全体を大きな振幅で変化するように増幅を行うため、消費電力を十分に低減できなかった。
実施形態によれば、動作速度および信頼性を維持しながら、消費電力を低減したＳＲＡＭが実現される。
発明の第１の観点によれば、複数のワード線と、複数のグローバルビット線対と、複数のワード線および複数のグローバルビット線対の交差部に対応して設けられた複数のスタティック型メモリセルと、各グローバルビット線対に対応して設けられた複数のセンスアンプと、各グローバルビット線対に対応して設けられた複数のローカルビット線対と、グローバルロウ選択信号に応じて、各ローカルビット線対を対応するグローバルビット線対に接続する複数のグローバルスイッチと、を備え、複数のスタティック型メモリセルは、対応するワード線に印加されるロウ選択信号に応じて、対応するローカルビット線対に接続され、読み出し時には、選択するメモリセルに対応するワード線に、ロウ選択信号を印加して、対応するローカルビット線対をメモリセルの記憶内容に応じた状態にした後、ロウ選択信号の印加を停止し、その後グローバルロウ選択信号を印加して対応するグローバルスイッチを接続状態にして、グローバルビット線対の状態を、ローカルビット線対の状態に対応して変化させた後、対応するセンスアンプを動作させることを特徴とするスタティック型半導体記憶装置が提供される。
実施形態によれば、比較的短い容量の小さなローカルビット線対の一方の電圧を変化させた後、ローカルビット線対とグローバルビット線対を接続して、チャージシェアにより、グローバルビット線対の電圧が変化するので、消費電力を低減できる。
図１は、一般的なＳＲＡＭの１ビット線対に対応する部分、すなわち１列分の構成を示す図である。 図２は、図１に示したＳＲＡＭの読み出し動作を示すタイムチャートである。 図３は、実施形態のＳＲＡＭの全体構成を示す図である。 図４は、実施形態のＳＲＡＭの１列目のサブブロック、グローバルビット線対、カラム回路、および延長グローバルビット線対の詳細を示す図である。 図５は、実施形態のＳＲＡＭの動作を示すタイムチャートである。 図６は、図５のタイムチャートの一部を拡大して示す図である。 図７は、安定性不良の改善効果を説明するためのタイムチャートを示す図である。
図３は、実施形態のＳＲＡＭの全体構成を示す図である。
実施形態のＳＲＡＭは、制御回路１と、ローデコーダ２と、ワード線ドライバ３と、ブロック信号回路４と、カラムデコーダ５と、複数のカラムスイッチＣＳ０〜ＣＳｐと、データＩ／Ｏ回路６と、複数（（ｋ＋１）×（ｍ＋１））のワード線ＷＬと、複数（ｐ＋１）のグローバルビット線対ＧＢＬ０およびＧＢＬＸ０〜ＧＢＬｐおよびＧＢＬＸｐと、複数（ｐ＋１）の延長グローバルビット線対ＥＧＢＬ０およびＥＧＢＬＸ０〜ＥＧＢＬｐおよびＥＧＢＬＸｐと、複数のワード線に対応して配置された複数（（ｋ＋１）×（ｐ＋１））のサブブロック（ＳＵＢ ＢＬＫ）Ｂ００〜Ｂｋｐと、各ビット線対に対応して設けられた複数のカラム回路ＣＬ０〜ＣＬｐと、を有する。このように、実施形態のＳＲＡＭは、複数の短いローカルビット線対を、長いグローバルビット線対に接続した階層構造を有する。
制御回路１は、外部から供給されるクロックＣＬＫおよび制御信号ＣＴＬに基づいて、ＳＲＡＭ内の各部に供給する動作制御信号を発生する。制御信号ＣＴＬは、例えば、リード信号ＲＥ、書込み信号ＷＥなどを含む。動作制御信号は、ライトイネーブル信号ＷＥＮ、センスアンプ起動信号ＳＡＥ、グローバルプリチャージ信号ＧＰＲＥ、内部クロックなどを含む。動作制御信号は、ローデコーダ２、カラムデコーダ５およびブロック信号回路４などにも供給される。ローデコーダ２は、クロックＣＬＫに同期してアドレス信号のローアドレス部分を受けて、ワード線選択信号をワード線ドライバ３に供給する。ローデコーダ２は、さらに、アドレス信号のローアドレス部分をデコードした信号をブロック信号回路４に供給する。ワード線ドライバ３は、ワード線選択信号に対応するワード線にロウ選択信号（Ｈアクティブ）を印加する。ブロック信号回路４は、ロウ選択信号を印加するワード線が接続されるサブブロックに、ローカルプリチャージ信号ＬＰＲＥおよびグローバル接続信号ＧＷＬを出力する。カラムデコーダ５は、クロックＣＬＫに同期してアドレス信号のカラムアドレス部分を受けて、カラム選択信号をカラムスイッチＣＳ０〜ＣＳｐに供給する。データＩ／Ｏ回路６は、外部から書込みを行う入力データを受けて、読み出した出力データを外部に出力する。カラム選択信号により選択されたカラムスイッチは、書込み時にはデータＩ／Ｏ回路６からの入力データをカラム回路に供給し、読み出し時にはカラム回路からの読み出しデータをデータＩ／Ｏ回路に供給する。実施形態のＳＲＡＭは、書込み時には通常の書込み動作と同じ動作を行うので、以下読み出し動作についてのみ説明を行う。
図４は、実施形態のＳＲＡＭの１列目のサブブロックＢ００〜Ｂｋ０、グローバルビット線対ＧＢＬ０とＧＢＬＸ０、カラム回路ＣＬ０、および延長グローバルビット線対ＥＧＢＬ０とＥＧＢＬＸ０の詳細を示す図である。図４のような回路が、列ごとに、すなわちグローバルビット線対ごとに設けられる。
グローバルビット線対ＧＢＬ０およびＧＢＬＸ０の間には、複数（ｋ＋１）個のサブブロック（ＳＵＢ ＢＬＫ）Ｂ００〜Ｂｋ０が接続される。各サブブロックは同一の構成を有する。
サブブロックＢ００は、平行に設けられたローカルビット線対ＬＢＬおよびＬＢＬＸと、ローカルビット線対の間に接続された複数（ｍ＋１）個のメモリセルＣ０〜Ｃｍと、ローカルビット線対の間に接続されたローカルプリチャージ回路ＬＰＣおよびキーパー回路ＫＰと、ローカルビット線対ＬＢＬおよびＬＢＬＸとグローバルビット線対ＧＢＬ０とＧＢＬＸ０の接続回路を形成するグローバル接続トランジスタＧＴｒおよびＧＴｒＸと、を有する。
各メモリセルは、２個のインバータの入力と出力を相互接続したフリップフロップと、フリップフロップの２個の接続ノードとローカルビット線対ＬＢＬおよびＬＢＬＸの間に設けられた２個のトランジスタと、を有する公知のスタティック型メモリセルである。２個のトランジスタは、ゲートが対応するワード線ＷＬに接続され、ワード線にロウ選択信号が印加されると導通（オン）し、メモリセルがローカルビット線対ＬＢＬおよびＬＢＬＸに接続された状態になる。
ローカルプリチャージ回路ＬＰＣは、ローカルプリチャージ信号ＬＰＲＥがＬになると動作してローカルビット線対ＬＢＬおよびＬＢＬＸをＨにプリチャージし、ＬＰＲＥがＨの時には動作しない（オフ状態）。キーパー回路ＫＰは、ビット線対ＢＬおよびＢＬＸのＨ側のビット線をＨに維持する。グローバル接続トランジスタＧＴｒおよびＧＴｒＸは、ブロック信号回路４が出力するグローバル接続信号ＧＷＬがＨの時に導通し、ブロック選択信号ＧＷＬがＬの時に遮断状態になる。
カラム回路ＣＬ０は、グローバルプリチャージ回路ＧＰＣと、書込み回路ＷＣと、延長接続トランジスタＥＴｒおよびＥＴｒＸと、エコライザＥＱと、センスアンプＳＡと、を有する。
グローバルプリチャージ回路ＧＰＣは、グローバルビット線対ＧＢＬ０とＧＢＬＸ０の間に接続され、グローバルプリチャージ信号ＧＰＲＥがＬになると動作してグローバルビット線対ＧＢＬ０とＧＢＬＸ０をＨにプリチャージし、ＧＰＲＥがＨの時には動作しない。
書込み回路ＷＣは、制御回路１が出力する書込み信号ＷＥＮがＨの時に動作し、書込みデータに応じてＷＤおよびＷＤＸをＨとＬまたはＬとＨに設定して、グローバルビット線対ＧＢＬ０とＧＢＬＸ０を書き込みデータに応じた状態にする。ローカルビット線対ＬＢＬおよびＬＢＬＸは、グローバル接続トランジスタＧＴｒおよびＧＴｒＸを介して、グローバルビット線対ＧＢＬ０とＧＢＬＸ０の状態に対応した状態に変化する。そして、書込み対象のメモリセルは、ローカルビット線対ＬＢＬおよびＬＢＬＸに接続されて、書き込みデータに応じた状態になる。本実施形態の書き込み動作は、ビット線対を階層構造とした一般的なＳＲＡＭと同様であるので、これ以上の説明は省略する。
延長接続トランジスタＥＴｒおよびＥＴｒＸは、グローバルビット線対ＧＢＬ０とＧＢＬＸ０と、グローバルビット線対ＧＢＬ０とＧＢＬＸ０に対応して設けられた延長ビット線対ＲＤ０およびＲＤＸ０との接続回路を形成する。延長接続トランジスタＥＴｒおよびＥＴｒＸは、制御回路１が出力するセンスアンプ起動信号ＳＡＥがＬの時に導通（オン）し、センスアンプ起動信号ＳＡＥがＨの時に遮断（オフ）する。
センスアンプＳＡは、制御回路１が出力するセンスアンプ起動信号ＳＡＥがＨの時に動作状態となり、延長ビット線対ＲＤ０およびＲＤＸ０の電圧の高い側をＨに、低い側をＬに増幅し、ＳＡＥがＬの時には動作しない（オフ状態）。エコライザＥＱは、グローバルプリチャージ信号ＧＰＲＥがＬの時にビット線対ＢＬおよびＢＬＸを短絡してＨ状態にし、エコライズ信号ＥＱＤがＨの時には動作しない（オフ状態）。
図５は、実施形態のＳＲＡＭの動作を示すタイムチャートである。動作はクロックＣＬＫに同期して行われる。まず、読み出し動作について説明するが、読み出し動作中は、書込み回路ＷＣは、オフ状態であり、書込み回路ＷＣの動作は説明しない。ここでは、メモリセルＣ０にアクセスして、記憶されているデータを読み出す場合を説明するが、逆の場合も同様である。メモリセルＣ０は、ローカルビット線ＬＢＬに接続されるノードがＬ（ＶＳＳ）で、ＬＢＬＸに接続されるノードがＨ（ＶＤＤ）の状態であるとする。
ＣＬＫの立ち上がる前に、ＬＢＬ、ＬＢＬＸ、ＧＢＬ０、ＧＢＬＸ０、ＲＤ０およびＲＤＸ０はＨにリセットされている。
ＣＬＫの立ち上がりに同期して、ＬＰＲＥおよびＧＰＲＥがＨに変化する共に、ワード線ＷＬ０にロウ選択信号が印加されて、ＷＬ０がＨに変化する。この時、ＧＷＬ、ＳＡＥおよびＷＥＮはＬである。ＬＰＲＥおよびＧＰＲＥがＨになるので、ローカルプリチャージ回路ＬＰＣ、グローバルプリチャージ回路ＧＰＣおよびエコライザＥＱはオフ状態になる。ＧＷＬがＬなので、ＧＴｒおよびＧＴｒＸはオフ状態である。また、ＳＡＥがＬであるから、センスアンプＳＡはオフ状態であり、ＥＴｒおよびＥＴｒＸは導通状態である。
ＷＬ０がＨに変化するので、メモリセルＣ０の接続トランジスタが導通して、Ｌ状態のノードがＬＢＬに、Ｈ状態のノードがＬＢＬＸに接続される。ＬＢＬに接続されるメモリセルＣ０のＮチャネルトランジスタが導通しているので、ＬＢＬはＬ（ＶＳＳ）まで変化する。その後、ロウ選択信号の印加が停止され、ＷＬ０はＬになるのと同期して、ＧＷＬがＨに変化する。これに応じて、Ｌ状態のローカルビット線ＬＢＬと、Ｈ状態のグローバルビット線ＧＢＬ０および延長グローバルビット線ＲＤ０が接続され、チャージシェアが発生して、グローバルビット線ＧＢＬ０および延長グローバルビット線ＲＤ０は、ローカルビット線との容量比分だけ電圧が低下する。これと同時に、ローカルビット線ＬＢＬの電圧はチャージシェアにより増加する。ローカルビット線ＬＢＬＸ、グローバルビット線ＧＢＬＸ０および延長グローバルビット線ＲＤＸ０は、すべてＨなので変化しない。
グローバルビット線ＧＢＬ０および延長グローバルビット線ＲＤ０の電圧が低下した後、センスアンプ起動信号ＳＡＥがＨに変化する。これにより、延長グローバルビット線対ＲＤ０およびＲＤＸ０は、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０から切り離される。ローカルビット線対ＬＢＬおよびＬＢＬＸとグローバルビット線対ＧＢＬ０およびＧＢＬＸ０は、接続状態を維持する。したがって、ローカルビット線対ＬＢＬおよびＬＢＬＸとグローバルビット線ＧＢＬ０およびＧＢＬＸ０は、その時点の電圧を維持する。
センスアンプ起動信号ＳＡＥがＨに変化するので、センスアンプＳＡが動作し、延長グローバルビット線ＲＤ０の電圧をＬに変化させる。延長グローバルビット線ＲＤＸ０の電圧はＨを維持する。カラムスイッチＣＳ０は、延長グローバルビット線対ＲＤ０およびＲＤＸ０の状態を、バスＤＢおよびＤＢＸを介して、データＩ／Ｏ６から出力する。
その後、センスアンプ起動信号ＳＡＥがＬに変化し、それと同時に、ＬＰＲＥおよびＧＰＲＥがＬに変化する。これに応じて、センスアンプＳＡはオフ状態になり、ＬＰＣ、ＧＰＣおよびＥＱが、ローカルビット線対ＬＢＬおよびＬＢＬＸと、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と、延長グローバルビット線対ＲＤ０およびＲＤＸ０と、をＨに初期化する。これで次の読み出し動作が行える状態になる。
なお、図５では、書込み時の動作も示されているが、書込み時の動作は通常の階層ビット線構造のＳＲＡＭの書込み動作と同じなので、説明は省略する。
本実施形態では、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と延長グローバルビット線対ＲＤ０およびＲＤＸ０の読み出しに伴う電圧変化量は、ローカルビット線対ＬＢＬおよびＬＢＬＸとの容量比で振幅量が決まる。ローカルビット線対ＬＢＬおよびＬＢＬＸの容量は比較的小さい。そのため、メモリセルのＮチャネルトランジスタの特性にバラツキがあった場合でも、ローカルビット線対ＬＢＬまたはＬＢＬＸを短時間でＬに変化させることが可能であり、メモリセルのＮチャネルトランジスタの特性のバラツキの影響を受けない。したがってビット線の振幅量を抑えることができ、電力を削減することができる。
ここで、本実施形態で得られる効果についてさらに詳細に説明する。まず、電力削減効果について説明する。
本実施形態のように階層ビット線構造を用いた場合、通常ローカルビット線対ＬＢＬおよびＬＢＬＸの充放電電力＋グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と延長グローバルビット線対ＲＤ０およびＲＤＸ０＝ＳＲＡＭの１ビット分の読み出し電力になる。
しかし本実施形態では、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と延長グローバルビット線対ＲＤ０およびＲＤＸ０の充放電電力を無くすことが可能となる。その説明を、図６のタイムチャートを参照して説明する。
図６は、図５のタイムチャートの一部を拡大して示す図である。グローバルビット線対ＧＢＬ０およびＧＢＬＸ０をメモリセルに記憶されたデータに対応する状態にするまでが、放電期間(Dis-Charge phase)であり、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０などをＨ状態にするのが充電期間(Pre-Charge phase)である。
本実施形態では、ワード線にロウ選択信号を印加して、メモリセルの接続トランジスタを導通して、ローカルビット線ＬＢＬおよびＬＢＬＸの一方の電圧をＬ（ＶＳＳ）まで下げる。その後、ロウ選択信号の印加を停止して接続トランジスタを遮断し、ローカルビット線ＬＢＬおよびＬＢＬＸの一方をＬでフローティング状態にする。その後、ＧＷＬをＨにしてＧＴｒおよびＧＴｒＸを導通し、ローカルビット線対ＬＢＬおよびＬＢＬＸと、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と延長グローバルビット線対ＲＤ０およびＲＤＸ０の間でチャージシェアを発生させて、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と延長グローバルビット線対ＲＤ０およびＲＤＸ０の電圧を振幅させる。この時の電圧変化は、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と延長グローバルビット線対ＲＤ０およびＲＤＸ０に溜っている電荷の一部（ＶＧＢＬ分）をローカルビット線対ＬＢＬおよびＬＢＬＸに移すだけなので電力を消費しない。この時、ローカルビット線対ＬＢＬおよびＬＢＬＸの電圧は、ＶＬＢＬ分だけ上昇する。図６では、ＧＢＬの電荷がＬＢＬに移動したことが示されている。
以上のようにして放電期間(Dis-Charge phase)の動作を行った後充電期間(Pre-Charge phase)で、ローカルビット線対ＬＢＬおよびＬＢＬＸと、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と延長グローバルビット線対ＲＤ０およびＲＤＸ０をＨ（ＶＤＤ）にプリチャージする。この時のチャージ量は、ローカルビット線ＬＢＬが、ＶＤＤ−ＶＬＢＬ、グローバルビット線ＧＢＬおよび延長グローバルビット線対ＲＤ０がＶＧＢＬ分である。プリチャージ時のチャージ量は、ローカルビット線ＬＢＬをＶＳＳからＶＤＤにチャージするのと同じになる。したがって、放電期間(Dis-Charge phase)および充電期間(Pre-Charge phase)の両方とも、グローバルビット線ＧＢＬは、電力を消費しない。
次に、図１に示した一般的な回路構成を有するＳＲＡＭと本実施形態のＳＲＡＭの電力削減効果について説明する。
消費電力は、Ｐ＝ＣＶ２の式で表わされる。メモリセル１セル分のビット線対容量をＣＢＬとした場合、ビット線対ＢＬの容量は、行(Row)数×列(Column)数×ＣＢＬになる。読み出し時の、平均ビット線振幅量＝ＶＤＤ／２で行数＝１２８、列数＝４であった場合、図１のＳＲＡＭの１ビット分の読み出し時の消費電力は、次の通りである。
図１の回路読み出し時消費電力＝４×１２８×ＣＢＬ×０．５×ＶＤＤ２
＝２５６×ＣＢＬ×ＶＤＤ２
次に、本実施形態のＳＲＡＭ１ビット分の読み出し時の消費電力について説明する。
前述の通り、本実施形態では、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０では、電力を消費しないので、ローカルビット線対ＬＢＬおよびＬＢＬＸでの電力のみ考慮すればよい。図４で、ｋ＝８、ｍ＝１６と想定すると、ローカルビット線の行数＝１６、列数＝４である場合の消費電力は次のとおりである。
本実施形態での読み出し時消費電力＝４×１６×ＣＢＬ×ＶＤＤ２
＝６４×ＣＢＬ×ＶＤＤ２
したがって、本実施形態では、図１の一般的なＳＲＡＭに対して読み出し時の消費電力を１／４にすることができる。
次に、安定性不良の改善効果について、図７を参照して説明する。図７の（Ａ）は、図１に示した一般的なＳＲＡＭの場合を、図７の（Ｂ）は本実施形態のＳＲＡＭの場合を示す。図７の（Ａ）において、ｇおよびｋはメモリセルのトランジスタの特性が正常な場合を、ｈおよびｌはメモリセルのトランジスタの特性が悪い場合を示す。また、図７の（Ｂ）において、ｍおよびｑはメモリセルのトランジスタの特性が正常な場合を、ｎおよびｒはメモリセルのトランジスタの特性が悪い場合を示す。
図７の（Ａ）に示すように、一般的なＳＲＡＭの場合は、ビット線ＢＬの容量が大きいため、言い換えればＢＬに非常に多数のメモリセルが繋がっているため、ビット線ＢＬの電圧は緩やかにしか降下しない。そのため、特性の悪いメモリセルからデータを読み出す場合、ビット線ＢＬの電圧が十分に低下せず、ＶＤＤに近い状態にある。ＳＲＡＭなどの製造に適用される先端プロセスは、ランダムバラツキが非常に大きいのでメモリセル内の６個のトランジスタのバランスによっては、セルの値が反転してしまい誤読み出しを引き起こしてしまうケースがある。
これに対して、本実施形態では、図７の（Ｂ）に示すように、メモリセルの値が反転する前にビット線ＢＬがＶＳＳまで下がるため、誤読み出しを防ぐことができる。これは、ビット線ＢＬに繋がっているメモリセルが少なく配線長も短いので容量が小さいためである。反転する前にビット線ＢＬがＶＳＳまで下がることで、メモリセルにデータＬを書き戻すことになるので安定性不良が提言され、信頼性が向上する。
以上の説明では、複数のグローバルビット線対に対応して設けられたコラム回路は、同時に動作するものとして説明したが、アクセス対象のメモリセルが属する列のコラム回路を動作させることも可能である。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
１ 制御回路
２ ローデコーダ
４ ブロック信号回路
５ カラムデコーダ
６ データＩ／Ｏ回路
ＢＫ サブブロック
ＣＬ カラム回路
ＣＳ カラムスイッチ
ＬＢＬ，ＬＢＬＸ ローカルビット線対
ＧＢＬ０，ＧＢＬＸ０ グローバルビット線対
ＲＤ０，ＲＤＸ０ 延長グローバルビット線対
Ｃ０〜Ｃｍ メモリセル

Claims (3)

  1. 複数のワード線と、
    複数のグローバルビット線対と、
    前記複数のワード線および前記複数のグローバルビット線対の交差部に対応して設けられた複数のスタティック型メモリセルと、
    各グローバルビット線対に対応して設けられた複数のセンスアンプと、
    各グローバルビット線対に対応して設けられた複数のローカルビット線対と、
    グローバルロウ選択信号に応じて、各ローカルビット線対を対応する前記グローバルビット線対に接続する複数のグローバルスイッチと、を備え、
    前記複数のスタティック型メモリセルは、対応する前記ワード線に印加されるロウ選択信号に応じて、対応する前記ローカルビット線対に接続され、
    読み出し時には、選択するメモリセルに対応する前記ワード線に、前記ロウ選択信号を印加して、対応する前記ローカルビット線対を前記メモリセルの記憶内容に応じた状態にした後、前記ロウ選択信号の印加を停止し、その後前記グローバルロウ選択信号を印加して対応する前記グローバルスイッチを接続状態にして、前記グローバルビット線対の状態を、前記ローカルビット線対の状態に対応して変化させた後、対応する前記センスアンプを動作させることを特徴とするスタティックＲＡＭ。
  2. 各グローバルビット線対は、主グローバルビット線対と、延長グローバルビット線対と、に分割され、
    各グローバルビット線対と対応する各延長グローバルビット線対の接続状態を切り換える複数のビット線対接続スイッチと、をさらに備え、
    前記センスアンプは、前記延長グローバルビット線対の間に接続され、
    前記ビット線対接続スイッチを導通状態にして、前記グローバルロウ選択信号を印加し、前記グローバルビット線対および前記延長グローバルビット線対の状態を、前記ローカルビット線対の状態に対応して変化させた後、前記ビット線対接続スイッチを遮断状態にした後、対応する前記センスアンプを動作させる請求項１記載のスタティックＲＡＭ。
  3. 各グローバルビット線対に対応して設けられ、各グローバルビット線対を初期状態に変化させる複数のプリチャージ回路をさらに備え、
    対応する前記センスアンプの動作を停止した後、前記グローバルスイッチおよび前記ビット線対接続スイッチを導通状態にして、前記プリチャージ回路により、前記グローバルビット線対、前記延長グローバルビット線対および前記ローカルビット線対を初期状態に変化させる請求項２記載のスタティックＲＡＭ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10546630B2 (en) 2018-03-19 2020-01-28 Kabushiki Kaisha Toshiba Semiconductor memory device and control method of semiconductor memory device

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5776418B2 (ja) * 2011-07-29 2015-09-09 富士通セミコンダクター株式会社 半導体記憶装置及び半導体記憶装置の制御方法
JP5760829B2 (ja) * 2011-08-09 2015-08-12 富士通セミコンダクター株式会社 スタティックｒａｍ
JP2014078305A (ja) * 2012-10-11 2014-05-01 Toshiba Corp 半導体記憶装置
GB2510828B (en) 2013-02-13 2015-06-03 Surecore Ltd Single wordline low-power SRAM cells
GB2512844B (en) * 2013-04-08 2017-06-21 Surecore Ltd Reduced Power Memory Unit
JP6161482B2 (ja) * 2013-09-19 2017-07-12 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9019752B1 (en) * 2013-11-26 2015-04-28 Qualcomm Incorporated Static random access memory (SRAM) global bitline circuits for reducing power glitches during memory read accesses, and related methods and systems
US9922688B2 (en) * 2016-08-22 2018-03-20 Apple Inc. Bitline sensing latch
FR3077156B1 (fr) * 2018-01-24 2020-02-14 Commissariat A L'energie Atomique Et Aux Energies Alternatives Memoire sram a declenchement de fin de lecture ameliore
US11875843B2 (en) 2020-08-31 2024-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for improved data access speed

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01241093A (ja) 1988-03-22 1989-09-26 Fujitsu Ltd 半導体記憶装置
JP3579205B2 (ja) * 1996-08-06 2004-10-20 株式会社ルネサステクノロジ 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム
JP2002184188A (ja) * 2000-12-18 2002-06-28 Mitsubishi Electric Corp 半導体記憶装置
JP3784301B2 (ja) 2001-11-09 2006-06-07 富士通株式会社 半導体記憶装置
JP2004213829A (ja) * 2003-01-08 2004-07-29 Renesas Technology Corp 半導体記憶装置
JP4721776B2 (ja) * 2004-07-13 2011-07-13 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100568544B1 (ko) * 2004-09-20 2006-04-07 삼성전자주식회사 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법
US7385865B2 (en) * 2004-12-01 2008-06-10 Intel Corporation Memory circuit
KR100745368B1 (ko) * 2005-11-22 2007-08-02 삼성전자주식회사 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치
JP4965981B2 (ja) * 2006-11-30 2012-07-04 株式会社東芝 半導体記憶装置
JP5178182B2 (ja) * 2007-12-25 2013-04-10 株式会社東芝 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10546630B2 (en) 2018-03-19 2020-01-28 Kabushiki Kaisha Toshiba Semiconductor memory device and control method of semiconductor memory device

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