CN102318008B - 具有电流控制器和降低的功率需求的存储器结构 - Google Patents

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Abstract

本发明披露了一种存储器结构，包括：至少一个存储器位元和其电压由来自电流控制器的电流控制和改变的至少一条读取位线。每个存储器位元都具有存储机构、受控电流源以及读取开关。每个存储器位元中的受控电流源通过读取开关电连接至读取位线。来自控制和改变读取位线电压的电流控制器的电流流经存储器位元中的受控电流源。该电流的值由存储器位元中存储机构的电压和来自送往电流控制器的基准电压输入的基准电压之间的差的函数决定。在某些形式中，设置指示器，用于指示何时停止控制一条读取位线上的电压变化的受控电流源中的电流。该指示器具有导通状态和截止状态，并且设置开关，以在指示器处于导通状态下激活时停止受控电流源中的电流。当读取位线上的电压变化大于预定阈值时，停止受控电流源中的电流。

Description

具有电流控制器和降低的功率需求的存储器结构
优先权和交叉参考
本申请要求2009年2月20日提交的美国临时申请USSN61/154241和2010年2月16日提交的美国实用申请USSN12/706,374的优先权的利益。该申请全部内容结合于此作为参考。
技术领域
本发明涉及用于信息存储、并且具体地用于在读取随机存取存储器中的位元上存储的电压时解决噪声敏感度问题并且降低功耗的方法和结构的固态装置领域。
背景技术
动态随机存取存储器（DRAM）是一种在集成电路中的位元中存储数据的随机存取存储器。位元通常包括作为存储机构的一个电容器。泛泛地说，DRAM技术中使用的读取处理获取位元中存储的模拟电压数据，将其转换成标准数字逻辑电压，使得该电压在位线上可用，并将该电压解释为0或1的数字二进制值。
最先广泛使用的DRAM结构使用包括三个晶体管的结构，因此通常称为“3T”。随着技术的进步，开发了只包括一个晶体管来读取存储电容的结构。这种广泛使用的“1T”结构目前统治着市场。这些结构都具有多种公知的限制和固有的缺点。
该行业的长期目标是减小存储器尺寸。通过从3T结构到1T结构的变化实现了显著的尺寸减小，但是这种改变伴有缺点。1T结构需要复杂的感测放大器（sense amplifier，读出放大器）以及对于每个存储器***设计变化的定制设计工作。这些需要增加设计周期时间和制造成本。
该行业的另一个目标是缩短读取时间。缩短读取时间的任何结构都是非常需要的。然而，该行业的另一个长期目标是降低存储器功耗。该行业正不断努力降低功耗。
该行业还有一个长期目标是获得增大的存储器容量。增大存储器容量的一种技术是每个存储机构存储多个位。先前使用的3T结构和新近的1T结构在功能上都不能满足这一需求。
3T在设计上限制于每存储机构单个位。其使用二进制函数（具体地，读取位线上的电压变化或缺少电压变化）来指示存储机构上存储的值。1T在功能上限制于每存储机构单个位。其感测两条位线之间的电压差。该电压差很小并且从浮动位线读取，从而使其易受噪声影响。该噪声因素使得每存储机构表示多个位不切实际。
Wik的US5,841,695（结合于此作为参考）试图通过将位元中存储机构的数量从一个存储机构增加到三个来克服3T的固有二进制限制。虽然三个存储机构允许单个单元中的多位存储，但是这种***的功耗与三个单独位元的总功耗差不多。因此，实际而言，没有优点。
Liu的US7,133,311（结合于此作为参考）披露了一种基于感测每存储机构表示1.5位的三个电压电平的1T结构的方法，然而，其限于1T结构的噪声敏感度。实际上，US7,133,311的教导背离了使用四个电平的构思，结论是由于噪声增大，这种配置并不可行。
减小存储器尺寸、减小读取时间、降低功耗以及增大存储器容量这四个目标构成了该行业的长期、持续并且未满足的需求。期望开发一种提供了这些优点而又没有现有技术的任何限制的装置和方法。
发明内容
根据本发明，披露了一种具有改善的噪声敏感度的存储器结构，包括：至少一个存储器位元和其电压由来自电流控制器的电流控制和改变的至少一条读取位线。该存储器位元包括存储机构、受控电流源以及读取开关。该存储器位元中的受控电流源通过读取开关电连接至一条读取位线。来自电流控制器的电流流经受控电流源，其中，受控电流源和所述电流控制器是差分对结构，并且该电流由存储器位元中存储机构上的电压与来自送往电流控制器的基准电压输入的电压之间的差的函数决定。另外，在某些实施方式中，存储器位元中的受控电流源中的电流通过指示器响应于读取位线上的电压变化大于预定阈值的指示而停止。控制读取位线上的电压的函数是增益函数，从而降低噪声敏感度。并且，高电容读取位线上的电压转换不需要大于感测位元状态所需的，从而降低功耗。
控制读取位线上的电压的函数可以使用多个基准电压电平中的一个。利用来自于不使用衰减函数的降低的噪声敏感度和使用多个基准电压电平控制位元电流的可能性，很容易将本发明中的结构设置为期望的每存储机构多位。因此，通过需要具有相应的较少元的***的真正多位存储机构，进一步降低了功耗。实际结果是大幅降低功耗并易于在包括其他实质优点的存储器***中使用的结构和方法。
本发明的目标是降低噪声敏感度。
本发明的另一目标是增大产量并减小设计周期时间和成本。
本发明的又一目标是显著地减小读取位线的寄生电容作为设计参数的重要性，允许使用设计编译器。
本发明的又一目标是消除保持节点晶体管阈值电压的不确定影响。
本发明的又一目标是执行非破坏性读取。
本发明的又一目标是缩短读取时间。
本发明的又一目标是消除读取位线上的大的标准逻辑电压转换。
本发明的又一目标是降低功耗。
本发明的又一目标是使用一个或多个基准信号控制读取位线的变化。
本发明的又一目标是提供多位元。
本发明的又一目标是减小存储器尺寸需求。
总的来说，本发明的目标也是提供一种RAM装置，其降低功耗、增大存储器容量、促进自动化设计流程、不需要附加制造步骤、从设计者、生产者以及消费者的角度来看，比较经济、容易降低涉及劳动力和材料的制造成本，并且其因此容易降低消费公众的价格，从而使其经济地提供给购买公众。
然而，可能存在本装置的多个实施方式，每个实施方式可以满足任意组合的一个或多个上述目标。并非旨在每个实施方式满足每个目标。
在这方面，在详细解释该装置的至少一个实施方式之前，需要理解，本发明的应用不限于以下的描述中阐述的或附图中示出的构造细节和部件排列。本装置能够用于其他实施方式，并以各种方式实施和执行。
附图说明
将参照说明书和附图描述本发明，其中，相同标号表示相同元件，其中：
图1是来自现有技术的基本1T DRAM结构的框图。
图2A和图2B是描述示出使用1T位线对的读取处理的波形的一对时序图。
图3是本发明的宽泛意义上的实施方式的框图。
图4是示出包括标准差分对的示例性实施方式的示意图。
图5是描述包括变形差分对的一个实施方式的示意图。
图6是描绘具有变形差分对的实施方式和1T位元之间的可用读取位线信号的比较的图表。
图7是示出来自现有技术的基本3T DRAM结构的示意图。
图8是描述包括具有位线对的变形差分对的实施方式的示意图。
图9是差分位线放大器的框图。
图10A和图10B是描述示出包括变形差分对的实施方式的读取处理的波形的一对时序图。
图11是使用具有用于停止电流的机构的变形差分对实施方式的位线对上的一对位元的示意图。
图12A和图12B是描述示出包括变形差分对和电流停止机构的实施方式的读取处理的波形的一对时序图，其中示出了电流停止机构的好处。
图13是使用具有多个基准输入电压和状态机的变形差分对实施方式的位线对上的一对位元的示意图。
图14A、图14B、图14C以及图14D描述了一组时序图，该组时序图描述了示出包括工作在每位元多位模式下的变形差分对的实施方式的读取处理的波形。
图15A、图15B、图15C以及图15D描述了一组时序图，该组时序图描述了示出包括工作在每位元多位模式下的变形差分对的实施方式的读取处理，其中示出了电流停止机构的好处。
图16是描绘变形差分对实施方式和运行在每位元多位模式下的位元的1T位元之间的可用读取位线信号的比较的图表。
图17描述了时序图，该时序图具有如下波形，即，示出了本发明实施方式中的存储器结构的读取处理，其中存储在位元上的四个电平表示包括序列控制器和逻辑解码器的功能的两个数字位。
图18是描述并联模式存储器位元的示意图，其中，基准电压并联连接；位元具有三个电流控制器并且电连接至三条读取位线。
图19是描述位元阵列的示意图。
附图未按比例，实际上，为了更好的解释和理解书面说明，强调了某些方面。
具体实施方式
部件列表
1a现有技术的读取位线
1b现有技术的基准位线
2a现有技术的预充电输入开关
2b现有技术的闭合开关
3现有技术的存储电容
4现有技术的读取输入开关
51T存储器位元
6现有技术的感测放大器输入开关
7现有技术的感测放大器
8现有技术的1T逻辑解码器
9现有技术的3T逻辑解码器
103T现有技术的存储器位元
11a读取位线
11b读取位线
12a预充电输入开关
13存储机构
14读取输入开关
15受控电流源
16描述本发明的宽泛意义的存储器位元17函数块
18求和块
19电流控制器
20位线放大器
21位线放大器锁存器
22一对位线放大器电流源中的一个
23一对位线放大器电流源中的一个
24一对位线放大器开关中的一个
25一对位线放大器开关中的一个
26一对位线放大器反相器中的一个
27一对位线放大器反相器中的一个
282对1复用器
30逻辑解码器
31序列控制器
32状态机
40基准发生器
41DAC
50用于标准差分对实施方式的电流控制器
60用于变形差分对实施方式的电流控制器
61运算放大器
70电流停止机构
71D触发器
72与门
73a电流停止晶体管
73b电流停止晶体管
90并联BASE4实施方式的逻辑解码器
91a并联模式BASE4存储器位元的位线放大器91b并联模式BASE4存储器位元的位线放大器91c并联模式BASE4存储器位元的位线放大器93并联模式BASE4存储器位元的存储电容
98a并联模式BASE4实施方式的电流控制器
98b并联模式BASE4实施方式的电流控制器
98c并联模式BASE4实施方式的电流控制器
100a存储器位元
100b存储器位元
101a存储器位元
101b存储器位元
102a存储器位元
102b存储器位元
103并联模式BASE4实施方式的存储器位元
130存储电容
说明书中使用的术语定义
为了更好地理解本发明，说明用于解释和论证本发明构思的特定术语的含义是有用的。正如本说明书中使用的，下列术语应当具有这些含义：
单位增益，如本说明书中使用的，表示运算放大器（opamp）的特定配置，其中运算放大器的输出连接至运算放大器的负输入，并且运算放大器的输出还具有相对于运算放大器的正输入的为1的增益。
衰减函数，如说明书中使用的，是指减小位元电压和基准电压之间的差的1T结构以及读取位线上呈现的减小的差之间的函数关系。
增益函数，如说明书中使用的，是指增大位元电压和基准电压之间的差的本发明以及读取位线上呈现的增大的差之间的函数关系。
位线寄生电容，如说明书中使用的，是指由于相邻金属线与连接至位线的晶体管的端子引起的意外和有害的电容。
电路拓扑，如说明书中使用的，是指诸如晶体管、放大运算器以及电容的电路部件在结构中连接在一起的方式。
为了更好地理解本发明构思及其与现有技术的不同，对现有技术的简要回顾将是有益的。
图1示出了现有技术的常见1T结构的框图。1T的读取处理由下列基本步骤构成。在初始条件下，闭合的预充电输入开关2a使得读取位线1a保持在电压值vref。在读取开始时，预充电输入开关2a断开，使得读取位线在vref处浮动。然后，送往位元5的读取输入被设定，并且位元5中的开关4闭合。位元5中的存储电容3上的电荷与读取位线上的电荷共享，并且将读取位线的电压限定为
ΔVBL=(vhold–vref)*(CS/(CS+CBL))   (公式1)
其中，ΔVBL=VBL–vref，VBL是对地的读取位线电压，vref是基准供电输入，vhold是保持节点上的电压，CS是位元电容的值，CBL是读取位线寄生电容。
通过该读取处理，基准位线1b通过闭合的开关2b在电压值vref处保持固定。
在读取处理的这一点，由于读取位线电荷共享，在读取位线1a和基准位线1b电压之间仅有小的差异。该差异小，这是由于读取位线电压的变化取决于位元电容与读取位线电容的比率，CS/(CS+CBL)——该比率总是远小于具有衰减效应的比率。
当设定amp_sw信号时，感测放大器开关6闭合，并且图1中的感测放大器7检测读取位线和基准位线之间的小的差异，并且根据读取位线和差异的符号值，将读取位线和基准位线都转换为表示0或1的标准数字电压。位线上的差分电压的小振幅是1T结构易受噪声影响的主要原因之一。读取处理中的最后一个步骤是逻辑解码器8解释位线之间的标准数字电压差，并将表示数字值的标准数字信号输出到输出信号digital_out。
1T结构的当前实施中，每次读取的高电容位线上的平均电压转换是VDD，通常是1.5V。
图2A和图2B是图1中描述的1T结构的一对时序图，并示出了阐释读取处理对读取位线电压和基准位线电压的影响的波形。该图示出了在读取处理在时间t0开始时，读取位线处于vref。在时间tread，读取位线变化，在读取位线和基准位线之间产生小的电压差异：位元电容上存储的用于逻辑1的正差异或用于逻辑0的负差异。在该时间内，基准位线保持在电压值vref。图2A和图2B进一步示出了在时间tamp_sw，根据位元中存储的逻辑值，读取位线和基准位线移动到值VDD或0。
当读取位线信号不依赖于位元与读取位线的电容比率时实现了特别的优点。通过采用增益函数而不是衰减函数，也能实现优点。这样，降低了上述的噪声敏感度。
图3示出了本发明宽泛意义上的存储器结构的实施方式。其包括来自基准发生器40的具有可以是可变且不固定的vref值的基准电压输入。其还包括precharge_n输入以及当将precharge_n输入信号设定为LO时将读取位线11a连接至值为vdd的电压源的预充电开关12a。读取处理包括关于图3中示出的存储器位元16的下列基本步骤。在初始条件下，闭合的预充电开关12a使得读取位线11a保持在电压值vdd。在读取开始时，预充电开关12a断开，使得读取位线浮置在vdd。接下来，将读取输入设定为HI，并且读取开关14闭合。电流控制器块19通过用求和块18首先从作为保持节点上的电压的存储器位元存储机构13电压vhold减去ref节点上的基准电压，来进行比较。求和块的输出是diff节点上的电压vdiff，并且该输出通过函数块17。函数块17的输出是Ctrl节点上的电压vctrl，使得vctrl=g*f(vdiff)，其中，g是常数，并且f(vdiff)是diff节点上的电压vdiff的具体化特定函数。因此，电流控制器块19计算作为存储器位元存储机构电压和来自送往电流控制器块19的基准电压输入的基准电压之间的差的函数的量。电流控制器块19的输出驱动电压控制的从属电流源15，以便从电流控制器设定受控电流源中的电流。从属电流源15中的电流通过下式给出
i=g*f(vdiff)   (公式2)
其中，g是增益常数，f(vdiff)表示diff节点上的电压vdiff的具体化特定函数。
电流用于控制读取位线上的电压变化，其中，电流等于电流控制器计算的量。
开关14在读取位线11a上的寄生电容放电的时间段内保持闭合，并使得读取位线上的电压从值vdd发生变化。
图3中的读取位线11a电压的变化通过下式给出
ΔVBL=(g*f(vdiff)*tperiod)/CBL   (公式3)
其中，ΔVBL=vdd–VBL_tsample，VBL_tsample是时间tsample处的读取位线电压，g是增益常数，f(vdiff)是定义电流控制器19中的计算量的行为的具体化特定函数，vdiff是diff节点上的电压，tperiod是开关14保持闭合的时间的一部分，并且tperiod=tsample–tread，tsample是测量读取位线上的电压的时间点，tread是开关14变为闭合的时间点，tsample在tread之后的时间发生，并且CBL是读取位线寄生电容的值。
图4示出了使用MOS晶体管的本发明实施方式，其中，已经用实际MOS晶体管代替图3的宽泛实施方式中的理想电路部件。本领域技术人员应理解，其他实施方式包括但不限于使用JFET、BiCMOS处理、或PMOS晶体管来代替NMOS晶体管，反之亦然，可以适当地用于本发明，并在可选实施方式中考虑。然而，虽然可以对本发明进行各种修改和替换形式，然而，应当理解，图4中的示图及其详细描述，如本说明书中的所有其他附图一样，无意将本发明限制在所公开的特定形式，相反，本发明涵盖落入由所附权利要求限定的本发明精神和范围内的所有修改、等同以及替换。
图4示出了存储器结构的实施方式并且基于标准差分对的原理。图3中的电流控制器块19用基准晶体管M3实施。该晶体管M3用作电流控制器50。保持节点晶体管M2和基准晶体管M3构成尾电流为2*Ibias的标准差分对。保持节点和ref节点是送往差分对的输入，并且读取位线11a是输出。M3的栅极处的ref节点控制M2的电流，而M2的电流控制读取位线上的电压变化。位线放大器20将读取位线的电压变化放大到标准数字逻辑值，并且逻辑解码器30对位线放大器的输出进行采样，并且基于对位线放大器的采样结果来输出表示保持节点上存储的电压的数字值digital_out。
图4的实施方式示出了用存储器位元102a中的保持节点晶体管M2中的电流来控制和改变读取位线的标准差分对。电流由电容130上的存储器位元电压和基准电压vref之间的差的函数来确定。该结构具有读取晶体管M1，其栅极连接至读取输入，其源极连接至保持节点晶体管M2的漏极，其漏极连接至读取位线11a，并且其漏极还连接至在该实施方式中偏置值为Ibias的电流源12a。保持节点晶体管M2的栅极连接至存储电容130，其源极连接至基准晶体管M3的源极，并且其漏极连接至读取晶体管M1的源极。基准晶体管M3的栅极连接至基准输入电压vref，其源极连接至保持节点晶体管M2的源极，其源极还连接至在该实施方式中偏置值为2*Ibias的尾电流源M，并且其漏极连接至在该实施方式中值为vdd的电压源。预充电晶体管M4a的栅极连接至precharge_n输入，其源极连接至在该实施方式中值为vdd的电压源，并且其漏极连接至读取位线11a。
对于图4中示出的实施方式中保持节点上的大部分电压值，晶体管M2电流id2由尾电流偏置源11值2*Ibias限定。因此，对于保持节点上的大部分值，如果保持节点电压大于ref节点电压，并且设定了读取输入信号，则晶体管M2电流等于2*Ibias，如果保持节点电压小于ref节点电压，则电流为零。换句话说，对于图4的标准差分对实施方式，保持节点晶体管M2电流具有导通或截止性质，并且当其处于导通状态时，M2电流值等于尾电流值2*Ibias。
对于保持节点电压和持续了时间段tperiod的ref节点电压之间的任何显著正差异，图4的差分对实施方式的读取位线电压的变化为
ΔVBL=(2*Ibias*tperiod)/CBL   (公式4)
其中，ΔVBL=vdd–VBL_tsample，VBL_tsample是时间tsample处的读取位线电压，2*Ibias是差分对的尾电流的值，并且还等于当其导通时保持节点晶体管M2电流值，tperiod是读取晶体管M1保持闭合的时间的一部分，并且tperiod=tsample–tread，tsample是测量读取位线上的电压的时间点，tread是读取晶体管M1变为闭合的时间点，tsample在tread之后的时间发生，并且CBL是读取位线寄生电容的值。
位元电容的值CS不是公式4中的参数，因此公式4示出读取位线信号不依赖于位元与读取位线的电容比率。
图5示出了使用变形差分对来替换标准差分对的存储器结构的实施方式的示意图。变形差分对实施方式将运算放大器61添加到标准M2M3差分对配置中。其输出由单位增益配置的运算放大器61缓冲的、具有源跟随器配置的基准晶体管M3组成了电流控制器60。该运算放大器去除了标准差分对的尾电流限制，并允许更大电流幅度。这是所期望的，这是由于对于读取处理期间内的任意给定时间段，更大的电流幅度引起更大的读取位线电压变化，给予更大要处理的差异。
图5的实施方式以如下方式修改了图4的实施方式：增加了单位增益配置的运算放大器61，将存储器位元102a中的保持节点晶体管M2的源极连接至运算放大器的输出而不是基准晶体管M3的源极，将基准晶体管M3的源极连接至运算放大器的正输入而不是保持节点晶体管M2的源极，用值vlvl2来替换连接至基准晶体管M3的漏极的电压源的值vdd，并且用值vlvl2来替换连接至预充电晶体管M4a的源极的电压源的值vdd。
对于存储器位元102a中的保持节点电压和持续了一段时间的ref节点电压之间的任何显著正差异，图5的变形差分对实施方式的读取位线电压的变化为
ΔVBL=([iD2–Ibias]*tperiod)/CBL   (公式5)
其中，ΔVBL=vlvl2–VBL_tsample，VBL_tsample是时间tsample处的读取位线电压，iD2是保持节点晶体管M2电流，Ibias是电流源I2a的值，tperiod是读取晶体管M1保持闭合的时间的一部分，并且tperiod=tsample–tread，tsample是测量读取位线的时间点，tread是读取晶体管M1闭合的时间点，tsample在tread之后的时间发生，并且CBL是读取位线寄生电容的值。
保持节点晶体管M2电流iD2通过下式给出
iD2=(K'/22)*(vhold–vref+(2*Ibias/K')1/2)2   (公式6)
其中，K'是跨导参数，vhold是保持节点上的电压，vref是ref节点上的电压，假设W2/L2=W3/L3=1，其中W2和W3分别是晶体管M2和M3的宽度，L2和L3是长度，并且Ibias是电流源I2a的值。
用公式6替代公式5，给出了具有使用如图5所示的变形差分对的实施方式的存储器结构的读取处理的读取位线电压变化的表达式
ΔVBL=([(K'/2)*(vhold–vref+(2*Ibias/K')1/2)2–Ibias]*tperiod)/CBL(公式7)。
公式7示出已经实现了（采用增益函数而不是衰减函数的）本发明的目标。反映了可用读取信号的读取位线电压变化，与保持节点电压vhold和ref节点电压vref之间的差的平方成比例。其还随着时间增大。显而易见的是，存储电容值Cs的参数同样没有出现在公式7中，因此读取位线不依赖于位元的存储电容与读取位线的电容比率。
相比于1T结构，具有图5中的变形差分对实施方式的存储器结构具有某些重要优点。首先，增大的可用读取位线信号极大地降低了噪声敏感度。第二，在采用该结构的存储器***中，增大的可用读取位线信号还需要不那么复杂的位线放大器。降低复杂度增加了产量，并降低了周期时间和成本。第三，在使用变形差分对实施方式的存储器结构中，读取位线的寄生电容不是一阶设计参数。读取位线电容的实际值、顶部层次***参数，对于低层次位元的设计仅具有最小的重要性。因此，改变诸如存储器的物理高度、或者行或列的数量的高层次***变量，不需要该结构位元的完全、新的以及定制设计。在存储器***的设计中可以使用诸如使用存储器编译器的设计自动化技术，进一步降低了设计周期时间和成本。
图6示出了图5实施方式的增益函数相比于基本1T的衰减函数的幅度。其示出了由使用变形差分对实施方式的存储器结构中的位元的读取处理引起的读取位线电压变化、公式7与1T位元、公式1之间的比较。相比于1T结构，本发明的图5实施方式的读取位线电压变化非常大。图6中使用的下列参数绘示了：存储电容CS=10fF、寄生电容CBL=0.19pf、W2/L2=W3/L3=1、K'=323e-6、Ibias=100nA并且tperiod=10ns。对于该图线，基准电压vref保持在0.75V。
x轴是保持节点电压。电压电平vref限定了一个点，在该点之上，任意保持节点电压值表示逻辑1，而在该点之下，保持节点电压值表示逻辑0。对于保持节点上的逻辑1，保持节点电压的值在VL1min，0.8V和VL1max，1.1V之间。同样地，对于逻辑0，保持节点电压的值在VL0min，0.4V和VL0max，0.7V之间。y轴是读取位线电压变化，ΔVBL。对于vhold=VL1min（在该对比中表示为逻辑1的最低可接受电压），1T的读取位线电压变化是2.5mV，而对于该实施方式，变化是53mV。同样，对于vhold=VL1max（在该对比中表示为逻辑1的最高电压），1T的读取位线电压变化是17.5mV，而对于该实施方式，变化是1.2V。通过该对比，很显然，贯穿表示位元中存储的逻辑1的正值的整个范围，本发明的该实施方式的读取位线电压变化是1T结构的读取位线电压变化的至少20倍。
图7示出了现有技术的常见3T结构的示意图。3T的读取处理由下列基本步骤构成。在读取处理的初始条件下，precharge_n输入信号接通预充电晶体管M4a。这将读取位线1a保持在电压值vdd。在开始读取时，precharge_n输入信号关断预充电晶体管，使得读取位线在保持在值vdd的同时浮动。接下来，设定送往存储器位元10的读取输入，接通存储器位元10中的读取晶体管M1。这允许电流基于保持节点电压的值在存储器位元10的保持节点晶体管M2中流动。保持节点晶体管的源极硬线连接到作为固定的单一源极的地。一般地，如果保持节点电压大于同样是固定单一值的保持节点晶体管的阈值电压，则电流将流动；否则，如果保持节点电压小于保持节点晶体管的阈值电压，则电流将不流动。读取晶体管导通一段时间，以允许保持节点晶体管使读取位线上的寄生电容放电。该放电使得读取位线上的电压向下移动并远离值vdd。简单逻辑解码器9向外部***将位线电压的变化与否翻译成表示保持节点上存储的电压的标准数字信号。
在3T结构的实施中，每次读取的高电容位线上的平均电压转换是VDD/2，通常是0.75V。
如果W2是保持节点晶体管M2的宽度，L2是M2的长度，并且W2/L2=1，则图7中示出的基本3T结构的读取位线电压变化是
ΔVBL=[(K'/2)(vhold–Vt)2]*(tperiod/CBL)   (公式8)
其中，K'是跨导参数，vhold是M2的栅极电压，Vt是M2的阈值电压，tperiod是读取晶体管M1保持闭合的时间的一部分，并且tperiod=tsample–tread，tsample是测量读取位线电压的时间点，tread是M1变为闭合的时间点，tsample在tread之后的时间出现，并且是CBL读取位线寄生电容。
ΔVBL的定义显示，3T对读取位线变化的控制的可预测性依赖于保持节点晶体管M2的阈值电压Vt。虽然晶体管阈值电压在任意一个制造的集成电路上的存储器***的位元中使用的晶体管之间实际上相似，但是这些相同的阈值在制造的集成电路部件之间比较宽泛且不可预测地变化。由于制造部件之间固有的这种宽泛的阈值电压变化的不可预测性质，3T的控制不一致，因此必须在3T存储器***设计中进行补偿。该变化影响读取访问时间以及诸如电压逻辑间隔和刷新间隔的设计参数的大小。在3T存储器***中，这些参数必须是指定的，以适应宽泛的阈值电压变化。
实现了如下优点，通过使用差分对结构消除了3T结构的保持节点晶体管阈值电压的不确定影响。在本发明的差分对实施方式中，通过基准晶体管中同样类似的阈值电压变化，平衡并有效地消除了晶体管的不可预测的保持节点晶体管阈值电压变化因素。标准差分对实施方式的公式4和变形差分对实施方式的公式7都定义了不依赖于阈值电压的函数。消除控制读取位线的电流上的阈值电压的不可预测的方面，允许该电流的增大的可预测性和精细控制，结果是读取位线上的电压的增大的可预测性和精细控制。这种精细控制允许更小的逻辑电压间隔、存储电容刷新之间的更长时间、或两个优点的结合。更小的逻辑电压间隔允许更小的逻辑电压来表示位元值，并且导致更小功率来写入这些值。类似地，需要更小功率来刷新这些值。精细控制还允许保持节点上的电压漂移到更接近刷新确定点值，结果是更长的刷新间隔、更不频繁的刷新以及节能。
因此，具有标准或变形差分对的实施方式包括至少一个存储器位元和其电压由存储器位元中的受控电流源中的电流控制和改变的至少一条读取位线，其中，受控电流源中的电流由电流控制器设定，并且受控电流源通过读取开关电连接至读取位线。电流由不依赖于任何晶体管的阈值电压的函数决定。
实现的另一优点是，提供通过将存储结构与读取位线隔离来执行非破坏性读取的存储器结构，从而消除了对存储机构恢复的需求。本发明的结构和方法允许存储电容与读取位线保持隔离，因此位元上的电荷不被读取处理破坏。这样，由于每次读取发生时无需恢复位元上的电压，所以降低了功率需求。由于不必恢复，所以这还允许更快的读取。
图8是描述作为包括两个位元102a和102b、两条位线11a和11b以及位线放大器20的***的一部分的实施方式的示意图。位线放大器20在两条位线11a和11b之间共享。一条位线有效，而另一条位线无效并钳位在固定的已知电压。在某些实施方式中，虽然位线放大器可以以单端方式运行，但是图8中示出的实施方式的位线放大器不同地运行。并且，对于每条读取位线，在给定时间有且仅有一个位元被读取。逻辑解码器30将位线放大器的输出翻译成输出信号digital_out上的标准数字信号。该信号表示位元上存储的电压。
实现的另一优点是，通过使用感测读取位线上的电压变化并将该电压变化转换成不同于读取位线并从该读取位线相关的电容去耦的线上的二进制值，消除了读取位线上的大幅标准数字电压转换。这样，相比于1T结构，降低了功率需求。
一般地，如参照图1和图2A和图2B所述，在发生电荷共享之后，现有技术1T结构的读取处理的感测放大器感测到位线对上的小电压差分。1T感测放大器然后将该小差分电压放大为同一位线对上的大差分电压。1T读取位线通过大转换移动到VDD或0，而基准位线在反方向上移动同样大的转换，再次获得值0或VDD。位线具有高寄生电容，并且这些高寄生电容危险上的完全（full scale）信号转换造成不期望的功耗。
在本发明的某些实施方式中使用的放大器放大差分信号，但是将其标准数字电压的输出发送到与高电容读取位线去耦的不同线上。
图9示出了描述放大器作为差分位线放大器的一个实施方式的框图。该放大器由具有交叉耦接的一对NMOS晶体管的锁存器21、来自两条读取位线的一对输入BLa和BLb、对锁存器状态进行初始化的一对开关24和25、改变锁存器状态作为两条读取位线电压之间的差的函数的一对电流源22和23、反转每个交叉耦接晶体管的漏极的一对反相器26和27。
图9的放大器是图8中描述的存储器结构中的位线放大器20的一个实施方式。在开始读取之前，送往位线放大器的输入inita和initb对锁存器的状态进行初始化。在读取位线电压输入BLa或BLb中的一个的期间内，通过预充电装置保持钳位在基准电压。其他输入由于激活位元中的保持节点晶体管M2中的电流而离开该基准。BLa和BLb之间的差分电压引起电流源22和23之间的差分电流。当差分电压达到预定电平时，该差分电流使得锁存器21切换状态。二对一复用器28从反相器26和27的输出ampouta或ampoutb中的一个选择单个输出信号ampout。反相器26和27连接至锁存器21。
该放大器中的锁存器使得具有标准数字电压的输出信号被放到不同于任一高电容位线的低电容线上。功耗降低到高电容位线上的电压转换最小化的程度。
图10A和图10B示出了连接至图8中的读取位线11a的有效位元102a的读取处理的波形的两个时序图。这些波形示出了电压的读取处理，该电压表示位元102a中的存储电容130的保持节点上存储的单个数字位，逻辑1或逻辑0。
图中示出的值与图6的ΔVBL图线中讨论的那些值一致。对于逻辑1读取，值VL1max在保持节点上。在precharge_na信号被解除设定HI之后，读取位线电压BLa以电压值vlvl2浮动。电压值vref在ref节点上。保持节点、读取位线BLa和ref节点在图10A和图10B中绘制，并且按比例重叠和绘制。对于逻辑1，当将read_a信号设定为HI时，保持节点电压大于ref节点电压。因此，读取位线电压被拉低，直到M2晶体管变为电阻性的（ohmic）。因此，如果保持节点晶体管中的电流持续，则读取位线具有从vlvl2降低到拓扑极限的可能电压转换。对于逻辑0读取，值VL0min在保持节点上。当将read_a输入信号设定为HI时，保持节点电压小于ref节点电压值。因此，没有保持节点晶体管电流流过，并且读取位线电压BLa不变并保持在vlvl2。
本发明图8的BASE2实施方式中每次读取的高电容读取位线上的平均电压转换是(vlvl2–拓扑极限)/2，如果vlvl2是1.05V并且拓扑极限值0.3V，通常是0.375V。
一般地，对于本发明的某些实施方式，当在读取处理中设定了read_a输入并且保持节点大于ref节点的条件持续不变时，或者直到电路中的部件由于电路拓扑达到其极限（诸如当保持节点晶体管从饱和区域移动到电阻性区域时），有效读取位线上的电压被拉低。本发明的重要信息内容在于，读取位线电压最初显著远离被预充电装置钳位的值。电压变化之后读取位线的任何进一步转换都被视为是显著的，换句话说，能够可靠地感测，仅仅费电而不承载任何进一步信息。
实现了如下优点，通过添加指示适当停止时间的机构以及通过修改停止位元中的电流的结构，当在电压变化被视为显著的之后并且在达到由于电路拓扑引起的固有极限之前的点，有能力停止控制读取位线上的电压的电流。这样，额外地降低了功率需求。
根据本发明，存在某些实施方式具有检测和指示某点的某些结构，超过了该点，读取位线电压的进一步变化不再承载任何有用信息，并具有在接收到这种指示后停止位元保持节点晶体管中的电流的开关。这样，允许读取位线电压在不超过感测位元电压值的状态所需的范围内转换。
图11示出了包括停止位元中的控制电流的结构的一个实施方式。图11具有带有两个位元102a和102b的两条读取位线11a和11b。该实施方式具有用于执行RAM存储器结构中的读取操作的方法，该方法进一步包括，当读取位线上电压的转换大于预定阈值时，停止受控电流源、控制读取位线上的电压变化的保持节点晶体管M2中的电流的步骤，使得读取位线上的电压转换的幅度降低，从而降低读取周期功耗。来自位线放大器20的输出信号ampout用作指示信号，并去往图11中示出的电流停止机构70。电流停止机构70用D触发器71和与门72从ampout得出电流停止信号。对于位元a和b的每列，在运算放大器61的输出和位元srca和srcb的每列的共同源极之间，分别存在NMOS电流停止晶体管73a和73b。当电流停止晶体管73a或73b的栅极分别用信号stopa和stopb设定为LO时，保持节点晶体管M2中的电流流动被切断。从位线放大器20输出的ampout上的信号指示位线放大器已经确定读取位线电压的变化大于某个预定阈值，并用于生成接下来停止有效位元中的电流的停止电流信号。
由于读取位线上的信号仅需改变为足以被位线放大器可靠地检测，因此高电容读取位线上的电压转换急剧降低。这样，相应地降低了存储器***的读取和更新的功率。
图12A和图12B示出了图10A和图10B中所示的读取处理的读取位线电压变化的停止电流机构的效果。读取位线上的逻辑1电压转换的幅度在停止电流实施方式中相当小。图12A中的逻辑1情况的波形示出了，当将read_a信号设定为HI时，保持节点电压大于ref节点电压。再者，由于这种条件，读取位线电压被拉低。然而，由于读位线放大器将已经感测到读取位线电压变化大于预定值的线上的指示信号给到电流停止机构，因此保持节点晶体管中的电流停止，并且读取位线上的电压停止下降。
使用现有技术的1T结构、现有技术的3T结构、本发明的BASE2实施方式、使用电流停止机构的本发明的BASE2实施方式的相关参数典型值的读取处理的功率需求的比较如下。
在1T结构的现代实施中，每次读取的高电容位线上的平均电压转换是VDD，通常是1.5V。
在3T结构的实施中，每次读取的高电容位线上的平均电压转换是VDD/2，通常是0.75V。
在本发明的图8的BASE2实施方式中，每次读取的高电容读取位线上的平均电压转换时是(vlvl2–拓扑极限)/2，如果vlvl2是1.05V，并且拓扑极限是0.3V，则通常是0.375V。
当实施了电流停止机构时，本发明的图11的BASE2实施方式的每次读取的高电容读取位线上的平均电压转换通常是0.1V。
因此，对于一组典型的设计参数，相比于1T结构，包括电流停止机构的效果的本发明的BASE2实施方式的读取处理的功率需求降低了约20X的系数。相比于3T结构，功率需求提高了大约10X。
这样，通过满足本发明的指示适当时间并在该时间停止电流的目标，使得具有高电容的读取位线上的电压转换更小。结果，对于1T和3T结构，极大地降低了功率需求，实现了显著的功率节约。停止电流特征还提供了额外的好处，即，读取处理的速度提高。
通过在每单元多位模式中使用本发明，更进一步地降低了功率需求。
实现了如下优点，通过使用具有多个输入基准电平的标准或变形差分对结构，使用多个基准信号来控制读取位线上的变化。这样，控制读取位线的函数具有多个源电平而不是单个硬连接源电平。这种多样性（plurality）有利于多位元。
图13表示具有多个基准源的图11的实施方式变形。用从控制从DAC41到ref节点的基准电压的提供的序列控制器输出的{d1,d0}，从状态机32中的序列控制器31控制多个基准。本发明实施方式是存储器结构，其中，基准电压具有多个预定基准值中的一个。该实施方式的位元上存储的电压表示BASE4值。通过运行BASE4或更高模式中的变形差分对存储器结构，降低了功率需求，其中，BASE4实施方式在存储电容上具有四个电平以表示两个数字位。每个位元的部件的功能和数量与BASE2实施方式的相同，而每个位元存储两倍的数据。诸如这样的实施方式暗含基准电压的顺序施加，使得一次仅施加多个预定基准值中的一个且只有一个，从而，当基准电压被排序并与存储器位元的存储电容上的存储电压相比较时，使用算法来监测读取位线的读取位线电压变化。
图14A、图14B、图14C以及图14D示出了一组时序图，该组时序图描述了示出使用顺序施加的电压输入基准的图13的BASE4实施方式的读取处理的波形。BASE4电压值为vlvl0、vlvl1、vlvl2以及vlvl3。每个值的波形单独示出。rd_clk在该实施方式中具有80%的占空比，并在图14A、图14B、图14C以及图14D中示出。读取处理包括以下基本步骤。在初始条件下，将precharge_na输入设定为LO并通过晶体管M4a将读取位线11a上的电压强制为值vlvl2。将precharge_na输入解除设定，并且将read_a输入设定为HI。然后，送往连接至运算放大器61的基准晶体管M3以及送往连接至读取位线11a的有效位元102a中的保持节点晶体管M2的源极的ref电压在三个基准电压电平vlvl3–Δ、vlvl2–Δ以及vlvl1–Δ之间顺序阶跃，其中，Δ是大到足以被差分对感测的任何电压，并且vlvl3>vlvl3–Δ>vlvl2>vlvl2–Δ>vlvl1>vlvl1–Δ>vlvl0。这样，随着ref节点上的电压阶跃，在每个相应电平，在ref节点电压和保持节点上存储的电压值之间进行比较，使得读取位线11a相应地响应。当ref电压阶跃到低于保持节点上的电压的值时，读取位线电压将降低。因此，比较序列中读取位线电压由于比较而首先降低的点，指示保持节点上存储的值。
图14中的第一种情况示出了保持节点上的电压值vlvl3。当将read_a输入设定为HI时，ref节点开始vlvl3–Δ，最初低于位元中的保持节点上的电压。读取位线电压被拉低，直到保持节点晶体管变为电阻性的，并且漏极几乎等于源极。vlvl3情况的读取位线BLa波形示出，读取位线上的电压在保持节点和ref节点的第一比较处下降，指示保持节点上的值为vlvl3。
图14B中的第二波形图示出了保持节点上的电压值vlvl2。当将read_a设定为HI时，处于vlvl3–Δ的ref节点高于保持节点上的值。读取位线电压保持不变。随后，当ref输入电平降低至vlvl2–Δ并低于保持节点上的电压时，读取位线被拉低到保持节点晶体管进入电阻性区域并且其漏极几乎等于源极的点。vlvl2情况的读取位线波形示出，读取位线电压在保持节点和ref节点的第二比较处下降，指示保持节点上的值为vlvl2。
图14C中的第三波形图示出了保持节点上的电压值vlvl1。在ref节点电压电平通过值vlvl3–Δ和vlvl2–Δ阶跃时，读取位线保持不变。在vlvl1–Δ处，当ref电压小于保持节点电压时，读取位线电压下降。因此，vlvl1情况的读取位线波形示出，读取位线上的电压在保持节点和ref节点的第三比较处下降，指示保持节点上的值为vlvl1。
图14D中的第四波形图示出了保持节点上的电压值vlvl0。贯穿所有三个比较，ref节点电压电平保持高于保持节点电压，并且读取位线电压保持不变。缺少通过所有三个比较的读取位线电压变化指示，在该BASE4实施方式中，保持节点的值为vlvl0。
这样，从图14A、图14B、图14C以及图14D及其对具有BASE4实施方式的存储器结构的顺序BASE4读取处理的描述中，显然，容易从位元读取四个电平。
图15A、图15B、图15C以及图15D示出了BASE4实施方式中的电流停止机构的额外优点。这些优点与BASE2实施方式中实现的优点类似。即，信息在于读取位线电压最初移动远离被预充电装置钳位的值，并且消除了读取位线上的额外电压转换，导致进一步节省了功率和时间。
图16示出了来自1T公式1的ΔVBL的图线以及公式7中给出的本发明的实施方式。其示出了由于表示两个数字位的保持节点上存储的四个电压电平的读取处理引起的读取位线电压变化之间的比较。在图线中使用下列参数。存储电容Cs=10fF、寄生电容CBL=0.19pf、W2/L2=W3/L3=1、K'=323e-6、Ibias=100nA、tperiod=10ns。基准电压vref的值分别为0.55V、0.85V以及1.15V。x轴是保持节点电压。将图表划分成分别表示逻辑值2'b00、2'b01、2'b10以及2'b11的保持节点值的四个部分。这些部分通过三个基准电压的值vrefi、vref2以及vref3的值来划线。y轴是由读取x轴上给出的保持节点上的电压导致的读取位线电压的变化ΔVBL。例如，逻辑2'b01部分中的曲线绘出了公式1和公式7，其中vref的值等于0.55V。对于vhold=VL01min=0.65V，读取位线电压中的变化ΔVBL对于1T是5mV并且对于本发明的实施方式是138mV。类似地，在2'b01范围的另一端，对于vhold=VL01max=0.8V，1T的可用信号为12.5mV，而本发明实施方式为649mV。逻辑值为2'b10和2'b11的部分中的曲线分别用等于0.85V和1.15V的基准电压示出，并且描述了1T和本发明实施方式之间的类似差异。
图16示出了读取位线上的大量可用信号，使得本发明实施方式比较容易地处理相同位元上的多个数字位，而没有不利的噪声敏感度。
图13进一步示出了具有状态机32的存储器结构。图13示出了状态机32具有序列控制器31和逻辑解码器30。
通过包括具有序列控制器和逻辑解码器的状态机，实现了如下优点，当序列控制器由输入电流控制器的基准电压而控制基准电压中的电压阶跃序列，并且逻辑解码器通过在其响应于基准电压变化时评估放大器结构的输出而将位元上存储的电压解码。
图17示出了波形，该波形进一步示出了当四个电平存储在表示两个数字位的位元中的BASE4模式时，图13中描述的该发明中的存储器结构的读取处理，其中，波形包括电流停止机构的行为和解码算法。状态机32用序列控制器31和逻辑解码器30来控制处理。
图17中描述了读取处理的四种不同情况，每种均具有保持节点上的不同值。来自序列控制器的{d1,d0}总线通过DAC控制ref节点电压。借助于保持节点和ref节点之间的位元中的相应比较以及根据图15A、图15B、图15C以及图15D探讨原理的电流停止机构的效果，响应于DAC的输出示出了读取位线BLa和BLb。按照图9中的讨论，响应于读取位线电压变化示出了位线放大器的输出ampout。电流停止信号stopa和stopb从位线放大器的输出ampout得到，并用D触发器71锁存。逻辑解码器30对来自电流停止机构70的stopa和stopb信号进行采样，以确定他们是否是LO。由于这些信号stopa和stopb从位线放大器的输出ampout得到，所以逻辑解码器30有效地对位线放大器的输出进行采样。逻辑解码器30的内部是用于对保持节点中存储的电压进行解码的信号flag0和flag1。输出digital_out表示与保持节点上存储的四个电平值对应的两位数字值。虽然图13中没有示出load_line信号，但是用逻辑输出信号load_line向外部***通知digital_out值准备好被锁存。
实现了如下优点，通过使用包括一个或多个上述目标的结构或方法，能够从包括表示多个位的值的存储机构读取值的存储器结构。
如果在许多配置和实施方式中使用本发明，可以实现显著的功率和速度优点。本发明不限于顺序处理，也不限于BASE2或BASE4配置。
图18描述了并行运行的BASE4实施方式。这种实施方式具有并行可用的多个预定基准电压。位元103具有单个存储电容93，其上存储的多个电压中的一个表示多个数字位，并且由相应的多个保持节点晶体管M2a、M2b以及M2c共享。每个保持节点晶体管通过读取开关M1a、M1b以及M1c连接至其自己的读取位线11a、11b以及11c。根据上述教导，多个基准施加到电流控制器98a、98b以及98c，但是以并行方式施加。逻辑解码器90通过监测多个读取位线放大器91a、91b以及91c的输出，确定共享电容上存储的电压。诸如图18中描述的多位并行实施方式实现了更快的读取时间。
另一个可能的实施方式是使用图13和图17中描述的BASE4以上的顺序设计，通过不使基准阶跃，可选地以BASE2方式来操作BASE4实施方式；或许在外部***的命令下从BASE4到BASE2切换模式。这样，在BASE2模式或BASE4模式中的任意一个可以使用同一存储器结构，并可以根据应用改变。
图19教导了具有驱动阵列形式的多个位元的运算放大器中的电流控制器的概念。三个位元100a、101a以及101b示出为连接至读取位线11a，并且三个位元100a、101b以及102b示出为连接至读取位线11b，其中共源节点通过电流停止开关晶体管73a和73b连接至运算放大器61的输出。单个位线放大器20由两条读取位线11a和11b共享。位线11a或11b中一次只有一条有效，并且对于给定读取位线，一次有且仅有一个位元被读取。
图19示出了RAM存储器结构的子部分。这种存储器结构包括多个存储器位元、至少一条读取位线以及至少一个电流控制器，其中，每个存储器位元都包括两个晶体管和一个电容，并且每个电流控制器都具有晶体管和运算放大器。读取位线的电压由来自电流控制器的电流控制和改变，其中，电流在存储器位元中的至少一个晶体管中流动，并且每个存储器位元都电连接至读取位线。电流由不依赖于任意晶体管的阈值电压的函数决定。在每个位元中，存储电容130是作为存储元件的保持电容，并且所述保持节点晶体管M2感测保持电容的电压，其中，电压表示存储信息的值。位元中的其他晶体管M1是作为激活存储器位元的读出的开关的读取晶体管。电流控制器中的晶体管，基准晶体管M3，是缓冲期望的基准电压电平的源跟随器，并且电流控制器中的运算放大器61缓冲来自基准晶体管的电压。每条读取位线均具有预充电晶体管，其目的是当其导通时将读取位线钳位在电压vlvl2，以及当其不导通时允许读取位线浮动或被保持节点晶体管控制。存在两个电流源，12a或12b中的任意一个，将值为Ibias的偏置电流提供到其相应的读取位线，并且另一个I1，将偏置电流提供到基准晶体管。图19的存储器结构进一步包括激活和驱动存储器结构的***电路。对于该实施方式，***电路包括一组precharge_n输入、一组读取输入、基准发生器40、值为vlvl2的电压源。
在未示出的许多其他实施方式中，使用变形差分对实施方式的位元在由n+1行乘2*(k+1)列位元组成的阵列中。位元的每列还具有写入位线和读取位线。每个位元具有将写入位线连接至每个位元的保持节点的写入晶体管，其中写入晶体管的栅极连接至写入信号。一次只写入或读取一行位元。在读取期间，每行存储器位元设定一个读取信号，并使得能够读取该行。在存储器写入期间，一次将设定一个写入信号，并使得写入该行上的保持节点。对于位元的每列，读取晶体管的漏极连接一起。p沟道晶体管为每列读取位线提供偏置电流，并用作偏置电流源。每列的写入晶体管也连接在一起。基准电压经过源跟随器进入运算放大器，从而驱动多个位元中的保持节点晶体管的所有源极。
虽然易于对本发明进行各种形式的修改和替换，但是在附图中通过示例方式示出了其具体实施方式并进行了详细描述。然而，应当理解，附图及其详细描述并不是为了将本发明限制在所公开的特定形式，相反，本发明覆盖落入由所附权利要求限定的本发明的精神和范围内的所有修改、等价物或替换。
工业应用
本发明提供了一种RAM装置，其降低了功耗、增加了存储器容量、降低了读取访问时间、方便了自动化设计流程、不需要额外制造步骤。
通过采用增益函数替代衰减函数，降低了噪声敏感度，并且需要更不复杂的位线放大器。更简单的位线放大器增大了产量并降低了设计周期时间和成本。通过最小化读取位线寄生参数设计的重要性，可以使用设计编译器，进一步降低了设计周期时间和成本。
通过使用能够使存储机构上的电压之间的间隔更小或者需要刷新之前的信号漂移更大的差分对结构，消除了保持节点晶体管阈值电压的不确定影响。对于写入，使用更小电压间隔允许写入位线上的更小幅度的电压转换，降低了功耗。更大的允许的信号漂移使得每个元件的刷新之间的时间更长，降低了功耗。
将存储机构与读取位线隔离，消除了对存储机构恢复的需要，提供了非破坏性读取的优点。这样，减小了读取时间和功率需求。
通过使用感测读取位线上的电压变化并将电压变化变换成不同于读取位线并从与读取位线相关的电容去耦的线上的二进制值，消除了读取位线上的大的标准逻辑电压转换，降低了功率需求。
提供了一种指示适当停止时间以及对结构的修改的机构，允许在读取位线上的电压变化被视为显著的之后并且在达到由于电路拓扑引起的固有极限之前的点处停止位元中的电流，进一步降低了功耗。
通过使用多个输入基准电平，使用多个基准信号控制读取位线上的变化，便于多位元。
从存储机构读取表示多个位的值，降低了存储器尺寸需求的同时降低了功率需求。

Claims (40)

1.一种存储器结构，包括：至少一个存储器位元和其电压由来自电流控制器的电流控制和改变的至少一条读取位线；其中，所述至少一个存储器位元中的每个都包括存储机构、受控电流源以及读取开关；其中，所述受控电流源通过所述读取开关电连接至所述至少一条读取位线中的一条，并且来自所述电流控制器的所述电流流过所述受控电流源；其中，所述受控电流源和所述电流控制器是差分对结构；其中，所述电流等于作为所述存储机构上的存储电压和来自送往所述电流控制器的基准电压输入的基准电压之间的差的差分函数的量。
2.根据权利要求1所述的存储器结构，其中，所述至少一条读取位线中的每条都具有读取位线信号和寄生电容，所述存储机构具有存储电容，其中，所述读取位线信号不依赖于所述寄生电容与所述存储机构的所述存储电容的比率。
3.根据权利要求1所述的存储器结构，其中，所述基准电压可变化而不固定。
4.根据权利要求3所述的存储器结构，其中，所述存储器结构进一步包括基准发生器，并且所述基准电压可以由所述基准发生器改变。
5.根据权利要求4所述的存储器结构，其中，所述电流控制器包括源跟随器配置的基准晶体管。
6.根据权利要求5所述的存储器结构，其中，所述基准晶体管具有由单位增益配置的运算放大器所缓冲的基准晶体管输出。
7.根据权利要求6所述的存储器结构，其中，所述基准电压具有多个预定基准值，其中，所述基准电压一次具有所述多个预定基准中的一个且仅有一个。
8.根据权利要求7所述的存储器结构，其中，所述存储电压具有表示两个数字位的值。
9.根据权利要求7所述的存储器结构，其中，所述基准电压以成序列的所述基准电压的形式提供，使得一次施加所述多个预定基准值中的一个且仅有一个，从而当所述基准电压被排序并与所述至少一个存储器位元的所述存储机构上的所述存储电压比较时，使用算法来监测所述至少一条读取位线的读取位线电压变化。
10.根据权利要求9所述的存储器结构，其中，所述存储器结构进一步包括序列控制器，所述序列控制器将数字信号提供到将所述数字信号转换成所述基准电压的数字模拟转换器。
11.根据权利要求9所述的存储器结构，进一步包括：
至少一个位线放大器，将所述至少一条读取位线上的所述读取位线电压变化变换成输出到不同于所述至少一条读取位线的线上的二进制值，其中，所述至少一个位线放大器的位线放大器输出是所述差分函数的放大器函数；以及
状态机，控制所述基准电压的基准变化并评估所述至少一个位线放大器的所述位线放大器输出，以在所述基准电压以所述基准电压的所述序列提供并与所述存储机构上的所述存储电压比较时，通过使用所述算法监测所述读取位线的电压变化来确定所述存储机构上存储的电压值。
12.根据权利要求11所述的存储器结构，其中，所述存储器结构进一步包括提供钳位电压的钳位电压源和至少两条读取位线，其中，所述至少一个位线放大器在所述至少两条读取位线中的两条之间共享，并且包括对所述至少两条读取位线中的所述两条中的每条的读取位线电压之间的位线差进行操作的差分位线放大器；其中，所述至少两条读取位线的所述两条中的每条都具有有效的第一读取位线和无效的第二读取位线，其中，无效的所述第二读取位线被钳位在所述钳位电压，并且对于所述至少两条读取位线中的所述两条中的每条，一次读取所述至少一个存储器位元中的一个且仅有一个。
13.根据权利要求12所述的存储器结构，其中，所述至少一个位线放大器包括：
具有交叉耦接的一对NMOS晶体管的锁存器；
对所述锁存器的状态进行初始化的一对开关；
来自所述至少两条读取位线中的所述两条的一对输入；
根据所述位线差的输入差分函数来改变所述锁存器的所述状态的一对锁存器电流源，其中，所述位线差是所述一对输入的每个上的放大器输入电压之间的差；以及
反转所述一对NMOS晶体管中的每个的漏极的一对反相器，其中，所述一对反相器中的每个反相器输出不同于所述至少两条读取位线中的所述两条，并从所述锁存器的所述状态得到其值，使得当所述输入差分函数达到预定阈值时，所述锁存器的所述状态改变，并且当所述输入差分函数小于所述预定阈值时，所述锁存器的所述状态不变。
14.根据权利要求11所述的存储器结构，其中，所述状态机具有序列控制器和逻辑解码器。
15.根据权利要求14所述的存储器结构，其中，所述序列控制器控制所述基准电压的电压阶跃序列，其中，所述电压阶跃序列包括一组阶跃电压，其中，所述电压阶跃序列的所述一组阶跃电压中的每个阶跃电压的值利用对来自所述序列控制器的数字信号进行转换的数字模拟转换器来确定，使得所述阶跃电压作为所述基准电压提供到所述电流控制器的所述基准电压输入。
16.根据权利要求15所述的存储器结构，其中，顺序施加所述基准电压的所述电压阶跃序列，使得一次从所述一组阶跃电压施加一个且仅一个所述阶跃电压。
17.根据权利要求16所述的存储器结构，其中，在所述基准电压被所述序列控制器排序并通过所述电流控制器与所述存储机构的所述存储电压比较时，所述逻辑解码器使用所述算法监测所述至少一条读取位线的所述读取位线电压变化，以产生所述算法用来对表示所述存储机构上的所述存储电压的值的数字值进行解码的监测结果。
18.根据权利要求1所述的存储器结构，其中，所述差分函数不依赖于任何晶体管的阈值电压。
19.根据权利要求1所述的存储器结构，其中，所述受控电流源是晶体管，其中，所述晶体管中的所述电流由指示器停止，其中，所述指示器响应于所述至少一条读取位线上的电压变化大于预定阈值的指示。
20.根据权利要求19所述的存储器结构，其中，所述指示器具有导通状态和截止状态，其中，所述存储器结构进一步包括：开关，用于当所述指示器在所述导通状态下激活时，停止所述晶体管中的所述电流，使得当所述至少一条读取位线上的所述电压变化大于预定阈值时，所述晶体管中的所述电流停止。
21.一种RAM存储器结构，包括：多个存储器位元、至少一条读取位线以及至少一个电流控制器，其中，所述多个存储器位元中的每个都包括两个位元晶体管和一个电容，并且所述至少一个电流控制器中的每个都具有电流控制器晶体管和运算放大器，其中，所述至少一条读取位线中的每条的读取位线电压由来自所述至少一个电流控制器中的一个的电流控制和改变，其中，所述电流在所述两个位元晶体管中的至少一个中流动，并且所述多个存储器位元中的每个都电连接至所述至少一条读取位线中的一条，其中，所述两个位元晶体管之一和所述电流控制器晶体管是差分对结构，其中，所述电流等于作为所述电容上的存储电压和来自送往所述电流控制器的基准电压输入的基准电压之间的差的函数的量，其中，所述电流由不依赖于所述两个位元晶体管和所述电流控制器晶体管中的任意一个的阈值电压的函数决定。
22.根据权利要求21所述的RAM存储器结构，其中，所述电容是用作存储元件的保持电容，所述两个位元晶体管中的第一个是感测表示存储信息的值的所述保持电容的电压的保持节点晶体管，并且所述两个位元晶体管中的第二个是用作激活所述多个存储器位元中的一个的读出的开关。
23.根据权利要求21所述的RAM存储器结构，其中，所述电流控制器晶体管是用来缓冲基准电压输入的作为源跟随器的基准晶体管，并且所述运算放大器缓冲来自所述基准晶体管的源跟随器电压。
24.根据权利要求21所述的RAM存储器结构，进一步包括至少一组具有第一电流源和第二电流源的两个电流源，其中，每个所述第一电流源向所述至少一条读取位线中的每条提供电流，并且每个所述第二电流源向每个所述电流控制器晶体管提供偏置电流。
25.根据权利要求21所述的RAM存储器结构，其中，所述至少一条读取位线中的每条都具有预充电晶体管和具有预充电电压的预充电电压源，其中，所述预充电晶体管的目的是，当所述预充电晶体管导通时，将所述至少一条读取位线中的一条钳位在所述预充电电压，而当所述预充电晶体管截止时，对所述读取位线电压没有影响。
26.根据权利要求21所述的RAM存储器结构，进一步包括激活和驱动所述存储器结构的***电路，其中，所述***电路包括一组预充电输入、一组读取输入、基准发生器以及至少一个偏置电压源。
27.根据权利要求22所述的RAM存储器结构，其中，所述保持电容的所述电压具有四个电压电平中的一个。
28.一种方法，用于执行具有至少一个存储器位元和可操作地与其连接的至少一条读取位线的RAM存储器结构中的读取操作，所述方法包括如下步骤：
提供生成基准电压的基准电压输入；
提供控制所述至少一条读取位线上的电压变化的电流控制器；
在具有由所述电流控制器控制的电流的所述至少一个存储器位元中的每个中提供受控电流源；
其中，所述受控电流源和所述电流控制器是差分对结构；
在存储了存储电压的所述至少一个存储器位元的每个中提供存储机构；
对来自所述基准电压输入的所述基准电压与所述至少一个存储器位元中的所述存储机构的所述存储电压进行比较；
计算作为所述存储电压和所述基准电压之间的差的函数的量；以及
设定所述受控电流源中的所述电流，以便将所述电流设定为等于所述量。
29.根据权利要求28所述的用于执行RAM存储器结构中的读取操作的方法，其中，所述方法进一步包括如下步骤：
设置保持电容、四个晶体管、运算放大器、电流源、钳位电压源以及***电路，以激活和驱动所述存储器结构；
配置所述保持电容作为所述至少一个存储器位元中的每个的所述存储机构；
配置所述四个晶体管中的第一个作为用作由所述电流控制器控制的所述受控电流源的所述至少一个存储器位元中的每个的保持节点晶体管，其中，所述保持节点晶体管还感测表示存储信息的值的所述保持电容的电压；
配置所述四个晶体管中的第二个作为用作激活所述存储器位元的读出的开关的所述至少一个存储器位元中的每个中的读取晶体管；
配置所述四个晶体管中的第三个作为用作缓冲来自所述基准电压输入的所述基准电压的源跟随器并产生基准晶体管输出电压的所述电流控制器中的基准晶体管；
配置所述运算放大器来缓冲所述基准晶体管输出电压，其中，所述基准晶体管和所述运算放大器形成所述电流控制器；
配置所述钳位电压源来提供钳位电压；
配置所述四个晶体管中的第四个作为预充电晶体管，所述预充电晶体管用作当其处于导通状态时将所述至少一条读取位线中的每条保持在所述钳位电压、并且当其处于截止状态时不产生影响的钳位晶体管；以及
配置所述电流源以支持所述至少一个存储器位元的所述读取操作。
30.根据权利要求28所述的用于执行RAM存储器结构中的读取操作的方法，其中，所述方法进一步包括如下步骤：当所述至少一条读取位线上的所述电压变化大于预定阈值时，停止所述受控电流源中的电流，使得所述至少一条读取位线上的电压转换的幅度降低，从而降低读取周期功耗。
31.根据权利要求28所述的用于执行RAM存储器结构中的读取操作的方法，其中，所述方法进一步包括如下步骤：
设置用于指示何时停止所述受控电流源中的所述电流的指示器，所述指示器具有导通状态和截止状态；
设置用于当所述指示器在所述导通状态下激活时停止所述受控电流源中的所述电流的开关；以及
当所述至少一条读取位线上的所述电压变化大于预定阈值时，停止所述受控电流源中的所述电流，从而降低读取周期功耗。
32.根据权利要求29所述的用于执行RAM存储器结构中的读取操作的方法，其中，所述受控电流源包括NMOS保持节点晶体管。
33.一种RAM存储器结构，包括排列成具有读取位线和电流控制器的多个阵列的多个存储器位元，并且所述存储器结构还具有激活和驱动所述多个阵列中的每个的***电路，其中，
所述多个存储器位元均包括：
（a）作为存储元件的保持电容；
（b）感测所述保持电容的电压的保持节点晶体管，其中，所述保持电容的所述电压表示存储信息的值；以及
（c）用作激活所述存储器位元的读出的开关的读取晶体管；
所述读取位线均包括：
（d）具有钳位电压的钳位电压源；
（e）预充电晶体管，用作当所述预充电晶体管导通时将所述读取位线保持在所述钳位电压的钳位器，并且当所述预充电晶体管截止时允许所述读取位线浮动或由所述保持节点晶体管中的电流控制；以及
（f）电流源，支持所述多个存储器位元中的每个的读取操作；
所述电流控制器均包括：
（g）基准晶体管，用作缓冲来自基准电压输入源的期望电压电平的源跟随器；以及
（h）运算放大器，缓冲来自所述基准晶体管的电压；
其中：
所述保持节点晶体管之一和所述电流控制器之一是差分对结构；
所述基准电压输入源生成与所述多个存储器位元中的每个中的所述保持电容上的存储电压进行比较的基准电压；
通过所述电流控制器计算作为所述存储电压和所述基准电压之间的差的函数的量，使得控制所述读取位线中的一条上的电压变化的所述保持节点晶体管中的所述电流被设定为等于所述量；以及
当所述读取位线中的一条上的所述电压变化大于预定阈值时，所述电流被停止，使得所述读取位线中的所述一条上的电压转换的幅度降低，从而降低读取周期功耗。
34.根据权利要求33所述的存储器结构，其中，所述多个阵列中的至少一个包括所述多个存储器位元的n+1行乘2*(k+1)列的阵列，所述多个存储器位元具有用于所述2*(k+1)列中的每个的写入位线和用于所述2*(k+1)列中的每个的所述读取位线中的一条，其中，
所述多个存储器位元中的每个都具有将所述写入位线连接至所述保持节点晶体管的保持节点栅极的写入晶体管，并且所述写入晶体管具有连接至写入输入的写入栅极，其中，所述写入输入具有写入信号，
一次只写入或读取所述多个阵列的所述至少一个的所述多个存储器位元的所述n+1行的一行，
在读取操作期间，存在每个所述n+1行的所述一行设定的读取信号，并且所述读取信号使得能够读取所述n+1行的所述一行，
在存储器写入操作期间，存在每个所述n+1行的所述一行设定的所述写入信号，并且所述写入信号造成去往所述n+1行的所述一行上的所述多个存储器位元的至少一个中的所述保持节点栅极的写入，
p-沟道晶体管向所述多个存储器位元的所述2*(k+1)列中的每列的所述读取位线中的一条提供偏置电流作为所述电流源，
在所述2*(k+1)列的每个中，所述多个存储器位元的所述2*(k+1)列的所述一列中的所有各个所述读取晶体管的漏极连接在一起，
在所述2*(k+1)列的每列中，所述多个存储器位元的所述2*(k+1)列的所述一列中的所有各个所述写入晶体管连接在一起，以及
所述基准电压通过所述基准晶体管和所述运算放大器，然后驱动所述多个存储器位元的至少一个中的所述保持节点晶体管源极。
35.一种具有标准差分对的存储器结构，所述标准差分对包括至少一个存储器位元和其电压由保持节点晶体管中的电流控制和改变的至少一条读取位线，其中，所述电流由所述至少一个存储器位元的电压和来自基准电压输入的基准电压之间的差的函数决定，包括：
具有读取晶体管栅极、读取晶体管源极以及读取晶体管漏极的读取晶体管，其中，所述读取晶体管栅极连接至读取输入，所述读取晶体管源极连接至所述保持节点晶体管的保持节点漏极，并且所述读取晶体管漏极连接至所述至少一条读取位线和偏置值为第一偏置值的电流源，
所述保持节点晶体管具有保持节点栅极、保持节点源极以及保持节点漏极，所述保持节点栅极连接至存储电容，所述保持节点源极连接至基准晶体管的基准晶体管源极，并且所述保持节点漏极连接至所述读取晶体管源极，
所述基准晶体管具有基准晶体管栅极、所述基准晶体管源极以及基准晶体管漏极，所述基准晶体管栅极连接至所述基准电压输入，所述基准晶体管源极连接至所述保持节点源极和偏置值为第二偏置值的尾电流，其中，所述第二偏置值是所述第一偏置值的两倍，并且所述基准晶体管漏极连接至电压源，以及
具有预充电晶体管栅极、预充电晶体管源极以及预充电晶体管漏极的预充电晶体管，所述预充电晶体管栅极连接至预充电输入，所述预充电晶体管源极连接至所述电压源，并且所述预充电晶体管漏极连接至所述至少一条读取位线。
36.一种具有变形差分对的存储器结构，所述变形差分对包括至少一个存储器位元和其电压由保持节点晶体管中的电流控制和改变的至少一条读取位线，其中，所述电流由所述至少一个存储器位元的电压和来自基准电压输入的基准电压之间的差的函数决定，所述存储器结构包括：
具有第一偏置电流值的第一电流源，
具有等于所述第一偏置电流值的第二偏置电流值的第二电流源，
存储电容，
具有读取晶体管栅极、读取晶体管源极以及读取晶体管漏极的读取晶体管，其中，所述读取晶体管栅极连接至读取输入，所述读取晶体管源极连接至所述保持节点晶体管的保持节点漏极，并且所述读取晶体管漏极连接至所述至少一条读取位线和所述第一电流源，
以单位增益配置的并具有输出和正输入的运算放大器，
其中，所述保持节点晶体管具有连接至所述存储电容的保持节点栅极，具有连接至所述运算放大器的所述输出的保持节点源极以及连接至所述读取晶体管源极的所述保持节点漏极，
电压源，
具有基准晶体管栅极、基准晶体管源极以及基准晶体管漏极的基准晶体管，其中，所述基准晶体管栅极连接至所述基准电压输入，所述基准晶体管源极连接至所述运算放大器的所述正输入和所述第二电流源，并且所述基准晶体管漏极连接至所述电压源，以及
具有预充电晶体管栅极、预充电晶体管源极以及预充电晶体管漏极的预充电晶体管，其中，所述预充电晶体管栅极连接至预充电输入，所述预充电晶体管源极连接至所述电压源，并且所述预充电晶体管漏极连接至所述至少一条读取位线。
37.根据权利要求36所述的存储器结构，其中，所述预充电晶体管、所述基准晶体管以及所述运算放大器共享多个所述至少一个存储器位元。
38.根据权利要求36所述的存储器结构，其中，所有所述基准晶体管、所述读取晶体管、所述保持节点晶体管以及所述预充电晶体管包括PMOS晶体管或NMOS晶体管。
39.根据权利要求36所述的存储器结构，其中，通过将所述存储电容与所述至少一条读取位线隔离来执行非破坏性读取。
40.一种存储器结构，包括至少一个并行模式存储器位元和多条读取位线，其中，所述多条读取位线中的每条都具有由来自一组电流控制器中的一个电流控制器的电流控制和改变的电压，其中，
所述至少一个并行模式存储器位元中的每个都包括一个且仅有一个由多个保持节点晶体管和多个读取晶体管共享的共享存储电容；
所述多个保持节点晶体管中的每个都通过所述多个读取晶体管中的一个电连接至多条读取位线中的一条；
所述共享存储电容具有共享存储电压，所述共享存储电压具有表示多个数字位的多个预定共享存储值中的一个；
所述多个保持节点晶体管中的每个都具有从所述一组电流控制器中的所述一个电流控制器流过其中的电流；
所述多个保持节点晶体管中的每个和所述一组电流控制器中的所述一个电流控制器是差分对结构；
所述一组电流控制器中的所述一个电流控制器中的每个都具有基准电压输入，所述基准电压输入具有基准电压，所述基准电压具有多个预定电流控制器值中的一个且仅有一个；
流经所述多个保持节点晶体管中的每个的所述电流等于并行模式电流量，所述并行模式电流量是所述一个且仅为一个共享存储电容上的所述共享存储电压与送往所述一组电流控制器中的相应的所述一个电流控制器的所述基准电压输入之间的差的函数。
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