KR100528341B1 - 자기 램 및 그 읽기방법 - Google Patents

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Abstract

한 개의 트랜지스터와 한 개의 MTJ층을 포함하는 메모리 셀과 상기 메모리 셀에 저장된 데이터를 읽을 때 기준이 되는 기준 셀(reference cell)을 구비하는 자기 램에 있어서, 상기 기준 셀은 병렬로 연결된 제1 및 제2 MTJ층 및 병렬로 연결된 제1 및 제2 트랜지스터를 포함하되, 상기 제1 및 제2 트랜지스터는 각각 상기 제1 및 제2 MTJ층에 직렬로 연결된 것을 특징으로 하는 자기 램 및 그 읽기방법을 제공한다. 상기 제1 및 제2 트랜지스터는 상기 메모리 셀의 트랜지스터가 갖는 구종 능력의 2배에 해당하는 구동 능력을 갖는 한 개의 트랜지스터로 대체될 수 있다. 또한, 상기 제1 및 제2 트랜지스터와 상기 제1 및 제2 MTJ층의 위치는 반대로 될 수 있다.

Description

자기 램 및 그 읽기방법{Magnetic random access memory and method of reading data from the same}
1. 발명의 분야
본 발명은 반도체 메모리 장치에 관한 것으로써, 보다 자세하게는 인가 전압에 따른 MTJ(Magnetic Tunneling Junction)층의 저항 변화에 맞춰 MTJ층의 높은 저항값과 낮은 저항값의 중간 저항값을 유지할 수 있는 기준 셀(reference cell)을 구비하는 자기 램(Magnetic Random Access Memory) 및 그 읽기방법에 관한 것이다.
2. 관련기술의 설명
자기 램의 메모리 셀의 MTJ층은 프리 자성막(free magnetic film)의 자화 방향에 따라 저항값이 달라진다. 곧, 상기 프리 자성막의 자화 방향이 터널링막 하부에 구비된 하부 자성막의 자화 방향과 동일할 때, 상기 MTJ층은 낮은 저항값(RL)을 갖고, 반대인 경우에 높은 저항값(RH)을 갖는다. 이하, MTJ층의 최대 저항값은 상기 높은 저항값을, 최소 저항값은 상기 낮은 저항값을 지칭한다.
자기 램은 이와 같이 MTJ층이 프리 자성막의 자화 상태에 따라 저항값이 다르다는 사실을 이용하여 데이터 1과 0을 저장하는 메모리 장치이다. 그러므로 메모리 셀에 기록된 정보를 읽기 위해, MTJ층의 높은 저항값(RH)과 낮은 저항값(RL)의 중간에 해당하는 저항값(이하, 중간 저항값)((RH+RL)/2)을 갖는 기준 셀(reference cell)이 자기 램에 구비되어 있다. 기준 셀도 메모리 셀과 동등하게 트랜지스터와 이에 연결된 MTJ층을 구비한다. 기준 셀이 갖는 상기 중간 저항값은 바로 기준 셀에 구비된 MTJ층의 저항값이다.
한편, 자기 램의 메모리 셀에 구비된 MTJ층의 저항값들(RH, RL)은 MTJ층에 인가되는 전압에 따라 변화한다. 따라서 자기 램의 기준 셀에 구비된 MTJ층의 저항값(실선)도 자신에 인가되는 전압에 따라 도 1에 도시된 바와 같이 메모리 셀에 구비된 MTJ층의 낮은 저항값(RL)(●)과 높은 저항값(RH)(■)사이의 중간값((RH+RL)/2)을 항상 유지할 수 있어야 한다.
그런데 종래 기술에 의한 자기 램에 구비된 기준 셀의 경우, 이러한 조건을 만족시키지 못하고 있다.
예를 들면, 종래 기술에 의한 자기 램의 기준 셀은 도 2의 좌측에 도시된 바와 같이 제1 내지 제4 MTJ층(12, 14, 16, 18)과 제1 트랜지스터(10)로 구성된다. 도 2에서 센서 앰프(SA) 우측에 도시된 것은 제5 MTJ층(20)과 제2 트랜지스터(24)로 구성된 메모리 셀이다.
MTJ층은 저항을 측정하는 저항요소이므로, 도 2에서 MTJ층은 저항으로 도시하였다. 이하, 모든 회로도에서 MTJ층은 저항으로 표시된다.
제1 및 제2 MTJ층(12, 14)은 각각 높은 저항값(RH)과 낮은 저항값(RL)을 갖는 것이고, 제3 및 제4 MTJ층(16, 18)은 각각 낮은 저항값(RL)과 높은 저항값(RH)을 갖는 것이다. 제1 및 제2 MTJ층(12, 14)은 직렬로 연결되어 있고, 제3 및 제4 MTJ층(16, 18)도 직렬로 연결되어 있으나, 제1 및 제2 MTJ층(12, 14)과 제3 및 제4 MTJ층(16, 18)은 병렬로 연결되어 있다. 트랜지스터(10)는 제2 및 제4 MTJ층(14, 18)사이에 연결된다.
도 2를 참조하면, 기준 셀과 메모리 셀에 동일한 전류(Is)가 공급된다. 도 2에서 참조부호 VRef와 VCell은 각각 상기 기준 셀과 상기 메모리 셀에서 측정된 전압들을 나타낸다. 도 2에 도시된 상기 기준 셀과 메모리 셀을 포함하는 종래의 자기 램은 상기 기준 셀과 상기 메모리 셀에서 측정된 전압들(VRef, VCell)사이의 차를 이용하여 상기 메모리 셀에 저장된 정보를 판독하게 된다.
그런데 전류 소오스로부터 상기 기준 셀에 공급되는 전류(Is)는 양분되어 제1 및 제2 MTJ층(12, 14)과 제3 및 제4 MTJ층(16, 18)에 각각 Is/2의 전류가 공급된다. 이에 따라 상기 기준 셀의 각 MTJ층에 인가되는 전압은 상기 메모리 셀의 제5 MTJ층(20)에 인가되는 전압의 1/2정도가 된다. 이러한 원인으로 상기 기준 셀의 등가 저항값을 도 3에 도시된 바와 같이 항상 (RH+RL)/2를 유지하기 어렵게 된다.
이와 같이 상기 기준 셀의 등가 저항값이 (RH+RL)/2로 항상 유지되지 않으므로, 상기 기준 셀로부터 측정된 전압(VRef)도 도 4에 도시된 바와 같은 특성을 나타내게 된다.
곧, 도 4에서 참조도형 ●은 제5 MTJ층(20)이 높은 저항값을 가질 때 측정된 전압(VCell,H)을 보여주는 그래프를, ■는 제5 MTJ층(20)이 낮은 저항값을 가질 때 측정된 전압(VCell,L)을 보여주는 그래프를, 실선(―)은 상기 기준 셀로부터 측정된 전압(VRef)을 보여주는 그래프를 나타내는데, 이들 그래프들을 참조하면, 상기 기준 셀로부터 측정된 전압(VRef)이 (VCell,H+VCell,L)/2와 다르다는 것을 알 수 있다.
이와 같이 기준 셀로부터 측정된 전압이 메모리 셀로부터 측정된 최대 전압과 최소 전압의 중간값을 가지지 못하므로, 도 2에 도시된 메모리 셀과 기준 셀을 구비하는 종래 기술에 의한 자기 램의 경우, 센싱 마진이 감소하여 노이즈에 취약하게 되거나 오동작을 일으킬 수 있다.
도 5에 도시한 기준 셀과 메모리 셀은 도 2에 도시된 기준 셀과 메모리 셀과 구성이 동일하나, 전류대신, 전압이 기준 셀과 메모리 셀에 인가되는 점이 다르다. 따라서 도 5에 도시된 기준 셀과 메모리 셀을 포함하는 자기 램의 경우, 기준 셀에서 측정한 전류(IRef)와 메모리 셀에서 측정한 전류(ICell)사이의 차를 이용하여 메모리 셀에 기록된 정보를 판독한다. 그러나 도 5에 도시된 자기 램의 경우도 도 2에 도시된 자기 램의 경우와 마찬가지로 기준 셀의 제1 내지 제4 MTJ층(12, 14, 16, 18) 각각에 인가되는 전압이 메모리 셀의 제5 MTJ층(20)에 인가되는 전압의 1/2정도로 작다. 이에 따라 기준 셀의 등가 저항값을 (RH+RL)/2로 항상 유지하기 어렵고, 기준 셀에서 측정한 전류(IRef)도 메모리 셀에서 측정한 최대 전류값(ICell,H)과 최소 전류값(ICell,L)의 중간값((ICell,H + ICell,L)/2)을 유지하기 어렵게 된다.
구체적으로, 도 6을 참조하면, 참조도형 ●은 메모리 셀에서 측정한 최대 전류값(ICell,H)을 나타낸 그래프이고, 참조도형 ■는 메모리 셀에서 측정한 최소 전류값(ICell,L)을 나타낸 그래프이며, 실선(－)은 기준 셀에서 측정한 전류값(IRef)를 나타낸 그래프이다. 이 그래프들을 참조하면, 기준 셀에서 측정한 전류값(IRef)이 인가 전압이 달라짐에 따라 메모리 셀에서 측정한 최대 전류값(ICell,H)과 최소 전류값(ICell, L)의 중간값((ICell,H+ICell,L)/2)을 크게 벗어난다는 것을 알 수 있다.
따라서 도 5에 도시된 메모리 셀과 기준 셀을 포함하는 자기 램의 경우도 도 2에 도시된 자기 램의 경우와 마찬가지로 센싱 마진이 감소하여 노이즈에 취약할 수 있다.
도 7은 도 2 또는 도 5에 도시된 자기 램과 달리 기준 셀이 제6 및 제7 MTJ층(26, 28)과 제1 트랜지스터(10)로 구성된, 종래 기술에 의한 자기 램을 보여준다. 제6 MTJ층(26)은 낮은 저항값(RL)을 갖고, 제7 MTJ층(28)은 제6 MTJ층(26)보다 높은 저항값(RH)을 갖는다. 그리고 제6 및 제7 MTJ층(26, 28)은 병렬로 연결되어 있고, 이들 사이에 제1 트랜지스터(10)가 연결되어 있다. 여기서 기준 셀에 메모리 셀에 공급되는 전압(Vs)의 1/2에 해당하는 전압(O.5Vs)이 인가된다.
이와 같이 도 7에 도시된 자기 램도 도 5에 도시된 자기 램의 경우와 동일하게 기준 셀의 두 MTJ층(26, 28)에 인가되는 전압(0.5Vs)이 메모리 셀의 제5 MTJ층(20)에 인가되는 전압(Vs)의 1/2정도이므로, 기준 셀의 등가 저항값은 (RH+RL)/2을 유지하기 어렵다. 따라서 도 7에 도시된 자기 램의 기준 셀로부터 측정한 전류값(IRef)도 도 6에 도시된 바와 같이 메모리 셀로부터 측정한 최대 전류값(ICell,H)과 최소 전류값(ICell,L)의 중간값(((ICell,H + ICell,L)/2)을 항시 유지할 수 없게 된다. 이러한 원인으로 도 7에 도시된 자기 램의 경우, 센싱 마진이 감소하여 노이즈에 취약할 수 있고, 오동작을 일으킬 수 있다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 인가 전압이 변하더라도 기준 셀의 MTJ층의 등가 저항값을 메모리 셀의 MTJ층의 최대 저항값(RH)과 최소 저항값(RL)의 중간값((RH+RL)/2)으로 항시 유지할 수 있는 자기 램을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 자기 램의 읽기방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 한 개의 트랜지스터와 한 개의 MTJ층을 포함하는 메모리 셀과 상기 메모리 셀에 저장된 데이터를 읽을 때 기준이 되는 기준 셀(reference cell)을 구비하는 자기 램에 있어서, 상기 기준 셀은 병렬로 연결된 제1 및 제2 MTJ층 및 병렬로 연결된 제1 및 제2 트랜지스터를 포함하되, 상기 제1 및 제2 트랜지스터는 각각 상기 제1 및 제2 MTJ층에 직렬로 연결된 것을 특징으로 하는 자기 램을 제공한다.
본 발명은 또한 상기 기술적 과제를 달성하기 위하여, 한 개의 트랜지스터와 한 개의 MTJ층을 포함하는 메모리 셀과 상기 메모리 셀에 저장된 데이터를 읽을 때 기준이 되는 기준 셀을 구비하는 자기 램에 있어서, 상기 기준 셀은 병렬로 연결된 제1 및 제2 MTJ층 및 상기 제1 및 제2 MTJ층에 직렬로 연결된 제1 트랜지스터를 포함하되, 상기 제1 트랜지스터의 구동 능력은 상기 메모리 셀의 트랜지스터가 갖는 구동 능력의 2배인 것을 특징으로 하는 자기 램을 제공한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 한 개의 트랜지스터와 한 개의 MTJ층을 포함하는 메모리 셀, 병렬로 연결된 제1 및 제2 MTJ층과 병렬로 연결된 제1 및 제2 트랜지스터를 포함하되, 상기 제1 및 제2 트랜지스터는 각각 상기 제1 및 제2 MTJ층에 직렬로 연결된 기준 셀을 포함하는 자기 램의 읽기방법에 있어서, 상기 메모리 셀에 소정의 읽기 전류(Is)를 인가하면서 상기 기준 셀에는 상기 읽기 전류의 두 배에 해당하는 전류(2Is)를 인가하는 것을 특징으로 하는 자기 램 읽기방법을 제공한다.
본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, 한 개의 트랜지스터와 한 개의 MTJ층을 포함하는 메모리 셀, 병렬로 연결된 제1 및 제2 MTJ층과 이에 직렬로 연결되어 있고 구동 능력이 상기 트랜지스터의 2배인 제1 트랜지스터를 포함하는 기준 셀이 구비된 자기 램의 읽기방법에 있어서, 상기 메모리 셀에 소정의 읽기 전류(Is)를 인가하면서 상기 기준 셀에는 상기 읽기 전류의 두 배에 해당하는 전류(2Is)를 인가하는 것을 특징으로 하는 자기 램 읽기방법을 제공한다.
이러한 본 발명을 이용하면, 인가 전압이 변하더라도 기준 셀의 MTJ층의 등가 저항값을 메모리 셀의 MTJ층의 최대 저항값과 최소 저항값의 중간값으로 항시 유지할 수 있어 센싱 마진을 충분히 확보할 수 있고, 그에 따라 노이즈 등에 기인한 오동작을 방지할 수 있다.
이하, 본 발명의 실시예에 의한 자기 램 및 그 읽기 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 8은 본 발명의 실시예에 의한 자기 램의 메모리 셀(C2)과 이에 대응하는 제1 기준 셀(C1)의 회로 구성을 보여준다. 이를 참조하면, 제1 기준 셀(C1)은 제1 및 제2 MTJ층(50, 52)과 제1 및 제2 트랜지스터(54, 56)를 포함한다. 제1 MTJ층(50)은 저항값이 낮은데, 메모리 셀(C2)에 포함된 제3 MTJ층(58)의 최소 저항값과 동일한 것이 바람직하다. 제1 기준 셀(C1)의 제2 MTJ층(52)은 제1 MTJ층(52)보다 저항값이 높다. 제2 MTJ층(52)의 저항값은 제3 MTJ층(58)의 최대 저항값과 동일한 것이 바람직하다. 제1 기준 셀(C1)의 제1 및 제2 MTJ층들(50, 52)사이의 상기한 관계는 반대로 될 수 있다. 제1 기준 셀(C1)의 제1 및 제2 MTJ층(50, 52)은 병렬로 연결되어 있고, 제1 및 제2 트랜지스터(54, 56)도 병렬로 연결되어 있다. 그러나 제1 MTJ층(50)과 제1 트랜지스터(54)는 직렬로 연결되어 있고, 제2 MTJ층(52)과 제2 트랜지스터(56)도 직렬로 연결되어 있다. 메모리 셀(C2)은 제3 MTJ층(58)과 제3 트랜지스터(60)를 포함한다. 제1 기준 셀(C1)의 제1 및 제2 트랜지스터들(54, 56)은 메모리 셀(C2)의 제3 트랜지스터(60)와 동일한 것이 바람직하다.
메모리 셀(C2)에 저장된 데이터는 전류 소오스로부터 메모리 셀(C2)에 소정의 읽기 전류(Is)를 인가함과 동시에 제1 기준 셀(C1)에는 상기 읽기 전류(Is)의 2배에 해당하는 전류(2Is)를 인가하여 제1 기준 셀(C1)과 메모리 셀(C2)로부터 측정된 전압들(VRef, VCell)을 비교하여 읽는다.
이때, 제1 기준 셀(C1)은 상기한 바와 같이 두 개의 MTJ층(50, 52)이 병렬로 연결되어 있으므로, 제1 기준 셀(C1)에 인가된 전류(2Is)는 분기되어 제1 및 제2 MTJ층(50, 52)에는 각각 메모리 셀(C2)에 인가되는 전류(Is)와 동일한 전류가 인가된다. 또한, 제1 기준 셀(C1)의 제1 및 제2 MTJ층(50, 52)에 각각 메모리 셀(C2)의 패스 트랜지스터, 곧 제3 트랜지스터(60)와 동일한 제1 및 제2 트랜지스터(54, 56)가 직렬로 연결되어 있으므로, 제1 기준 셀(C1)의 제1 및 제2 MTJ층(50, 52)에 인가되는 전압은 메모리 셀(C2)의 제3 MTJ층(58)에 인가되는 전압과 매우 비슷하게 된다. 그러므로 제1 기준 셀(C1)의 등가 저항값은 인가 전압이 변화하여도 항상 메모리 셀(C1)의 제3 MTJ층(58)의 최대 저항값(RH)과 최소 저항값(RL)의 중간 정도의 값((RH+RL)/2)을 유지하게 된다. 도 9는 제1 기준 셀(C1)의 이러한 결과를 보여준다.
도 9에서 참조도형 ●은 인가 전압에 따라 메모리 셀(C2)의 제3 MTJ층(58)의 최대 저항값의 변화를 나타내고, 참조도형 ■는 제3 MTJ층(58)의 최소 저항값의 변화를 나타낸다. 그리고 실선(―)은 제1 기준 셀(C1)로부터 측정된 저항값의 변화를 나타낸다.
도 9를 참조하면, 제1 기준 셀(C1)로부터 측정된 저항값은 인가 전압이 변하더라도 메모리 셀(C2)의 제3 MTJ층(58)의 최대 저항값과 최소 저항값의 중간값을 유지함을 알 수 있다.
이와 같이 인가 전압이 변하더라도 제1 기준 셀(C1)의 저항값이 메모리 셀(C2)의 최대 저항값과 최소 저항값의 중간값을 유지하므로, 제1 기준 셀(C1)의 전압(VRef)도 인가 전압이 변하더라도 메모리 셀(C2)의 최대 전압(VCell,H)과 최소 전압(VCell,L)의 중간값((VCell,H + VCell,L)/2)을 유지할 수 있다. 도 10은 이러한 결과를 보여준다.
도 10에서 참조도형 ●은 인가 전압에 따른 메모리 셀(C2)의 최대 전압(VCell,H)의 변화를 나타낸다. 그리고 참조도형 ■는 인가 전압에 따른 메모리 셀(C2)의 최소 전압(VCell,L)의 변화를 나타낸다. 또한 실선(―)은 인가 전압에 따른 제1 기준 셀(C1)의 전압 변화를 나타낸다.
도 10을 참조하면, 어느 인가 전압에서나 제1 기준 셀(C1)의 전압은 메모리 셀(C2)의 최대 전압(VCell,H)과 최소 전압(VCell,L)의 중간값인 것을 알 수 있다.
이러한 결과에 따라 본 발명의 실시예에 의한 자기 램을 이용하면, 충분한 센싱 마진을 확보할 수 있어 오동작 없이 안정적으로 데이터를 판독할 수 있다.
한편, 도 8에 도시한 제1 기준 셀(C1)에서 제1 및 제2 트랜지스터(54, 56)를 한 개의 트랜지스터로 대체한 제2 기준 셀이 있을 수 있다. 이 경우, 상기 한 개의 트랜지스터는 패스 트랜지스터이다. 그리고 후술된 바와 같이 병렬로 연결된 두 MTJ층을 각각 통과한 전류는 상기 대체된 한 개의 트랜지스터를 통과하므로, 상기 대체된 한 개의 트랜지스터의 구동 능력은 메모리 셀(C2)의 제3 트랜지스터(60)의 구동 능력의 2배인 것이 바람직하다.
상기 제2 기준 셀을 포함하는 자기 램의 경우, 메모리 셀(C2)로부터 저장된 데이터를 읽는 과정은 상술한 제1 기준 셀(C1)을 포함하는 자기 램의 경우와 동일하다.
도 8에 도시한 제1 기준 셀(C1)에서 각 MTJ층과 각 트랜지스터의 위치는 반대가 될 수 있다.
도 11은 상기한 제2 기준 셀과 메모리 셀을 포함하는 자기 램의 셀 어레이를 보여준다. 도 11에서 참조번호 100은 복수의 제2 기준 셀을 포함하는 기준 셀 칼럼을 나타낸다. 기준 셀 칼럼(100)은 메모리 셀 블록당 한 개씩 마련되어 있다. 기준 셀 칼럼(100)에는 메모리 셀 칼럼에 인가되는 전류(Is)의 2배에 해당하는 전류(2Is)가 인가된다. 어레이 하단에 있는 칼럼 선택 트랜지스터(column select TR)(Y0, Y1, Y2, Y3)로 메모리 셀 블록의 한 칼럼을 선택하여 기준 셀 칼럼(100)과 비교한다. 도 11에서 참조부호 DL은 메모리 셀의 MTJ층에 데이터를 기록할 때 사용되는 디지트 라인(digit line)으로서 워드 라인(WL)의 스트래핑 메탈(strapping metal)로 구성된다. 디지트 라인(DL)에 전류를 인가하는 경우, 그라운 라인(GL)을 플로팅(floating)시켜 MTJ층에 연결된 패스 트랜지스터에 전류가 흐르지 않도록 한다.
도 12는 도 11의 자기 램 어레이의 소정의 선택된 워드라인, 예를 들면 제1 워드라인(WL0)에 연결된 메모리 셀에 저장된 데이터를 읽기 위해, 해당 메모리 셀과 기준 셀 칼럼(100)에 인가된 전류가 어떤 경로로 흐르는지 보여준다. 12에서 좌측 회로는 읽기 전류(Is)가 인가되고, 제1 워드라인(WLO)에 연결된 메모리 셀 칼럼의 메모리 셀을, 우측 회로는 상기 읽기 전류(Is)의 2배에 해당하는 전류(2Is)가 인가되고, 제1 워드라인(WLO)에 연결된 기준 셀 칼럼(100)의 제2 기준 셀을 나타낸다.
도 12를 참조하면, 제1 워드라인(WL0)을 제외한 나머지 워드라인이 모두 오프 상태이므로, 제1 워드라인(WL0)에 연결된 메모리 셀에 인가된 읽기 전류(Is)는 메모리 셀의 MTJ층(102)과 MTJ층(102)에 직렬로 연결된 트랜지스터(MT1)를 거쳐 트랜지스터(MT1)에 연결된 그라운드 라인(GL)으로 흐른다. 그리고 기준 셀 칼럼(100)에 인가된 전류(2Is)는 제1 노드(N1)에서 분기되어 병렬로 연결된 두 MTJ층(106, 108)에는 각각 제1 및 제2 전류(I1s, I2S)가 인가된다. 제1 및 제2 전류(I1s, I2s)는 동일한 값을 갖는다. 트랜지스터(CT1)에 연결된 MTJ층(106)에 인가된 제1 전류(I1s)는 온 상태의 트랜지스터(CT1)를 거쳐 그라운드 라인(GL)으로 흐른다. 그리고 제2 전류(I2s)는 제2 노드(N2), 제2 워드라인(WL1)에 연결된 오프 상태의 트랜지스터(CT2)에 직렬로 연결된 MTJ층(108), 트랜지스터(CT2)와 MTJ층(108)의 연결점인 제3 노드(N3), 트랜지스터(CT1)와 MTJ층(106)의 연결점인 제4 노드(N4) 및 제1 워드라인(WLO)에 연결된 트랜지스터(CT1)를 거쳐서 그라운드 라인(GL)으로 흐르게 된다.
이와 같이 제2 기준 셀에 인가된 전류는 병렬로 연결된 2개의 MTJ층(106, 108)을 통과한 다음, 한 개의 트랜지스터(CT1)를 통과하므로, 제2 기준 셀에 구비된 트랜지스터(CT1)의 구동 능력은 메모리 셀에 구비된 트랜지스터(MT1)의 구동 능력의 2배인 것이 바람직하다.
도 12에서 참조부호 MT2와 CT2는 각각 제2 워드라인(WL1)에 연결된 메모리 셀의 트랜지스터 및 제2 기준 셀의 트랜지스터를 나타낸다. 그리고 참조번호 104는 제2 워드라인(WL1)에 연결된 메모리 셀의 MTJ층을 나타낸다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 다른 종류의 트랜지스터를 사용하던가 본 발명의 자기 램에 포함된 기준 셀과 같은 구성을 가지되, 기준 셀에 포함된 MTJ층의 구성만을 다르게 할 수도 있을 것이다. 또한, 상기 트랜지스터 대신 전류를 온 오프할 수 있는 다른 스위칭 수단을 사용할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 의한 자기 램의 기준 셀은 메모리 셀의 MTJ층의 최대 저항값을 갖는 MTJ층과 상기 메모리 셀의 MTJ층의 최소 저항값을 갖는 MTJ층을 병렬로 구비하고, 이들 각 MTJ층에 하나씩 직렬로 연결된, 상기 메모리 셀의 패스 트랜지스터와 동일한 구동 능력을 갖는 두 개의 패스 트랜지스터를 구비한다. 이때, 기준 셀에 구비된 두 패스 트랜지스터는 상기 메모리 소자의 패스 트랜지스터의 구동 능력의 2배를 갖는 한 개의 패스 트랜지스터로 대체될 수 있다. 이러한 본 발명의 자기 램의 경우, 기준 셀의 각 MTJ층에 메모리 셀의 MTJ층에 인가되는 전류와 동일한 전류가 인가된다. 따라서 기준 셀로부터 측정된 등가 저항값은 항시 메모리 셀로부터 측정된 최대 저항값과 최소 저항값의 중간값을 갖게 된다. 또한 기준 셀로부터 측정된 전압(VRef)은 인가전압이 변하더라도 항시 메모리 셀로부터 측정된 최대 전압(VCell,H)과 최소 전압(VCell,L)의 중간값을 갖게된다. 그러므로 본 발명의 자기 램의 경우, 충분한 센싱 마진을 확보할 수 있고, 노이즈에 기인한 오동작을 방지할 수 있다.
도 1은 자기 램의 메모리 셀에 구비된 MTJ(Magnetic Tunneling Junction)층과 기준 셀(reference cell)에 구비된 MTJ층의 바람직한 전압-저항 특성을 나타낸 그래프이다.
도 2, 도 5 및 도 7은 종래 기술에 의한 자기 램의 메모리 셀과 기준 셀의 회로도들이다.
도 3은 도 2에 도시한 자기 램의 메모리 셀에 구비된 MTJ층과 기준 셀에 구비된 MTJ층의 전압-저항 특성을 나타낸 그래프이다.
도 4는 도 2에 도시한 자기 램의 메모리 셀에 구비된 MTJ층과 기준 셀에 구비된 MTJ층의 전압-전류 특성을 나타낸 그래프이다.
도 6은 도 5에 도시된 자기 램의 메모리 셀에 구비된 MTJ층과 기준 셀에 구비된 MTJ층의 전압-전류 특성을 나타낸 그래프이다.
도 8은 본 발명의 실시예에 의한 자기 램의 메모리 셀과 기준 셀의 회로도이다.
도 9는 도 8에 도시한 자기 램의 메모리 셀에 구비된 MTJ층과 기준 셀에 구비된 MTJ층의 전압-저항 특성을 나타낸 그래프이다.
도 10은 도 8에 도시한 자기 램의 메모리 셀에 구비된 MTJ층과 기준 셀에 구비된 MTJ층의 전압-전류 특성을 나타낸 그래프이다.
도 11은 본 발명의 실시예에 의한 자기 램의 메모리 셀과 기준 셀의 어레이를 나타낸 회로도이다.
도 12는 도 11에 도시한 메모리 셀 어레이에서 메모리 셀과 대응되는 기준 셀에 인가된 전류의 흐름을 나타낸 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
50, 52, 58:제1 내지 제3 MTJ층 54, 56, 60:제1 내지 제2 트랜지스터
100:기준 셀 칼럼 102, 104, 106, 108:MTJ층
C1:기준 셀 C2:메모리 셀
CT1, CT2, MT1, MT2:트랜지스터 N1, N2, N3, N4:제1 내지 제4 노드

Claims (6)

  1. 한 개의 트랜지스터와 한 개의 MTJ층을 포함하는 메모리 셀과 상기 메모리 셀에 저장된 데이터를 읽을 때 기준이 되는 기준 셀(reference cell)을 구비하는 자기 램에 있어서,
    상기 기준 셀은,
    병렬로 연결된 제1 및 제2 MTJ층; 및
    병렬로 연결된 제1 및 제2 트랜지스터를 포함하되,
    상기 제1 및 제2 트랜지스터는 각각 상기 제1 및 제2 MTJ층에 직렬로 연결된 것을 특징으로 하는 자기 램.
  2. 제 1 항에 있어서, 상기 제1 및 제2 MTJ층 중 하나는 상기 메모리 셀의 MTJ층의 최대 저항값을 갖고, 나머지 하나는 최소 저항값을 갖는 것을 특징으로 하는 자기 램.
  3. 한 개의 트랜지스터와 한 개의 MTJ층을 포함하는 메모리 셀과 상기 메모리 셀에 저장된 데이터를 읽을 때 기준이 되는 기준 셀(reference cell)을 구비하는 자기 램에 있어서,
    상기 기준 셀은,
    병렬로 연결된 제1 및 제2 MTJ층; 및
    상기 제1 및 제2 MTJ층에 직렬로 연결된 제1 트랜지스터를 포함하되,
    상기 제1 트랜지스터의 구동 능력은 상기 메모리 셀의 트랜지스터가 갖는 구동 능력의 2배인 것을 특징으로 하는 자기 램.
  4. 제 3 항에 있어서, 상기 제1 및 제2 MTJ층 중 하나는 상기 메모리 셀의 MTJ층의 최대 저항값을 갖고, 나머지 하나는 최소 저항값을 갖는 것을 특징으로 하는 자기 램.
  5. 한 개의 트랜지스터와 한 개의 MTJ층을 포함하는 메모리 셀; 및
    병렬로 연결된 제1 및 제2 MTJ층과 병렬로 연결된 제1 및 제2 트랜지스터를 포함하되, 상기 제1 및 제2 트랜지스터는 각각 상기 제1 및 제2 MTJ층에 직렬로 연결된 기준 셀(reference cell)을 포함하는 자기 램의 읽기방법에 있어서,
    상기 메모리 셀에 소정의 읽기 전류(Is)를 인가하면서 상기 기준 셀에는 상기 읽기 전류의 두 배에 해당하는 전류(2Is)를 인가하는 것을 특징으로 하는 자기 램 읽기방법.
  6. 한 개의 트랜지스터와 한 개의 MTJ층을 포함하는 메모리 셀; 및
    병렬로 연결된 제1 및 제2 MTJ층과 이에 직렬로 연결되어 있고 구동 능력이 상기 트랜지스터의 2배인 제1 트랜지스터를 포함하는 기준 셀(reference cell)이 구비된 자기 램의 읽기방법에 있어서,
    상기 메모리 셀에 소정의 읽기 전류(Is)를 인가하면서 상기 기준 셀에는 상기 읽기 전류의 두 배에 해당하는 전류(2Is)를 인가하는 것을 특징으로 하는 자기 램 읽기방법.
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JP2005000004A JP4634153B2 (ja) 2003-12-30 2005-01-04 磁気ランダムアクセスメモリおよびそのデータ読み出し方法
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100528341B1 (ko) * 2003-12-30 2005-11-15 삼성전자주식회사 자기 램 및 그 읽기방법
US7321507B2 (en) * 2005-11-21 2008-01-22 Magic Technologies, Inc. Reference cell scheme for MRAM
US7697321B2 (en) * 2006-05-22 2010-04-13 Everspin Technologies, Inc. Non-volatile memory cell and methods thereof
DE602006012825D1 (de) 2006-07-27 2010-04-22 St Microelectronics Srl Phasenwechsel-Speichervorrichtung
US7453740B2 (en) * 2007-01-19 2008-11-18 International Business Machines Corporation Method and apparatus for initializing reference cells of a toggle switched MRAM device
US7929334B2 (en) * 2009-01-29 2011-04-19 Qualcomm Incorporated In-situ resistance measurement for magnetic random access memory (MRAM)
MY149776A (en) * 2009-02-20 2013-10-14 Lynch John Memory architecture with a current controller and reduced power requirements
KR101068573B1 (ko) * 2009-04-30 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치
KR101604042B1 (ko) 2009-12-30 2016-03-16 삼성전자주식회사 자기 메모리 및 그 동작방법
US8274819B2 (en) * 2010-02-04 2012-09-25 Magic Technologies Read disturb free SMT MRAM reference cell circuit
US8576617B2 (en) * 2011-11-10 2013-11-05 Qualcomm Incorporated Circuit and method for generating a reference level for a magnetic random access memory element
US8687412B2 (en) * 2012-04-03 2014-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Reference cell configuration for sensing resistance states of MRAM bit cells
CN103035290B (zh) * 2012-11-30 2016-03-30 珠海艾派克微电子有限公司 Eeprom电路、数据读取方法以及非易失性存储器
KR20140108800A (ko) 2013-02-28 2014-09-15 에스케이하이닉스 주식회사 기준 컬럼, 반도체 장치 및 프로세서와 시스템
US9142293B2 (en) * 2013-09-10 2015-09-22 Kabushiki Kaisha Toshiba Resistance change type memory
US8891326B1 (en) * 2013-09-11 2014-11-18 Avalanche Technology, Inc. Method of sensing data in magnetic random access memory with overlap of high and low resistance distributions
KR102169681B1 (ko) 2013-12-16 2020-10-26 삼성전자주식회사 감지 증폭기, 그것을 포함하는 불휘발성 메모리 장치 및 그것의 센싱 방법
US9336847B2 (en) * 2014-04-21 2016-05-10 Qualcomm Incorporated Method and apparatus for generating a reference for use with a magnetic tunnel junction
KR102116879B1 (ko) * 2014-05-19 2020-06-01 에스케이하이닉스 주식회사 전자 장치
WO2017074358A1 (en) 2015-10-28 2017-05-04 Hewlett Packard Enterprise Development Lp Reference column sensing for resistive memory
US9754639B2 (en) 2015-10-30 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and reference circuit thereof
US11080229B2 (en) * 2016-02-13 2021-08-03 HangZhou HaiCun Information Technology Co., Ltd. Processor for calculating mathematical functions in parallel
CN108806756A (zh) * 2016-04-14 2018-11-13 成都三维艾匹科技有限公司 含有多条哑位线的多位元三维一次编程存储器
CN108288481B (zh) * 2018-01-19 2021-10-01 上海磁宇信息科技有限公司 一种可调电压的mram读出电路
CN108847262A (zh) * 2018-06-05 2018-11-20 王梅玉 存储器的读取电路
CN110277490B (zh) * 2019-06-24 2023-06-09 中国科学院微电子研究所 Stt-mram参考单元及其制备方法及包含该参考单元的芯片
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array
US11651807B2 (en) * 2020-12-07 2023-05-16 Everspin Technologies, Inc. Midpoint sensing reference generation for STT-MRAM
CN114639410A (zh) * 2020-12-15 2022-06-17 浙江驰拓科技有限公司 一种磁性随机存储器及其读电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3127953B2 (ja) * 1996-08-09 2001-01-29 日本電気株式会社 半導体記憶装置
US5734605A (en) * 1996-09-10 1998-03-31 Motorola, Inc. Multi-layer magnetic tunneling junction memory cells
US5953248A (en) * 1998-07-20 1999-09-14 Motorola, Inc. Low switching field magnetic tunneling junction for high density arrays
US6111781A (en) * 1998-08-03 2000-08-29 Motorola, Inc. Magnetic random access memory array divided into a plurality of memory banks
US6055178A (en) * 1998-12-18 2000-04-25 Motorola, Inc. Magnetic random access memory with a reference memory array
US6317376B1 (en) * 2000-06-20 2001-11-13 Hewlett-Packard Company Reference signal generation for magnetic random access memory devices
US6426907B1 (en) * 2001-01-24 2002-07-30 Infineon Technologies North America Corp. Reference for MRAM cell
JP5019681B2 (ja) 2001-04-26 2012-09-05 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4434527B2 (ja) * 2001-08-08 2010-03-17 株式会社東芝 半導体記憶装置
US6445612B1 (en) * 2001-08-27 2002-09-03 Motorola, Inc. MRAM with midpoint generator reference and method for readout
JP2003173700A (ja) * 2001-12-03 2003-06-20 Mitsubishi Electric Corp 半導体記憶装置
JP4084089B2 (ja) 2002-05-30 2008-04-30 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US6600690B1 (en) * 2002-06-28 2003-07-29 Motorola, Inc. Sense amplifier for a memory having at least two distinct resistance states
TWI223259B (en) * 2003-01-07 2004-11-01 Ind Tech Res Inst A reference mid-point current generator for a magnetic random access memory
KR100528341B1 (ko) * 2003-12-30 2005-11-15 삼성전자주식회사 자기 램 및 그 읽기방법

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