JP5218230B2

JP5218230B2 - 半導体装置

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Publication number: JP5218230B2
Application number: JP2009092110A
Authority: JP
Inventors: 大輔大島; 克菊池; 健太郎森; 嘉樹中島; 新太郎山道
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2009-04-06
Filing date: 2009-04-06
Publication date: 2013-06-26
Anticipated expiration: 2029-04-06
Also published as: JP2010245269A

Description

本発明は、半導体装置に関するものである。

近年における電子機器の高機能化、高速信号処理対応のために半導体素子の高性能化が進展している。これにより、半導体素子の発熱量の上昇は著しいものとなっている。その一方で、機器の薄型化、小型化が進んでいるため、機器内部の空気温度上昇や局所的な部品の温度上昇が問題になっている。一般に部品温度が許容値を超過すると誤作動等の動作不良や素子破壊を引き起こし、製品としての機能上および信頼性に大きな影響を与えてしまう。

特許文献１では、金属板を放熱板として設けている。半導体チップを搭載した半導体パッケージが複数段積層されており、半導体チップから発生した熱を最上層に設けられた放熱板へ伝達させるために、水平伝熱部と垂直伝熱部を設けている。その結果、内層に位置する半導体チップの放熱効率を向上させている。

特開２００３−１８８３４２号公報

しかしながら、特許文献１のように金属板を用いる場合には、次の課題がある。金属板が外来ノイズ（不所望の電磁波）の受信アンテナとして作用してしまい、これが内蔵ＬＳＩに悪影響を及ぼすことである。また逆に、内蔵ＬＳＩから生じるノイズが金属板を送信アンテナとして自身を自身を含む周囲に放射する場合もある。このように、金属板を用いることは、機器のノイズ耐性を低下させることがある。

そこで、本発明は、基板の反りを抑制する支持体を備えた状態で、ノイズ耐性が向上した半導体装置を提供するものである。

上記の課題を解決するために、本発明の半導体装置は、第１半導体チップが搭載された第１キャリア基板と、前記第１キャリア基板を支持すると共に前記第１半導体チップを覆う第１電極と、前記第１電極上に設けられた誘電体層と、前記誘電体層を挟んで前記第１電極と対向する第２電極と、前記第２電極上に配置され第２半導体チップが搭載された第２キャリア基板と、前記第２キャリア基板を支持すると共に前記第２半導体チップを覆う第３電極と、を備え、前記第１電極または前記第２電極は、前記第２半導体チップの電源端子と電気的に接続され、前記第１電極と前記第２電極との間に所定の電圧が印加されることを特徴とする。

本発明によれば、第１電極によって第１キャリア基板を支持することで第１キャリア基板の反りを防止することができる。また、第３電極によって第２キャリア基板を支持することで、第２キャリア基板の反りを防止することができる。さらに第１キャリア基板と第２キャリア基板とを、第１電極、誘電体層及び第２電極を介して積層するように配置することで、第１キャリア基板と第２キャリア基板とが相互に支持しあうことが可能になり、より反りの防止効果を向上させることができる。
また、第２電極との間に所定の電圧が印加された第１電極によって第１半導体チップを覆うことで、第１半導体チップのノイズ耐性が向上する。また、第２半導体チップを第３電極によって覆うことで、第２半導体チップのノイズ耐性が向上する。さらに、第２半導体チップの第１キャリア基板側には第１電極が設けられるので、第１電極によっても第２半導体チップのノイズ耐性を向上させることができる。
さらに、第２キャリア基板と第１キャリア基板との間には、第１電極、誘電体層及び第２電極によって、第２半導体チップの電源端子に接続された電源デカップリングコンデンサが構成されている。したがって、第２半導体チップの電源品質を向上させることができる。

本発明の第１の実施の形態における半導体装置の断面図である。図１のＡ−Ａ´線に沿う矢視平面図である。図１のＢ−Ｂ´線に沿う矢視平面図である。図１の矢印Ｃ方向から見た矢視平面図である。本発明の第２の実施の形態における半導体装置の断面図である。図５のＤ−Ｄ´線に沿う矢視平面図である。図５のＥ−Ｅ´線に沿う矢視平面図である。図５の矢印Ｆ方向から見た矢視平面図である。本発明の第３の実施の形態における半導体装置の断面図である。本発明の第４の実施の形態における半導体装置の断面図である。図１０のＧ−Ｇ´線に沿う矢視平面図である。図１０のＨ−Ｈ´線に沿う矢視平面図である。本発明の第５の実施の形態における半導体装置の断面図である。図１３のＩ−Ｉ´線に沿う矢視平面図である。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の各図面では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や部材毎に縮尺を適宜変更している。

この実施の形態における半導体装置は、複数のＬＳＩチップを混載させたＳｉＰ（System in a Package）と呼ばれるプリント配線基板を複数積層させたＰｏＰ（Package on Package）を用いるものである。
図１は本発明の第１の実施の形態における半導体装置１００の断面図である。図２は、図１のＡ−Ａ´線に沿う矢視平面図である。図３は、図１のＢ−Ｂ´線に沿う矢視平面図である。図４は、図１の矢印Ｃ方向から見た矢視平面図である。

図１に示すように、半導体装置１００は２つのプリント配線基板５ａ，５ｂを備え、第１のプリント配線基板（第１キャリア基板）５ａが図示下段、第２のプリント配線基板（第２キャリア基板）５ｂが図示上段となるように積層されている。第１のプリント配線基板５ａ及び第２のプリント配線基板５ｂは、図２に示すように、平面視で例えば約３０ｍｍ角程度の大きさに形成されている。

図１及び図２に示すように、第１のプリント配線基板５ａの第２のプリント配線基板５ｂと反対側の面には、導電性材料からなる複数の配線（図示せず）を備えた配線層１０ａが形成されている。配線層１０ａの第２プリント配線基板５ｂと反対側の面には、配線層１０ａの複数の配線を外部に接続するための複数の半田ボール８が設けられている。

第１のプリント配線基板５ａの第２のプリント配線基板５ｂ側の面の略中央には、ＬＳＩチップ（第１半導体チップ）１が埋設されている。ＬＳＩチップ１の端子は配線層１０ａの配線に接続されている。また、当該面の中央部には、図２に示すように、第１のプリント配線基板５ａを支持する第１の支持体（第１電極）３ａが配置されている。また、当該面の周辺部には、図１に示すように、電極パッド１２ａが形成されている。電極パッド１２ａは、第１のプリント配線基板５ａが備える配線（図示せず）に接続されている。電極パッド１２ａ上には、金属等の導電性材料により形成された電気的接続部（接続部）６が設けられている。

第１の支持体３ａは、例えば金属等、導電性を有し、第１のプリント配線基板５ａと比較して剛性の高い材料により形成されている。この実施の形態では、第１の支持体３ａとして、例えば厚み約０．２５ｍｍ程度の銅板を用いている。第１の支持体３ａは、図２に示すように平面視で矩形の形状に形成され、プリント配線基板５ａの外周部を除く大部分を覆い、かつＬＳＩチップ１を覆うように設けられている。

第１の支持体３ａは、第１のプリント配線基板５ａよりも外形寸法が一回り小さく、プリント配線基板５ａの面積よりも小さくなるように形成されている。第１の支持体３ａは、図１に示すように、接着層７ａを介してＬＳＩチップ１に接合されると共に、プリント配線基板５ａに固定されている。これにより、第１のプリント配線基板５ａが高剛性の第１の支持体３ａにより補強されている。

第１の支持体３ａは、図１に示すように、第１の支持体３ａを貫通する導電性材料からなる複数個の層間接続部９ａ、及び、配線層１０ａの配線を介して電源と接続される。したがって、第１の支持体３ａは電源プレーンとみなせる。この電源は、例えば、後述する第２のプリント配線基板５ｂに内蔵されるＬＳＩチップ（第２半導体チップ）２（ＤＤＲ２メモリ）で使用される１．８Ｖの電源である。第１の支持体３ａのＬＳＩチップ１に接合された面と反対側の面には、誘電体層４が設けられている。

誘電体層４は、誘電体材料により形成され、図１及び図２に示すように、第１の支持体３ａと略同一の形状及び同一の面積に形成され、第１の支持体３ａに密着して第１の支持体３ａと一体的に設けられている。誘電体層４の周囲には、複数の電気的接続部６が配置されている。

電気的接続部６は、図２に示すように、第１のプリント配線基板５ａの第２のプリント配線基板５ｂ側の面に設けられた誘電体層４を２重に取り囲むように、誘電体層４の各辺に沿って誘電体層４の周囲に２列設けられている。また、図１に示す電極パッド１２ａは各々の電気的接続部６に対応して設けられている。最外周の列の電気的接続部６は、主にグランド接続用又は電源接続用に用いられる。また、その内側の列の電気的接続部６は、主に信号接続用に用いられる。

図１に示すように、第１のプリント配線基板５ａの配線層１０ａは、例えば４層の樹脂層（図示せず）から構成され、ぞれぞれ内部に導電性材料からなる複数の配線が形成されている。すなわち、第２のプリント配線基板５ｂ側から半田ボール８側へ、第１〜第４の樹脂層が積層され、各々の樹脂層がそれぞれ複数の配線を備えている。第２のプリント配線基板５ｂ側の第１及び第２の樹脂層の厚みは例えば約９０μｍ程度に形成され、半田ボール８側の第３及び第４の樹脂層の厚みは例えば約３５μｍ程度に形成されている。また、第２〜第４の樹脂層の配線の厚みは例えば約１５μｍ程度である。

配線層１０ａの第１の樹脂層に形成された配線は、主に第２のプリント配線基板５ｂが備えるＬＳＩチップ２の電源に割り当てられる。第２の樹脂層に形成された配線は、主にＬＳＩチップ１の端子と電気的に接続される。第３の樹脂層に形成された配線は、主にグランド接続に割り当てられる。第４の樹脂層に形成された配線は、主に半田ボール８との接続及び残りの電源との接続に割り当てられる。

図１に示すように、第１のプリント配線基板５ａの配線層１０ａの反対側には、第２のプリント配線基板５ｂが配置されている。第２のプリント配線基板５ｂの第１のプリント配線基板５ａ側の面には、第１のプリント配線基板５ａの配線層１０ａと同様に複数の配線を備えた複数の樹脂層からなる配線層１０ｂが設けられている。

配線層１０ｂは、第１のプリント配線基板５ａに遠い側から近い側へ、第１〜第４の４層の樹脂層が積層されている。第２の樹脂層の配線は、ＬＳＩチップ２の端子に接続される。第３の樹脂層には、主に信号用の配線が形成される。また、最も第１のプリント配線基板５ａに近い側に配置された第４の樹脂層の配線はグランド用に割り当てられ、配線層１０ｂのプリント配線基板５ａ側の面に形成されたグランドプレーン（第２電極）１１に接続される。

グランドプレーン１１は、金属等の導電性材料により形成され、図１及び図３に示すように、誘電体層４を挟んで第１の支持体３ａと対向するように形成されている。グランドプレーン１１は、第２のプリント配線基板５ｂよりも外形寸法が一回り小さく、プリント配線基板５ｂの面積よりも小さくなるように形成されている。また、グランドプレーン１１は、第１のプリント配線基板５ａを支持する第１の支持体３ａ及びその上に設けられた誘電体層４（図１及び図２参照）と略同一の形状及び面積に形成され、略全面が誘電体層４に密着している。グランドプレーン１１は、配線層１０ｂの配線を介してグランドに接続（接地）されている。

図１に示すように、第１の支持体３ａとグランドプレーン１１とは、誘電体層４を挟んで対向した状態となっている。また、第１の支持体３ａは電源に接続され、グランドプレーン１１はグランドに接続されている。そのため、第１の支持体３ａとグランドプレーン１１との間には、所定の電圧が印加される。すなわち、第１の支持体３ａ、誘電体層４、及びグランドプレーン１１によって第２のＬＳＩチップ２の電源端子に接続された電源デカップリングコンデンサが構成されている。

図１に示すように、電極パッド１２ｂは、グランドプレーン１１と同様、配線層１０ｂのプリント配線基板５ａ側の面に形成されている。電極パッド１２ｂは、第２のプリント配線基板５ｂが備える配線に接続されている。電極パッド１２ｂは、各々の電気的接続部６に対応して設けられ、電気的接続部６に接続されている。これにより、第１のプリント配線基板５ａの電極パッド１２ａと第２のプリント配線基板５ｂの電極パッド１２ｂとが、電気的接続部６を介して接続されている。

第２のプリント配線基板５ｂの配線層１０ｂと反対側の面の略中央には、第１のプリント配線基板５ａと同様に、ＬＳＩチップ２が埋設されている。ＬＳＩチップ２の端子は配線層１０ｂの配線に接続されている。また、第２のプリント配線基板５ｂの当該面には第２のプリント配線基板５ｂを支持する第２の支持体（第３電極）３ｂが配置されている。

第２の支持体３ｂは、例えば金属等、導電性を有し、第２のプリント配線基板５ｂと比較して剛性が高い材料により形成されている。この実施の形態では、第２の支持体３ｂとして、例えば厚み約０．５ｍｍ程度の銅板を用いている。第２の支持体３ｂは、第２のプリント配線基板５ｂの略全面を覆い、かつＬＳＩチップ２を覆うように設けられている。第２の支持体３ｂは、接着層７ｂを介してＬＳＩチップ１に接合されると共に、プリント配線基板５ａに固定されている。これにより、第１のプリント配線基板５ａが高剛性の第１の支持体３ａにより補強されている。

第２の支持体３ｂは、第１の支持体３ｂを貫通する導電性材料からなる複数個の層間接続部９ｂ、及び、配線層１０ｂの配線を介してグランドと接続される。したがって、第２の支持体３ｂはグランドプレーンとみなせる。

次に、この実施の形態の半導体装置１００の作用について説明する。
図１及び図４に示すように、半導体装置１００の一方の面を覆う第２の支持体３ｂが導電性材料により形成され、層間接続部９ｂ及び配線層１０ｂの配線を介してグランドと接続されている。これにより、第１のプリント配線基板５ａ及び第２のプリント配線基板が支持体３によって電気的にシールドされる。
したがって、この実施の形態によれば、半導体装置１００のノイズ耐性を向上させることができる。

また、第１のプリント配線基板５ａの第１の支持体３ａが層間接続部９ａ及び配線層１０ａの配線を介して電源と接続されている。これにより、支持体３ａが電源プレーンとして機能する。また、支持体３ａは、第１のプリント配線基板５ａの周辺部に設けられた電気的接続部６の形成領域を除く領域に形成され、第１のプリント配線基板５ａの大部分を覆う大きな面積を有している。
したがって、この実施の形態によれば、半導体装置１００の電源品質を向上させることができる。

さらに、グランドに接続されたグランドプレーン１１と、第２のＬＳＩチップ２の電源端子に接続された第１の支持体とが、誘電体層４を挟んで対向している。これにより、第１のプリント配線基板５ａと第２のプリント配線基板５ｂとの間に、第２のＬＳＩチップ２に接続された電源デカップリングコンデンサーが構成されている。
したがって、この実施の形態によれば、半導体装置１００の電源品質をさらに向上させることができる。

また、第１の支持体３ａ及び第２の支持体３ｂは金属等の比較的剛性の高い材料により形成されている。また、第１の支持体３ａは第１のプリント配線基板５ａの周辺部の電気的接続部６の形成領域を除く広い範囲を覆い、第２の支持体３ｂは第２のプリント配線基板５ｂの略全面を覆うように設けられている。これにより、比較的剛性の低い第１のプリント配線基板５ａ及び第２のプリント配線基板５ｂを支持し補強することができる。

したがって、この実施の形態の半導体装置１００によれば、１のプリント配線基板５ａ及び第２のプリント配線基板５ｂの反りを抑制することができる。また、第１の支持体３ａを備えた第１のプリント配線基板５ａと第２の支持体３ｂを備えた第２のプリント配線基板５ｂとを積層させることで、これらが相互に支持しあい、よりそりを抑制する効果を向上させることができる。

また、第１の支持体３ａによって第１のプリント配線基板５ａの反りを防止した状態で、第２のプリント配線基板５ｂを第１のプリント配線基板５ａ上に積層させることができる。
したがって、複数のプリント配線基板５ａ，５ｂが積層された高密度な半導体装置１００を容易に製造することが可能になる。また、複数のプリント配線基板５ａ，５ｂを積層させることができるので、半導体装置１００の層数を増加させ、電気配線設計を容易にすることができる。

また、第１のプリント配線基板５ａと第２のプリント配線基板５ｂとの間に誘電体材料からなる誘電体層４が配置されている。また、誘電体層４は、第１の支持体３ａと同様、第１のプリント配線基板５ａの周辺部の電気的接続部６の形成領域を除く広い範囲に設けられている。したがって、誘電体層４を比較的弾性率の低い低弾性材料で形成することでアンダーフィルとして機能させ、第１のプリント配線基板５ａと第２のプリント配線基板５ｂとの間に発生する応力を緩和することができる。

また、第１のＬＳＩチップ１は、接着層７ａを介して第１の支持体３ａに接合されている。また、第２のＬＳＩチップ２は、接着層７ｂを介して第２の支持体３ｂに接合されている。また、第１の支持体３ａ及び第２の支持体３ｂは、例えば金属等の比較的熱伝導率の高い材料により形成されている。したがって、例えば接着層７ａ，７ｂとして熱伝導率の高いものを用いることで、ＬＳＩチップ１，２において発生した熱を支持体３ａ，３ｂに伝熱させ放熱させることができる。また、支持体３ａ，３ｂはそれぞれプリント配線基板５ａ，５ｂ上の広い範囲に形成されているので、ＬＳＩチップ１，２の放熱性をより向上させることができる。

以上説明したように、この実施の形態によれば、プリント配線基板５ａ，５ｂの反りを抑制する支持体３ａ，３ｂを備えた状態で、ノイズ耐性が向上した半導体装置１００を提供することができる。

以下、本発明の実施の形態の変形例について説明する。
図５〜図８は、上記の実施の形態の図１〜図４に相当する第１の変形例に係る半導体装置２００を示す図である。半導体装置２００は、第２のプリント配線基板５ｂに複数のＬＳＩチップ２を備える点で、上記の実施の形態において説明した半導体装置１００と異なっている。その他の点は同様であるので、同一の部分には同一の符号を付して説明は省略する。

図５〜図８に示すように、半導体装置２００は第２のプリント配線基板５ｂの配線層１０ｂと反対側の面に４つのＬＳＩチップ２が埋設されている。４つのＬＳＩチップ２は図７及び図８に示すように、それぞれがグランドプレーン１１及び第２の支持体３ｂと平面的に重なるように、グランドプレーン１１と第２の支持体３ｂとの間に互いに離間して配置されている。

本変形例に係る半導体装置２００によれば、上記の半導体装置１００と同様の効果が得られるだけでなく、第２のプリント配線基板５ｂが複数のＬＳＩチップ２を搭載することができる。

図９は、上記の実施の形態の図１に相当する第２の変形例に係る半導体装置３００の断面図である。半導体装置３００は、第２のプリント配線基板５ｂを備えていない点で、上記の実施の形態において説明した半導体装置１００と異なっている。その他の点は同様であるので、同一の部分には同一の符号を付して説明は省略する。

本変形例に係る半導体装置３００によれば、プリント配線基板５ａが単層であった場合であっても、支持体３ａによりプリント配線基板５ａの反りを抑制すると共に、支持体３ａを電源またはグランドに接続し、ノイズ耐性を向上させることができる。
また、本変形例における半導体装置３００において、支持体３ａをＬＳＩチップ１の電源端子に接続し、支持体３ａ上に上記の実施の形態と同様に誘電体層４を設け、その上にグランドプレーン１１又は支持体３ｂを配置してグランドと接続してもよい。これにより、電源デカップリングコンデンサーが構成され、半導体装置３００のノイズ耐性をさらに向上させることができる。

図１０〜図１２は、上記の実施の形態の図１〜図３に相当する第３の変形例に係る半導体装置４００を示す図である。半導体装置４００は、電気的接続部６が、誘電体層４の周囲を１重に取り囲むように、誘電体層４の各辺に沿って１列設けられている点で上記の実施の形態において説明した半導体装置１００と異なっている。その他の点は同様であるので、同一の部分には同一の符号を付して説明は省略する。

半導体装置４００では、図１０〜図１２に示すように、電気的接続部６を１列として、電源、グランド、信号を混在させている。この場合、電気的接続部６の数が減少するものの、第１の支持体３ａの面積を大きくできる。これにより、第１のプリント配線基板５ａ及び第２のプリント配線基板５ｂに対する反りの抑制効果が大きくなる。逆に、電気的接続部６の数が多く必要な場合は、列の数を増やすことができる。

図１３及び図１４は、上記の実施の形態の図１及び図２に相当する第４の変形例に係る半導体装置５００を示す図である。半導体装置５００は、上記の実施の形態における誘電体層４の形成領域に、誘電体層４ａと導電部４ｂとが離間して設けられている点で上記の実施形態で説明した半導体装置１００と異なっている。その他の点は同様であるので、同一の部分には同一の符号を付して説明は省略する。

半導体装置５００では、第１の支持体３ａの面積の半分程度の領域に上記の実施の形態の誘電体層４と同様の誘電体層４ａが形成され、半分程度の領域に導電性材料により導電部４ｂが形成されている。これにより、第１の支持体３ａの誘電体層４ａの形成領域に電源デカップリングコンデンサを構成し、第１の支持体３ａの誘電体層４ａの形成領域をＬＳＩチップ２で使用される電源のプレーンに割り当てることができる。また、第１の支持体３ａの導電部４ｂの形成領域をグランドのプレーンに割り当てることができる。したがって、電源デカップリングコンデンサによる効果に加え、第１のプリント配線基板５ａの電源配線を第２のプリント配線基板５ｂに面で接続することが可能となる。

尚、この発明は上述した実施の形態及びその変形例に限られるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上記の実施の形態においてはプリント配線基板を２段積層としているが、説明を容易にするためであり、これに限定されるものではない。
また、上記の実施の形態において、ＬＳＩチップの接続方法は銅ポストによる接続でなくてもよく、例えば半田ボールによるフリップチップ接続でも構わない。
また、第１の支持体とその上段のプリント配線基板のグランドプレーンは同一の面積である必要はない。電源デカップリングコンデンサとして機能するには、少なくとも両者の一部が対向していればよい。したがって、上段の最下層のグランドプレーンの面積を小さくして、上段のプリント配線基板の最下層をその他の電源や信号配線のために用いてもよい。
また、プリント配線基板とメインボードへの接続方法についても、半田ボールによるＢＧＡ（Ball Grid Array）接続としているが、これに限定されない。あるいは、電源デカップリングコンデンサの機能が不要ならば、上段のプリント配線基板の最下層のグランドプレーンを省略してもよい。
また、下段のプリント配線基板の支持体と上段のプリント配線基板の最下層のグランドプレーンの間を誘電体層ではなく、導電性の材料で接続してもよい。このときは、グランドプレーンは支持体と同電位になる。
また、上記の実施の形態では、第１の支持体（第１電極）が第２のＬＳＩチップの電源端子に接続されている構成としたが、第１の支持体をグランドに接続し、グランドプレーン（第２電極）を第２のＬＳＩチップの電源端子に接続する構成としてもよい。
また、第１のプリント配線基板と第１の支持体を含む層を複数積層させてもよい。

１ＬＳＩチップ（第１半導体チップ）、２ＬＳＩチップ（第２半導体チップ）、３ａ支持体（第１電極）、３ｂ支持体（第３電極）、４，４ａ誘電体層、５ａプリント配線基板（第１キャリア基板）、５ｂプリント配線基板（第２キャリア基板）、６電気的接続部（接続部）、７ａ，７ｂ接着層、１１グランドプレーン（第２電極）、１００，２００，３００，４００，５００半導体装置

Claims

第１半導体チップが搭載された第１キャリア基板と、
前記第１キャリア基板を支持すると共に前記第１半導体チップを覆う第１電極と、
前記第１電極上に設けられた誘電体層と、
前記誘電体層を挟んで前記第１電極と対向する第２電極と、
前記第２電極上に配置され第２半導体チップが搭載された第２キャリア基板と、
前記第２キャリア基板を支持すると共に前記第２半導体チップを覆う第３電極と、
を備え、
前記第１電極または前記第２電極は、前記第２半導体チップの電源端子と電気的に接続され、前記第１電極と前記第２電極との間に所定の電圧が印加されること
を特徴とする半導体装置。
前記誘電体層の周囲に前記第１キャリア基板が備える配線と前記第２キャリア基板が備える配線とを電気的に接続する接続部が設けられていること
を特徴とする請求項１に記載の半導体装置。
前記接続部により接続された前記配線は接地されたグランド配線であること
を特徴とする請求項２に記載の半導体装置。
前記第１電極は前記電源端子と電気的に接続されていること
を特徴とする請求項１ないし請求項３のいずれか一項に記載の半導体装置。
前記第３電極は接地されていること
を特徴とする請求項１ないし請求項４のいずれか一項に記載の半導体装置。
前記第２電極は接地されていること
を特徴とする請求項１ないし請求項５のいずれか一項に記載の半導体装置。
前記第１キャリア基板と前記第１電極とを有する層が複数積層されていること
を特徴とする請求項１ないし請求項６のいずれか一項に記載の半導体装置。
前記第１半導体チップと前記第１電極との間に接着層が設けられていること
を特徴とする請求項１ないし請求項７のいずれか一項に記載の半導体装置。
前記第２半導体チップと前記第３電極との間に接着層が設けられていること
を特徴とする請求項１ないし請求項８のいずれか一項に記載の半導体装置。