JP6537815B2 - 半導体パッケージ及びその製造方法 - Google Patents

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Description

本発明は、半導体パッケージの実装技術に関する。特に、支持基板上に複数の半導体デバイスを積層した積層型半導体パッケージの製造工程において発生する応力を緩和するための技術に関する。
従来、支持基板上に、ＩＣチップ等の半導体デバイスを搭載する半導体パッケージ構造が知られている。このような半導体パッケージは、一般的には、支持基板上に、ダイアタッチ材と呼ばれる接着材を介してＩＣチップ等の半導体デバイスを接着し、その半導体デバイスを封止体（封止用樹脂）で覆って保護する構造を採用している。
半導体パッケージに用いる支持基板としては、プリント基板、セラミックス基板等の様々な基板が用いられている。特に、近年では、金属基板を用いた半導体パッケージの開発が進められている。金属基板上に半導体デバイスを搭載し再配線によりファンアウトする半導体パッケージは、電磁シールド性や熱特性に優れるといった利点を有し、信頼性の高い半導体パッケージとして注目されている。また、このような半導体パッケージは、パッケージデザインの自由度が高いという利点も有する。
また、支持基板上に半導体デバイスを搭載する構造とした場合、大型の支持基板上に複数の半導体デバイスを搭載することにより、同一プロセスで複数の半導体パッケージを製造することが可能である。この場合、支持基板上に形成された複数の半導体パッケージは、製造プロセスの終了後に個片化され、個々の半導体パッケージが完成する。このように支持基板上に半導体デバイスを搭載する半導体パッケージ構造は、量産性が高いという利点も有している。
そのような支持基板として大型の金属基板を用いた量産を考慮した場合、加工プロセスにおいて支持基板にある程度の剛性が必要となる。しかしながら、製造プロセスの過程で発生する反りは、その剛性に起因して矯正が困難であるため、製造プロセス中に極力反りを発生させないことと、半導体パッケージの信頼性の観点から内部応力を低減することが大きな課題となっている。
特に近年、特許文献１に示されるように、金属基板上に複数の半導体デバイスを積層した積層型半導体パッケージが開発されている。このような積層型半導体パッケージにおいては、その製造過程において問題が生じ得る。第１に、半導体デバイスを絶縁分離する樹脂層を硬化させる際に発生する内部応力により、反りの発生、残留応力による長期信頼性の低下、及び異種材料で構成される層間での剥離が生じるという問題がある。第２に、半導体パッケージを構成する支持基板、樹脂材料、シリコン、金属配線それぞれの線膨張率の不整合により反りが生じるという問題がある。
特開２０１０−２７８３３４号公報
本発明は、上述した問題に鑑みてなされたものであり、信頼性が高く、設計の自由度が高い半導体パッケージを提供することを課題とするものである。
本発明の一実施形態による半導体パッケージは、支持基板上に設けられた第１半導体デバイスと、前記第１半導体デバイスを覆う第１封止体と、前記第１封止体上に設けられ、前記第１半導体デバイスに接続された第１配線と、前記第１配線を覆う中間バッファ層と、前記中間バッファ層上に設けられた第２封止体と、を含む半導体パッケージであって、前記第１封止体及び前記第２封止体と前記中間バッファ層とは異なる絶縁材料からなることを特徴とする。
本発明の一実施形態による半導体パッケージの製造方法は、支持基板上に第１封止体で覆われた第１半導体デバイスを配置し、前記第１封止体上に、前記第１半導体デバイスに接続された第１配線を形成し、前記第１配線上に中間バッファ層を形成し、前記中間バッファ層上に第２封止体を形成することを含む、半導体パッケージの製造方法であって、前記第１封止体及び前記第２封止体と前記中間バッファ層とは異なる絶縁材料からなることを特徴とする。
前記中間バッファ層上には、前記第２封止体に覆われた第２半導体デバイスをさらに配置してもよい。このとき、第２半導体デバイスは、並列に複数配置してもよい。
また、前記第２封止体上には、前記第２半導体デバイスに接続された第２配線をさらに有してもよいし、前記第１配線に接続された第２配線をさらに有してもよい。
また、本発明の一実施形態による半導体パッケージは、支持基板上に、前記支持基板の主面に対して垂直な方向に重ねて配置された複数の半導体デバイスと、前記複数の半導体デバイスを覆う第１封止体と、前記第１封止体上に設けられ、前記複数の半導体デバイスのいずれかに接続された第１配線と、前記第１配線を覆う中間バッファ層と、前記中間バッファ層上に設けられた第２封止体と、を含む半導体パッケージであって、前記第１封止体及び前記第２封止体と前記中間バッファ層とは異なる絶縁材料からなることを特徴とする。
前記中間バッファ層は、複数層で構成される積層構造を有していてもよい。また、前記中間バッファ層上には、さらに、前記支持基板の主面に対して垂直な方向に重ねて配置された複数の半導体デバイスを含み、前記第２封止体が、前記中間バッファ層上に設けられた複数の半導体デバイスを覆う構成としてもよい。
前記複数の半導体デバイスは、平面視において互いに一部が重ならないように配置されていてもよい。
前記第１封止体と前記第２封止体を構成する材料は同一の絶縁材料であってもよい。その際、前記中間バッファ層は、同一温度条件下において、前記第１封止体及び前記第２封止体よりも小さい弾性率を有するものを用いる。また、前記中間バッファ層の膜厚は、前記第１封止体の膜厚の１／１０〜１／２であることが好ましい。
前記支持基板に接して、さらに下地バッファ層が設けられてもよい。そして、前記半導体デバイスは、前記下地バッファ層上に配置されてもよい。このとき、前記下地バッファ層に第１開口部を設け、前記第１開口部の内側における前記第１封止体には第２開口部を設け、前記第２開口部を介して前記第１配線と前記支持基板とが接続される構造としてもよい。
前記中間バッファ層は、室温において２ＧＰａ以下、かつ、１００℃を超える温度において１ＧＰａ以下の弾性率を有する材料で構成されることが好ましい。
前記中間バッファ層により前記第１配線に起因する段差が平坦化されている構造とすることが好ましい。前記中間バッファ層は、熱硬化性樹脂を含んでもよい。
本発明によれば、信頼性が高く、設計の自由度が高い半導体パッケージを実現することができる。
本発明の第１実施形態に係る半導体パッケージの外観図である。 本発明の第１実施形態に係る半導体パッケージの断面図である。 本発明の第１実施形態に係る半導体パッケージの製造工程を示す図である。 本発明の第１実施形態に係る半導体パッケージの製造工程を示す図である。 本発明の第１実施形態に係る半導体パッケージの製造工程を示す図である。 本発明の第１実施形態に係る半導体パッケージの製造工程を示す図である。 本発明の第１実施形態に係る半導体パッケージの製造工程を示す図である。 本発明の第１実施形態に係る半導体パッケージの製造工程を示す図である。 本発明の第２実施形態に係る半導体パッケージの断面図である。 本発明の第３実施形態に係る半導体パッケージの断面図である。 本発明の第４実施形態に係る半導体パッケージの断面図である。 本発明の第５実施形態に係る半導体パッケージの断面図である。 本発明の第６実施形態に係る半導体パッケージの断面図である。 本発明の第７実施形態に係る半導体パッケージの断面図である。 本発明の第８実施形態に係る半導体パッケージの断面図である。
以下、本発明の一実施形態に係る半導体パッケージについて、図面を参照しながら詳細に説明する。以下に示す実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定されるものではない。
なお、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号（数字の後にａ、ｂなどを付しただけの符号）を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。
また、本明細書中において「上」とは、支持基板の主面（半導体デバイスを配置する面）を基準とした相対的な位置を指し、支持基板の主面から離れる方向が「上」である。図２以降においては、紙面に向かって上方が「上」となる。また、「上」には、物体の上に接する場合（つまり「ｏｎ」の場合）と、物体の上方に位置する場合（つまり「ａｂｏｖｅ」の場合）とが含まれる。「下」についても同様に、支持基板の主面に近づく方向が「下」である。
（第１実施形態）
＜パッケージの外観＞
図１は、本発明の第１実施形態に係る半導体パッケージ１００の外観図である。なお、図１の手前部分は、内部構成の外観を示すために切断面を図示している。
図１において、支持基板１１上には、半導体デバイス１２ａ〜１２ｃが配置されている。各半導体デバイス１２ａ〜１２ｃは、それぞれ封止体１３ａ〜１３ｃで覆われた状態で支持基板１１上に配置されている。つまり、支持基板１１上に、半導体デバイス１２ａ〜１２ｃと封止体１３ａ〜１３ｃを交互に積層して配置された構造体となっている。さらに、封止体１３ｃの上には、ソルダレジスト１４及び外部端子１５が配置されて、積層型の半導体パッケージ１００が構成される。
このように、本実施形態に係る積層型の半導体パッケージ１００は、支持基板１１をそのまま基体として用い、積層された複数の半導体デバイス１２ａ〜１２ｃを樹脂で構成される複数の封止体１３ａ〜１３ｃで覆うことにより外気から保護する構造となっている。そして、本実施形態の半導体パッケージ１００は、封止体と封止体の間に、その界面に生じる内部応力を抑制するための応力緩和層を設けた点に特徴がある。詳細については、より具体的な断面図を用いて以下に説明する。
＜パッケージ構造＞
図２は、図１を用いて説明した半導体パッケージ１００の構造の一部を詳細に説明するための断面図である。１０１は、支持基板であり、ここでは金属基板を用いる。金属基板としては、ステンレス等の鉄合金基板や銅合金基板などの金属基板を用いればよい。勿論、金属基板に限定する必要はなく、用途やコストに応じて、シリコン基板、ガラス基板、セラミックス基板、有機基板などを用いることも可能である。
支持基板１０１上には、支持基板と封止体との間の内部応力を緩和する絶縁層（本明細書中では「下地バッファ層」という）１０２が設けられている。下地バッファ層１０２は、支持基板１０１と後述する封止体１０３ｂとの間に生じる内部応力を緩和するために設けられる。つまり、下地バッファ層１０２の役割は、支持基板１０１の物性値と後述する封止体１０３ｂの物性値との差に起因する内部応力（支持基板１０１と封止体１０３ｂの境界面に生じる応力）を低減することである。
そのため、下地バッファ層１０２としては、支持基板１０１及び封止体１０３ｂの弾性率より小さい弾性率を有する絶縁層を用いることが望ましい。本実施形態に係る半導体パッケージ１００では、下地バッファ層１０２として、膜厚が１０〜２００μｍの熱硬化性樹脂若しくは熱可塑性樹脂（例えばエポキシ系樹脂）を用いる。また、熱伝導率を高めた無機材料や金属フィラーを含有した樹脂材料を用いてもよい。
なお、本実施形態では、支持基板１０１に接して下地バッファ層１０２を設けた例を示すが、下地バッファ層１０２を省略することも可能である。
下地バッファ層１０２の上には、図示しない接着材（ダイアタッチ材）を介して半導体デバイス１０３ａが設けられている。接着材は、支持基板と半導体デバイスとを接着する公知の接着材（ここでは、下地バッファ層１０２と半導体デバイス１０３ａとを接着する接着材）であり、例えばダイアタッチフィルムを用いればよい。
なお、本実施形態では、接着材を用いて半導体デバイス１０３ａを接着しているが、接着材を用いずに、下地バッファ層１０２上に直接半導体デバイス１０３ａを設けることも可能である。その場合、下地バッファ層１０２として樹脂材料を用い、その樹脂材料を硬化させる前に半導体デバイス１０３ａを配置し、その後、硬化させればよい。
半導体デバイス１０３ａは、ＩＣチップやＬＳＩチップ等の半導体素子である。公知のダイシング工程、ダイボンディング工程を経て、下地バッファ層１０２上に配置される。なお、図１では、支持基板１０１上に１つの半導体デバイスを配置する例を示しているが、実際には、支持基板１０１上にさらに多くの半導体デバイスを並列に配置することが可能である。これにより量産性を向上させることができる。例えば、５００ｍｍ×４００ｍｍといった大型基板上に５００個以上の半導体デバイスを配置してもよい。
半導体デバイス１０３ａは、封止体１０３ｂによってその上面及び側面を覆われ、外部環境から保護される。封止体１０３ｂとしては、エポキシ系樹脂を用いることができるが、その他の公知の封止用樹脂を用いてもよい。
封止体１０３ｂの上には配線１０３ｃが設けられている。ここでは、配線１０３ｃとして、銅配線を用いている。勿論、銅に限らず、アルミニウムや銀など、半導体デバイスとの良好な電気的接続が確保できる材料であれば公知の如何なる材料を用いてもよい。なお、図２では、配線１０３ｃとして１つのパターンのみに符号を付しているが、図２から明らかなように、同じ層にはさらに多くの配線が形成されている。
本実施形態では、以上説明した半導体デバイス１０３ａ、封止体１０３ｂ及び配線１０３ｃとで構成される構造体を積層体１０３と呼ぶこととする。すなわち、本明細書中では、半導体デバイスと、該半導体デバイスを覆う封止体と、該封止体上に設けられた配線とをまとめて「積層体」という単位で扱うこととする。
配線１０３ｃ上（すなわち、積層体１０３上）には、封止体と封止体との間の内部応力を緩和する絶縁層（本明細書中では「中間バッファ層」という）１０４が設けられている。中間バッファ層１０４としては、封止体１０３ｂや後述する封止体１０５ｂとは異なる材料、具体的には、同一温度条件下で、封止体１０３ｂや後述する封止体１０５ｂに比べて弾性率の小さい絶縁層を用いる。例えば、室温領域において２ＧＰａ以下、かつ、１００℃を超える温度領域では１ＧＰａ以下の弾性率を有する絶縁材料を用いることが好ましい。それぞれの温度領域において弾性率に上限を設けた理由は、それら上限値を超えると中間バッファ層１０４が硬すぎて応力緩和層としての機能が落ちてしまうからである。
すなわち、室温においては、ある程度の硬さがあっても（弾性率が大きくても）応力緩和層として十分機能するため、中間バッファ層１０４の弾性率は、少なくとも２ＧＰａ以下であればよい。一方、熱硬化性樹脂の硬化温度（１７０℃前後）付近など、１００℃を超える温度領域（望ましくは１５０℃を超える温度領域）においては、中間バッファ層１０４の弾性率を１ＧＰａ以下とする。そのような高温域で１ＧＰａを上回ると、応力緩和層としての機能を果たせなくなる虞があるからである。
なお、弾性率が小さければ小さいほど応力緩和層としての機能は高くなるが、あまりにも弾性率が小さすぎると流動性が極端に高くなり、もはや層としての形状を維持できなくなる虞がある。したがって、本実施形態では、特に弾性率に下限を設けていないが、室温から２６０℃（後述するリフロー温度）の範囲内において形状を維持できる範囲の弾性率であることが条件となる。
本実施形態では、配線１０３ｃ上における中間バッファ層１０４の膜厚が１５〜２０μｍとなるように膜厚を制御することが好ましい。応力緩和という目的だけみれば中間バッファ層１０４を厚くすればするほど効果がある。しかしながら、弾性率が小さい材料であるということは、線膨張係数が大きい材料であるとも言えるため、線膨張係数の大きい中間バッファ層１０４を厚く設けてしまうと、後にビア（コンタクトホール）を形成する際にビアの信頼性に影響を与える虞がある。例えば、中間バッファ層１０４を厚く設けると、垂直方向の伸縮によりビア底部の接合面における破断やビアトップ側及び内層側における配線パターンの断線といった問題が生じ得る。
そのため、中間バッファ層１０４の膜厚は、配線１０３ｃを平坦化できる範囲内で、出来るだけ薄くすることが好ましい。例えば、封止体１０３ｂの膜厚に対して１／１０〜１／２（好ましくは１／４〜１／２）の厚さであることが望ましい。中間バッファ層１０４の膜厚を封止体１０３ｂの１／１０程度とした場合、信頼性を確保しつつ半導体パッケージを小型化することができる。ただし、膜厚が薄くなると応力緩和効果が相対的に下がってしまうため、応力緩和効果を重視する場合は、１／４〜１／２程度の膜厚を確保しておく方が半導体パッケージの小型化と信頼性の向上とをバランス良く実現する上で好ましいのである。
また、この事から中間バッファ層１０４としては、その上に設けられる封止体１０５ｃよりも線膨張係数の大きい絶縁材料を用いることが好ましいとも言える。本実施形態では、中間バッファ層１０４として弾性率の小さい絶縁層を用いるため、結果的に、線膨張係数（ＣＴＥ）の大きい絶縁層を用いることとなる。
以上のような物性値を有する中間バッファ層１０４の形成には、エポキシ系、フェノール系またはポリイミド系の樹脂や金属に対して十分な密着力を有する樹脂材料を用いることが望ましい。「十分な密着力」とは、温度、湿度及び機械的ストレスに対する一般的な半導体パッケージの信頼性試験において剥離を起こさない程度の密着力をいう。
また、中間バッファ層１０４に用いる樹脂材料は、硬化前に十分な流動性を備え、配線等に起因する段差を平坦化し得る材料であることが望ましい。特に、半導体パッケージでは数十μｍの膜厚の絶縁層を形成する必要があるため、厚さ方向に均一に硬化させることが可能な熱硬化性樹脂材料を用いることが望ましい。中間バッファ層１０４としては、上述した物性値を満たすのであれば、如何なる樹脂材料を用いてもよい。
なお、一般的に、金属基板と封止体との間に生じる内部応力よりも封止体同士の間に生じる内部応力の方が小さいため、中間バッファ層１０４の弾性率は、下地バッファ層１０２の弾性率より大きくてもよい。
中間バッファ層１０４上には、積層体１０５、中間バッファ層１０６、積層体１０７、中間バッファ層１０８、及び積層体１０９が順次重ねて配置される。このように、本実施形態に係る半導体パッケージ１００は、積層体ごとに中間バッファ層を設けることにより、積層体と積層体の間、すなわち封止体と封止体との間の界面に生じる内部応力を緩和する構造となっている。
なお、図３〜８を参照して後述するが、積層体１０５、積層体１０７、及び積層体１０９は、それぞれ、半導体デバイス１０５ａ、１０７ａ及び１０９ａ、封止体１０５ｂ、１０７ｂ及び１０９ｂ、並びに配線１０５ｃ、１０７ｃ及び１０９ｃで構成されている。ここでは積層体を４段まで重ねて配置する例を示したが、この数に限定する必要はなく、これより少ない段数を重ねて配置したり、さらに多くの段数を重ねて配置したりすることも可能である。
ここで、中間バッファ層１０６及び中間バッファ層１０８は、それぞれ中間バッファ層１０４と同じ材料で構成してもよい。また、封止体１０５ｂ、封止体１０７ｂ、封止体１０９ｂも、それぞれ封止体１０３ｂと同じ材料で構成することができる。勿論、これらに限定されず、中間バッファ層や各封止体の弾性率を異なるものとしたり、膜厚を異なるものとしたりしてもよい。
積層体１０９上には、封止体１１０、配線１１１、封止体１１２及び配線１１３が設けられている。なお、本実施形態では、積層体１０９の上方に配線１１１と配線１１３とで構成される二層構造の配線層を設けているが、配線の層数は増減可能であり、必要に応じて適宜決定すればよい。
配線１１３上には、ソルダレジスト１１４が設けられ、その上には、開口部を介して外部端子（本実施形態では、はんだボール）１１５が設けられる。ソルダレジスト１１４は、封止体１０３ｂ等の他の封止体と同じものを用いてもよいし、外気に直接触れるため、より保護膜としての機能性に優れた材料を用いてもよい。また、外部端子１１５をはんだボールで構成する場合は、２６０℃前後のリフロー処理により形成すればよい。勿論、はんだボールに限らず、外部端子１１５として、ピン形状や平面状の電極端子を用いることもできる。すなわち、本実施形態に係る半導体パッケージ１００は、ＢＧＡ（ボールグリッドアレイ）、ＬＧＡ（ランドグリッドアレイ）、ＰＧＡ（ピングリッドアレイ）その他の如何なるタイプの半導体パッケージとしてもよい。この点については、これ以降の実施形態においても同様である。
＜製造工程＞
図３〜図８は、本発明の第１実施形態に係る半導体パッケージ１００の製造工程を示す図である。
まず、図３（Ａ）において、金属基板１０１上に、応力緩和層として機能する下地バッファ層１０２を形成する。ここでは、金属基板１０１として鉄合金のステンレス基板（ＳＵＳ基板）を用いるが、ある程度の剛性を備えた基板であれば他の材料で構成される基板であってもよい。例えば、ガラス基板、シリコン基板、セラミックス基板、有機基板であってもよい。
下地バッファ層１０２としては、支持基板１０１及び後に形成する封止体１０３ｂの弾性率より小さい弾性率を有する絶縁層を用いる。本実施形態における半導体パッケージ１００では、膜厚が１０〜２００μｍの熱硬化性樹脂を用いる。
下地バッファ層１０２を形成したら、その上に半導体デバイス１０３ａを接着する。なお、図３（Ａ）には図示しないが、半導体デバイス１０３ａは、接着材（ダイアタッチ材）を用いて接着する。具体的には、まずウェハ上に公知の半導体プロセスによって複数の半導体デバイス（半導体素子）を作り込み、ダイアタッチフィルムを半導体デバイスに貼り付けた状態でバックグラインド工程（ウェハの薄厚化）を行う。その後、ダイシング工程により複数の半導体デバイスを個片化し、ダイアタッチごと切り離した複数の半導体デバイス１０３ａを、下地バッファ層１０２上に接着する。
次に、図３（Ｂ）に示すように、半導体デバイス１０３ａを覆うように封止体１０３ｂを形成する。封止体１０３ｂとしては、エポキシ系樹脂、フェノール系樹脂、およびポリイミド系樹脂のいずれかを用いることができる。熱硬化性樹脂であっても、光硬化性樹脂であってもよい。また、封止体１０３ｂは、スクリーン印刷法、スピンコーティング法等、公知の如何なる塗布方法を用いてもよい。
封止体１０３ｂを形成したら、次は、封止体１０３ｂに対して公知のフォトリソグラフィ技術によりパターニングを行って必要箇所に開口部を形成した後、公知の成膜技術及びフォトリソグラフィ技術により、配線１０３ｃを形成する。前述の開口部は、配線１０３ｃと半導体デバイス１０３ａとを接続するためのものである。
こうして図３（Ｂ）に示すように、支持基板１０１上に、半導体デバイス１０３ａ、封止体１０３ｂ及び配線１０３ｃで構成される積層体１０３が配置された構造とすることができる。
次に、図４（Ａ）に示すように、配線１０３ｃを覆うように中間バッファ層１０４を形成する。前述のとおり、中間バッファ層１０４としては、封止体１０３ｂ及び後に形成する封止体１０５ｂよりも小さい弾性率の絶縁層を用いる。本実施形態では、室温領域において２ＧＰａ以下、かつ、１００℃を超える温度領域では１ＧＰａ以下の弾性率を有する熱硬化性の樹脂材料を用いる。
さらに、本実施形態では、公知の塗布法により樹脂材料を配線１０３ｃ上に塗布した後、熱硬化により樹脂材料を硬化させて中間バッファ層１０４を形成する。塗布の段階で十分な流動性を備えた樹脂材料を用いることにより、配線１０３ｃに起因する段差を平坦化することができる。この平坦化は、後に中間バッファ層１０４上に半導体デバイス１０５ａを形成する際に、接着材（ダイアタッチ材）を薄くすることができるという効果を奏する。
次に、図４（Ｂ）に示すように、中間バッファ層１０４上に、半導体デバイス１０５ａ、封止体１０５ｂ及び配線１０５ｃを設ける。こうして図４（Ｂ）に示すように、支持基板１０１上に、半導体デバイス１０５ａ、封止体１０５ｂ及び配線１０５ｃで構成される積層体１０５が配置される。積層体１０５の具体的な配置方法については、積層体１０３と同様であるため、ここでの詳細な説明は省略する。
次に、図５（Ａ）に示すように、配線１０５ｃを覆うように中間バッファ層１０６を形成する。中間バッファ層１０４と同様に、中間バッファ層１０６としては、封止体１０５ｂ及び後に形成する封止体１０７ｂよりも小さい弾性率の絶縁層を用いる。本実施形態では、室温領域において２ＧＰａ以下、かつ、１００℃を超える温度領域では１ＧＰａ以下の弾性率を有する熱硬化性の樹脂材料を用いる。本実施形態おいても、公知の塗布法により樹脂材料を配線１０５ｃ上に塗布した後、熱硬化により樹脂材料を硬化させて中間バッファ層１０６を形成する。
次に、図５（Ｂ）に示すように、中間バッファ層１０６上に、半導体デバイス１０７ａ、封止体１０７ｂ及び配線１０７ｃを設ける。こうして図５（Ｂ）に示すように、支持基板１０１上に、半導体デバイス１０７ａ、封止体１０７ｂ及び配線１０７ｃで構成される積層体１０７が配置される。積層体１０７の具体的な配置方法についても、積層体１０３と同様であるため、ここでの詳細な説明は省略する。
さらに、図６（Ａ）に示すように、配線１０７ｃを覆うように中間バッファ層１０８を形成する。中間バッファ層１０４と同様に、中間バッファ層１０８としては、封止体１０７ｂ及び後に形成する封止体１０９ｂよりも小さい弾性率の絶縁層を用いる。本実施形態では、室温領域において２ＧＰａ以下、かつ、１００℃を超える温度領域では１ＧＰａ以下の弾性率を有する熱硬化性の樹脂材料を用いる。本実施形態おいても、公知の塗布法により樹脂材料を配線１０７ｃ上に塗布した後、熱硬化により樹脂材料を硬化させて中間バッファ層１０８を形成する。
次に、図６（Ｂ）に示すように、中間バッファ層１０８上に、半導体デバイス１０９ａ、封止体１０９ｂ及び配線１０９ｃを設ける。こうして図６（Ｂ）に示すように、支持基板１０１上に、半導体デバイス１０９ａ、封止体１０９ｂ及び配線１０９ｃで構成される積層体１０９が配置される。積層体１０９の具体的な配置方法についても、積層体１０３と同様であるため、ここでの詳細な説明は省略する。
以上のようにして、支持基板１０１上に積層体１０３、積層体１０５、積層体１０７及び積層体１０９を形成したら、図７に示すように、配線１０９ｃ上に封止体１１０を形成する。そして、公知の成膜技術とフォトリソグラフィ技術を用いて配線１１１を形成する。本実施形態では、さらに配線１１１上に封止体１１２を形成し、その上に配線１１３を形成する。
最後に、図８に示すように、配線１１３上にソルダレジスト１１４を形成し、配線１１３と接続する外部端子（本実施形態では、はんだボール）１１５を形成する。これらソルダレジスト１１４及び外部端子１１５の形成方法は、公知の方法を用いればよい。ここでは、はんだボールの形成を、２６０℃のリフロー処理により行う。前述のとおり、はんだボールに限らず、外部端子１１５として、ピン形状もしくは平面状の電極端子を用いてもよい。すなわち、本実施形態に係る半導体パッケージ１００は、ＢＧＡ（ボールグリッドアレイ）、ＬＧＡ（ランドグリッドアレイ）、ＰＧＡ（ピングリッドアレイ）その他の如何なるタイプの半導体パッケージとしてもよい。
その後、ここでは図示しないが、支持基板１０１ごと公知のダイシング工程により切断して個々の半導体デバイスを分断する。以上のようにして、複数の半導体パッケージ１００が形成される。
以上のような製造工程を経て、図１及び図２に示した本発明の半導体パッケージ１００が完成する。本実施形態の半導体パッケージ１００では、各半導体デバイスを絶縁分離する封止体同士の間に応力緩和層として機能する中間バッファ層を設けた構成により、封止体の硬化時に発生する内部応力が低減され、反りの発生、残留応力による長期信頼性の低下、及び異種材料で構成される層間での剥離といった問題を極力防ぐことができる。さらに、半導体パッケージを構成する支持基板、樹脂材料、シリコン、金属配線それぞれの線膨張率の不整合による反りを低減することができる。
したがって、本実施形態によれば、大きく製造工程を変更することなく、信頼性の高い半導体パッケージを実現することができる。また、これにより、材料や構造の選択幅が広がり、設計の自由度が高い半導体パッケージを実現することができる。
（第２実施形態）
図９は、本発明の第２実施形態に係る半導体パッケージ２００の構造の一部を示す断面図である。第２実施形態に係る半導体パッケージ２００は、中間バッファ層上に直接配線を設けた構造となっている。なお、本実施形態における各層（例えば、下地バッファ層、中間バッファ層及び封止体）の詳細については、第１実施形態で説明したとおりであるので、共通する部分についての説明は省略する。
図９において、支持基板１５１上には、下地バッファ層１５２が設けられ、その上に半導体デバイス１５３ａ、封止体１５３ｂ、及び配線１５３ｃで構成される積層体１５３が配置される。配線１５３ｃは、封止体１５３ｂに設けられた開口部を介して半導体デバイス１５３ａに接続されている。なお、本実施形態では、支持基板１５１に接して下地バッファ層１５２を設けた例を示しているが、下地バッファ層１５２を省略することも可能である。
積層体１５３上には、応力緩和層として中間バッファ層１５４が設けられる。本実施形態では、中間バッファ層１５４に対して、公知のフォトリソグラフィ技術またはレーザー加工技術により複数の開口部が設けられる。そして、中間バッファ層１５４の上には、配線１５５が前述の開口部を介して配線１５３ｃに接続されている。なお、中間バッファ層１５４の上において配線１５５の配置されないスペースには、他の半導体デバイスを設けたり、抵抗、インダクタ、キャパシタ等の受動素子を設けたりすることも可能である。
配線１５５上には、封止体１５６が設けられる。このとき、本実施形態においても、中間バッファ層１５４が存在するため、封止体１５３ｂと封止体１５６とが直接接することがなく、界面に生じる内部応力を低減することができる。封止体１５６には開口部が設けられており、該開口部を介して、封止体１５６上に設けられた配線１５７が配線１５５に接続される。
配線１５７上には、ソルダレジスト１５８と外部端子１５９が設けられている。本実施形態では、配線１５７を最終配線としているが、さらに多くの配線を設けてもよい。
以上説明した第２実施形態に係る半導体パッケージ２００は、中間バッファ層１５４上に第２配線１５５が設けられている。そのため、中間バッファ層と封止体との間を配線層として有効利用することにより、第１実施形態で説明した効果に加え、より集積度の高い半導体パッケージを実現することが可能である。
（第３実施形態）
図１０は、本発明の第３実施形態に係る半導体パッケージ３００の構造の一部を示す断面図である。第３実施形態に係る半導体パッケージ３００は、第２実施形態に係る半導体パッケージ２００と比べて、下地バッファ層上に複数の半導体デバイスを並列に配置した点が異なる。なお、本実施形態における各層（例えば、下地バッファ層、中間バッファ層及び封止体）の詳細については、第１実施形態で説明したとおりであるので、共通する部分についての説明は省略する。
図１０において、支持基板１５１上には、下地バッファ層１５２が設けられ、その上に半導体デバイス１５３１ａと半導体デバイス１５３２ａとが並列に配置されている。本実施形態では、２つの半導体デバイスを配置した例を示しているが、さらに複数の半導体デバイスを配置してもよい。なお、本実施形態では、支持基板１５１に接して下地バッファ層１５２を設けた例を示しているが、下地バッファ層１５２を省略することも可能である。
そして、半導体デバイス１５３１ａ、半導体デバイス１５３２ａ、封止体１５３ｂ、及び配線１５３ｃによって積層体１５３が構成される。配線１５３ｃは、封止体１５３ｂに設けられた開口部を介して半導体デバイス１５３１ａ及び半導体デバイス１５３２ａに接続されている。なお、配線１５３ｃは、半導体デバイス１５３１ａと半導体デバイス１５３２ａとを電気的に接続するように設けられてもよい。
積層体１５３上には、応力緩和層として中間バッファ層１５４が設けられる。本実施形態では、中間バッファ層１５４に対して、公知のフォトリソグラフィ技術またはレーザー加工技術により複数の開口部が設けられる。そして、中間バッファ層１５４の上には、配線１５５が前述の開口部を介して配線１５３ｃに接続されている。なお、中間バッファ層１５４の上において配線１５５の配置されないスペースには、他の半導体デバイスを設けたり、抵抗、インダクタ、キャパシタ等の受動素子を設けたりすることも可能である。
配線１５５上には、封止体１５６が設けられる。このとき、本実施形態においても、中間バッファ層１５４が存在するため、封止体１５３ｂと封止体１５６とが直接接することがなく、界面に生じる内部応力を低減することができる。封止体１５６には開口部が設けられており、該開口部を介して、封止体１５６上に設けられた配線１５７が配線１５５に接続される。
配線１５７上には、ソルダレジスト１５８と外部端子１５９が設けられている。本実施形態では、配線１５７を最終配線としているが、さらに多くの配線を設けてもよい。
以上説明した第３実施形態に係る半導体パッケージ３００は、下地バッファ層１５２上に複数の半導体デバイス１５３１ａ、１５３２ａが並列に配置されている。そのため、下地バッファ層上における半導体デバイスの集積密度を向上させることができ、第１実施形態及び第２実施形態で説明した効果に加え、より集積度の高い半導体パッケージを実現することが可能である。
（第４実施形態）
図１１は、本発明の第４実施形態に係る半導体パッケージ４００の構造の一部を示す断面図である。第４実施形態に係る半導体パッケージ４００は、半導体デバイスをスタック構造とした積層体ごとに中間バッファ層を設けた構造となっている。なお、本実施形態における各層（例えば、下地バッファ層、中間バッファ層及び封止体）の詳細については、第１実施形態で説明したとおりであるので、共通する部分についての説明は省略する。
図１１において、支持基板２０１上には、下地バッファ層２０２が設けられ、その上に半導体デバイス２０３１ａ及び２０３２ａが、支持基板の主面に対して垂直な方向に重ねて配置されている。なお、本実施形態では、支持基板２０１に接して下地バッファ層２０２を設けた例を示しているが、下地バッファ層２０２を省略することも可能である。
また、半導体デバイス２０３１ａ及び２０３２ａは、平面視（半導体パッケージを支持基板の主面に対して垂直な方向から見た場合）において、互いに一部が重ならないように配置されている。このように、半導体デバイス同士をずらして配置することにより、各半導体デバイスの端子部を露出させることができ、いずれの半導体デバイスに対しても電気的な接続が可能となる。この場合、隣接する半導体デバイスが同サイズであれば、互いに位置をずらせば良いし、異サイズであれば、小さい方の半導体デバイスを上にして、下の半導体デバイスの端子部を避けるように配置すればよい。
半導体デバイス２０３１ａ及び２０３２ａは、それぞれ封止体２０３１ｂ及び２０３２ｂによって覆われている。このように、本実施形態に係る半導体パッケージ４００では、積層体２０３が、支持基板の主面に対して垂直な方向に設けられた複数の半導体デバイス２０３１ａ及び２０３２ａと、複数の封止体２０３１ｂ及び２０３２ｂと、配線２０３ｃとで構成されている。
なお、本実施形態では、半導体デバイスを配置した後、該半導体デバイスを封止体で覆ってから次の半導体デバイスを積み重ねる構造としているが、半導体デバイスを複数積み重ねた後に、まとめて一度に封止体で覆う構造としてもよい。その場合、複数段に半導体デバイスを積み重ねた構造体に対して流動性の高い樹脂材料を塗布し、該樹脂材料を硬化させて封止体とすればよい。これ以降の積層体についても同様である。
積層体２０３の上には、応力緩和層として中間バッファ層２０４が設けられている。このとき、中間バッファ層２０４の膜厚は、封止体２０３１ｂ及び２０３２ｂの合計膜厚の１／１０〜１／２（好ましくは１／４〜１／２）とすることが好ましい。本実施形態では、１つの積層体に２つの半導体デバイスを垂直方向に重ねた状態で含むため、二層の封止体を積層した上に中間バッファ層が配置される。そのため、二層の封止体を積層することによって生じた内部応力を緩和するためには、一層の封止体上に設けるときよりも厚く中間バッファ層を設けることが効果的である。ただし、前述のように、中間バッファ層を厚くし過ぎるとビアの信頼性を損なう虞があるため、上述した１／１０〜１／２（好ましくは１／４〜１／２）という範囲内に収めることが好ましい。
中間バッファ層２０４上には、複数の半導体デバイス２０５１ａ及び２０５２ａと、複数の封止体２０５１ｂ及び２０５２ｂと、配線２０５ｃとで構成される積層体２０５が設けられている。このとき、本実施形態においても、中間バッファ層２０４が存在するため、封止体２０３２ｂと封止体２０５１ｂとが直接接することがなく、界面に生じる内部応力を低減することができる。
封止体２０５１ｂ及び封止体２０５２ｂには開口部が設けられ、該開口部を介して、封止体２０５２ｂ上に設けられた配線２０５ｃが配線２０３ｃに接続される。これにより、半導体デバイス２０３１ａと半導体デバイス２０５１ａとが電気的に接続され、半導体デバイス２０３２ａと半導体デバイス２０５２ａとが電気的に接続された構成となっている。勿論、このような構成に限らず、半導体デバイス２０３１ａと半導体デバイス２０５２ａ（もしくは半導体デバイス２０３２ａと半導体デバイス２０５１ａ）とを電気的に接続することも可能である。
積層体２０５上には、封止体２０６、配線２０７が設けられ、その上に、ソルダレジスト２０８と外部端子２０９が設けられている。本実施形態では、配線２０７を最終配線としているが、さらに多くの配線を設けてもよい。
以上説明した第４実施形態に係る半導体パッケージ４００は、支持基板の主面に対して垂直な方向に重ねて配置された複数の半導体デバイスと、該複数の半導体デバイスを覆う封止体と、該封止体上に設けられ、複数の半導体デバイスのいずれかに接続された配線とで構成される積層体を複数有する。そして、積層体ごとに中間バッファ層を設ける構成としている。つまり、積層体と積層体との間に中間バッファ層を設けた構成としている。
なお、本実施形態の構成とした場合、例えば封止体２０３１ｂと封止体２０３２ｂとの間や封止体２０５１ｂと封止体２０５２ｂにも内部応力が発生する。したがって、応力緩和の観点からは、それらの間にも中間バッファ層を設ける構成としてもよい。
ただし、その場合は中間バッファ層が増えた分だけ最終的な半導体パッケージの厚さが増すこととなる。そのため、本実施形態のように、少なくとも配線が存在する層（すなわち、積層体と積層体の間）に中間バッファ層を設ける構成とした方がより好ましいと言える。この構成とした場合、実質的な厚さの増加は、配線上に位置する中間バッファ層の膜厚分だけに押さえられるため、配線に起因する段差を低減しつつ、応力緩和をも図れる構成となる。したがって、本実施形態に係る半導体パッケージ４００は、第１実施形態で説明した効果に加え、半導体パッケージの小型化を図るとともに、より集積度の高い半導体パッケージを実現することができる。
（第５実施形態）
図１２は、本発明の第５実施形態に係る半導体パッケージ５００の構造の一部を示す断面図である。第５実施形態に係る半導体パッケージ５００は、半導体デバイスをスタック構造とした積層体を複数段重ねるとともに、積層体ごとに中間バッファ層を設けた構造となっている。なお、本実施形態における各層（例えば、下地バッファ層、中間バッファ層及び封止体）の詳細については、第１実施形態で説明したとおりであるので、共通する部分についての説明は省略する。
図１２において、支持基板２５１上には、下地バッファ層２５２が設けられ、その上に半導体デバイス２５３１ａ及び２５３２ａが、支持基板の主面に対して垂直な方向に重ねて配置されている。なお、本実施形態では、支持基板２５１に接して下地バッファ層２５２を設けた例を示しているが、下地バッファ層２５２を省略することも可能である。
また、半導体デバイス２５３１ａ及び２５３２ａは、平面視（半導体パッケージを支持基板の主面に対して垂直な方向から見た場合）において、互いに一部が重ならないように配置されている。このように、半導体デバイス同士をずらして配置することにより、各半導体デバイスの端子部を露出させることができ、いずれの半導体デバイスに対しても電気的な接続が可能となる。この場合、隣接する半導体デバイスが同サイズであれば、互いに位置をずらせば良いし、異サイズであれば、小さい方の半導体デバイスを上にして、下の半導体デバイスの端子部を避けるように配置すればよい。
半導体デバイス２５３１ａ及び２５３２ａは、それぞれ封止体２５３１ｂ及び２５３２ｂによって覆われている。このように、本実施形態に係る半導体パッケージ５００では、積層体２５３が、支持基板の主面に対して垂直な方向に設けられた複数の半導体デバイス２５３１ａ及び２５３２ａと、複数の封止体２５３１ｂ及び２５３２ｂと、配線２５３ｃとで構成されている。
なお、本実施形態では、半導体デバイスを配置した後、該半導体デバイスを封止体で覆ってから次の半導体デバイスを積み重ねる構造としているが、半導体デバイスを複数積み重ねた後に、まとめて一度に封止体で覆う構造としてもよい。その場合、複数段に半導体デバイスを積み重ねた構造体に対して流動性の高い樹脂材料を塗布し、該樹脂材料を硬化させて封止体とすればよい。これ以降の積層体についても同様である。
積層体２５３の上には、応力緩和層として中間バッファ層２５４が設けられている。このとき、中間バッファ層２５４の膜厚は、第４実施形態と同様の理由により、封止体２５３１ｂ及び２５３２ｂの合計膜厚の１／１０〜１／２（好ましくは１／４〜１／２）とすることが望ましい。この点については、以降に説明する中間バッファ層についても同様である。
中間バッファ層２５４上には、複数の半導体デバイス２５５１ａ及び２５５２ａと、複数の封止体２５５１ｂ及び２５５２ｂと、配線２５５ｃとで構成される積層体２５５が設けられている。このとき、本実施形態においても、中間バッファ層２５４が存在するため、封止体２５３２ｂと封止体２５５１ｂとが直接接することがなく、界面に生じる内部応力を低減することができる。
封止体２５５１ｂ及び封止体２５５２ｂには開口部が設けられ、該開口部を介して、封止体２５５２ｂ上に設けられた配線２５５ｃが配線２５３ｃに接続される。これにより、半導体デバイス２５３１ａと半導体デバイス２５５１ａとが電気的に接続され、半導体デバイス２５３２ａと半導体デバイス２５５２ａとが電気的に接続された構成となっている。勿論、このような構成に限らず、半導体デバイス２５３１ａと半導体デバイス２５５２ａ（もしくは半導体デバイス２５３２ａと半導体デバイス２５５１ａ）とを電気的に接続することも可能である。
配線２５５ｃの上には、２層目の中間バッファ層２５６が設けられている。このとき、中間バッファ層２５６は、配線２５５ｃに起因する段差だけでなく、前述の封止体２５５１ｂ及び封止体２５５２ｂに設けられた開口部に起因する段差も平坦化することができる。これにより、積層体同士を接続する配線を設けた場合においても、中間バッファ層が応力緩和機能と平坦化機能を担うため、半導体パッケージ全体として厚さを抑えることが可能となっている。
中間バッファ層２５６上には、複数の半導体デバイス２５７１ａ及び２５７２ａと、複数の封止体２５７１ｂ及び２５７２ｂと、配線２５７ｃとで構成される積層体２５７が設けられている。このときも、中間バッファ層２５６が存在するため、封止体２５５２ｂと封止体２５７１ｂとが直接接することがなく、界面に生じる内部応力を低減することができる。
配線２５７ｃの上には、３層目の中間バッファ層２５８が設けられている。この場合も、中間バッファ層２５８は、配線２５７ｃに起因する段差だけでなく、封止体２５７１ｂ及び封止体２５７２ｂに設けられた開口部に起因する段差も平坦化することができる。
さらに中間バッファ層２５８上には、複数の半導体デバイス２５９１ａ及び２５９２ａと、複数の封止体２５９１ｂ及び２５９２ｂと、配線２５９ｃとで構成される積層体２５９が設けられている。このときも、中間バッファ層２５８が存在するため、封止体２５７２ｂと封止体２５９１ｂとが直接接することがなく、界面に生じる内部応力を低減することができる。
積層体２５９上には、封止体２６０、配線２６１が設けられ、その上に、ソルダレジスト２６２と外部端子２６３が設けられている。本実施形態では、配線２６１を最終配線としているが、さらに多くの配線を設けてもよい。
以上説明した第５実施形態に係る半導体パッケージ５００は、支持基板の主面に対して垂直な方向に重ねて配置された複数の半導体デバイスと、該複数の半導体デバイスを覆う封止体と、該封止体上に設けられ、複数の半導体デバイスのいずれかに接続された配線とで構成される積層体を複数有する。そして、積層体ごとに中間バッファ層を設ける構成としている。つまり、積層体と積層体との間に中間バッファ層を設けた構成としている。
本実施形態の構成とした場合も、第４実施形態にて説明したように、それぞれの積層体を構成する封止体（例えば封止体２５３１ｂと封止体２５３２ｂ）の間に中間バッファ層を設ける構成としてもよい。しかし、半導体パッケージの小型化を図るという観点からは、積層体ごとに中間バッファ層を設ける構成とした方がより好ましい。
なお、本実施形態に係る半導体パッケージ５００のように、３段以上の積層体を積み重ねた構造とする場合、中間バッファ層を複数設ける構成となるが、支持基板２５１に近い中間バッファほど弾性率を小さくすることも可能である。このような積層構造体とした場合、支持基板に近い方から上に向かって積層する従い内部応力が蓄積されるため、下方に行くほど内部応力（蓄積応力）も大きくなる傾向がある。そのため、例えば下地バッファ層２５２の弾性率を、中間バッファ層２５４、２５６及び２５８の弾性率と比べて最も小さいものとすることが望ましい。さらに、中間バッファ層２５８、中間バッファ層２５６、中間バッファ層２５４と下方に配置されるにしたがって、徐々に弾性率が小さくなるように設定してもよい。
以上説明した本実施形態に係る半導体パッケージ５００は、第１実施形態で説明した効果に加え、半導体パッケージの小型化を図るとともに、より集積度の高い半導体パッケージを実現することができる。
（第６実施形態）
図１３は、本発明の第６実施形態に係る半導体パッケージ６００の構造の一部を示す断面図である。第６実施形態に係る半導体パッケージ６００は、半導体デバイスを４段重ねたスタック構造とした積層体ごとに中間バッファ層を設けた構造となっている。勿論、４段に限らず、８段、１６段などさらに複数の半導体デバイスを重ねた構造としてもよい。なお、本実施形態における各層（例えば、下地バッファ層、中間バッファ層及び封止体）の詳細については、第１実施形態で説明したとおりであるので、共通する部分についての説明は省略する。
図１３において、支持基板３０１上には、下地バッファ層３０２が設けられ、その上に半導体デバイス３０３１ａ、３０３２ａ、３０３３ａ及び３０３４ａが、支持基板の主面に対して垂直な方向に重ねて配置されている。なお、本実施形態では、支持基板３０１に接して下地バッファ層３０２を設けた例を示しているが、下地バッファ層３０２を省略することも可能である。
また、半導体デバイス３０３１ａ、３０３２ａ、３０３３ａ及び３０３４ａは、平面視（半導体パッケージを支持基板の主面に対して垂直な方向から見た場合）において、互いに一部が重ならないように配置されている。このように、半導体デバイス同士をずらして配置することにより、各半導体デバイスの端子部を露出させることができ、いずれの半導体デバイスに対しても電気的な接続が可能となる。この場合、隣接する半導体デバイスが同サイズであれば、互いに位置をずらせば良いし、異サイズであれば、小さい方の半導体デバイスを上にして、下の半導体デバイスの端子部を避けるように配置すればよい。
半導体デバイス３０３１ａ、３０３２ａ、３０３３ａ及び３０３４ａは、封止体３０３ｂによって覆われている。このように、本実施形態に係る半導体パッケージ６００では、積層体３０３が、支持基板の主面に対して垂直な方向に設けられた複数の半導体デバイス３０３１ａ、３０３２ａ、３０３３ａ及び３０３４ａと、封止体３０３ｂと、配線３０３ｃとで構成されている。
このような構造とするためには、例えば、複数の半導体デバイス３０３１ａ、３０３２ａ、３０３３ａ及び３０３４ａを図示しないダイアタッチで相互に接着して積み重ねた後、減圧下において樹脂材料を用いた封止を行うことにより、構造体全体を樹脂材料で構成される封止体３０３ｂで覆う。これにより、各半導体デバイスの間に封止体が存在せず、半導体パッケージの厚さを抑えることが可能である。また、封止体を積層して封止体３０３ｂを設ける場合に比べて内部応力の発生が抑えられ、より信頼性の高い半導体パッケージとすることが可能である。
積層体３０３の上には、応力緩和層として中間バッファ層３０４が設けられている。さらに、本実施形態の半導体パッケージ６００には、中間バッファ層３０４に対して公知のフォトリソグラフィ技術又はレーザー加工技術により開口部が設けられ、該開口部を介して配線３０３ｃと接続する配線３０５が設けられている。そして、配線３０５の上には、応力緩和層として２層目の中間バッファ層３０６が設けられている。
このとき、中間バッファ層３０４と中間バッファ層３０６の合計膜厚は、第４実施形態と同様の理由により、封止体３０３ｂの膜厚の１／１０〜１／２（好ましくは１／４〜１／２）とすることが望ましい。このように、積層体を構成する封止体が多層になって膜厚が厚くなった場合、中間バッファ層の膜厚を厚くして応力緩和を施すだけでなく、中間バッファ層を積層して対処することも可能である。
なお、本実施形態では、中間バッファ層３０４と中間バッファ層３０６との間に配線３０５を設けているが、これに限らず、省略することも可能である。また、配線３０５と同じ層において配線のない空スペースに、他の半導体デバイスや受動素子（抵抗、コイル等）を設けてもよい。
中間バッファ層３０６上には、複数の半導体デバイス３０７１ａ、３０７２ａ、３０７３ａ及び３０７４ａと、封止体３０７ｂと、配線３０７ｃとで構成される積層体３０７が設けられている。このとき、本実施形態においても、中間バッファ層３０４及び３０６が存在するため、封止体３０３ｂと封止体３０７ｂとが直接接することがなく、界面に生じる内部応力を低減することができる。
封止体３０７ｂには開口部が設けられ、該開口部を介して、封止体３０７ｂ上に設けられた配線３０７ｃが配線３０５に接続される。これにより、半導体デバイス３０３１ａ及び３０３２ａと半導体デバイス３０７１ａ及び３０７２とが電気的に接続され、半導体デバイス３０３３ａ及び３０３４ａと半導体デバイス３０７３ａ及び３０７４ａとが電気的に接続された構成となっている。勿論、このような構成に限らず、どのような組み合わせで各半導体デバイスを電気的に接続するかに制限はない。
積層体３０７上には、封止体３０８、配線３０９が設けられ、その上に、ソルダレジスト３１０と外部端子３１１が設けられている。本実施形態では、配線３０９を最終配線としているが、さらに多くの配線を設けてもよい。
以上説明した第６実施形態に係る半導体パッケージ６００は、支持基板の主面に対して垂直な方向に重ねて配置された複数の半導体デバイスと、該複数の半導体デバイスを覆う封止体と、該封止体上に設けられ、複数の半導体デバイスのいずれかに接続された配線とで構成される積層体を複数段（本実施形態では４段）有する。そして、積層体ごとに封止体の膜厚に応じた膜厚の中間バッファ層を設ける構成としている。つまり、積層体と積層体との間に、中間バッファ層を積層した構造としている。
以上説明した本実施形態に係る半導体パッケージ６００は、第１実施形態で説明した効果に加え、半導体パッケージの小型化を図るとともに、より集積度の高い半導体パッケージを実現することができる。
（第７実施形態）
図１４は、本発明の第７実施形態に係る半導体パッケージ７００の構造の一部を示す断面図である。第７実施形態に係る半導体パッケージ７００は、１つの半導体デバイスを含む積層体を、中間バッファ層を介して重ね、各半導体デバイスを電気的に接続した構造となっている。なお、本実施形態における各層（例えば、下地バッファ層、中間バッファ層及び封止体）の詳細については、第１実施形態で説明したとおりであるので、共通する部分についての説明は省略する。
図１４において、支持基板３５１上には、下地バッファ層３５２が設けられ、その上に半導体デバイス３５３ａ、封止体３５３ｂ、及び配線３５３ｃで構成される積層体３５３が配置される。配線３５３ｃは、封止体３５３ｂに設けられた開口部を介して半導体デバイス３５３ａに接続されている。なお、本実施形態では、支持基板３５１に接して下地バッファ層３５２を設けた例を示しているが、下地バッファ層３５２を省略することも可能である。
積層体３５３上には、応力緩和層として中間バッファ層３５４が設けられる。そして、その上には、半導体デバイス３５５ａ、封止体３５５ｂ、及び配線３５５ｃで構成される積層体３５５が配置される。配線３５５ｃは、封止体３５５ｂに設けられた開口部を介して半導体デバイス３５５ａに接続されるとともに、配線３５３ｃにも接続されている。これにより、半導体デバイス３５３ａと半導体デバイス３５５ａとは、配線３５３ｃ及び配線３５５ｃを介して電気的に接続された構造となっている。
このとき、本実施形態においても、中間バッファ層３５４が存在するため、封止体３５３ｂと封止体３５５ｂとが直接接することがなく、界面に生じる内部応力を低減することができる。
配線３５５ｃ上には、封止体３５６が設けられている。封止体３５６には開口部が設けられており、該開口部を介して、封止体３５６上に設けられた配線３５７が配線３５５ｃに接続される。
配線３５７上には、ソルダレジスト３５８と外部端子３５９が設けられている。本実施形態では、配線３５７を最終配線としているが、さらに多くの配線を設けてもよい。
以上説明した第７実施形態に係る半導体パッケージ７００は、中間バッファ層３５４上に積層体３５５を重ね、さらに各積層体が含む半導体デバイス間で電気的な接続を可能としている。そのため、第１実施形態で説明した効果に加え、より集積度の高い半導体パッケージを実現することが可能である。
（第８実施形態）
図１５は、本発明の第８実施形態に係る半導体パッケージ８００、８０１の構造の一部を示す断面図である。本実施形態に係る半導体パッケージの構造は、基本的には第７実施形態に係る半導体パッケージと同様であるため、ここでは相違する部分に着目して説明する。したがって、第７実施形態と同じ部分については、第７実施形態に係る半導体パッケージ７００と同じ符号を用いている。
図１５（Ａ）は、本実施形態に係る半導体パッケージ８００の構造の一部を示す断面である。半導体パッケージ８００は、下地バッファ層３５２及び封止体３５３ｂに開口部が設けられ、枠線４０１に示されるように、配線３５３ｃが支持基板３５１に接続されている。また配線３５５ｃは、配線３５３ｃに接続されている。これにより、積層体３５３及び積層体３５５で発生した熱を支持基板３５１へ逃がすことが可能である。つまり、配線３５３ｃや配線３５５ｃの一部をヒートシンクとして利用する構造となっている。
図１５（Ｂ）は、本実施形態に係る半導体パッケージ８００の構造の一部を示す断面である。半導体パッケージ８０１は、半導体パッケージ８００にさらに改良を加えたものである。具体的には、枠線４０２に示されるように、下地バッファ層３５２の一部分、すなわち配線３５３ｃと支持基板３５１とが接続する部分に予め開口部を設けておく。つまり、下地バッファ層に第１開口部が設けられ、その第１開口部の内側において封止体３５３ｂにも第２開口部が設けられる。このように、第１開口部の径よりも第２開口部の径の方が小さいため、配線３５３ｃは、封止体３５３ｂに設けられた第２開口部を介して支持基板３５１と接続される。
図１５（Ａ）に示される半導体パッケージ８００の場合、下地バッファ層３５２と封止体３５３ｂの組み合わせによっては、一括で開口部を設ける際の加工レートに大きな差が生じる場合があり、結果として、配線３５３ｃと支持基板３５１との間の良好な接触を確保できなくなる虞がある。
他方、図１５（Ｂ）に示される半導体パッケージ８０１の場合、予め下地バッファ層３５２が除去された領域に、封止体３５３ｃのみで構成される開口部を形成すればよいため、上述したエッチングレートの差を考慮する必要性がない。したがって、下地バッファ層３５２や封止体３５３ｂとして使用可能な材料の選択肢の幅が広がり、設計マージンがより向上するという効果を奏する。
以上のように、第８実施形態に係る半導体パッケージ８００、８０１は、配線の一部を支持基板に接続するヒートシンクとして利用することにより、第１実施形態で説明した効果に加え、より信頼性の高い半導体パッケージを実現することが可能である。特に、第８実施形態に係る半導体パッケージ８０１は、さらに、製造プロセスにおける設計マージンがより向上するという効果を奏する。
（第９実施形態）
本実施形態では、第１実施形態から第８実施形態で説明した下地バッファ層についての詳細を説明する。各実施形態に係る半導体パッケージは、支持基板の主面に応力緩和層として下地バッファ層を設けたことにより、支持基板と封止体との間の物性値（特に、弾性率や線膨張係数）の差に起因する応力の発生を低減する構造となっている。以下、下地バッファ層の物性について詳細に説明する。
下地バッファ層の役割は、支持基板の物性値と封止体の物性値との差に起因する内部応力（支持基板と封止体の境界面に生じる応力）を低減することである。そのため、下地バッファ層としては、支持基板及び封止体の弾性率より小さい弾性率を有する絶縁層を用いることが望ましい。
具体的には、同一温度条件下で、支持基板の弾性率をＡ、下地バッファ層の弾性率をＢ、封止体の弾性率をＣとした場合、Ａ＞Ｃ＞Ｂ若しくはＣ＞Ａ＞Ｂが成り立つように、支持基板、下地バッファ層及び封止体の組み合わせを決定することが望ましい。
このように下地バッファ層は、低弾性であることが望ましい。例えば、約２５℃（室温）の温度領域で２Ｇｐａ以下、かつ、１００℃を超える温度領域で１００ＭＰａ以下の弾性率を有することが望ましい。それぞれの温度領域において弾性率に上限を設けた理由は、それら上限値を超えると下地バッファ層が硬すぎて応力緩和層としての機能が落ちてしまうからである。
すなわち、室温においては、ある程度の硬さがあっても（弾性率が大きくても）応力緩和層として十分機能するため、下地バッファ層の弾性率は、少なくとも２ＧＰａ以下であればよい。一方、熱硬化性樹脂の硬化温度（１７０℃前後）付近など、１００℃を超える温度領域（望ましくは１５０℃を超える温度領域）においては、下地バッファ層の弾性率を１００ＭＰａ以下とする。そのような高温域で１００ＭＰａを上回ると、応力緩和層としての機能を果たせなくなる虞があるからである。
なお、弾性率が小さければ小さいほど応力緩和層としての機能は高くなるが、あまりにも弾性率が小さすぎると流動性が極端に高くなり、もはや層としての形状を維持できなくなる虞がある。したがって、本実施形態では、特に弾性率に下限を設けていないが、室温から２６０℃（後述するリフロー温度）の範囲内において形状を維持できる範囲の弾性率であることが条件となる。
また、下地バッファ層として上述した弾性率の関係を満たす絶縁層を用いた場合、結果的に、同一温度条件下で、支持基板の線膨張係数をａ、下地バッファ層の線膨張係数をｂ、封止体の線膨張係数をｃとすると、ａ≦ｃ＜ｂ（又は、ａ≒ｃ＜ｂ）が成り立つ。
一般的に、金属基板の線膨張係数は、２０ｐｐｍ／℃程度であり、封止体の線膨張係数は、数十ｐｐｍ／℃程度である。そのため、上記各実施形態に係る半導体パッケージでは、２００℃以下の温度領域において、線膨張係数が１００〜２００ｐｐｍ／℃、望ましくは１００〜１５０ｐｐｍ／℃である絶縁層を用いる。なお、２００℃以下の温度領域という条件は、半導体パッケージの製造工程における上限温度が２００℃前後であることに因る。少なくとも半導体パッケージの製造工程中において、線膨張係数が前述の範囲に収まることが望ましいという趣旨である。
さらに、下地バッファ層としては、５％重量減少温度が３００℃以上である接着材を用いることが望ましい。この条件は、一般的なリフロー温度が２６０℃前後であるため、リフロー処理を経ても重量減少の少ない絶縁層（すなわち、リフロー耐性のある絶縁層）を用いることにより、半導体パッケージの信頼性の低下を防ぐためである。
なお、「重量減少温度」とは、物質の耐熱性を示すために用いられる指標の一つであり、窒素ガスや空気を流しながら、室温から徐々に微量の物質を加熱していき、一定の重量減少が起きる温度で示す。ここでは、５％の重量減少が起きる温度を示している。
さらに、下地バッファ層として、支持基板（鉄合金や銅合金等の代表的な金属材料で構成される基板）と封止体（エポキシ系、フェノール系、またはポリイミド系などの樹脂）の双方に対して、ＪＩＳの碁盤目テープ試験（旧ＪＩＳ Ｋ５４００）において「分類０」に分類される密着力を有する樹脂を用いることが望ましい。これにより、支持基板と封止体との間の密着性を高め、さらに封止体の膜剥がれを抑制することができる。
以上のように、上述した各実施形態に係る半導体パッケージでは、下地バッファ層として、（１）同一温度条件下で、支持基板の弾性率をＡ、下地バッファ層の弾性率をＢ、封止体の弾性率をＣとした場合、Ａ＞Ｃ＞Ｂ若しくはＣ＞Ａ＞Ｂが成り立つこと、（２）同一温度条件下で、支持基板の線膨張係数をａ、下地バッファ層の線膨張係数をｂ、封止体の線膨張係数をｃとした場合、ａ≦ｃ＜ｂ（又は、ａ≒ｃ＜ｂ）が成り立つこと、の少なくともいずれか１つ（望ましくは全て）を満たす絶縁層を用いることが好ましい。
これにより、支持基板と封止体との間の物性値の差に起因する内部応力を低減し、支持基板や封止体に極力反りを発生させないようにすることができ、半導体パッケージとしての信頼性をより向上させることができる。
（実施例１）
支持基板：金属基板（弾性率：１９３ＧＰａ＠２５℃、１００℃）
応力緩和層：変性エポキシ系樹脂（弾性率：５８０ＭＰａ＠２５℃、４ＭＰａ＠１００℃）
封止体：エポキシ系樹脂（弾性率：１６ＧＰａ＠２５℃、１４．７ＧＰａ＠１００℃）
（実施例２）
支持基板：金属基板（弾性率：１９３ＧＰａ＠２５℃、１００℃）
応力緩和層：変性エポキシ系樹脂（弾性率：１０ＭＰａ＠２５℃、０．６ＭＰａ＠１００℃）
封止体：エポキシ系樹脂（弾性率：１．８ＧＰａ＠２５℃、１ＧＰａ＠１００℃）
以上のように、同一温度条件下で、支持基板の弾性率をＡ、応力緩和層の弾性率をＢ、封止体の弾性率をＣとした場合、Ａ＞Ｃ＞Ｂ若しくはＣ＞Ａ＞Ｂが成り立つように各弾性率の関係を調整することにより、支持基板と封止体との間に発生する内部応力を低減し、より信頼性の高い半導体パッケージを実現することができる。
１００：半導体パッケージ
１０１：支持基板
１０２：下地バッファ層
１０３、１０５、１０７、１０９：積層体
１０３ａ、１０５ａ、１０７ａ、１０９ａ：半導体デバイス
１０３ｂ、１０５ｂ、１０７ｂ、１０９ｂ、１１０、１１２：封止体
１０３ｃ、１０５ｃ、１０７ｃ、１０９ｃ、１１１、１１３：配線
１０４、１０６、１０８：中間バッファ層
１１４：ソルダレジスト
１１５：外部端子

Claims (19)

  1. 支持基板に接して設けられた下地バッファ層と、
    前記下地バッファ層上に、前記支持基板の主面に対して垂直な方向に重ねて配置された第１グループの半導体デバイスと、
    前記第１グループの半導体デバイスを覆う第１封止体と、
    前記第１封止体上に設けられ、前記第１グループの半導体デバイスのいずれかに接続された第１配線と、
    前記第１配線を覆う第１中間バッファ層と、
    前記第１中間バッファ層上に設けられ、前記第１配線に接続された第２配線と、
    前記第２配線を覆う第２中間バッファ層と、
    前記第２中間バッファ層上に設けられた第２封止体と、
    を含む半導体パッケージであって、
    前記第１中間バッファ層及び前記第２中間バッファ層は、同一温度条件下において、前記第１封止体及び前記第２封止体よりも小さい弾性率を有する絶縁材料を含み、
    前記下地バッファ層には第１開口部が設けられ、
    前記第１開口部の内側における前記第１封止体には、前記第１開口部よりも径の小さい第２開口部が設けられ、
    前記第２開口部を介して前記第１配線と前記支持基板とが接続されることを特徴とする半導体パッケージ。
  2. 前記第２中間バッファ層上に、前記支持基板の主面に対して垂直な方向に重ねて配置された第２グループの半導体デバイスをさらに含み、
    前記第２封止体は、前記第２中間バッファ層上に設けられた前記第２グループの半導体デバイスを覆うことを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記第１グループの半導体デバイスは、平面視において互いに一部が重ならないように配置されることを特徴とする請求項１又は２に記載の半導体パッケージ。
  4. 前記第１封止体と前記第２封止体とは同一の絶縁材料からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体パッケージ。
  5. 前記第１中間バッファ層と前記第２中間バッファ層の合計膜厚は、前記第１封止体の膜厚の１／１０〜１／２であることを特徴とする請求項１〜４のいずれか１項に記載の半導体パッケージ。
  6. 前記第１封止体は、前記下地バッファ層上に配置されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体パッケージ。
  7. 前記第１中間バッファ層及び前記第２中間バッファ層は、室温において２ＧＰａ以下、かつ、１００℃を超える温度において１ＧＰａ以下の弾性率を有する材料で構成されることを特徴とする請求項１〜６のいずれか１項に記載の半導体パッケージ。
  8. 前記第１中間バッファ層により前記第１配線に起因する段差が平坦化されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体パッケージ。
  9. 前記第１中間バッファ層及び前記第２中間バッファ層は、熱硬化性樹脂を含むことを特徴とする請求項１〜８のいずれか１項に記載の半導体パッケージ。
  10. 支持基板上に下地バッファ層を形成し、
    前記下地バッファ層に第１開口部を形成し、
    前記下地バッファ層上に、半導体デバイスと封止体とを交互に重ねて配置することにより、前記支持基板の主面に対して垂直な方向に重ねて配置された第１グループの半導体デバイスと当該第１グループの半導体デバイスを覆う第１封止体とを含む構造体を形成するとともに、前記第１開口部を前記第１封止体で覆い、
    前記第１開口部の内側において前記第１封止体に前記第１開口部よりも径の小さい第２開口部を形成し、
    前記第１封止体上に、前記第１グループの半導体デバイスのいずれかに接続された第１配線を形成するとともに、前記第２開口部を介して前記第１配線と前記支持基板とを接続させ、
    前記第１配線上に第１中間バッファ層を形成し、
    前記第１中間バッファ層上に、前記第１配線に接続された第２配線を形成し、
    前記第２配線上に第２中間バッファ層を形成し、
    前記第２中間バッファ層上に第２封止体を形成することを含む、半導体パッケージの製造方法であって、
    前記第１中間バッファ層及び前記第２中間バッファ層は、同一温度条件下において、前記第１封止体及び前記第２封止体よりも小さい弾性率を有する絶縁材料を含むことを特徴とする半導体パッケージの製造方法。
  11. 前記第２中間バッファ層上に、半導体デバイスと封止体とを交互に重ねて配置することにより、前記支持基板の主面に対して垂直な方向に重ねて配置された第２グループの半導体デバイスと当該第２グループの半導体デバイスを覆う前記第２封止体とを含む構造体を形成することを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  12. 前記第２封止体上に、前記第２グループの半導体デバイスに接続された第３配線をさらに形成することを特徴とする請求項１１に記載の半導体パッケージの製造方法。
  13. 前記第１グループの半導体デバイスは、平面視において互いに一部が重ならないように配置されることを特徴とする請求項１０〜１２のいずれか１項に記載の半導体パッケージの製造方法。
  14. 前記第１封止体と前記第２封止体とは同一の絶縁材料からなることを特徴とする請求項１０〜１３のいずれか１項に記載の半導体パッケージの製造方法。
  15. 前記第１中間バッファ層と前記第２中間バッファ層の合計膜厚は、前記第１封止体の膜
    厚の１／１０〜１／２であることを特徴とする請求項１０〜１４のいずれか１項に記載の半導体パッケージの製造方法。
  16. 前記第１グループの半導体デバイスは、前記下地バッファ層上に配置されることを特徴とする請求項１０〜１５のいずれか１項に記載の半導体パッケージの製造方法。
  17. 前記第１中間バッファ層及び前記第２中間バッファ層は、室温において２ＧＰａ以下、かつ、１００℃を超える温度において１ＧＰａ以下の弾性率を有する材料で構成されることを特徴とする請求項１０〜１６のいずれか１項に記載の半導体パッケージの製造方法。
  18. 前記第１中間バッファ層を用いて前記第１配線に起因する段差を平坦化することを特徴とする請求項１０〜１７のいずれか１項に記載の半導体パッケージの製造方法。
  19. 前記第１中間バッファ層及び前記第２中間バッファ層は、熱硬化性樹脂を含むことを特徴とする請求項１０〜１８のいずれか１項に記載の半導体パッケージの製造方法。

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