KR20120122220A - 반도체메모리장치 및 반도체메모리장치의 리페어방법 - Google Patents

반도체메모리장치 및 반도체메모리장치의 리페어방법 Download PDF

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Abstract

본 발명은 서브워드라인에 연결된 메모리셀에 불량이 발생하는 경우 로우어드레스를 래치하여 제1 및 제2 래치어드레스를 생성하되, 제1 및 제2 래치어드레스는 서로 다른 메인워드라인을 선택하는 래치어드레스생성부 및 상기 제1 및 제2 래치어드레스에 의해 선택된 메인워드라인에 대해 리페어동작을 수행하는 리페어부를 포함하는 반도체메모리장치를 제공한다.

Description

반도체메모리장치 및 반도체메모리장치의 리페어방법{SEMICONDUCTOR MEMORY DEVICE AND REPAIR METHOD OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 리페어 효율을 높일 수 있는 반도체메모리장치 및 반도체메모리장치의 리페어방법에 관한 발명이다.
최근 반도체메모리장치의 제조 공정이 발달함에 따라 고집적화된 반도체메모리장치에 포함된 메모리셀들에서 불량셀이 발생될 가능성이 더욱 커지고 있다. 불량셀이 포함된 반도체메모리장치는 동작의 신뢰성을 확보할 수 없으므로 불량품으로 처리되어 폐기되어야 하는데, 불량셀이 포함된 반도체메모리장치를 모두 폐기하는 경우 수율 측면에서 비효율적이다. 따라서, 반도체메모리장치는 여분으로 리던던시셀을 구비하여 불량셀을 리던던시셀로 교체하는 리페어동작에 의해 불량셀 문제를 해결하고 있다.
리페어동작을 수행하기 위해서는 반도체메모리장치에 포함된 메모리셀들의 불량 여부를 판단하는 테스트를 수행하여야 한다. 이러한 테스트 중에 다수의 메모리셀들의 불량 여부를 동시에 판단할 수 있는 압축병렬테스트가 있다. 압축병렬테스트는 서브워드라인을 순차적으로 선택하고, 선택된 서브워드라인과 연결된 다수의 메모리셀들에 동일 로직레벨의 데이터를 저장한 후 동시에 리드하여 메모리셀들의 불량 여부를 판단하는 방식으로 진행된다.
도 1은 종래기술에 따른 리페어동작을 수행하는 반도체메모리장치의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 종래기술의 반도체메모리장치는 불량발생신호생성부(7), 불량어드레스래치부(8) 및 리페어부(9)로 구성된다.
불량발생신호생성부(7)는 테스트모드신호(TM)가 인에이블되는 경우 압축병렬테스트를 수행하여 제1 내지 제13 로우어드레스(XADD<1:13>)에 의해 선택된 서브워드라인과 연결된 메모리셀에 불량이 발생할 때 인에이블되는 불량발생신호(GIOSUMB)를 생성한다. 제1 내지 제13 로우어드레스(XADD<1:13>)는 반도체메모리장치에 포함된 32개의 셀블럭을 선택하기 위한 제1 내지 제5 로우어드레스(XADD<1:5>)와, 각각의 셀블럭에 포함된 32개의 메인워드라인을 선택하기 위한 제6 내지 제10 로우어드레스(XADD<6:10>)와, 각각의 메인워드라인과 연결된 8개의 서브워드라인을 선택하기 위한 제11 내지 제13 로우어드레스(XADD<11:13>)로 구성된다. 따라서, 제1 내지 제13 로우어드레스(XADD<1:13>)는 압축병렬테스트에서 반도체메모리장치에 포함된 모든 서브워드라인을 순차적으로 선택하기 위해 1 비트씩 카운팅되어 불량발생신호생성부(7)로 입력된다.
불량어드레스래치부(8)는 불량발생신호(GIOSUMB)가 처음 인에이블되는 시점에서 제1 내지 제10 로우어드레스(XADD<1:10>)를 래치하여 제1 래치어드레스(XADDLAT1<1:10>)를 생성하고, 불량발생신호(GIOSUMB)가 다시 인에이블되는 시점에서 제1 내지 제10 로우어드레스(XADD<1:10>)를 래치하여 제2 래치어드레스(XADDLAT2<1:10>)를 생성한다.
리페어부(9)는 제1 래치어드레스(XADDLAT1<1:10>) 및 제2 래치어드레스(XADDLAT2<1:10>)에 의해 메인워드라인과 연결된 메모리셀들을 리던던시셀들로 대체하는 리페어동작을 수행한다. 여기서, 제1 래치어드레스(XADDLAT1<1:10>) 및 제2 래치어드레스(XADDLAT2<1:10>)는 반도체메모리장치에 포함된 셀블럭과 메인워드라인을 선택하기 위한 제1 내지 제10 로우어드레스(XADD<1:10>)를 래치하여 생성된 어드레스이므로, 불량이 발생한 메모리셀과 연결된 메인워드라인과 셀블럭에 관한 정보를 포함한다.
이상 살펴본 바와 같이, 종래의 반도체메모리장치는 압축병렬테스트 결과 서브워드라인과 연결된 메모리셀에 불량이 발생한 두 번의 시점에서 제1 내지 제10 로우어드레스(XADD<1:10>)를 래치하여 메인워드라인과 연결된 모든 메모리셀을 리던던시셀로 교체하는 리페어동작을 두 번 수행한다.
그런데, 압축병렬테스트는 서브워드라인을 순차적으로 선택하고, 선택된 서브워드라인과 연결된 메모리셀의 불량 여부를 판단하므로, 불량어드레스래치부(8)에서 생성되는 제1 래치어드레스(XADDLAT1<1:10>) 및 제2 래치어드레스(XADDLAT2<1:10>)가 동일한 레벨 조합일 수 있다. 이 경우 불량이 발생한 메모리셀에 연결된 서브워드라인은 다르더라도 메인워드라인은 동일하므로, 동일한 메인워드라인에 의해 리페어동작이 불필요하게 수행되어 리페어 효율을 떨어뜨린다.
본 발명은 서로 다른 메인워드라인에 연결된 메모리셀에 불량이 발생한 경우 메인워드라인을 선택하기 위한 로우어드레스를 래치하여 리페어 동작을 수행함으로써 리페어 효율을 높일 수 있는 반도체메모리장치 및 반도체메모리장치의 리페어방법을 개시한다.
이를 위해 본 발명은 서브워드라인과 연결된 메모리셀에 불량이 발생하는 경우 로우어드레스를 래치하여 제1 및 제2 래치어드레스를 생성하되, 제1 및 제2 래치어드레스는 서로 다른 메인워드라인을 선택하는 래치어드레스생성부 및 상기 제1 및 제2 래치어드레스에 의해 선택된 메인워드라인에 대해 리페어동작을 수행하는 리페어부를 포함하는 반도체메모리장치를 제공한다.
또한, 본 발명은 제1 서브워드라인과 연결된 메모리셀에 불량이 발생하는 경우 로우어드레스를 래치하여 제1 래치어드레스를 생성하는 단계와 제2 서브워드라인과 연결된 메모리셀에 불량이 발생하는 경우 상기 제1 래치어드레스와 로우어드레스를 비교하여 비교신호를 생성하는 단계와 상기 비교신호에 응답하여 상기 로우어드레스를 래치하여 제2 래치어드레스를 생성하는 단계를 포함하되, 상기 제1 및 제2 래치어드레스는 서로 다른 메인워드라인을 선택하는 것을 특징으로 하는 반도체메모리장치의 리페어방법을 개시한다.
도 1은 종래기술에 따른 리페어동작을 수행하는 반도체메모리장치의 구성을 도시한 블럭도이다.
도 2는 본 발명의 일실시예에 따른 리페어동작을 수행하는 반도체메모리장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체메모리장치에 포함된 래치펄스신호생성부의 회로도이다.
도 4는 도 2에 도시된 반도체메모리장치에 포함된 래치부의 회로도이다.
도 5는 도 2에 도시된 반도체메모리장치에 포함된 제어신호생성부의 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 리페어동작을 수행하는 반도체메모리장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체메모리장치는 래치어드레스생성부(5) 및 리페어부(6)를 포함한다. 래치어드레스생성부(5)는 래치펄스신호생성부(1), 래치부(2), 제어신호생성부(3) 및 어드레스비교부(4)를 포함한다.
래치펄스신호생성부(1)는 테스트모드신호(TM)가 인에이블되는 경우 불량발생신호(GIOSUMB)가 처음 인에이블되는 시점에서 제어신호(CON)에 응답하여 제1 래치펄스신호(STOREP1)를 생성한다. 이후에 래치펄스신호생성부(1)는 불량발생신호(GIOSUMB)가 다시 인에이블되는 시점에서 제어신호(CON)와 비교신호(COMP)에 응답하여 제2 래치펄스신호(STOREP2)를 생성한다. 래치부(2)는 제1 래치펄스신호(STOREP1)에 응답하여 제1 내지 제10 로우어드레스(XADD<1:10>)를 래치하여 제1 래치어드레스(XADDLAT1<1:10>)를 생성한다. 이후에 생성된 제2 래치펄스신호(STOREP2)에 응답하여 제1 내지 제10 로우어드레스(XADD<1:10>)를 래치하여 제2 래치어드레스(XADDLAT2<1:10>)를 생성한다. 제어신호생성부(3)는 제1 래치펄스신호(STOREP1)에 응답하여 제어신호(CON)를 로직하이레벨로 천이시킨다. 어드레스비교부(4)는 제1 래치어드레스(XADDLAT1<1:10>)와 제1 내지 제10 로우어드레스(XADD<1:10>)를 비교하여 비교신호(COMP)를 생성한다. 리페어부(6)는 제1 래치어드레스(XADDLAT1<1:10>) 및 제2 래치어드레스(XADDLAT2<1:10>)에 의해 선택된 메인워드라인에 대해 리페어동작을 수행한다.
래치펄스신호생성부(1)는, 도 3에 도시된 바와 같이, 불량발생펄스신호생성부(11) 및 래치펄스신호출력부(12)를 포함한다.
불량발생펄스신호생성부(11)는 불량발생신호(GIOSUMB)가 인에이블되는 시점에서 펄스를 생성하는 펄스발생부(111), 테스트모드신호(TM)와 펄스발생부(111)의 출력 신호를 부정논리곱 연산하는 낸드 게이트(ND11), 낸드 게이트(ND11)의 출력 신호를 반전 버퍼링하는 인버터(IV11) 및 인버터(IV11)의 신호를 소정 구간 지연시키는 지연부(112)를 포함한다. 이와 같은 구성의 불량발생펄스신호생성부(11)는 테스트모드신호(TM)가 로직하이레벨로 인에이블되는 경우 불량발생신호(GIOSUMB)가 로직로우레벨로 인에이블되는 시점에서 불량발생펄스신호(GIOSUMP)를 생성한다.
래치펄스신호출력부(12)는 제어신호(CON)를 반전 버퍼링하는 인버터(IV12)와 반전 버퍼링된 제어신호(CON)와 불량발생펄스신호(GIOSUMP)를 부정논리곱 연산하는 낸드 게이트(ND12)와 낸드 게이트(ND12)의 출력신호를 반전 버퍼링하는 인버터(IV13)와 비교신호(COMP)를 반전 버퍼링하는 인버터(IV14)와 제어신호(CON), 불량발생펄스신호(GIOSUMP) 및 반전 버퍼링된 비교신호(COMP)를 부정논리곱 연산하는 낸드 게이트(ND13)와 낸드 게이트(ND13)의 출력신호를 반전 버퍼링하는 인버터(IV15)를 포함한다. 이와 같은 구성의 래치펄스신호출력부(12)는 로직로우레벨의 제어신호(CON)에 의해 불량발생펄스신호(GIOSUMP)를 버퍼링하여 제1 래치펄스신호(STOREP1)를 생성한다. 그리고 로직하이레벨의 제어신호(CON)와 로직로우레벨의 비교신호(COMP)에 의해 불량발생펄스신호(GIOSUMP)를 버퍼링하여 제2 래치펄스신호(STOREP2)를 생성한다.
이와 같은 구성의 래치펄스신호생성부(1)는 테스트모드신호(TM)가 로직하이레벨로 인에이블되는 경우, 불량발생신호(GIOSUMB)가 처음 인에이블되는 시점에서 로직로우레벨의 제어신호(CON)에 의해 제1 래치펄스신호(STOREP1)를 생성한다. 이후에 래치펄스신호생성부(1)는 불량발생신호(GIOSUMB)가 다시 인에이블되는 시점에서 로직하이레벨의 제어신호(CON)와 로직로우레벨의 비교신호(COMP)에 의해 제2 래치펄스신호(STOREP2)를 생성한다. 여기서, 테스트모드신호(TM)는 압축병렬테스트를 수행하는 경우 로직하이레벨로 인에이블되는 신호이다. 불량발생신호(GIOSUMB)는 압축병렬테스트를 수행하여 서브워드라인과 연결된 메모리셀에 불량이 발생할 때 인에이블되는 신호이다. 제어신호(CON)와 비교신호(COMP)는 각각 제어신호생성부(3)와 어드레스비교부(4)에서 생성되는 신호로서 후술하기로 한다.
래치부(2)는, 도 4에 도시된 바와 같이, 제1 래치부(21) 및 제2 래치부(22)를 포함한다.
제1 래치부(21)는 1개의 전달게이트(T21)와 4개의 인버터(IV21~IV24)로 구성된다. 이와 같은 구성의 제1 래치부(21)는 제1 래치펄스신호(STOREP1)에 의해 제1 내지 제10 로우어드레스(XADD<1:10>)를 래치하여 제1 래치어드레스(XADDLAT1<1:10>)를 생성한다.
제2 래치부(22)는 1개의 전달게이트(T22)와 4개의 인버터(IV25~IV28)로 구성된다. 이와 같은 구성의 제2 래치부(22)는 제2 래치펄스신호(STOREP2)에 의해 제1 내지 제10 로우어드레스(XADD<1:10>)를 래치하여 제2 래치어드레스(XADDLAT2<1:10>)를 생성한다.
제어신호생성부(3)는, 도 5에 도시된 바와 같이, 스위치부(31), 초기화부(32), 래치(33) 및 버퍼(34)로 구성된다.
스위치부(31)는 제1 래치펄스신호(STOREP1)를 반전 버퍼링하는 인버터(IV31) 및 노드(nd3)와 접지전압(VSS)사이에 연결된 전달게이트(T31)를 포함한다. 이와 같은 구성의 스위치부(31)는 제1 래치펄스신호(STOREP1)가 생성되는 경우 노드(nd3)의 신호를 로직로우레벨로 천이시킨다. 초기화부(32)는 풀업구동소자(P3)를 포함하고, 파워업신호(PWRUP)가 로직로우레벨인 경우 노드(nd3)를 외부전압(VDD)으로 풀업구동한다. 여기서 파워업신호(PWRUP)는 외부전압(VDD)이 목표레벨에 도달하기 전까지 구간에서는 외부전압(VDD)에 따라 레벨이 상승하고, 외부전압(VDD)이 목표레벨에 도달하고 난 후에는 로직로우레벨로 천이한다. 래치(33)는 두 개의 인버터(IV32, IV33)를 포함한다. 이와 같은 구성의 래치(33)는 노드(nd3)의 신호를 래치하여 버퍼(34)로 출력한다. 버퍼(34)는 두 개의 인버터(IV34, IV35)를 포함한다. 이와 같은 구성의 버퍼(34)는 래치(33)의 출력신호를 버퍼링하여 제어신호(CON)로 출력한다.
이와 같은 구성의 제어신호생성부(3)는 파워업신호(PWRUP)가 로직로우레벨인 구간에서 로직로우레벨로 초기화된 제어신호(CON)를 생성한다. 그리고, 제어신호생성부(3)는 파워업신호(PWRUP)가 로직하이레벨인 구간에서 제1 래치펄스신호(STOREP1)에 의해 제어신호(CON)를 로직하이레벨로 천이시킨다. 여기서 파워업신호(PWRUP)는 전원전압이 기설정된 레벨에 도달하면 인에이블되는 신호이다.
어드레스비교부(4)는 제1 래치어드레스(XADDLAT1<1:10>)와 제1 내지 제10 로우어드레스(XADD<1:10>)를 배타적 부정논리합 연산하여 비교신호(COMP)를 생성한다. 어드레스비교부(4)는 제1 래치어드레스(XADDLAT1<1:10>)와 제1 내지 제10 로우어드레스(XADD<1:10>)의 레벨 조합이 동일하면 로직하이레벨의 비교신호(COMP)를 생성한다.
리페어부(6)는 제1 래치어드레스(XADDLAT1<1:10>) 및 제2 래치어드레스(XADDLAT2<1:10>)에 의해 선택된 메인워드라인에 대해 리페어동작을 수행한다. 여기서, 리페어부(6)는 메인워드라인에 대해 리페어동작을 수행하므로, 래치부(2)는 셀블럭과 메인워드라인 정보를 포함하는 제1 내지 제10 로우어드레스(XADD<1:10>)를 래치하여 제1 래치어드레스(XADDLAT1<1:10>) 및 제2 래치어드레스(XADDLAT2<1:10>)를 리페어부(6)로 출력한다.
이상 살펴본 바와 같이 구성된 반도체메모리장치의 동작을 도 2 내지 도 5를 참조하여 설명하되, 제1 래치어드레스(XADDLAT1<1:10>)와 제1 내지 제10 로우어드레스(XADD<1:10>)가 동일한 레벨 조합인지에 따라 나누어 설명하면 다음과 같다.
이하, 제1 래치어드레스(XADDLAT1<1:10>)와 제1 내지 제10 로우어드레스(XADD<1:10>)가 동일한 레벨 조합인 경우를 살펴본다.
우선, 래치펄스신호생성부(1)는 테스트모드신호(TM)가 로직하이레벨로 인에이블되는 경우 불량발생신호(GIOSUMB)가 처음 인에이블되는 시점에서 로직로우레벨의 제어신호(CON)에 의해 제1 래치펄스신호(STOREP1)를 생성한다. 래치부(2)는 제1 래치펄스신호(STOREP1)에 의해 제1 내지 제10 로우어드레스(XADD<1:10>)를 래치하여 제1 래치어드레스(XADDLAT1<1:10>)를 생성한다. 리페어부(6)는 제1 래치어드레스(XADDLAT1<1:10>)에 의해 선택된 메인워드라인에 대해 리페어동작을 수행한다.
다음으로, 래치펄스신호생성부(1)는 테스트모드신호(TM)가 로직하이레벨로 인에이블되는 경우 불량발생신호(GIOSUMB) 입력받는다. 어드레스비교부(4)는 제1 래치어드레스(XADDLAT1<1:10>)와 제1 내지 제10 로우어드레스(XADD<1:10>)를 비교하여 로직하이레벨의 비교신호(COMP)를 생성한다. 제어신호생성부(3)는 제1 래치펄스신호(STOREP1)에 의해 로직하이레벨로 천이된 제어신호(CON)를 생성한다. 따라서, 래치펄스신호생성부(1)는 불량발생신호(GIOSUMB)를 입력받아도 제어신호(CON)와 비교신호(COMP)가 모두 로직하이레벨이이므로 제2 래치펄스신호(STOREP2)를 생성하지 않는다. 그러므로, 래치부(2)는 제1 내지 제10 로우어드레스(XADD<1:10>)를 래치할 수 없으므로 제2 래치어드레스(XADDLAT2<1:10>)를 생성하지 못한다.
이하, 제1 래치어드레스(XADDLAT1<1:10>)와 제1 내지 제10 로우어드레스(XADD<1:10>)가 동일한 레벨 조합이 아닌 경우를 살펴본다.
우선, 래치펄스신호생성부(1)는 테스트모드신호(TM)가 로직하이레벨로 인에이블되는 경우 불량발생신호(GIOSUMB)가 처음 인에이블되는 시점에서 로직로우레벨의 제어신호(CON)에 의해 제1 래치펄스신호(STOREP1)를 생성한다. 래치부(2)는 제1 래치펄스신호(STOREP1)에 의해 제1 내지 제10 로우어드레스(XADD<1:10>)를 래치하여 제1 래치어드레스(XADDLAT1<1:10>)를 생성한다. 리페어부(6)는 제1 래치어드레스(XADDLAT1<1:10>)에 의해 선택된 메인워드라인에 대해 리페어동작을 수행한다.
다음으로, 래치펄스신호생성부(1)는 테스트모드신호(TM)가 로직하이레벨로 인에이블되는 경우 불량발생신호(GIOSUMB) 입력받는다. 어드레스비교부(4)는 제1 래치어드레스(XADDLAT1<1:10>)와 제1 내지 제10 로우어드레스(XADD<1:10>)를 비교하여 로직로우레벨의 비교신호(COMP)를 생성한다. 제어신호생성부(3)는 제1 래치펄스신호(STOREP1)에 의해 로직하이레벨로 천이된 제어신호(CON)를 생성한다. 따라서 래치펄스신호생성부(1)는 제어신호(CON)가 로직하이레벨이고, 비교신호(COMP)가 로직로우레벨이므로 불량발생신호(GIOSUMB)가 다시 인에이블되는 시점에서 제2 래치펄스신호(STOREP2)를 생성한다. 래치부(2)는 제2 래치펄스신호(STOREP2)에 응답하여 제1 내지 제10 로우어드레스(XADD<1:10>)를 래치하여 제2 래치어드레스(XADDLAT2<1:10>)을 생성한다. 리페어부(6)는 제2 래치어드레스(XADDLAT2<1:10>)에 의해 선택된 메인워드라인에 대해 리페어동작을 수행한다.
이상을 정리하면, 본 실시예의 반도체메모리장치는 서로 다른 메인워드라인에 연결된 메모리셀에 불량이 발생된 경우 메인워드라인을 선택하기 위한 로우어드레스를 래치하여 중복된 리페어 동작이 수행되지 않도록 하여 리페어 효율을 높일 수 있다.
1: 래치펄스신호생성부 11: 불량발생펄스신호생성부
111: 펄스 발생부 112: 지연부
12: 래치펄스신호출력부 2: 래치부
21: 제1 래치부 22: 제2 래치부
3: 제어신호생성부 31: 스위치부
32: 초기화부 33: 래치
34: 버퍼 4: 어드레스비교부
5: 불량어드레스래치부 6: 리페어부
7: 불량발생신호생성부 8: 불량어드레스래치부
9: 리페어부

Claims (19)

  1. 서브워드라인과 연결된 메모리셀에 불량이 발생하는 경우 로우어드레스를 래치하여 제1 및 제2 래치어드레스를 생성하되, 제1 및 제2 래치어드레스는 서로 다른 메인워드라인을 선택하는 래치어드레스생성부; 및
    상기 제1 및 제2 래치어드레스에 의해 선택된 메인워드라인과 연결된 메모리셀에 대해 리페어동작을 수행하는 리페어부를 포함하는 반도체메모리장치.
  2. 제 1 항에 있어서, 래치어드레스생성부는 제1 서브워드라인과 연결된 메모리셀에 불량이 발생하는 경우 상기 로우어드레스를 래치하여 제1 래치어드레스를 생성하고, 제2 서브워드라인과 연결된 메모리셀에 불량이 발생하는 경우 상기 로우어드레스와 제1 래치어드레스를 비교하여 상기 로우어드레스를 래치하여 상기 제2 래치어드레스를 생성하는 반도체메모리장치.
  3. 제 1 항에 있어서, 래치어드레스생성부는 서브워드라인에 연결된 메모리셀에 불량이 발생하는 경우 인에이블되는 불량발생신호 및 압축병렬테스트 수행시 인에이블되는 테스트모드신호에 응답하여 제1 및 제2 래치어드레스를 생성하는 반도체메모리장치.
  4. 제 3 항에 있어서, 래치어드레스생성부는
    상기 불량발생신호에 응답하여 제1 래치펄스신호를 생성하고 상기 불량발생신호와 비교신호에 응답하여 제2 래치펄스신호를 생성하는 래치펄스신호생성부;
    상기 제1 래치펄스신호에 응답하여 상기 로우어드레스 래치하여 제1 래치어드레스을 생성하고, 상기 제2 래치펄스신호에 응답하여 상기 로우어드레스를 래치하여 제2 래치어드레스를 생성하는 래치부;
    상기 로우어드레스와 상기 제1 래치어드레스를 비교하여 상기 비교신호를 생성하는 어드레스비교부를 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 래치펄스신호생성부는 제1 래치펄스신호를 생성한 후에 상기 제2 래치펄스신호를 생성하는 것을 특징으로 하는 반도체메모리장치.
  6. 제 4 항에 있어서, 상기 비교신호는 상기 로우어드레스와 상기 제1 래치어드레스의 레벨 조합이 다르면 제1 레벨로 생성되고, 동일하면 제2 레벨로 생성되는 것을 특징으로 하는 반도체메모리장치.
  7. 제 4 항에 있어서, 상기 래치펄스신호생성부는
    상기 테스트모드신호가 인에이블되는 경우 상기 불량발생신호가 인에이블되는 시점에서 발생하는 펄스를 포함하는 불량발생펄스신호를 생성하는 불량발생펄스신호생성부; 및
    상기 불량발생펄스신호를 버퍼링하여 제1 래치펄스신호를 생성한 후에 상기 비교신호에 응답하여 제2 래치펄스신호를 생성하는 래치펄스신호출력부를 포함하는 반도체메모리장치.
  8. 제 4 항에 있어서, 상기 래치부는
    상기 제1 래치펄스신호에 응답하여 상기 로우어드레스를 래치하여 상기 제1 래치어드레스를 생성하는 제1 래치부; 및
    상기 제2 래치펄스신호에 응답하여 상기 로우어드레스를 래치하여 상기 제2 래치어드레스를 생성하는 제2 래치부를 포함하는 반도체메모리장치.
  9. 제 3 항에 있어서, 상기 래치어드레스생성부는
    상기 불량발생신호 및 제어신호에 응답하여 제1 래치펄스신호를 생성하고, 상기 불량발생신호와 비교신호 및 상기 제어신호에 응답하여 제2 래치펄스신호를 생성하는 래치펄스신호생성부;
    상기 제1 래치펄스신호에 응답하여 상기 로우어드레스를 래치하여 제1 래치어드레스를 생성하고, 상기 제2 래치펄스신호에 응답하여 상기 로우어드레스를 래치하여 제2 래치어드레스를 생성하는 래치부;
    상기 제1 래치펄스신호에 응답하여 레벨천이되는 상기 제어신호를 생성하는 제어신호생성부; 및
    상기 로우어드레스와 상기 제1 래치어드레스를 비교하여 상기 비교신호를 생성하는 어드레스비교부를 포함하는 반도체메모리장치.
  10. 제 9 항에 있어서, 상기 비교신호는 상기 제1 래치어드레스과 상기 로우어드레스 제2 조합이 다르면 제1 레벨로 생성되고, 동일하면 제2 레벨로 생성되는 것을 특징으로 하는 반도체메모리장치.
  11. 제 9 항에 있어서, 상기 래치펄스신호생성부는
    상기 테스트모드신호가 인에이블되는 경우 상기 불량발생신호가 인에이블되는 시점에서 발생하는 펄스를 포함하는 불량발생펄스신호를 생성하는 불량발생펄스신호생성부; 및
    상기 제어신호에 응답하여 상기 불량발생펄스신호를 버퍼링하여 제1 래치펄스신호를 생성하고, 상기 제어신호 및 상기 비교신호에 응답하여 상기 불량발생펄스신호를 버퍼링하여 제2 래치펄스신호를 생성하는 래치펄스신호출력부를 포함하는 반도체메모리장치.
  12. 제 9 항에 있어서, 상기 래치부는
    상기 제1 래치펄스신호에 응답하여 상기 로우어드레스를 래치하여 상기 제1 래치어드레스를 생성하는 제1 래치부; 및
    상기 제2 래치펄스신호에 응답하여 상기 로우어드레스를 래치하여 상기 제2 래치어드레스를 생성하는 제2 래치부를 포함하는 반도체메모리장치.
  13. 제 9 항에 있어서, 상기 제어신호생성부는
    상기 제1 래치펄스신호에 응답하여 노드를 접지전압과 연결하는 스위치부;
    상기 노드의 신호를 래치하는 래치; 및
    상기 래치부의 출력신호를 버퍼링 하는 버퍼를 포함하는 반도체메모리장치.
  14. 제 13 항에 있어서, 상기 제어신호생성부는 파워업신호에 응답하여 상기 노드를 초기화하는 초기화부를 더 포함하는 반도체메모리장치.
  15. 제 14 항에 있어서, 상기 파워업신호는 전원전압이 기설정된 레벨에 도달하면 인에이블되는 신호인 것을 특징으로 하는 반도체메모리장치.
  16. 제1 서브워드라인에 연결된 메모리셀에 불량이 발생하는 경우 로우어드레스를 래치하여 제1 래치어드레스를 생성하는 단계;
    제2 서브워드라인에 연결된 메모리셀에 불량이 발생하는 경우 상기 제1 래치어드레스와 상기 로우어드레스를 비교하여 비교신호를 생성하는 단계;
    상기 비교신호에 응답하여 상기 로우어드레스를 래치하여 제2 래치어드레스를 생성하는 단계를 포함하되, 상기 제1 및 제2 래치어드레스는 서로 다른 메인워드라인을 선택하는 것을 특징으로 하는 반도체메모리장치의 리페어방법.
  17. 제 16 항에 있어서, 상기 제1 및 제2 래치어드레스에 의해 선택된 메인워드라인에 대해 리페어동작을 수행하는 단계를 더 포함하는 반도체메모리장치의 리페어방법.
  18. 제 17 항에 있어서, 제1 서브워드라인에 연결된 메모리셀에 불량이 발생하는 경우 로우어드레스를 래치하여 제1 래치어드레스를 생성하는 단계는
    상기 제1 서브워드라인에 연결된 메모리셀에 불량이 발생하는 경우 인에이블되는 불량발생신호 및 압축병렬테스트 수행시 인에이블되는 테스트모드신호에 응답하여 제1 래치펄스신호를 생성하는 단계; 및
    상기 제1 래치펄스신호에 응답하여 상기 로우어드레스를 래치하여 상기 제1 래치어드레스를 생성하는 단계를 포함하는 반도체메모리장치의 리페어방법.
  19. 제 17 항에 있어서, 상기 비교신호에 응답하여 상기 로우어드레스를 래치하여 제2 래치어드레스를 생성하는 단계는
    상기 제2 서브워드라인에 연결된 메모리셀에 불량이 발생하는 경우 인에이블되는 불량발생신호와 압축병렬테스트 수행시 인에이블되는 테스트모드신호 및 상기 비교신호에 응답하여 제2 래치펄스신호를 생성하는 단계; 및
    상기 제2 래치펄스신호에 응답하여 상기 로우어드레스를 래치하여 상기 제2 래치어드레스를 생성하는 단계를 포함하는 반도체메모리장치의 리페어방법.
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