JP5201268B2

JP5201268B2 - 半導体駆動装置

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Publication number: JP5201268B2
Application number: JP2011528713A
Authority: JP
Inventors: 康阿部
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2009-08-27
Filing date: 2010-07-28
Publication date: 2013-06-05
Anticipated expiration: 2030-07-28
Also published as: US8487668B2; JPWO2011024591A1; CA2750896C; WO2011024591A1; EP2472707B1; CN102292914A; US20120025873A1; EP2472707A4; CA2750896A1; EP2472707A1; CN102292914B

Description

本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体デバイスをオン、オフ制御する駆動回路において、半導体デバイスが短絡破壊して低インピーダンスとなった時の駆動回路の保護に関する。

図１に、従来の技術を用いた駆動回路の構成を示す。この図において、EPは順バイアス電源、ENは逆バイアス電源、Tr1は順バイアス用スイッチ素子、Tr2は逆バイアス用スイッチ素子、R1は順バイアス用ゲート抵抗、R2は逆バイアス用ゲート抵抗を表している。終段ドライバ回路DCCは、制御信号に応じて、ＭＯＳＦＥＴTr1とTr2を駆動するための回路である。ここでは、半導体デバイスとしてＩＧＢＴ（ＩＧＢＴ1）を用いている。なお、ＭＯＳＦＥＴは、Metal Oxide Semiconductor Field Effect Transistorの略である。

このような構成において、半導体デバイスに短絡破壊が発生すると、ＩＧＢＴ１の全端子間G1、C1、E1で短絡破壊する可能性が大きい。そのため、図１の場合では、ゲート端子G1とエミッタ端子E1の間が短絡状態となると、これらの端子間に接続されている駆動回路の出力が、短絡されることになり、MOSFETTr1がオンしている場合には、順バイアス電源EPと順バイアス用ゲート抵抗R1で決まる大きな電流が流れ続け、またMOSFETTr2がオンしている場合には、逆バイアス電源ENと逆バイアス用抵抗R2で決まる大きな電流が流れ続ける。図１の回路方式では、半導体デバイスの破壊を考慮すると、このような電流を許容できるように設計することが必須であり、電流が流れるバイアス用電源EP、ENと、各ゲート抵抗R1、R2の容量が大きくなって、駆動回路の大形化と高コスト化につながる。さらに、駆動回路電源を共用化している場合、1個の駆動回路の過電流で他の駆動回路を動作不能にしてしまう問題も生じる。

このような課題を改善する従来技術として、特許文献１に示された図２に示す方式が知られている。EPは順バイアス電源、ENは逆バイアス電源、Tr1は順バイアス用スイッチ素子、Tr2は逆バイアス用スイッチ素子、R1は順バイアス用ゲート抵抗、R2は逆バイアス用ゲート抵抗を表している。また、F1、F2、F3はヒューズ、SW1は順バイアス電源短絡用スイッチ、SW2は逆バイアス電源EN短絡用のスイッチを表している。

この回路において、半導体デバイスであるＩＧＢＴに短絡破壊が発生した時の動作を説明する。ＩＧＢＴ１が短絡し、コレクタに大電流が流れると、ヒューズF1が溶断する。このヒューズF1には溶断を検出する手段が設けられており、これを検出すると、スイッチSW1とSW2がオンするようにしている。これらのスイッチがオンすると、各バイアス用電源EP、ENがヒューズF2、F3を介して短絡され、ヒューズF2、F3が溶断される。このような動作により、バイアス用半導体スイッチTr1、Tr2がバイアス用電源から短時間で切り離されるため、図１で発生した駆動回路内での大電流は発生しない。
実開平６−８８１９１号公報

上述のように、従来技術では、駆動回路にヒューズを設けて、半導体デバイスが破壊した場合には、これらのヒューズを積極的に溶断させることで、駆動回路の保護を実現している。しかし、この方式では、半導体デバイスの故障を検出するために、主電流が流れる回路にもヒューズが必要であり、大容量装置においては、回路が大形化する。また、保護が動作した後は、各ヒューズを交換する必要があるため、駆動回路の数が多い装置では、故障回復に長い時間が必要となる。したがって、本発明の課題は、ヒューズを用いずに半導体デバイスの短絡破壊を検出し、駆動回路を保護することである。

上述の課題を解決するために、本発明では、オンゲート抵抗に第１のサーミスタを、オフゲート抵抗に第２のサーミスタを、各々熱的に結合させて設置し、前記サーミスタに定常的に電流が流れるように構成し、前記いずれかのゲート抵抗の温度が上昇した時に、前記該当するサーミスタの抵抗値が変化して電流が変化することで、前記第１または第２のスイッチ素子をオフさせる手段を備えている。

また、別の発明では、第１及び第２のスイッチ素子と直列に、各々サーミスタを接続し、ＩＧＢＴのゲート・エミッタ間が短絡した時の過電流によりサーミスタの温度が上昇した時には、第１又は第２のスイッチ素子をオフさせる手段を備えている。

この結果、半導体デバイス用のヒューズや駆動回路電源を遮断するヒューズが不要となり、装置の小形化と、故障回復時の部品交換時間の短縮が可能となる。

さらに、第１又は第２のスイッチ素子をオフさせる手段が動作したことをフォトカプラーで検出し、この信号を駆動装置から出力するようにしたので、制御回路でこの信号を用いて装置の遮断や故障発生の操作・表示が可能となり、利便性が向上する。

従来例を示す駆動回路図である。従来例を示す保護機能付駆動回路図である。本発明の第１の実施例を示す回路図である。図１の動作説明図である。本発明の第２の実施例を示す回路図である。本発明の第３の実施例を示す回路図である。本発明の第４の実施例を示す回路図である。本発明の第５の実施例を示す回路図である。本発明の第６の実施例を示す回路図である。本発明の第７の実施例を示す回路図である。本発明の第８の実施例を示す回路図である。本発明の第９の実施例を示す回路図である。本発明の第１０の実施例を示す回路図である。

以下、本発明の実施の形態を、図面を参照しながら説明する。
［実施例１］
図３に、本発明の第1の実施例を示す。従来回路である図１との違いは、ゲート抵抗R1、R2に温度に応じて抵抗値が変化するサーミスタ（この例では、温度上昇に応じて抵抗値が増加するPTCサーミスタ）th1、th2が設置され、順バイアス用スイッチ素子であるPチャンネル型ＭＯＳＦＥＴTr1のゲートとソース間にＰチャンネル型ＭＯＳＦＥＴTr3のドレインとソースが、逆バイアス用スイッチ素子であるNチャンネル型ＭＯＳＦＥＴTr2のゲートとソース間にNチャンネル型ＭＯＳＦＥＴTr4のドレインとソースが、順バイアス電源EPの正極と逆バイアス電源の負極との間にサーミスタth1と抵抗R3の直列回路及びサーミスタth2と抵抗R4の直列回路が、サーミスタth1と抵抗R3の直列接続点にＰチャンネル型ＭＯＳＦＥＴTr3のゲートが、サーミスタth2と抵抗R4の直列接続点にＮチャンネル型ＭＯＳＦＥＴTr4のゲートが、各々接続されている点である。

このような構成において、ＩＧＢＴ１のゲート・エミッタ間が短絡故障し、オン信号が出ている状態で、オンゲート抵抗R1の温度が上昇するとサーミスタth1の抵抗値が上昇し、この両端電圧がＭＯＳＦＥＴTr3のゲートとソース間の閾値電圧を越えるとＭＯＳＦＥＴTr3がオンとなり、ＭＯＳＦＥＴTr1はオフとなる。また、ＩＧＢＴ１のゲート・エミッタ間が短絡故障し、オフ信号が出ている状態で、オフゲート抵抗R2の温度が上昇するとサーミスタth2の抵抗値が上昇し、この両端電圧がＭＯＳＦＥＴTr4のゲートとソース間の閾値電圧を越えると、ＭＯＳＦＥＴTr4がオンとなり、ＭＯＳＦＥＴTr2はオフとなる。

図４にＩＧＢＴゲート・ソース間が短絡破壊を起こした時の、各部動作を示す。この動作では、ＩＧＢＴがオン状態で破壊が発生する条件を示している。ＩＧＢＴ１正常時では、ゲート電流Igは、図示のようにスイッチング時のゲート電圧立上げ又は立下げ時の短時間のみ流れる波形となり、順バイアス用ゲート抵抗R1の温度は、ある一定値以下に保たれる。ＩＧＢＴ１が破壊して、ゲート（G1）・エミッタ（E1）間が短絡されると、オン用ゲート抵抗R1には、順バイアス電源電圧E1とオン用ゲート抵抗R1で決まる電流が流れ続けるため、R1の温度が上昇する。

これに伴い、サーミスタth1の抵抗値が増加し、ＭＯＳＦＥＴTr3の入力部に印加する電圧VGS3が増加する。これがＭＯＳＦＥＴTr3のゲート閾値電圧に達すると、ＭＯＳＦＥＴTr3がオンし、オン用スイッチ素子Tr1の入力信号が0となり、Tr1がオフする。このような動作により、駆動回路内に流れる電流は遮断される。

ＩＧＢＴ1がオフ状態、すなわち、オフ用スイッチ素子Tr2がオンしている時のＩＧＢＴ破壊時も同様な動作により、オフ用ゲート抵抗R2の温度が上昇すると、サーミスタth2の抵抗値が増加し、ＭＯＳＦＥＴTr4がオンしてオフ用スイッチ素子Tr2がオフされる。このように、ヒューズを溶断させることなく駆動回路の保護が可能であるため、部品の交換も必要なく回路の復帰ができる。

［実施例２］
図５に、本発明の第２の実施例を示す。第１の実施例との違いは、サーミスタth1と抵抗R3の直列回路が、順バイアス電源EPの正極と負極との間に、サーミスタth2と抵抗R4の直列回路が逆バイアス用電源ENの正極と負極との間に、それぞれ接続されている点である。この回路構成にすることにより、抵抗及び駆動用電源（EP、EN）の消費電力を小さく抑えることができる。

［実施例３］
図６に、本発明の第３の実施例を示す。第１の実施例との違いは、Pチャンネル型ＭＯＳＦＥＴTr3がPNPトランジスタQ3に、Nチャンネル型ＭＯＳＦＥＴTr4がNPNトランジスタQ4に変更されている点である。動作は第１の実施例と同様であるが、電流駆動型のトランジスタを使用することにより、ノイズ耐量が高くなる利点がある。ここで、さらにノイズ耐量を増加させるために、ベースに直列にツェナーダイオードなどを接続することもできる。

［実施例４］
図７に、本発明の第４の実施例を示す。第３の実施例との違いは、サーミスタth1と抵抗R3の直列回路が、順バイアス電源EPの正極と負極との間に、サーミスタth2と抵抗R4の直列回路が逆バイアス用電源ENの正極と負極との間に、それぞれ接続されている点である。この回路構成にすることにより、抵抗及び駆動用電源（EP、EN）の消費電力を小さく抑えることができる。

［実施例５］
図８に、本発明の第５の実施例を示す。第１の実施例との違いは、Pチャンネル型ＭＯＳＦＥＴTr3のドレインと順バイアス用スイッチ素子であるPチャンネル型ＭＯＳＦＥＴTr1のゲートとの間にダイオードD1を、ＭＯＳＦＥＴTr3のドレインとダイオードD1との直列接続点と逆バイアス電源ENの負極との間にフォトカプラーPC1の一次側と抵抗R6の直列回路が、Nチャンネル型ＭＯＳＦＥＴTr4のドレインと逆バイアス用スイッチ素子であるNチャンネル型ＭＯＳＦＥＴTr2のゲートとの間にダイオードD2が、ＭＯＳＦＥＴTr4のドレインとダイオードD2との直列接続点と順バイアス電源EPの正極との間にフォトカプラーPC2の一次側と抵抗R5の直列回路が、各々接続され、フォトカプラーPC1及びPC2の二次側が故障信号Ａ及びＢとして外部に出力されている。この信号を制御回路や操作・表示回路に取り込むことにより、装置の保護、停止、故障表示などを実現でき、操作性、利便性が良くなる。

［実施例６］
図９に、本発明の第６の実施例を示す。第５の実施例との違いは、フォトカプラーPC1の一次側と抵抗R6の直列回路が及びフォトカプラーPC2の一次側と抵抗R5の直列回路がＭＯＳＦＥＴTr3のドレインとダイオードD1との直列接続点と順バイアス電源EPの負極との間に、フォトカプラーPC2の一次側と抵抗R5の直列回路がＭＯＳＦＥＴTr4のドレインとダイオードD2との直列接続点と逆バイアス電源ENの正極との間に、各々接続されている点である。この回路構成にすることにより、抵抗及び駆動用電源（EP、EN）消費電力を小さく抑えることができる。

［実施例７］
図１０に、本発明の第７の実施例を示す。第1の実施例との違いは、Pチャンネル型ＭＯＳＦＥＴTr1と直列に第１のサーミスタth1を、Nチャンネル型ＭＯＳＦＥＴTr2と直列に第２のサーミスタth2を、Pチャンネル型ＭＯＳＦＥＴTr1と第１のサーミスタth1との直列接続点にPチャンネル型ＭＯＳＦＥＴTr3のゲート及び抵抗R3を、Nチャンネル型ＭＯＳＦＥＴTr2と第２のサーミスタth2との直列接続点にNチャンネル型ＭＯＳＦＥＴTr4のゲート及び抵抗R4を、各々接続し、前記第１のサーミスタth1又は前記第２のサーミスタth2のいずれか一方の温度が所定値以上に上昇した時に、ＭＯＳＦＥＴTr1又はＭＯＳＦＥＴTr2をオフさせるようにしている点である。ここで、抵抗R3の一端は逆バイアス電源ENの負極に、抵抗R4の一端は順バイアス電源EPの正極に、各々接続される。

ＩＧＢＴ１のゲート・エミッタ間が短絡故障すると、オン信号が入っている時はＭＯＳＦＥＴTr1がオンしているため、サーミスタth1に過大な電流が流れ、サーミスタth1の温度が上昇し抵抗値が大きくなるため、結果的にＭＯＳＦＥＴTr3がオン、ＭＯＳＦＥＴTr1がオフとなり、駆動回路が保護される。また、オフ信号が入っている時はＭＯＳＦＥＴTr2がオンしているため、サーミスタth2に過大な電流が流れ、サーミスタth2の温度が上昇し抵抗値が大きくなるため、結果的にＭＯＳＦＥＴTr4がオン、ＭＯＳＦＥＴTr2がオフとなり、駆動回路が保護される。

［実施例８］
図１１に、本発明の第８の実施例を示す。第７の実施例との違いは、抵抗R3及びR4の一端が順バイアス電源の負極（逆バイアス電源の正極）に、各々接続されている点である。
この構成とすることにより、抵抗R3及びR4の損失が小さくなると共に、駆動回路電源（EP、EN）の容量を小さくすることが可能となる。

［実施例９］
図１２に、本発明の第９の実施例を示す。第７の実施例との違いは、Pチャンネル型ＭＯＳＦＥＴTr3のドレインと順バイアス用スイッチ素子であるPチャンネル型ＭＯＳＦＥＴTr1のゲートとの間にダイオードD1を、ＭＯＳＦＥＴTr3のドレインとダイオードD1との直列接続点と逆バイアス電源ENの負極との間にフォトカプラーPC1の一次側と抵抗R6の直列回路が、Nチャンネル型ＭＯＳＦＥＴTr4のドレインと逆バイアス用スイッチ素子であるNチャンネル型ＭＯＳＦＥＴTr2のゲートとの間にダイオードD2が、ＭＯＳＦＥＴTr4のドレインとダイオードD2との直列接続点と順バイアス電源EPの正極との間にフォトカプラーPC2の一次側と抵抗R5との直列回路が、各々接続され、フォトカプラーPC1及びPC2の二次側が故障信号Ａ及びＢとして外部に出力されている点である。この信号を制御回路や操作・表示回路に取り込むことにより、装置の保護、停止、故障表示などを実現でき、操作性、利便性が良くなる。

［実施例１０］
図１３に、本発明の第１０の実施例を示す。第９の実施例との違いは、抵抗R3及びR4の一端が、順バイアス電源の負極（逆バイアス電源の正極）に、各々接続されている点である。この構成とすることにより、抵抗R3及びR4の損失が小さくなると共に、駆動回路電源（EP、EN）の容量を小さくすることが可能となる。

尚、第５の実施例から第１０の実施例においても、第３及び第４の実施例と同様にPチャンネル型ＭＯＳＦＥＴTr3はPNPトランジスタQ3で、Nチャンネル型ＭＯＳＦＥＴTr4はNPNトランジスタQ4で置き換えることができる。

以上に説明したことを発明の要点として纏めれば、以下のとおりである。すなわち本発明の要点は、ＩＧＢＴなどの主スイッチング素子のゲート・エミッタ間が短絡故障した時、オンゲート抵抗又はオフゲート抵抗の温度をサーミスタで検知し、オンゲート駆動用スイッチ素子又はオフゲート駆動用スイッチ素子をオフさせることにより、駆動回路を保護するものである。さらに、オンゲート抵抗又はオフゲート抵抗の温度を検出する代わりにオンゲート駆動用スイッチ素子又はオフゲート駆動用スイッチ素子と直列にサーミスタを接続し、このサーミスタの温度変化に対する抵抗変化を検知し、オンゲート駆動用スイッチ素子又はオフゲート駆動用スイッチ素子をオフさせることにより、駆動回路を保護するものである。

本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング素子を適用する無停電電源装置、電動機駆動用インバータ、直流電源装置、誘導加熱装置などへの適用が可能である。

Claims

半導体素子をオンするための、順バイアス電源、第１のスイッチ素子、及びオンゲート抵抗を備えたオン駆動回路と、前記半導体素子をオフするための、逆バイアス電源、第２のスイッチ素子、及びオフゲート抵抗を備えたオフ駆動回路と、を有する駆動装置において、前記順バイアス電源と前記逆バイアス電源を直列接続し、前記順バイアス電源の正極と前記逆バイアス電源の負極との間又は前記順バイアス電源の正極と負極との間に、前記オンゲート抵抗に熱的に結合した第１のサーミスタと第１の抵抗とを直列接続した第１の直列回路を、前記順バイアス電源の正極と前記逆バイアス電源の負極との間又は前記逆バイアス電源の正極と負極との間に、前記オフゲート抵抗に熱的に結合した第２のサーミスタと第２の抵抗とを直列接続した第２の直列回路を、各々接続し、前記オンゲート抵抗又はオフゲート抵抗のいずれか一方の温度が所定値以上に上昇した時に、前記第１又は第２のスイッチ素子をオフさせる手段を備えることを特徴とする半導体駆動装置。
前記第1のスイッチ素子をオフさせる手段は、第１のサーミスタの一端を順バイアス電源の正極に、第1の抵抗の一端を逆バイアス電源の負極に接続した前記第１の直列回路の内部接続点に制御端子を、順バイアス電源の正極に主端子の一方を、第１のスイッチ素子の制御端子に主端子の他方を、各々接続した第３のスイッチ素子であることを特徴とする請求項１に記載の半導体駆動装置。
前記第２のスイッチ素子をオフさせる手段は、第２のサーミスタの一端を逆バイアス電源の負極に、第２の抵抗の一端を順バイアス電源の正極に接続した前記第２の直列回路の内部接続点に制御端子を、逆バイアス電源の負極に主端子の一方を、第２のスイッチ素子の制御端子に主端子の他方を、各々接続した第４のスイッチ素子であることを特徴とする請求項１又は２に記載の半導体駆動装置。
前記第３のスイッチ素子は、Ｐチャンネル型のＭＯＳＦＥＴであることを特徴とする請求項１〜３のいずれかに記載の半導体駆動装置。
前記第３のスイッチ素子は、ＰＮＰ型のトランジスタであることを特徴とする請求項１〜３のいずれかに記載の半導体駆動装置。
前記第３のスイッチ素子の主端子と前記第１のスイッチ素子の制御端子との間にダイオードを、前記第３のスイッチ素子の主端子と前記ダイオードとの接続点と前記逆バイアス電源の負極との間又は前記順バイアス電源の負極との間にフォトカプラーの一次端子と抵抗の直列回路を、各々接続したことを特徴とする請求項１〜５のいずれかに記載の半導体駆動装置。
前記第４のスイッチ素子は、Ｎチャンネル型のＭＯＳＦＥＴであることを特徴とする請求項１〜６のいずれかに記載の半導体駆動装置。
前記第４のスイッチ素子は、ＰＮＰ型のトランジスタであることを特徴とする請求項１〜６のいずれかに記載の半導体駆動装置。
前記第４のスイッチ素子の主端子と第２のスイッチ素子の制御端子との間にダイオードを、前記ダイオードと第４のスイッチ素子との接続点と順バイアス電源の正極との間又は逆バイアス電源の正極との間にフォトカプラーの一次端子と抵抗との直列回路を、各々接続したことを特徴とする請求項１〜８のいずれかに記載の半導体駆動装置。
半導体素子をオンするための、順バイアス電源、第１のスイッチ素子、及びオンゲート抵抗を備えたオン駆動回路と、前記半導体素子をオフするための、逆バイアス電源、第２のスイッチ素子、及びオフゲート抵抗を備えたオフ駆動回路と、を有する駆動装置において、前記順バイアス電源と前記逆バイアス電源を直列接続し、前記第１のスイッチ素子と直列に第１のサーミスタを、前記第２のスイッチ素子と直列に第２のサーミスタを、各々接続し、前記第１のサーミスタ又は前記第２のサーミスタのいずれか一方の温度が所定値以上に上昇した時に、前記第１又は第２のスイッチ素子をオフさせる手段を備えることを特徴とする半導体駆動装置。
前記第1のスイッチ素子をオフさせる手段は、前記第1のサーミスタの一端と主端子の一方とを順バイアス電源の正極に、前記第１のサーミスタと前記第１のスイッチ素子との直列接続点を制御端子に、前記制御端子と逆バイアス電源の負極又は順バイアス電源の負極との間に抵抗を、主端子の他方を前記第１のスイッチ素子の制御端子に、各々接続した第３のスイッチ素子であることを特徴とする請求項１０に記載の半導体駆動装置。
前記第２のスイッチ素子をオフさせる手段は、前記第２のサーミスタの一端と主端子の一方とを逆バイアス電源の負極に、前記第２のサーミスタと前記第２のスイッチ素子との直列接続点を制御端子に、前記制御端子と逆バイアス電源の正極又は順バイアス電源の正極との間に抵抗を、主端子の他方を前記第２のスイッチ素子の制御端子に、各々接続した第４のスイッチ素子であることを特徴とする請求項１０又は１１に記載の半導体駆動装置。
前記第３のスイッチ素子は、Ｐチャンネル型のＭＯＳＦＥＴであることを特徴とする請求項１０〜１２のいずれかに記載の半導体駆動装置。
前記第３のスイッチ素子は、ＰＮＰ型のトランジスタであることを特徴とする請求項１０〜１２のいずれかに記載の半導体駆動装置。
前記第３のスイッチ素子の主端子と前記第１のスイッチ素子の制御端子との間にダイオードを、前記第３のスイッチ素子の主端子と前記ダイオードとの接続点と前記逆バイアス電源の負極又は順バイアス電源の負極との間にフォトカプラーの一次端子と抵抗の直列回路を、各々接続したことを特徴とする請求項１０〜１４のいずれかに記載の半導体駆動装置。
前記第４のスイッチ素子は、Ｎチャンネル型のＭＯＳＦＥＴであることを特徴とする請求項１０〜１５のいずれかに記載の半導体駆動装置。
前記第４のスイッチ素子は、ＰＮＰ型のトランジスタであることを特徴とする請求項１０〜１５のいずれかに記載の半導体駆動装置。
前記第４のスイッチ素子の主端子と第２のスイッチ素子の制御端子との間にダイオードを、前記ダイオードと第４のスイッチ素子との接続点と順バイアス電源の正極又は逆バイアス電源の正極との間にフォトカプラーの一次端子と抵抗との直列回路を、各々接続したことを特徴とする請求項１０〜１７のいずれかに記載の半導体駆動装置。