JP3006195B2 - レベル変換回路 - Google Patents
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Description
を用いたレベル変換回路に関する。
して或る電圧レベルを持つ信号を、それとは異なる電圧
レベルの信号に変換するための回路であり、低レベルか
ら高レベルに変換する場合とその逆の場合とがある。ま
た、このようなレベル変換回路の用途としては、最近で
は自己消弧素子からなる電圧形インバータ装置などを主
として挙げることができる。図13に従来の電圧形イン
バータ装置のうち、レベル変換回路を用いるものと用い
ないものの例をそれぞれ示す。図13(イ)はレベル変
換回路を用いない例であり、図13(ロ)はレベル変換
回路を用いた例である。なお、同図の符号1,11は信
号絶縁器、3,4は駆動回路、10はレベル変換回路、
Q1,Q2は自己消弧素子であり、それぞれ1相分の構
成を示している。
置1相分の上側アームの自己消弧素子Q1と、同じく下
側アームの自己消弧素子Q2とを対応する駆動回路によ
りそれぞれスイッチングするが、駆動回路3,4は互い
に基準電位が異なる(Q2の基準電位をEとすれば、Q
1の基準電位はこのEにインバータの直流中間電圧Ed
を加算した値となる)ため、信号絶縁器1,11の如く
個別に設け、これに図示されない制御装置から各々の自
己消弧素子をスイッチングするための信号を与えるよう
にしている。これに対して、図13(ロ)では信号絶縁
器は1個のみで、これにより下側自己消弧素子Q2に対
する信号を伝達する一方、レベル変換回路10を用いて
信号レベルを変換することにより、上側自己消弧素子Q
1へ信号を伝達するようにしている。
同図に示すものは、下側から上側へ信号を伝達するFE
T1と、その信号を上側自己消弧素子Q1の駆動回路4
に伝達するFET2とを用いてレベル変換するものであ
る。すなわち、FET1がオンすると、FET1のドレ
イン電流が流れる。この結果、FET2にゲート電圧が
加わり、FET2がオンとなる。また、逆にFET1が
オフすると、FET2のゲート・ソース間の電荷は抵抗
R1を介して放電し、FET2がオフする。このとき、
FET1がオンすると、FET1のドレイン・ソース間
電圧VDSには、インバータの直流中間電圧が印加された
状態となる。つまり、FET1は電圧が印加された状態
でドレイン電流が流れるため、FET1は電流源スイッ
チとして働くことになる。そして、FET1が導通して
いる間は、一定のドレイン電流が連続して流れているこ
とから、この方式は連続電流方式とも呼ばれている。な
お、ZD1はFET2のゲートに過大な電圧が印加され
ないようクランプするためのツェナーダイオード(定電
圧ダイオード)である。また、図14では、インバータ
回路を構成する自己消弧素子Q1,Q2を駆動するため
の駆動回路3,4の各々に、インバータ回路や素子の故
障を判別し、素子を保護する機能を内蔵させることによ
り、故障状態を制御装置に伝達することができる。この
ために信号絶縁器1A,1Bを設け、制御装置へ故障状
態をそれぞれ伝達するようにしている。
す。これは、FET10とFET11およびFET20
とFET21を用いてレベル変換するものである。すな
わち、上側自己消弧素子Q1をオンさせるには、オン用
FET10をオンさせてFET11をオンさせる。FE
T11がオンするとフリップフロップ13がセットさ
れ、これによってオン信号が駆動回路4に与えられQ1
がオンする。一方、このQ1をオフさせるには、オフ用
FET20をオンさせてFET21をオンさせ、これに
よりフリップフロップ13がオフされる。フリップフロ
ップ13をリセットすることで駆動回路4はオフされ、
Q1がオフとなる。ここに、ワンショット回路12はF
ET10をオンさせてフリップフロップ13をセットす
るとき、およびFET20をオンさせてフリップフロッ
プ13をリセットするときだけ、信号を出力する。つま
り、図14の例と異なる点は、FET10とFET20
は連続してオンとなっているのではなく、フリップフロ
ップ13をセットまたはリセットするときだけオンし、
このためFET10とFET20とのドレイン電流は連
続電流ではなく、パルス電流となる点であることから、
図14の連続電流方式に対しパルス電流方式とも呼ばれ
ている。
4,図15に示すものには以下のような問題がある。 1.図14の場合(連続電流方式) (1)下側から上側へ信号を伝達するFET1がオン状
態の時、FET1にはインバータの直流中間電圧が印加
された状態で電流が流れているため、FET1で消費す
る電力が非常に大きな電力となり、その結果、FET1
として大電力用のものが必要となる。大電力用のパワー
MOSFETは一般にコストが高く、チップサイズも大
きく、したがってコスト高,大型化という問題がある。 (2)消費電力を低減すべくFET1のドレイン電流を
低減すると、FET2のゲート電流を低減することにな
り、その結果、FET2のスイッチング時間が延びてレ
ベル変換回路における信号伝達時間が長くなるという問
題もある。 (3)主回路の故障状態などを制御装置に伝達するため
には、上下の回路にそれぞれ信号絶縁器が必要となるこ
とから、部品点数の削減,回路の簡素化という効果がな
くなるという問題がある。
はともに導通時間が短いため消費電力は少ないが、信号
を記憶するための回路(図ではフリップフロップ回路)
を必要とする。一般に、フリップフロップはノイズ等に
よって誤動作し易いことから、レベル変換回路の信頼性
に欠けるという問題が生じる。また、記憶回路を初期リ
セットする回路が別途必要となり、回路構成が複雑にな
るという問題もある。したがって、この発明の課題は比
較的簡単な構成で消費電力を少なくし、変換時間を短縮
するとともに、簡単な回路で故障状態を伝達し得るレベ
ル変換回路を提供することにある。
るため、第1の発明では、定電流スイッチとして作用す
る第1のFETのドレインを、ゲート・ソース間に抵抗
と定電圧ダイオードとを並列接続した第2のFETのゲ
ートに接続し、前記第1のFETのオン,オフ動作によ
り第2のFETをオン,オフさせて信号のレベル変換を
行なうレベル変換回路において、前記第1のFETがタ
ーンオンする際の一定期間は第1のFETのドレイン電
流を通常よりも大きな値にし、それ以後は第1のFET
をオン状態に維持可能な値に切り換える電流切換手段を
設けたことを特徴としている。
作用する第1のFETのドレインを、ゲート・ソース間
に抵抗と定電圧ダイオードとを並列接続した第2のFE
Tのゲートに接続し、前記第1のFETのオン,オフ動
作により第2のFETをオン,オフさせて信号のレベル
変換を行なうレベル変換回路において、前記第1のFE
Tに流れるドレイン電流によって前記第2のFETのゲ
ート・ソース間に生じる電圧を、第2のFETのゲート
・ソース間しきい値電圧よりも高い値となるよう前記定
電圧ダイオードを選定することを特徴としている。
作用する第1のFETのドレインを、ゲート・ソース間
に抵抗と定電圧ダイオードとを並列接続した第2のFE
Tのゲートに接続し、前記第1のFETのオン,オフ動
作に応じて第2のFETをオン,オフさせることによ
り、低電位レベルを基準とする制御信号のレベルを変換
して電位レベルの異なる高電位レベル側に伝達するレベ
ル変換回路において、高電位レベル側に設けられるパワ
ー半導体素子の故障を検出して前記第1のFETに流れ
るドレイン電流をしゃ断するしゃ断回路と、前記第1の
FETに対しオン信号が与えられているにも関わらずそ
こに流れるドレイン電流がしゃ断されたことを検出して
故障信号を発生する故障判別回路とを設け、前記高電位
レベル側に設けられるパワー半導体素子の故障信号を低
電位レベル側に伝達可能にしたことを特徴としている。
作用する第1のFETのドレインを、ゲート・ソース間
に抵抗と定電圧ダイオードとを並列接続した第2のFE
Tのゲートに接続し、前記第1のFETのオン,オフ動
作により第2のFETをオン,オフさせることにより、
低電位レベルを基準とする制御信号のレベルを変換して
電位レベルの異なる高電位レベル側に伝達するレベル変
換回路において、前記第1のFETがターンオンする際
の一定期間は第1のFETのドレイン電流を通常よりも
大きな値にし、それ以後は第1のFETをオン状態に維
持可能な値に切り換える電流切換手段を設けて、第1の
FETのドレイン電流を減少させて消費電力の低減を図
るとともに、高電位レベル側に設けられるパワー半導体
素子の故障を検出して前記第1のFETに流れるドレイ
ン電流をしゃ断するしゃ断回路と、前記第1のFETに
対しオン信号が与えられているにも関わらずそこに流れ
るドレイン電流がしゃ断されたことを検出して故障信号
を発生する故障判別回路とを設け、前記高電位レベル側
に設けられるパワー半導体素子の故障信号を低電位レベ
ル側に伝達可能にしたことを特徴としている。
作用する第1のFETのドレインを、ゲート・ソース間
に抵抗と定電圧ダイオードとを並列接続した第2のFE
Tのゲートに接続し、前記第1のFETのオン,オフ動
作により第2のFETをオン,オフさせて信号のレベル
変換を行なうレベル変換回路において、前記第1のFE
Tに流れるドレイン電流によって前記第2のFETのゲ
ート・ソース間に生じる電圧を、第2のFETのゲート
・ソース間しきい値電圧よりも高い値となるよう前記定
電圧ダイオードを選定することにより第2のFETのオ
フ時間の短縮化を図るとともに、高電位レベル側に設け
られるパワー半導体素子の故障を検出して前記第1のF
ETに流れるドレイン電流をしゃ断するしゃ断回路と、
前記第1のFETに対しオン信号が与えられているにも
関わらずそこに流れるドレイン電流がしゃ断されたこと
を検出して故障信号を発生する故障判別回路とを設け、
前記高電位レベル側に設けられるパワー半導体素子の故
障信号を低電位レベル側に伝達可能にしたことを特徴と
している。また、第6の発明では、前記第3ないし第5
発明のいずれかにおいて、前記高電位レベル側に設けら
れるパワー半導体素子の端子電圧を検出する電圧検出回
路を設け、この端子電圧が所定値以上のとき前記しゃ断
回路を動作させ、前記第1のFETに流れるドレイン電
流をしゃ断することを特徴としている。
ドレイン電流が第2のFETのゲート電流になっている
ので、第2のFETがオンする期間だけドレイン電流を
増加させれば第2のFETのオンする時間を短縮するこ
とができる。また、この時間だけ電流を増加させても第
1のFETの消費電力を増加することにはならない。そ
して、一旦第2のFETがオンすればそのゲート・ソー
ス間の電荷が放電しない限り、すなわち第1のFETが
オフしない限り第2のFETはオンのままなので、第2
のFETがオンになった後は第1のFETのドレイン電
流はオン状態を維持し得る最小値にまで下げても問題は
生じない。こうして第1のFETのドレイン電流を減少
できるので、消費電力も低減することができる。
イン電流によって前記第2のFETのゲート・ソース間
に生じる電圧を、第2のFETのゲート・ソース間しき
い値電圧よりも若干高い値となるよう前記定電圧ダイオ
ードを選定することにより、第2のFETのオフ時間を
短縮することができる。さらに、上側自己消弧素子がオ
ン状態で故障が発生したとき、第1のFETのドレイン
電流を上側回路でしゃ断し、下側回路で第1のFETに
オン信号を印加した状態でドレイン電流が零の場合を上
側回路の故障と判断することにより、上側に故障伝達用
の信号絶縁器を設ける必要をなくすことが可能となる。
また、上記ドレイン電流を零にするのを、上側自己消弧
素子の端子電圧が所定値以上となった時とすることによ
り、ドレイン電流をしゃ断するための素子責務を軽減す
ることができる。そして、これらを適宜組み合わせるこ
とにより相乗効果を期待することもできる。
も明らかなように、これは図14に示す従来回路に対
し、下側から上側へ信号を伝達するFET1のドレイン
電流を切り換える電流切換回路2を設けた点が特徴であ
る。なお、その他の点は図14と同じである。図2に電
流切換回路の具体例を示す。すなわち、電流切換回路2
は駆動回路21と切換回路22とから構成される。この
場合も、従来回路と同じく下側から上側へ信号を伝達す
るFET1がオン状態では、FET1にはインバータの
直流電圧が印加された状態で電流が流れている。このよ
うな状態では、FET1は図12の特性図に示す如き活
性領域で使用されており、この領域ではドレイン電流I
D はゲート・ソース間電圧VGSに依存する特性を持って
いる。従って、ゲート・ソース間電圧VGSを低下させる
と、ドレイン電流ID もその値に追従して低下する。そ
こで、この実施例ではこの特性を利用して、FET1の
ゲート・ソース間電圧VGSを制御することにより、ドレ
イン電流ID の制御を行なうようにする。
をオンさせるときは、FET1の駆動回路21の出力電
圧を、同図(ロ)の如く信号伝達時間を高速化できるよ
うなドレイン電流ID1を流し得る電圧VGS1 とし、これ
をFET1のゲート・ソース間に印加する。次に、同図
(イ)のようにFET1がオンしてドレイン電流が流
れ、FET2がオンして信号伝達が完了すると、FET
1の駆動回路21の出力電圧を同図(ロ)の如く、FE
T1がオン状態を維持し得る電圧VGS2 まで低下させ、
FET1のドレイン電流を同図(ハ)にID2として示す
ように制限する。かかる電流の切り換え制御は切換回路
22により行なう。FET1,FET2のオフ動作に当
たり、ここではFET2のゲート・ソース間電圧を、ツ
ェナーダイオードZD1のしきい値電圧よりも数ボルト
高くなるよう、適当なツェナーダイオードを選択してい
る。こうすることにより、FET1がオフしてFET2
のゲート・ソース間電圧が抵抗R1を通して放電すると
きのしきい値電圧に到達するまでの時間が速くなり、F
ET2のオフ時間が短縮される。
換回路2を駆動回路21、タイマ23、スイッチ24お
よび抵抗R11で構成した例である。その動作につき、
図5も参照して説明する。抵抗R11はFET1をオン
させるときには短絡されており、FET1がオンしてド
レイン電流が流れ、FET2がオンして信号伝達が完了
した時点(タイマ時限後)で、FET1のソース端子と
グランド間に挿入される(短絡解除)。これにより、F
ET1のゲート・ソース間電圧に印加される電圧V
GSは、次式で示すようになる。 VGS=VO −R11×ID VO :駆動回路21の出力電圧(一定) ID :FET1のドレイン電流 上式より明らかなように、FET1のゲート・ソース間
電圧VGSは抵抗R11の短絡時にはVGS=VO であり、
このときのドレイン電流は図5(ニ)のようにID1とな
っている。そして、タイマ23が図5(ロ)の如く一定
時限後にオフになると、図5(ハ)の如くスイッチ24
もオフとなって短絡解除となり、VGSはVO よりも減少
する。VGSが減少すればドレイン電流も図5(ニ)の如
くID2まで減少し、図2の場合と同様な電流制限動作が
行なわれることになる。なお、FET1,FET2のオ
フ動作については図2の場合と同様なので、説明は省略
する。
す。これは、図14に示す従来例に対し、上側回路故障
時にFET1のドレイン電流をしゃ断するドレイン電流
しゃ断回路30と、ドレイン電流を検出して上側回路の
状態を判別する故障判別回路31を付加した点、および
駆動回路4に上側自己消弧素子Q1のオン,オフを行な
う駆動ユニットの他に、上記ドレイン電流しゃ断回路3
0を制御する制御部を設けた点が特徴である。なお、6
はオアゲートであり、これにより上側,下側の故障信号
を信号絶縁器20を介して制御装置へ伝達する。すなわ
ち、ドレイン電流しゃ断回路30は図6に示す如く主と
してトランジスタ等のスイッチング素子301からな
り、故障判別回路31は電流検出器311と、図7に示
す如きコンパレータ312Aおよびアンドゲート312
Bからなる故障判別部とを有している。また、駆動回路
4の内部に設けられる制御部は図8の如く例えば電流検
出器41、温度センサ42、コンパレータ43,44、
オアゲート45およびスイッチ素子46等より構成され
る。図9は図6の動作を説明するためのタイムチャート
であり、以下図6〜図9を参照して故障時の動作につき
説明する。
は、図9(イ)に示す如き駆動部5からのオン,オフ信
号に応じてオン,オフする。FET1がオンすると、主
回路の直流電源よりドレイン電流が図9(ロ)の如く供
給され、上側自己消弧素子Q1がオンとなる。この状態
で、上側回路に故障が発生すると駆動回路4から図9
(ハ)の如き故障信号Fが出力され、ドレイン電流しゃ
断回路30のトランジスタ(Tr)301がオフとな
る。すなわち、上側自己消弧素子Q1に対し直接または
その近傍に、図8に示す如く例えば電流検出器41また
は温度センサ42を設けて素子Q1の電流または温度を
検出し、これらが故障により過電流または過熱状態にな
ったか否かをコンパレータ43,44にて判別し、少な
くとも一方の状態になったらオアゲート45を介してス
イッチ素子46をオフとして故障信号Fを出力し、図9
(ニ)の如くTr301をオフにするものである。Tr
301がオフになると、ドレイン電流ID が流れなくな
るので、故障判別回路31はこれを検出して図9(ホ)
の如き信号を出力する。すなわち、故障判別回路31の
故障判別部は例えば図7に示すコンパレータ312Aに
より、電流検出器311を介して検出される電流が
“0”かどうかを判断し、駆動部5がオン信号を出力し
ているにも関わらずドレイン電流が“0”ならば、これ
をアンドゲート312Bにより検出し、故障判別信号R
を出力する。この信号はオアゲート6および信号絶縁器
20を介して、図示されない制御装置へと伝達される。
る点は、ドレイン電流しゃ断回路30Aに上側自己消弧
素子Q1の電圧VQ1の検出器302と、その検出値と
駆動回路4からの故障信号Fとを入力されてTr301
をオフするしゃ断部303とを設けた点にある。なお、
しゃ断部303は図11の如く、例えばアンドゲートA
Nおよびスイッチ素子SWとから構成される。ここで、
上側自己消弧素子Q1に過電流または過熱等の故障が発
生して保護機能が働き、素子Q1に流れている主電流が
しゃ断されると、通常のターンオフ時と同様素子Q1に
は主回路の直流電圧が印加される。そして、素子Q1の
電圧VQ1が主回路の直流電圧と等しくなったとき、出
力端子Uの電位は下側電位Nと等しくなるので、この状
態でTr301をオフしドレイン電流をしゃ断しても何
ら問題はない。しかし、素子Q1の電圧VQ1が増加
中、または増加開始時期にTr301をオフしドレイン
電流をしゃ断すると、素子Q1に印加されるべき主回路
の直流電圧はTr301に印加されてしまう。そのた
め、この実施例では素子Q1の電圧VQ1を電圧検出器
302によって検出し、素子Q1に主回路電圧が印加さ
れていることを判断した後、しゃ断部303を介してT
r301をオフさせるようにしている。このようにすれ
ば、Tr301には主回路電圧と同等の耐圧のものでは
なく、それよりも低耐圧のもので済ませることができ
る。
故障信号伝達方式は、図1に示すものに対しても適用す
ることができる。すなわち、図6または図10にて示さ
れる駆動部5を、図2または図4に示す如き電流切換回
路2に置き換えるだけで簡単に適用可能なので、構成図
およびその説明もここでは省略する。
を電流源として用い、そのパワーMOSFETのドレイ
ン電流をターンオン時にのみ大きくなるようにしたの
で、使用するパワーMOSFETの消費電力を低減でき
るだけでなく、信号伝達の遅延時間を短縮することが可
能となる。また、下側から上側へ信号を伝達するFET
のドレイン電流を、上側回路の故障発生時にしゃ断する
ことで故障判別ができるので、上側回路故障の信号を制
御装置に伝達するための信号絶縁器が不要となり、構成
が簡略化され低コスト化を図ることが可能となる。さら
には、これらの技術を組み合わせることにより相乗効果
を期待することもできる。
図である。
る。
る。
る。
ある。
である。
図である。
ある。
る。
である。
る。
る。
ある。
Claims (6)
- 【請求項1】 定電流スイッチとして作用する第1のF
ETのドレインを、ゲート・ソース間に抵抗と定電圧ダ
イオードとを並列接続した第2のFETのゲートに接続
し、前記第1のFETのオン,オフ動作により第2のF
ETをオン,オフさせて信号のレベル変換を行なうレベ
ル変換回路において、 前記第1のFETがターンオンする際の一定期間は第1
のFETのドレイン電流を通常よりも大きな値にし、そ
れ以後は第1のFETをオン状態に維持可能な値に切り
換える電流切換手段を設けたことを特徴とするレベル変
換回路。 - 【請求項2】 定電流スイッチとして作用する第1のF
ETのドレインを、ゲート・ソース間に抵抗と定電圧ダ
イオードとを並列接続した第2のFETのゲートに接続
し、前記第1のFETのオン,オフ動作により第2のF
ETをオン,オフさせて信号のレベル変換を行なうレベ
ル変換回路において、 前記第1のFETに流れるドレイン電流によって前記第
2のFETのゲート・ソース間に生じる電圧を、第2の
FETのゲート・ソース間しきい値電圧よりも高い値と
なるよう前記定電圧ダイオードを選定することを特徴と
するレベル変換回路。 - 【請求項3】 定電流スイッチとして作用する第1のF
ETのドレインを、ゲート・ソース間に抵抗と定電圧ダ
イオードとを並列接続した第2のFETのゲートに接続
し、前記第1のFETのオン,オフ動作に応じて第2の
FETをオン,オフさせることにより、低電位レベルを
基準とする制御信号のレベルを変換して電位レベルの異
なる高電位レベル側に伝達するレベル変換回路におい
て、高電位レベル 側に設けられるパワー半導体素子の故障を
検出して前記第1のFETに流れるドレイン電流をしゃ
断するしゃ断回路と、前記第1のFETに対しオン信号
が与えられているにも関わらずそこに流れるドレイン電
流がしゃ断されたことを検出して故障信号を発生する故
障判別回路とを設け、前記高電位レベル側に設けられる
パワー半導体素子の故障信号を低電位レベル側に伝達可
能にしてなることを特徴とするレベル変換回路。 - 【請求項4】 定電流スイッチとして作用する第1のF
ETのドレインを、ゲート・ソース間に抵抗と定電圧ダ
イオードとを並列接続した第2のFETのゲートに接続
し、前記第1のFETのオン,オフ動作により第2のF
ETをオン,オフさせることにより、低電位レベルを基
準とする制御信号のレベルを変換して電位レベルの異な
る高電位レベル側に伝達するレベル変換回路において、 前記第1のFETがターンオンする際の一定期間は第1
のFETのドレイン電流を通常よりも大きな値にし、そ
れ以後は第1のFETをオン状態に維持可能な値に切り
換える電流切換手段を設けて、第1のFETのドレイン
電流を減少させて消費電力の低減を図るとともに、高電
位レベル側に設けられるパワー半導体素子の故障を検出
して前記第1のFETに流れるドレイン電流をしゃ断す
るしゃ断回路と、前記第1のFETに対しオン信号が与
えられているにも関わらずそこに流れるドレイン電流が
しゃ断されたことを検出して故障信号を発生する故障判
別回路とを設け、前記高電位レベル側に設けられるパワ
ー半導体素子の故障信号を低電位レベル側に伝達可能に
してなることを特徴とするレベル変換回路。 - 【請求項5】 定電流スイッチとして作用する第1のF
ETのドレインを、ゲート・ソース間に抵抗と定電圧ダ
イオードとを並列接続した第2のFETのゲートに接続
し、前記第1のFETのオン,オフ動作により第2のF
ETをオン,オフさせて信号のレベル変換を行なうレベ
ル変換回路において、 前記第1のFETに流れるドレイン電流によって前記第
2のFETのゲート・ソース間に生じる電圧を、第2の
FETのゲート・ソース間しきい値電圧よりも高い値と
なるよう前記定電圧ダイオードを選定することにより第
2のFETのオフ時間の短縮化を図るとともに、高電位
レベル側に設けられるパワー半導体素子の故障を検出し
て前記第1のFETに流れるドレイン電流をしゃ断する
しゃ断回路と、前記第1のFETに対しオン信号が与え
られているにも関わらずそこに流れるドレイン電流がし
ゃ断されたことを検出して故障信号を発生する故障判別
回路とを設け、前記高電位レベル側に設けられるパワー
半導体素子の故障信号を低電位レベル側に伝達可能にし
てなることを特徴とするレベル変換回路。 - 【請求項6】 前記高電位レベル側に設けられるパワー
半導体素子の端子電圧を検出する電圧検出回路を設け、
この端子電圧が所定値以上のとき前記しゃ断回路を動作
させ、前記第1のFETに流れるドレイン電流をしゃ断
することを特徴とする請求項3ないし5のいずれかに記
載のレベル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3214995A JP3006195B2 (ja) | 1991-02-15 | 1991-08-27 | レベル変換回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3-42296 | 1991-02-15 | ||
JP4229691 | 1991-02-15 | ||
JP3214995A JP3006195B2 (ja) | 1991-02-15 | 1991-08-27 | レベル変換回路 |
Publications (2)
Publication Number | Publication Date |
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JPH04308456A JPH04308456A (ja) | 1992-10-30 |
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