JP5197425B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関し、特に、可変抵抗素子を用いた積層構造の半導体記憶装置に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲＲＡＭ素子等が知られている（特許文献１）。
この抵抗変化型メモリはトランジスタに替えてショットキーダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。
しかし、積層構造を持つ半導体記憶装置の各メモリ層は、それぞれ積層プロセスにより受ける熱履歴を異にする。すなわち、下層にあるメモリ層ほど熱を受けることになり、その結果、各メモリ層で金属酸化膜の酸化程度が変わり、メモリセルの書き込み特性が異なることになる。
さらに、同一メモリ層においてもワード線、ビット線の寄生抵抗及び寄生容量による電圧降下やＣＲ遅延があるため、メモリセルの場所によって特性のばらつきが生じる。このことは、メモリ層のサイズが大きくなった場合に特に問題となる。
特開２００６−３４４３４９号、段落００２１ 特開２００５−５２２０４５号
そこで、本発明は、各メモリ層あるいは各メモリセルのデータ書き込み、消去、及び読み出し特性を均一にすることができる半導体記憶装置を提供することを目的とする。
本発明の一態様に係る半導体記憶装置は、互いに平行な複数の第１の配線、これらの第１の配線と交差するように配置された互いに平行な複数の第２の配線、並びにこれら第１の配線及び第２の配線の交差部に接続された複数のメモリセルを備えたセルアレイをそれぞれ有し、多層に配置された複数のメモリ層と、前記メモリセルに対するデータのアクセスに必要なパルスを発生し出力するパルスジェネレータと、前記パルスジェネレータから出力されるパルスが、アクセスしようとするメモリセルが属するメモリ層に応じたエネルギとなるように前記パルスジェネレータを制御する制御手段とを備えたことを特徴とする。
本発明の他の一態様に係る半導体記憶装置は、互いに平行な複数の第１の配線、これらの第１の配線と交差するように配置された互いに平行な複数の第２の配線、並びにこれら第１の配線及び第２の配線の交差部に接続された複数のメモリセルを備えたセルアレイと、前記メモリセルに対するデータのアクセスに必要なパルスを発生し出力するパルスジェネレータと、前記パルスジェネレータから出力されるパルスが、アクセスしようとするメモリセルに応じたエネルギとなるように前記パルスジェネレータを制御する制御手段とを備えたことを特徴とする。
本発明によれば、各メモリ層あるいは各メモリセルのデータ書き込み、消去、及び読み出し特性を均一にすることができる半導体記憶装置を提供することできる。
本発明の第１の実施形態に係る半導体記憶装置のブロック図である。 同実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。 図２におけるI−I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態における可変抵抗素子の一例を示す模式的な断面図である。 同実施形態に係る半導体記憶装置のメモリセルアレイの等価回路図である。 同実施形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。 同実施形態に係る半導体記憶装置の断面図である。 同実施形態に係る半導体記憶装置における書き込み動作の概略図である。 同実施形態に係る半導体記憶装置において、図８の書き込み動作を実現するパルス電圧の第１の例を示すグラフである。 同実施形態に係る半導体記憶装置において、図８の書き込み動作を実現するパルス電圧の第２の例を示すグラフである。 同実施形態に係る半導体記憶装置において、図８の書き込み動作を実現するパルス電圧の第３の例を示すグラフである。 同実施形態に係る半導体記憶装置において、複数回にわたり電気エネルギをステップアップさせながら与える場合の書き込み動作の概略図である。 同実施形態に係る半導体記憶装置において、図１３の書き込み動作を実現するパルス電圧を示すグラフである。 同実施形態に係る半導体記憶装置において、複数回にわたり電気エネルギをステップダウンさせながら与えた場合の書き込み動作の概略図である。 同実施形態に係る半導体記憶装置において、図１４の書き込み動作を実現するパルス電圧の例を示すグラフである。 本発明の第２の実施形態に係る半導体記憶装置のメモリセル及び配線の等価回路図である。 同実施形態に係る半導体記憶装置の各アレイ層のワード線の電圧降下分及び抵抗値の関係を示すグラムである。 同実施形態に係る半導体記憶装置のパルス電圧の例を示すグラフである。 本発明の第３の実施形態に係る半導体記憶装置の一部を示す回路図である。 同実施形態に係る半導体記憶装置のパルス電圧の例を示すグラフである。 同実施形態に係る半導体記憶装置のパルス電圧の他の例を示すグラフである。 本発明の第４の実施形態に係る半導体記憶装置のパルス電圧の例を示すグラフである。 本発明の第５の実施形態に係る半導体記憶装置のパルス電圧の例を示すグラフである。 本発明の第６の実施形態に係る半導体記憶装置のパルス電圧の例を示すグラフである。 本発明の第６の実施形態に係る半導体記憶装置のパルス電圧の例を示すグラフである。 本発明の第７の実施形態に係る半導体記憶装置の電流制限回路を示す回路図である。 本発明の第７の実施形態に係る半導体記憶装置のパルス電圧及びメモリセルを流れる電流の制限値の例を示すグラフである。 本発明の第７の実施形態に係る半導体記憶装置のパルス電圧及びメモリセルを流れる電流の制限値の例を示すグラフである。 更に他の実施形態に係る半導体記憶装置のメモリセル及び配線の等価回路図である。
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体記憶装置のブロック図である。
この半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン７が、外部から与えられたアドレスをアドレスレジスタ５を介して入力し、どのメモリ層へのアクセスかを判定し、そのメモリ層に対応するパラメータを用いて、パルスジェネレータ８からのパルスの高さ・幅を制御する。このパラメータは、メモリ層ごとの書き込み等の特性を把握した上で、各メモリ層の書き込み特性が均一になるように求められた値であり、メモリセルに保存されている。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ１以外の周辺回路素子はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
複数本の第１の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これと交差して複数本の第２の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ２、ＥＬ１が配置される。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
図４は、この可変抵抗素子ＶＲの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層９、１１の間に記録層１０を配置してなる。記録層１０は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式AxMyXz（AとMは互いに異なる元素）で表され、例えばスピネル構造（AM2O4）、イルメナイト構造（AMO3）、デラフォサイト構造（AMO2）、LiMoN2構造（AMN2）、ウルフラマイト構造（AMO4）、オリビン構造（A2MO4）、ホランダイト構造（AxMO2）、ラムスデライト構造（AxMO2）、ペロブスカイト構造（AMO3）等の結晶構造を持つ材料により構成される。
図４の例では、AがZn、MがMn、XがOである。記録層１０内の小さな白丸は拡散イオン（Zn）、大きな白丸は陰イオン（O）、小さな黒丸は遷移元素イオン（Mn）をそれぞれ表している。記録層１０の初期状態は高抵抗状態であるが、電極層９を固定電位、電極層１１側に負の電圧を印加すると、記録層１０中の拡散イオンの一部が電極層１１側に移動し、記録層１０内の拡散イオンが陰イオンに対して相対的に減少する。電極層１１側に移動した拡散イオンは、電極層１１から電子を受け取り、メタルとして析出するため、メタル層１２を形成する。記録層１０の内部では、陰イオンが過剰となり、結果的に記録層１０内の遷移元素イオンの価数を上昇させる。これにより、記録層１０はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１０を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１０に大電流を充分な時間流してジュール加熱して、記録層１０の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
図５は、図４に示す可変抵抗素子ＶＲを用いた本実施形態に係る半導体記憶装置のメモリセルアレイの２×２の等価回路図である。図示のようにワード線ＷＬとビット線ＢＬの交差部に、アクセス素子、例えばダイオードＤｉと可変抵抗素子ＶＲが直列接続された抵抗変化型メモリセルＭＣが配置されている。
図５の回路構成の場合、通常、ワード線ＷＬは“Ｌ”、ビット線ＢＬは“Ｈ”となっている。ここでワード線ＷＬ０を“Ｌ”から“Ｈ”にし、ビット線ＢＬ０を“Ｈ”から“Ｌ”にすると、図５中のＡで示すメモリセルＭＣのダイオードＤｉには順バイアスが印加されることとなるため、点線矢印方向に電流が流れることとなる。可変抵抗素子ＶＲは、前述の通り、低抵抗状態あるいは高抵抗状態にあるため、この電流の大小を検知することで、ＡのメモリセルＭＣのデータを読み出すことができる。
また、ワード線ＷＬ０に印加するパルス電圧Ｖｐ０をセット、リセットに必要な電圧まで高めてやることで、ＡのメモリセルＭＣの可変抵抗素子ＶＲのセット、リセット動作が可能となる。
図６は、同実施形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。これは、図５に示す複数のメモリセルアレイからなるメモリ層ＣＡを複数積層して構成したものである。
ここでは、シリコン基板１３上に４層のメモリ層ＣＡ０〜ＣＡ３を積層した例を示している。各メモリ層ＣＡのビット線ＢＬは、ビア配線１６により共通接続されて基板１３上のカラム制御回路１５に接続される。各メモリ層ＣＡ０〜ＣＡ３にあるワード線ＷＬは独立にそれぞれビア配線１７を介して、シリコン基板１３上のロウ制御回路１４に接続される。
図７は、上述した積層構造を持つ半導体記憶装置の断面図である。ウエル１９が形成されたシリコン基板１８上には周辺回路を構成するトランジスタの不純物拡散層２０及びゲート電極２１が形成されている。その上に第１層間絶縁膜２２が堆積されている。この第１層間絶縁膜２２には、シリコン基板１８の表面に達するビア２３が適宜形成されている。第１層間絶縁膜２２の上には、メモリセルアレイの第１の配線であるビット線ＢＬを構成する第１メタル２４が、例えばW等の低抵抗金属で形成されている。この第１メタル２４の上層に、バリアメタル２５が形成されている。なお、第１メタル２４の下層にバリアメタルを形成しても良い。これらのバリアメタルは、Ti及びTiNの両方又は一方により形成することができる。バリアメタル２５の上方には、ダイオード等の非オーミック素子２６が形成されている。この非オーミック素子２６の上には、第１電極２７、可変抵抗素子２８及び第２電極２９がこの順に形成されている。これにより、バリアメタル２５から第２電極２９までがメモリセルＭＣとして構成されている。なお、第１電極２４の下部及び第２電極２９の上部にバリアメタルが挿入されていても良いし、上部電極２９の下側及び下部電極２４の上側にバリアメタル、接着層等が挿入されていても良い。隣接するメモリセルＭＣとメモリセルＭＣとの間は第２層間絶縁膜３０及び図示されない第３層間絶縁膜で埋められている。更に、メモリセルアレイの各メモリセルＭＣの上にビット線ＢＬと直交する方向に延びる第２の配線であるワード線ＷＬを構成する第２メタル３１が形成されている。その上に、第４層間絶縁膜３２が形成されている。さらに多層構造を実現するため、第１メタル２４から第４層間絶縁膜３２までの積層とメモリセルＭＣ間の第２層間絶縁膜３４、第３層間絶縁膜の形成を、必要な層数分だけ繰り返せば良い。
次に、図７に示した本実施形態に係る半導体記憶装置の製造方法について説明する。
シリコン基板１８上にまず必要な周辺回路を構成するトランジスタ等を形成するためのＦＥＯＬ（Front End Of Line）プロセスを実行し、その上に第１層間絶縁膜２２を堆積させる。また、ビア２３もここで作成しておく。
続いて、第１メタル２４以降の上層部が形成される。
上述したように、第１層間絶縁膜２２及びビア２３が形成されたら、その上にメモリセルアレイの第１メタル２４となる層の堆積、バリアメタル２５となる層の形成、非オーミック素子２６となる層の堆積、第１電極２７となる層の堆積、可変抵抗素子２８となる層の堆積、及び第２電極２９となる層の堆積を順次実行する。以上の工程により、上層部の積層体が形成される。
続いて、積層体の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第１の異方性エッチングを行い、ビット線ＢＬに沿った溝を形成して積層体の分離を行う。
次に、この溝に第２層間絶縁膜を埋め込む。この第２層間絶縁膜の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。続いてＣＭＰ等による平坦化処理を行い、余分な第２の層間絶縁膜の除去と、上部電極２９の露出を行う。
次に、ＣＭＰ後の平坦化部に第２メタル３１となるW等の層を積層する。その後、この層の上にＴＥＯＳ等のハードマスクを形成し、第１のエッチング加工と交差する方向のＬ／Ｓで、第２のエッチング加工を行う。これにより、ビット線ＢＬと直交するワード線に沿った溝が形成され、同時にビット線ＢＬとワード線ＷＬのクロスポイントに柱状に分離されたメモリセルＭＣが自己整合的に形成される。続いて、第３層間絶縁膜３０の埋め込みと第３層間絶縁膜３０の平坦化を行うことにより、クロスポイント型のメモリセルアレイが形成可能となる。
このように、べた膜の積み重ねから互いに直交するＬ／Ｓの２回のパターニングを行うことにより、自己整合的に配線とのずれの無いクロスポイントのメモリセル部が形成される。
さらに、以上の積層構造の形成を繰り返すことにより、多層のクロスポイント型のメモリセルアレイの形成が可能である。
しかし、上記プロセスによりメモリセルアレイを形成する過程において、成膜、保護膜の形成など多くの熱が加えられることになる。したがって、メモリ層ＣＡを積層した場合、この熱履歴は、より下層にあるメモリ層ＣＡ及び配線層に影響することになる。
本実施形態の制御手段は、このような各メモリ層の熱履歴の違いによるメモリセルＭＣの初期状態の抵抗値の違い、非オーミック素子の特性、配線の抵抗等の違い、または書き込み、消去、読み出し特性の違いを補償するため、パルスジェネレータ７を制御し、書き込み、消去、読み出し時に与えるパルス電圧の形成をメモリ層ＣＡごとに変更するものである。
次に、このパルスジェネレータ７により制御されるパルスについて具体的な例を示しつつ説明する。
図８は、本発明の第１の実施形態に係る半導体記憶装置の各メモリ層ＣＡの書き込み動作の概略図である。
図８では、最下層のメモリ層ＣＡ０から最上層のメモリ層ＣＡ３に属するメモリセルＭＣの初期状態の抵抗値を示しているが、下層になるほど抵抗値が高いことが分かる。これは、下層になるほど熱履歴が多くなり、その影響で金属酸化膜の酸化程度が変わり、メモリセルＭＣの可変抵抗材料の抵抗値が高くなるためである。その結果、下層になるほど、プログラム状態への書き込み特性が悪くなり、書き込み動作に要する電気エネルギは、図８中の矢印に示すとおり、大きくなる。
この書き込み動作時のパルスジェネレータ７制御によるパルス電圧Ｖｐの例を図９から図１１に示す。
図９は、各メモリ層ＣＡに対し、同時に異なるパルス電圧Ｖｐを印加できない半導体記憶装置の場合の例であり、パルス電圧Ｖｐの高さをメモリ層ＣＡ毎に変化させることで各メモリ層ＣＡのメモリセルＭＣに与える電気エネルギを制御するものである。
いま、最上層のメモリ層ＣＡ３に属するメモリセルから最下層のメモリ層ＣＡ０に属するメモリセルに順番にデータの書き込みが発生したとする。始めに、ステートマシン７は、メモリセルアレイ１から各メモリ層ＣＡ０〜ＣＡ３の書き込みの際のパルス高さを指定するパラメータを読み出し、内部のレジスタに格納するか、又はパルスジェネレータ８にセットする。次に、ステートマシン７は、書き込みアドレスから書き込みが発生した層がメモリ層ＣＡ３であることを認識し、メモリ層ＣＡ３に応じた大きさのパルスを生成すべくパラメータに基づいてパルスジェネレータ８を制御する。これによりパルスジェネレータ８は、最もエネルギが少ないパルス電圧Ｖｐ３を生成し出力する。このパルス電圧Ｖｐ３は、プログラム電圧Ｖｐとしてメモリ層ＣＡ３の選択ワード線ＷＬに与えられる。以降、最下層のメモリ層ＣＡ０まで、与えるパルス電圧の高さを順次高くしていくことで、各メモリ層のメモリセルＭＣの書き込み特性を均一にすることができる。
また、図１０は、パルス電圧の高さではなく幅を変えることで各メモリ層ＣＡのメモリセルＭＣに与える電気エネルギを制御するものである。
このように与えるパルス幅をより下層のメモリ層ＣＡになるほど長くすることで、上層から下層にかけて悪化する各メモリ層ＣＡの書き込み特性を補うことができ、全てのメモリ層ＣＡの書き込み特性を均一にすることができる。
図１１は、全てのメモリ層ＣＡに対し、同時に異なるパルス電圧を印加した場合の例である。
図１１は、高さの異なるパルス電圧を各メモリ層ＣＡのメモリセルＭＣに同時に与える。この場合、当然、図９、図１０の場合と比べ、より迅速な書き込み動作が可能となる。
次に、複数回のパルス電圧Ｖｐを与えることで書き込み動作を実現する例について説明する。
図１２のように、初期状態からプログラム状態への書き込み動作を段階的に実行することで、可変抵抗素子ＶＲの抵抗値変化による急激な電流増加を防止することができる。また、層ごとに異なる複数のパルスを与えることにより、メモリセルへの書き込みパフォーマンスを均一化することができる。
図１３は、図１２に示す書き込み動作を実現するパルスジェネレータ７の制御によるパルス電圧Ｖｐの例である。
最下層のメモリ層ＣＡ０から最上層のメモリ層ＣＡ３に対し、高さの異なるパルス電圧を与える点においては、図１１の例と同様である。ただし、図１３の例では、図１１の例とは異なり、各メモリ層ＣＡに対し、相対的に低いパルス電圧Ｖｐを与えた後、パルス電圧Ｖｐのステップ幅を増大させながら繰り返しメモリ層ＣＡに与えるようパルスジェネレータ７を制御する。
なお、書き込み動作を迅速に処理したい場合には、ステップ幅を大きくすれば良い。
一方、図１４のようにプログラム状態に近づくほど与える電気エネルギを小さくし書き込み動作を実現させることも可能である。これにより、プログラム状態に近づくほど微小な抵抗値調整をすることになり、プログラム状態におけるメモリセルＭＣの抵抗値分布を狭くすることができる。
図１５は、図１４に示す書き込み動作を実現するパルス電圧の例である。
図１５の例では、図１３と同様に必要な電気エネルギを段階的に与えるが、パルス電圧Ｖｐのステップ幅を減少させながら繰り返しメモリ層ＣＡに与えるようパルスジェネレータ７を制御する。
本実施形態によれば、積層プロセスから受ける影響による配線、非オーミック素子、可変抵抗メモリ素子等の特性の違いを、メモリ層毎に書き込み、消去、読み出しパルスの電圧、幅等の最適化を行うことで、各メモリ層での書き込み、消去、読み出し特性を一定にすることができる。
［第２の実施形態］
第１の実施形態では、メモリ層の違いによる可変抵抗素子の特性の違いについて考慮してきた。
しかし、可変抵抗素子以外にも非オーミック素子、電極、配線層の特性の違いについても考慮する必要がある。
非オーミック素子ＮＯは、熱履歴の影響により、メモリ層ＣＡごとの不純物の拡散の違いが生じ、これにより抵抗値、閾値、耐圧等に変化が生じ、一方、電極、配線層についても酸化等の影響により抵抗値に変化が生じるためである。
具体的に図１６を用いて説明する。
図１６は、本実施形態に係る半導体記憶装置のメモリセル及び配線の等価回路図である。
メモリセルＭＣは、ダイオードＤｉと、このダイオードＤｉのカソードに直列接続された可変抵抗素子ＶＲからなる。ダイオードＤｉのアノードにはワード線ＷＬが接続されており、可変抵抗素子ＶＲの他端には接地線Ｖｓｓに接続されたビット線ＢＬが接続されている。
この回路に、ワード線ＷＬに一定の電圧Ｖを印加した場合、メモリセルＭＣの両端の電圧Ｖｃｅｌｌは、電圧Ｖ−（ワード線ＷＬの電圧降下分Ｖｗｌ＋ビット線ＢＬの電圧降下分Ｖｂｌ）となる。
ここで、メモリ層毎のワード線ＷＬの電圧降下分Ｖｗｌ及び抵抗の関係を図１７に示す。上述の通り、積層プロセスにおいて熱の影響をより大きく受ける下層のメモリ層ＣＡほどワード線ＷＬの持つ抵抗値が大きく、よって、電圧降下分Ｖｗｌも大きくなることが分かる。したがって、各メモリ層に同じ電圧Ｖを与えた場合であっても、メモリセルＭＣの両端の電圧Ｖｃｅｌｌは、下層のワード線ＷＬに接続されたメモリセルＭＣほど小さくなる。
このようにワード線ＷＬの電圧降下分Ｖｗｌの違いは、結果としてメモリセルＭＣの両端の電圧Ｖｃｅｌｌの違いにつながり、ひいては、メモリ層ごとの書き込み、消去、読み出し特性の違いの原因となるものである。
このようなメモリ層ごとの特性の違いを補い、特性を均一にするための書き込みパルスを図１８に示す。
図１８のとおり、下層のメモリ層に属するワード線ＷＬほど、高いパルスを与えてやることで、メモリセルＭＣの両端の電圧Ｖｃｅｌｌを一定電圧に揃えることが可能となる。また、プロセスにより、層ごとの配線抵抗や、ダイオードの特性が上述と逆になる場合には、層ごとのパルスの与え方も逆にすることで対応することができる。
本実施形態によれば、可変抵抗素子を用いた積層構造を持つ半導体記憶装置において、積層プロセスから受ける影響による配線、非オーミック素子の特性の違いを、メモリ層毎に書き込み、消去、読み出しパルスの電圧、幅等の最適化を行うことで、メモリ層ごとの書き込み、消去、読み出し特性を均一にした半導体記憶装置を提供することができる。
［第３の実施形態］
第１及び第２の実施形態は、熱履歴の違いによる特性のばらつきを考慮し、メモリ層毎に異なるパルス電圧を印加するもので、各メモリ層の特性を均一にすることができる。
しかし、同一メモリ層においてもワード線、ビット線の寄生抵抗及び寄生容量による電圧降下やＣＲ遅延があるため、メモリセルの場所によって特性のばらつきが生じる。このことは、メモリ層のサイズが大きくなった場合に特に問題となる。
そこで、本発明の第３の実施形態に係る半導体記憶装置では、書き込み動作において、アドレスに基づいてメモリセル毎に異なるパルス電圧を印加する。
図１９は、本実施形態に係る半導体記憶装置の一部を示す回路図である。
この半導体装置は、ワード線ＷＬ０〜ＷＬ２、これらワード線ＷＬと交差するビット線ＢＬ０〜ＢＬ２、これらワード線ＷＬ及びビット線ＢＬの各交差部に設けられたメモリセルＭＣ０〜ＭＣ８からなるセルアレイを有する。また、ビット線ＢＬのワード線ＷＬ２側の一端には、カラム制御回路２が配置されており、ワード線ＷＬのビット線ＢＬ０側の一端には、ロウ制御回路３が配置されている。
図２０は、図１９に示すメモリセルＭＣ６、ＭＣ０、ＭＣ１、及びＭＣ２に対する書き込み動作時のパルス電圧Ｖｐ６、Ｖｐ０、Ｖｐ１、及びＶｐ２を示す。この例では、メモリセルＭＣ毎にパルス電圧Ｖｐの高さが異なる。
具体的には、ビット線ＢＬ、ワード線ＷＬに対するパルス電圧Ｖｐの供給手段が近い、つまり、カラム制御回路２及びロウ制御回路３から最も近いメモリセルＭＣ６に対しては最も低いパルス電圧Ｖｐ６を与え、カラム制御回路２及びロウ制御回路３から遠くなるＭＣ０、ＭＣ１、ＭＣ２の順に、より高いパルス電圧Ｖｐ０、Ｖｐ１、Ｖｐ２を与える。
また、図２１の例は、メモリセルＭＣ毎にパルス電圧Ｖｐのパルス幅を変えたものであり、メモリセルＭＣ６、ＭＣ０、ＭＣ１、ＭＣ２の順に、よりパルス幅の広いパルス幅を有するパルス電圧Ｖｐ６、Ｖｐ０、Ｖｐ１、Ｖｐ２を与える。
以上のように、本実施形態では、メモリセルＭＣ毎に、高さ又はパルス幅が異なるパルス電圧Ｖｐを与えるため、ワード線ＷＬ、ビット線ＢＬの寄生抵抗及び寄生容量の影響による書き込み特性のばらつきを補償することができるため、各メモリセルＭＣの書き込み特性を均一にした半導体記憶装置を提供することができる。
なお、上記説明では、メモリセルＭＣ毎に異なるパルス電圧Ｖｐを与えていたが、近隣にある複数のメモリセルＭＣをグループとした上で、これらグループ単位で異なるパルス電圧を与えても良い。
［第４の実施形態］
書き込み動作において、メモリセルＭＣに急峻に立ち上がるパルス電圧Ｖｐを与えると、メモリセルＭＣを構成するダイオードＤｉの寄生容量の影響で、逆バイアスがかかることがあり、これによりディスターブの問題が生じる。これを抑制するためには、パルス電圧Ｖｐの立ち上がりを緩やかにすることが有効である。この点、カラム制御回路２及びロウ制御回路３から遠くにあるメモリセルＭＣへの書き込みの場合、そのメモリセルＭＣへのアクセス経路が有する寄生抵抗、寄生容量が元々大きいため、パルス電圧Ｖｐの立ち上がり、立ち下がりを緩やかになる。一方、カラム制御回路２及びロウ制御回路３から近くあるメモリセルＭＣの場合、パルス電圧Ｖｐの立ち上がり、立ち下がりは急峻になるため、ディスターブの危険性が大きくなる。
そこで、本発明の第４の実施形態に係る半導体記憶装置では、カラム制御回路２及びロウ制御回路３に近いメモリセルＭＣに対し、立ち上がり、立ち下がりをより緩やかにしたパルス電圧Ｖｐを与える。
図２２は、本実施形態における図１９に示すメモリセルＭＣ６、ＭＣ０、ＭＣ１、及びＭＣ２に対する書き込み動作時のパルス電圧Ｖｐ６、Ｖｐ０、Ｖｐ１、及びＶｐ２を示す。
図２２から解るように、カラム制御回路２及びロウ制御回路３から最も近いメモリセルセルＭＣ６に対しは立ち上がり、立ち下がりが最も緩やかなパルス電圧Ｖｐ６を与え、カラム制御回路２及びロウ制御回路３から遠くなるメモリセルＭＣ０、ＭＣ１、ＭＣ２の順に、より立ち上がり、立ち下がりが急峻なパルス電圧Ｖｐ０、Ｖｐ１、Ｖｐ２を与える。
以上のように、本実施形態では、メモリセルＭＣに与えるパルス電圧Ｖｐの立ち上がり、立ち下がりを緩やかにすることで、ディスターブの発生を抑制できるばかりでなく、メモリセルＭＣ毎に、立ちあがり時間、立ち下がり時間の異なるパルス電圧Ｖｐを与えることで、メモリセルＭＣの書き込み特性を均一にすることができる。
なお、パルス電圧Ｖｐの立ち上がり、立ち下がり時間の調整は、上記説明のように、メモリセルＭＣ毎に行う他、近隣にある複数のメモリセルＭＣをグループとした上で、これらグループ単位、あるいは、メモリ層毎に行っても良い。
［第５の実施形態］
本発明の第５の実施形態に係る半導体記憶装置は、複数回にわたりパルス電圧を与えることで段階的にデータ書き込みを実行するものであり、電気エネルギの開始値が異なったパルス電圧をメモリセル毎に与えるものである。
具体的には、書き込み特性が良いメモリセルに対しては、電気エネルギの開始値がより小さいパルス電圧、書き込み特性が悪いメモリセルに対しては、電気エネルギの開始値がより大きな電圧パルスを与え、以降、所定のステップ幅で電気エネルギを増加させながら複数のパルス電圧を与える。
図２３は、図１９に示すメモリセルＭＣ６、ＭＣ０、ＭＣ１、及びＭＣ２に対する書き込み動作時の時間とパルス電圧Ｖｐ６、ｖｐ０、Ｖｐ１、及びＶｐ２の関係を示すグラフである。この例は、電気エネルギをパルス電圧Ｖｐの高さで調整している。
カラム制御回路２及びロウ制御回路３から最も近いメモリセルＭＣ６から最も遠いメモリセルＭＣ２に対し、順次高さが高くなる異なるパルス電圧Ｖｐを与える点では図２０と同様である。ただし、図２３の例では、図２０の例とは異なり、各メモリセルＭＣに対し、相対的に低いパルス電圧Ｖｐを与えた後、パルス電圧Ｖｐのステップ幅を増大させながら繰り返しメモリセルＭＣに与える。
このように、各メモリセルＭＣに対する書き込み動作を複数のパルス電圧印加により実行することで、図１２の場合と同様、各メモリセルＭＣの可変抵抗素子ＶＲの抵抗値変化による急激な電流増加を防止することができる。さらに、メモリセルＭＣの位置により生じる書き込み特性のばらつきを低減することができ、書き込み特性をより均一にすることができる。
なお、パルス電圧Ｖｐの高さだけでなく、メモリセルＭＣ毎にステップ幅を変えても良い。
［第６の実施形態］
本発明の第６の実施形態は、第５の実施形態の場合と同様、メモリセルに対する書き込み動作を段階的に実行するものであるが、各ステップ間でベリファイを行い、その結果に応じて次ステップで与えるパルス電圧Ｖｐの電気エネルギを調整するものである。
図２４Ａは、図１９に示すメモリセルＭＣ６に与えるパルス電圧Ｖｐ６の時間と電圧の関係を示すグラフである。
図２４Ａに示すように、最初、所定のパルス幅を有するパルス電圧Ｖｐ６をメモリセルＭＣ６に与えた後、ベリファイ動作を行いメモリセルＭＣ６の状態を読み出す。その結果、メモリセルＭＣ６にデータが書き込まれていない場合、パルス幅をより広くしたパルス電圧Ｖｐ６を与える。以降、ベリファイ、ベリファイ結果によるパルス幅の調整、書き込みをメモリセルＭＣ６に正常にデータが書き込まれるまで繰り返し行う。
図２４Ｂは、メモリセルＭＣ６より書き込み特性が悪いメモリセルＭＣ２に与えるパルス電圧Ｖｐ２の時間と電圧の関係を示すグラフであり、メモリセルＭＣ６より初期のパルス幅を広くしている。
図２４Ａ及び２４Ｂは、ともにベリファイの結果に応じてパルス幅を広くする場合の例であるが、これとは逆にパルス幅を狭くすることも可能である。この場合、メモリセルＭＣの可変抵抗素子ＶＲの状態を所望の状態に対し、より高い精度で近づけることが可能になる。
［第７の実施形態］
第６の実施形態のように、段階的にデータ書き込みを行う場合、メモリセルＭＣの可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に遷移させる過程において、メモリセルＭＣに流れる電流が増大していくためメモリセルＭＣを破壊するおそれがある。この点、メモリセルＭＣに流れる電流に制限を加えておけば、メモリセルＭＣの破壊の恐れを低減させることができる。しかし、電流を制限した場合、特に書き込み特性が悪いメモリセルＭＣでは、データの書き込みが正常に行われない恐れがある。
そこで、本発明の第７の実施形態に係る半導体記憶装置では、クランプ電流の大きさをメモリセルＭＣ毎、より詳細にはアドレス（電流供給源からメモリセルＭＣへの距離）に応じてクランプ電流値を決定する。
図２５は、クランプ電流をアドレスによって制御する電流制限回路を示している。
この電流制限回路は、飽和領域で動作するＰＭＯＳトランジスタＴＲ１の出力であるセット電流Ｉｓｅｔを、ＰＭＯＳトランジスタＴＲ２に流れる電流値によって制御するようにしたものである。ＰＭＯＳトランジスタＴＲ３及びＮＭＯＳトランジスタＴＲ４からなるインバータ回路は、セット用のパルス電圧Ｖｐによってアクティブにされる。ＮＭＯＳトランジスタＴＲ５のゲートに与えられるバイアス電圧Ｖｂｉａｓの大きさによってトランジスタＴＲ２に流れる電流を決定することができる。従って、バイアス電圧Ｖｂｉａｓをアドレスに応じて変化させることにより、セット電流Ｉｓｅｔのクランプ値も変化させることができる。
第６の実施形態のように、データの書き込み及びベリファイを繰り返す際に、パルス電圧Ｖｐのパルス高さ又はパルス幅をステップアップ又はステップダウンする場合には、これに対応させて上述したクランプ電流をステップアップさせるようにしても良い。
図２６Ａ及び２６Ｂは、そのような実施形態を示す図である。
図２６Ａは、時間とパルス電圧Ｖｐ６及びメモリセルＭＣ６に流れる電流の制限値の関係を示すグラフである。
最初のデータ書き込みにおいて、所定の電流制限値を設定するとともにパルス電圧Ｖｐ６を与える。その後、ベリファイにより、メモリセルＭＣ６のデータ書き込み状態をチェックするとともに、その結果に応じてステップアップ又はステップダウンされたパルス電圧Ｖｐ６の印加と共に、メモリセルＭＣ６を破壊しない程度にクランプ電流を増加させる。これにより、次ステップにおけるデータ書き込みでは、過度な電流によりメモリセルＭＣを破壊することがなく、前ステップに比べ大きな電気エネルギを与えることができる。
図２６Ｂは、時間とパルス電圧Ｖｐ２及びメモリセルＭＣ２に流れる電流の制限値の関係を示すグラフである。メモリセルＭＣ２は、メモリセルＭＣ６より書き込み特性が悪いため、より大きな電気エネルギを与える必要がある。この場合であっても、メモリセルＭＣ２に流れる電流は制限されているため、過度な電流によりメモリセルＭＣ２が破壊されることはない。
図２７は、更に他の実施形態に係る半導体記憶装置のメモリセル及び配線の等価回路図である。
この回路は、図１６に示す等価回路に対し、ビット線ＢＬに電流制限手段である電流クランプ用のトランジスタＴＲｃが挿入された構成となっている。この構成の場合、トランジスタＴＲｃのゲート電圧に応じて、ワード線ＷＬ、メモリセルＭＣ及びビット線ＢＬを流れる電流を制限することができる。なお、トランジスタＴＲｃのゲート電圧は、例えば、セット／リセット動作に応じて、また、可変抵抗素子ＶＲの抵抗値に基づいて制御することができる。
［その他］
以上、書き込み動作について説明したが、消去動作、読み出し動作についてもパルス電圧Ｖｐを制御することで、各メモリ層あるいは各メモリセルの特性を均一にすることができる。
また、図８から図１８の場合とは逆に、熱履歴を受けることで、結晶性、配向性等が向上し、初期抵抗値が低くなり、下層になるほど書き込み、消去、読み出し特性が向上する場合も考えられる。
この場合であっても、メモリセルＭＣに与える電気エネルギを上層になるほど大きく与えることで各メモリ層ＣＡの特性を均一にすることができる。
また、各メモリ層あるいは各メモリセルの書き込み、消去、読み出し特性のばらつきに規則性がないような場合であっても、予めメモリ層ＣＡ毎あるいはメモリセルＭＣ毎に対応したパラメータを用意しておき、メモリ層ＣＡ毎にパルスジェネレータ７を制御することで各メモリ層ＣＡあるいは各メモリセルＭＣの特性を均一にすることができる。
さらに、上述した例では、パルス電圧Ｖｐの高さ及び幅のいずれか一方を制御するものであったが、各メモリ層ＣＡのメモリセルＭＣに与える電気エネルギを調整できれば良く、例えば、パルス電圧Ｖｐの高さ及び幅の双方を制御することでも、本発明の効果を得ることができる。
１・・・メモリセルアレイ、２、１５・・・カラム制御回路、３、１４・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンドＩ／Ｆ、７・・・ステートマシン、８・・・パルスジェネレータ、９、１１・・・電極層、１０・・・記録層、１２・・・メタル層、１３・・・シリコン基板、１６、１７・・・ビア配線、１８・・・シリコン基板、１９・・・ウエル、２０・・・不純物拡散層、２１・・・ゲート電極、２２・・・第１層間絶縁膜、２３・・・ビア、２４・・・第１メタル、２５・・・バリアメタル、２６・・・非オーミック素子、２７・・・第１電極、２８・・・可変抵抗素子、２９・・・第２電極、３０・・・第３層間絶縁膜、３１・・・第２メタル、３２・・・第４層間絶縁膜、ＢＬ・・・ビット線、ＣＡ・・・メモリ層、Ｄｉ・・・ダイオード、ＥＬ・・・電極、ＭＣ・・・メモリセル、ＮＯ・・・非オーミック素子、Ｖｐ・・・パルス電圧、ＶＲ・・・可変抵抗素子、Ｖｂｌ・・・ビット線の電圧降下、Ｖｃｅｌｌ・・・メモリセルの電圧降下、Ｖｗｌ・・・ワード線の電圧降下、ＷＬ・・・ワード線。

Claims (11)

  1. 互いに平行な複数の第１の配線、これらの第１の配線と交差するように配置された互いに平行な複数の第２の配線、並びにこれら第１の配線及び第２の配線の交差部に接続された複数のメモリセルを備えたセルアレイをそれぞれ有し、多層に配置された複数のメモリ層と、
    前記メモリセルに対するデータのアクセスに必要なパルスを発生し出力するパルスジェネレータと、
    前記パルスジェネレータから出力されるパルスが、アクセスしようとするメモリセルが属するメモリ層に応じたエネルギとなるように前記パルスジェネレータを制御する制御手段と、
    を備え、
    前記パルスジェネレータは、前記各メモリ層の第１又は第２の配線に、メモリ層毎にステップ幅の異なる複数のパルスを供給する
    ことを特徴とする半導体記憶装置。
  2. 前記制御手段は、アクセスするメモリセルのアドレスと前記メモリ層毎に予め設定されたパラメータとに基づいて、前記パルスジェネレータを制御する
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記パラメータは、いずれかの前記メモリセルに保持されている
    ことを特徴とする請求項２記載の半導体記憶装置。
  4. 前記パルスジェネレータは、前記各メモリ層の第１又は第２の配線に、幅及び高さの少なくとも一方が異なる複数のパルスを同時に供給する
    ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 互いに平行な複数の第１の配線、これらの第１の配線と交差するように配置された互いに平行な複数の第２の配線、並びにこれら第１の配線及び第２の配線の交差部に接続された複数のメモリセルを備えたセルアレイと、
    前記メモリセルに対するデータのアクセスに必要なパルスを発生し出力するパルスジェネレータと、
    前記パルスジェネレータから出力されるパルスが、アクセスしようとするメモリセルに応じたエネルギとなるように前記パルスジェネレータを制御する制御手段と
    を備え、
    前記パルスジェネレータは、前記第１又は第２の配線に、立ち上がり又は立ち下がり時間が異なる複数のパルスを供給する
    ことを特徴とする半導体記憶装置。
  6. 前記制御手段は、アクセスするメモリセルのアドレス毎に予め設定されたパラメータに基づいて、前記パルスジェネレータを制御する
    ことを特徴とする請求項５記載の半導体記憶装置。
  7. 前記パルスジェネレータは、前記第１又は第２の配線に、幅及び高さの少なくとも一方が異なる複数のパルスを供給する
    ことを特徴とする請求項５又は６記載の半導体記憶装置。
  8. 前記パルスジェネレータは、前記第１又は第２の配線に、立ち上がり又は立ち下がり時間が異なる複数のパルスを供給する
    ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
  9. 前記セルアレイは、前記メモリセルのアクセス時に、前記メモリセルに流れる電流を制限する電流制限手段を備え、
    前記電流制限手段は、アクセスするメモリセルのアドレスに応じて電流の制限値を設定する
    ことを特徴とする請求項１〜８のいずれか１項記載の半導体記憶装置。
  10. 前記パルスジェネレータは、前記第１又は第２の配線に、メモリセル毎にエネルギの異なる複数のパルスを供給する
    ことを特徴とする請求項１〜９のいずれか１項記載の半導体記憶装置。
  11. 前記パルスジェネレータは、前記第１又は第２の配線に、メモリセル毎にエネルギの異なる複数のパルスを供給し、
    前記電流制限手段は、前記パルスジェネレータが前記メモリセルに前記パルスを供給する毎に前記電流の制限値をステップアップさせる
    ことを特徴とする請求項９記載の半導体記憶装置。
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