JP5196512B2 - ディスプレイパネル駆動方法，ドライバ，及びディスプレイパネル駆動用プログラム - Google Patents

Description

本発明は，ディスプレイパネル駆動方法，ディスプレイパネルを駆動するドライバ，及びディスプレイパネル駆動用プログラムに関し，特に，一のアンプで複数の信号線（データ線）を時分割で駆動するように構成されたディスプレイを駆動する駆動技術に関する。

近年のディスプレイパネルの高解像度化を背景としてディスプレイパネルの信号線の数はますます増加し，加えて，その間隔はますます狭くなっている。信号線の数の増加と，その間隔の減少がもたらす一つの問題は，信号線をドライバに接続する外部接続配線に充分なピッチを確保することが困難になることである。信号線の間隔の減少は，外部接続配線に許容されるピッチを減少させ，ディスプレイパネルと，それを駆動するドライバの接続を困難にする。他の一つの問題は，データ線を駆動するためにドライバに搭載されるアンプの数が増加することである。アンプの数の増加は，ドライバを不所望に大型化し，ドライバのコストを不所望に増加させる。

このような問題を克服するために，ディスプレイパネルの複数の信号線を一のアンプによって時分割で駆動する駆動技術が広く使用されるようになっている。例えば，特許文献１は，３本の信号線を，液晶表示パネルに搭載された３つのスイッチング素子で切り替えることによって信号線を時分割で駆動する技術を開示している。

図１は，特許文献１に開示された技術に対応する表示装置のブロック図である。公知のその表示装置は，１つのアンプにより３本の信号線を時分割で駆動するように構成されている。

当該表示装置は，液晶パネル１０とドライバ２０とを備えている。液晶パネル１０は，赤（Ｒ），緑（Ｇ），青（Ｂ）にそれぞれに対応した信号線Ｄ_Ｒ，Ｄ_Ｇ，Ｄ_Ｂと，走査線（ゲート線）Ｇ_１，Ｇ_２，・・・（Ｍは２以上の自然数）とを備えている。信号線Ｄ_Ｒ，Ｄ_Ｇ，Ｄ_Ｂは，それらを区別する必要のない場合，信号線Ｄと総称される。信号線Ｄ_Ｒと走査線（ゲート線）Ｇ_ｉとが交差する位置には，赤に対応するＲ画素Ｃ_ｉ ^Ｒが設けられている。同様に，信号線Ｄ_Ｇと走査線（ゲート線）Ｇ_ｉとが交差する位置には，緑に対応するＧ画素Ｃ_ｉ ^Ｇが設けられ，信号線Ｄ_Ｂと走査線（ゲート線）Ｇ_ｉとが交差する位置には，青に対応するＢ画素Ｃ_ｉ ^Ｂが設けられる。同一の走査線Ｇ_ｉに沿って水平方向に並べられた一組のＲ画素Ｃ_ｉ ^Ｒ，Ｇ画素Ｃ_ｉ ^Ｇ及びＢ画素Ｃ_ｉ ^Ｂは，液晶パネル１０の１ドットに対応する画素セットＰ_ｉを構成する。

画素のそれぞれは，ＴＦＴ（thin film transistor）１１と，液晶容量１２とを備えている。液晶容量１２は，その間に液晶が満たされた画素電極１２ａ及び共通電極１２ｂで構成される。Ｒ画素Ｃ_ｉ ^Ｒ，Ｇ画素Ｃ_ｉ ^Ｇ及びＢ画素Ｃ_ｉ ^ＢのＴＦＴ１１のソースは，それぞれ信号線Ｄ_Ｒ，Ｄ_Ｇ，Ｄ_Ｂに接続され，ゲートは走査線Ｇ_ｊに共通に接続され，ドレインは，液晶容量１２の画素電極１２ａに接続されている。

信号線Ｄ_Ｒ，Ｄ_Ｇ，Ｄ_Ｂは，それぞれ，スイッチ１３_Ｒ，１３_Ｇ，１３_Ｂを介して入力端子１４に接続されている。スイッチ１３_Ｒ，１３_Ｇ，１３_Ｂは，液晶パネル１０の基板上に形成されたＴＦＴで構成される。スイッチ１３_Ｒ，１３_Ｇ，１３_Ｂは，それぞれ，ドライバ２０から送られる制御信号Ｓ_１〜Ｓ_３に応答して，オンオフされる。入力端子１４は，各画素に書き込まれる電圧をドライバ２０から受け取る。後述のように，Ｒ画素Ｃ_ｉ ^Ｒ，Ｇ画素Ｃ_ｉ ^Ｇ及びＢ画素Ｃ_ｉ ^Ｂに書き込まれる書き込み電圧は，入力端子１４にシリアルに供給され，スイッチ１３_Ｒ，１３_Ｇ，１３_Ｂは，Ｒ画素Ｃ_ｉ ^Ｒ，Ｇ画素Ｃ_ｉ ^Ｇ及びＢ画素Ｃ_ｉ ^Ｂに書き込まれる書き込み電圧が，対応する信号線Ｄ_Ｒ，Ｄ_Ｇ，Ｄ_Ｂに供給されるように，順次に排他的にオンオフされる。以下において，スイッチ１３_Ｒ，１３_Ｇ，１３_Ｂは，単に，スイッチ１３と総称されることがある。

ドライバ２０は，シフトレジスタ２１とデータレジスタ２２とラッチ２３とＤ／Ａコンバータ２４と，アンプ２５とを備えている。シフトレジスタ２１は，それに入力されるクロック信号ＣＬＫをシフトしてシフトパルスを生成する。データレジスタ２２は，そのシフトパルスをトリガとしてデータ信号をラッチすることにより，各画素の階調を指定するＲＧＢデータを順次に取得する。ラッチ２３は，データレジスタ２２からＲＧＢデータを順次にラッチし，ラッチしたＲＧＢデータを順次にＤ／Ａコンバータ２４に供給する。Ｄ／Ａコンバータ２４は，順次に供給されるＲＧＢデータに応答して，それに供給される複数の階調電圧のうちから所望の階調電圧を選択し，選択した階調電圧を逐次にアンプ２５に供給する。アンプ２５は，Ｄ／Ａコンバータ２４から供給される階調電圧に対応する書き込み電圧を，逐次に液晶パネル１０の入力端子１４に供給する。

ドライバ２０は，更に，制御信号Ｓ_１〜Ｓ_３を生成する制御回路２６を備えている。制御回路２６は，制御信号Ｓ_１〜Ｓ_３を対応するスイッチ１３に供給して，所望のスイッチ１３を選択的にターンオンする。制御回路２６は，アンプ２５が書き込み電圧を入力端子１４に供給するタイミングと制御信号Ｓ_１〜Ｓ_３のタイミングとが同期するように，タイミング制御を行う。このタイミング制御により，書き込み電圧の入力端子１４への供給に同期して所望の信号線に所望の書き込み電圧が供給されるようにスイッチ１３がオンオフされる。制御回路２６は，ドライバ２０の記憶装置（図示されない）に記憶されたプログラムに従って上記のタイミング制御を行う。

当該表示装置の第ｎラインのＲ画素Ｃ_ｎ ^Ｒ，Ｇ画素Ｃ_ｎ ^Ｇ，Ｂ画素Ｃ_ｎ ^Ｂへの書き込み電圧の書き込みは，典型的には，以下のシーケンスによって実行される。

まず，第ｎラインのＲ画素Ｃ_ｎ ^Ｒ，Ｇ画素Ｃ_ｎ ^Ｇ，Ｂ画素Ｃ_ｎ ^Ｂに接続された走査線Ｇ_ｎが活性化され，Ｒ画素Ｃ_ｎ ^Ｒ，Ｇ画素Ｃ_ｎ ^Ｇ，Ｂ画素Ｃ_ｎ ^ＢのＴＦＴ１１がターンオンされる。これにより，Ｒ画素Ｃ_ｎ ^Ｒ，Ｇ画素Ｃ_ｎ ^Ｇ，Ｂ画素Ｃ_ｎ ^Ｂが書き込み可能な状態になる。

更に，Ｒ画素Ｃ_ｎ ^Ｒに書き込まれる書き込み電圧がアンプ２５から入力端子１４に供給される。書き込み電圧の入力に同期して，信号線Ｄ_Ｒが選択される；即ち，スイッチ１３_Ｒがターンオンされ，他のスイッチ１３_Ｇ，１３_Ｂがターンオフされる。これにより，信号線Ｄ_Ｒが入力端子１４に接続され，他の信号線Ｄ_Ｇ，Ｄ_Ｂがハイインピーダンス状態になる。Ｒ画素Ｃ_ｎ ^Ｒに書き込まれる書き込み電圧は，信号線Ｄ_Ｒを介してＲ画素Ｃ_ｎ ^Ｒに供給され，Ｒ画素Ｃ_ｎ ^Ｒに書き込まれる（即ち，Ｒ画素Ｃ_ｎ ^Ｒの液晶容量１２に，書き込み電圧が生成される）。

続いて，Ｇ画素Ｃ_ｎ ^Ｇに書き込まれる書き込み電圧がアンプ２５から入力端子１４に供給される。書き込み電圧の入力に同期して，信号線Ｄ_Ｇが選択される。これにより，入力端子１４が信号線Ｄ_Ｇに接続され，信号線Ｄ_Ｇを介してＧ画素Ｃ_ｎ ^Ｇに書き込み電圧が書き込まれる。

同様に，Ｂ画素Ｃ_ｎ ^Ｂに書き込まれる書き込み電圧がアンプ２５から入力端子１４に供給される。書き込み電圧の入力に同期して，信号線Ｄ_Ｂが選択される。これにより，入力端子１４が信号線Ｄ_Ｂに接続され，信号線Ｄ_Ｂを介してＢ画素Ｃ_ｎ ^Ｂに書き込み電圧が書き込まれる。

以上のシーケンスにより，信号線Ｄ_Ｒ，Ｄ_Ｇ，Ｄ_Ｂがアンプ２５によって時分割で駆動され，書き込み電圧が対応する画素に書き込まれる。書き込み電圧の書き込みは，Ｒ画素Ｃ_ｎ ^Ｒ，Ｇ画素Ｃ_ｎ ^Ｇ，Ｂ画素Ｃ_ｎ ^Ｂの順に行われる。

特許文献１は，信号線は，必ずしもＲＧＢに対応させる必要はなく，一のアンプによって駆動される信号線の数は，２本，あるいは，４本以上であり得ることを開示している（第３頁右上欄第７行〜第９行）。例えば，特許文献２は，ディスプレイパネル基板上に形成された選択回路により，２つの信号線を切り替える技術を開示している。特許文献３は，６本の信号線を，６つのアナログスイッチによって切り替える技術を開示している。

かかる駆動技術の一つの問題は，信号線がハイインピーダンス状態になった後に，各画素の液晶容量１２に保持される書き込み電圧が，所望の書き込み電圧から変動することである。

書き込み電圧の変動の原因は，大きく分けて３つある。第１の原因は，信号線Ｄを切り替えるために使用されるスイッチ１３を構成するＴＦＴのリークである。図１を参照して，信号線Ｄは，その長さが長く，容量が大きいから，信号線Ｄを駆動するためにはスイッチ１３を構成するＴＦＴには，大きなドライブ能力が要求される。このため，これらのＴＦＴは，そのゲート幅が大きく，ゲート長が短く，オン抵抗が小さくなるように形成される。しかし，このように設計されたＴＦＴは，本質的にリークが大きい。このため，各画素の画素電極１２ａに蓄積された電荷がスイッチ１３を構成するＴＦＴを介して流出し，画素の書き込み電圧が不所望に低下する。隣接する信号線に供給される書き込み電圧が大きく異なる場合には，このリークの問題は一層に重要である。

第２の原因は，信号線の間の容量カップリングである（特許文献２の段落〔００２８〕〜〔００３０〕参照）。例えば，信号線Ｄ_Ｒがハイインピーダンス状態になった後に，それに隣接する信号線Ｄ_Ｇに書き込み電圧が印加されると，信号線Ｄ_Ｒの電圧は，信号線Ｄ_Ｒ，Ｄ_Ｇの間の容量カップリングによって変動する。信号線Ｄ_Ｒの電圧の変動は，それに接続されている画素の書き込み電圧の変動を引き起こす。

第３の原因は，共通電極１２ｂに印加される共通電圧Ｖ_ＣＯＭの立ち上がり（立ち下がり）の遅延である。交流駆動が行われる場合，書き込み電圧が画素に書き込まれる前に共通電圧Ｖ_ＣＯＭの反転が行われる。所望の電圧を画素に書き込むためには，この共通電圧Ｖ_ＣＯＭは，書き込み電圧が全ての画素に書き込まれる間，安定なければならない。しかし，共通電極１２ｂの面積が大きいため，共通電圧Ｖ_ＣＯＭの立ち上がり（立ち下がり）時間は大きくならざるを得ない。このため，共通電圧Ｖ_ＣＯＭは，書き込み電圧が画素に書き込まれる間に変動する。この変動は，画素に保持される書き込み電圧が所望の書き込み電圧からずれる原因となる。この書き込み電圧のずれは，早期に書き込みが行われる画素ほど大きい。

このような書き込み電圧の変動は，液晶パネル１０を観察する人間には，輝度ムラとして認識される。具体的には，書き込み電圧の変動は，縦方向（信号線Ｄ_１〜Ｄ_３の方向）に延伸する模様，即ち，縦筋ムラとして認識される。

書き込み電圧の変動は，１つのアンプあたりの信号線の数が増大するほど顕著になる。このため，書き込み電圧の変動は，近年検討されている，６本又はそれ以上の数の信号線を時分割で駆動する液晶パネルの実現を阻害する重要な要因の一つになっている。

特許文献２は，１つのアンプによって２本の信号線を駆動する表示装置において，信号線への書き込み順序を所定の垂直走査期間及び水平走査期間の少なくとも一方毎に変える技術を開示している（同段落〔００３１〕〜〔００４３〕参照）。この技術は，書き込み電圧の変動が生じた画素を時間的あるいは空間的に分散させることを可能にし，これにより縦筋ムラの発生を抑制する。

特開平４−５２６８４号公報 特開２００１−１０９４３５号公報 特開２００１−３３７６５７号公報

本発明の概略的な目的は，１つのアンプによって複数の信号線を時分割で駆動するディスプレイパネルの画質を向上するための駆動技術を提供することにある。
具体的には，本発明の目的は，画素の書き込み電圧の変動に起因する縦筋ムラを一層に抑制するための技術を提供することにある。
本発明の更に他の目的は，ディスプレイパネルの色の均一性を向上しつつ，画素の書き込み電圧の変動に起因する輝度ムラを一層に抑制するための技術を提供することにある。

上記の目的を達成するために，本発明は，以下に述べられる手段を採用する。その手段に含まれる技術的事項には，［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために，［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明によるディスプレイパネル駆動方法は，Ｒ画素，Ｇ画素，Ｂ画素への書き込みの順序をライン毎に切り替えると共に，Ｇ画素の書き込み順番に制約を付すことにより，縦筋ムラその他の輝度ムラを抑制するというものである。本発明によるディスプレイパネル駆動方法は，書き込み順序をライン毎に切り替えることにより，書き込み電圧の変動を受ける画素の位置を空間的に分散させ，これによって輝度ムラを抑制する。加えて，本発明によるディスプレイパネル駆動方法は，視感度が最も高い緑に対応するＧ画素の書き込み順番を早い順番にしないという制約を課すことにより，輝度ムラを一層に抑制する。

具体的には，本発明によるディスプレイパネル駆動方法は，入力ノード（１４）と，
走査線方向に規定された複数のラインのそれぞれに順次に並べられた，赤，緑，青に対応するＲ画素，Ｇ画素，Ｂ画素をそれぞれに含む第１〜第Ｎ画素セット（Ｐ_ｉｊ）（Ｎは２以上の整数）と，前記入力ノード（１４）と，第１〜第Ｎ画素セットを構成するＮ×３個の前記画素との間に接続されたＮ×３個のスイッチ（１３）とを含むディスプレイパネル（１０）の駆動方法である。当該ディスプレイパネル駆動方法は，
（Ａ）第ｋフレームにおいて，第ｎラインに位置する前記Ｎ×３個の画素に，入力ノード（１４）とＮ×３個のスイッチ（１３）とを介して画素データに対応する電圧を時分割で書き込むステップと，
（Ｂ）前記第ｋフレームにおいて，前記第ｎラインに隣接する第ｎ＋１ラインに位置する前記Ｎ×３個の画素に，入力ノード（１４）と前記Ｎ×３個のスイッチ（１３）とを介して画素データに対応する電圧を時分割で書き込むステップ
とを含む。第ｎ＋１ラインに位置するＮ×３個の画素の書き込み順番の少なくとも一つは，第ｎラインに位置するＮ×３個の画素の書き込み順番の少なくとも一つと異なる。第１〜第Ｎ画素セット（Ｐ_ｉｊ）に含まれるＮ個のＧ画素には，（Ｎ＋１）番目以降の書き込み順番が割り当てられる。

輝度ムラを抑制するためには，第１〜第Ｎ画素セットに含まれるＮ個のＧ画素には，（２Ｎ＋１）番目以降の書き込み順番が割り当てられることが好適である。

一方，色の均一性を向上するためには，第１〜第Ｎ画素セットに含まれるＮ個のＧ画素には，（Ｎ＋１）番目〜２Ｎ番目の書き込み順番が割り当てられることが好適である。

輝度ムラを一層に抑制するためには，第ｎラインに位置する前記Ｎ×３個の画素の書き込み順番は，第ｎ＋１ラインに位置する，同一列の画素の書き込み順番と異なることが好適である。

輝度ムラを一層に抑制するためには，一のライン周期における同一列のＲ画素の書き込み順番は，互いに異なることが好適である。ここでライン周期とは，ディスプレイパネル（１０）に同一の書き込み順序が現れるラインの周期である。

同様に，一のライン周期における同一列のＢ画素の書き込み順番は，互いに異なることが好適である。

一のライン周期におけるＲ画素の書き込み順番の列方向の和は，同一であることが好適である。同様に，一のライン周期における前記Ｂ画素の書き込み順番の列方向の和は，同一であることが好適である。

一のライン周期におけるＲ画素及びＢ画素の書き込み順番の列方向の和が同一であることは，より一層に好適である。

このような要求を満足させるためには，Ｎが２Ｋ（Ｋは２以上の整数）である場合には，第ｎライン，及び第ｎ＋１ラインの画素の書き込み順番が以下のように決定されることが好適である；第ｎラインの奇数セットのＧ画素の書き込み順番は走査線方向に平行な所定方向に向かって，Ｇ画素に割り当てられた書き込み順番の最初の要素から順次昇番するように選択される。第ｎラインの偶数セットのＧ画素の書き込み順番は前記所定方向に向かって，Ｇ画素に割り当てられた順番の残りの要素から順次昇番するように選択される。第ｎ＋１ラインの前記奇数セットのＧ画素の書き込み順番は前記所定方向に向かって，Ｇ画素に割り当てられた書き込み順番の最後の要素から順次降番するように選択される。第ｎ＋１ラインの前記偶数セットのＧ画素の書き込み順番は前記所定方向に向かって，Ｇ画素に割り当てられた順番の残りの要素から順次降番するように選択される。第ｎラインの前記奇数セットに含まれＧ画素を除く残りの画素の書き込み順番は前記所定方向に向かって，残りの画素に割り当てられた書き込み順番の最初の要素から順次昇番するように選択される。第ｎラインの前記偶数セットに含まれ、Ｇ画素を除く残りの画素の書き込み順番は前記所定方向に向かって，残りの画素に割り当てられた書き込み順番の残りの要素から順次昇番するように選択される。第ｎ＋１ラインの前記奇数セットの残りの画素の書き込み順番は前記所定方向に向かって，残りの画素に割り当てられた書き込み順番の最後の要素から順次降番するように選択される。第ｎ＋１ラインの前記偶数セットの残りの画素の書き込み順番は前記所定方向に向かって，残りの画素に割り当てられた順番の残りの要素から順次降番するように選択される。

前記ディスプレイパネルに同一の書き込み順序が現れるライン周期が，２Ｎ（＝４Ｋ）ラインである場合，第ｎ＋２ライン，及び第（ｎ＋２Ｎ−１）ラインの画素の書き込み順番が以下のように決定されることが好適である。
第ｎ＋２ライン〜第（ｎ＋Ｎ−１）ラインの書き込み順序は，１以上Ｋ−１以下の任意の整数ｐについて，第（ｎ＋２ｐ）ライン，第（ｎ＋２ｐ＋１）ラインの画素の書き込み順番が，それぞれ，第（ｎ＋２ｐ−２）ライン，第（ｎ＋２ｐ−１）ラインの画素の書き込み順番を，２つの画素セット分だけ前記水平方向に循環的にシフトさせたものに等しくなるように決定される。
第（ｎ＋Ｎ）ラインと第（ｎ＋Ｎ＋１）ラインに位置するＧ画素の書き込み順番は，それぞれ，前記第ｎラインと前記第ｎ＋１ラインに位置するＧ画素の書き込み順番と同一に決定される。
第（ｎ＋Ｎ）ラインと第（ｎ＋Ｎ＋１）ラインに位置するＲ画素，Ｂ画素の書き込み順番は，第ｎラインと第ｎ＋１ラインに位置するＲ画素，Ｂ画素の書き込み順番を，第２ｐ−１画素セットと第２ｐ画素セットとの間で入れ替えることによって決定される。
第（ｎ＋Ｎ＋２）ライン〜第（ｎ＋２Ｎ−１）ラインの書き込み順序は，１以上Ｋ−１以下の任意の整数ｐについて，第（ｎ＋Ｎ＋２ｐ）ライン，第（ｎ＋Ｎ＋２ｐ＋１）ラインの画素の書き込み順番が，それぞれ，第（ｎ＋Ｎ＋２ｐ−２）ライン，第（ｎ＋Ｎ＋２ｐ−１）ラインの画素の書き込み順番を，２つの画素セット分だけ前記水平方向に循環的にシフトさせたものに等しくなるように決定される。

本発明によるディスプレイパネル駆動方法は，フレームレートコントロール（ＦＲＣ）を採用することが好適である。この場合，当該ディスプレイパネル駆動方法は，更に，
（Ｃ）第ｋフレームに続く第（ｋ＋１）フレームにおいて，前記複数のラインの第ｎラインに位置する前記Ｎ×３個の画素に，前記入力ノード（１４）と前記Ｎ×３個のスイッチとを介して画素データに対応する電圧を時分割で書き込むステップと，
（Ｄ）前記第（ｋ＋１）フレームにおいて，前記第ｎ＋１ラインに位置する前記Ｎ×３個の画素に，前記入力ノード（１４）と前記Ｎ×３個のスイッチとを介して画素データに対応する電圧を時分割で書き込むステップ
とを含む。第（ｋ＋１）フレームにおける第ｎラインの書き込み順序は，第ｋフレームにおける前記第ｎラインの書き込み順序と異なり，第（ｋ＋１）フレームにおける第ｎ＋１ラインの書き込み順序は，第ｋフレームにおける第ｎ＋１ラインの書き込み順序と異なる。

一のフレーム周期におけるＲ画素及びＢ画素のそれぞれの書き込み順番の和は，同一であることが好適である。ここでフレーム周期とは，ディスプレイパネル（１０）に，同一の書き込み順序が現れるフレームの周期である。

他の観点において，本発明によるディスプレイパネル駆動方法は，第１入力ノード（１４_１）と，複数のラインにそれぞれに設けられた，赤，緑，青にそれぞれに対応する第１Ｒ画素，第１Ｇ画素，第１Ｂ画素を含む第１画素セット（Ｐ_ｉ１）と，第１入力ノード（１４）と，前記第１Ｒ画素，前記第１Ｇ画素，前記第１Ｂ画素との間にそれぞれに接続された第１〜第３スイッチ（１３）とを備えたディスプレイパネルの駆動方法である。当該ディスプレイパネル駆動方法は，
（Ｅ）前記複数のラインのうちの第ｎラインの前記第１Ｒ画素，前記第１Ｇ画素，及び前記第１Ｂ画素に，第１入力ノード（１４_１）と第１〜第３スイッチ（１３）とを介して画素データに対応する電圧を時分割で書き込むステップと，
（Ｆ）前記複数のラインの前記第ｎラインに隣接する第ｎ＋１ラインの前記第１Ｒ画素，前記第１Ｇ画素，及び前記第１Ｂ画素に，第１入力ノード（１４_１）と第１〜第３スイッチ（１３）とを介して画素データに対応する電圧を時分割で書き込むステップ
とを含む。第ｎ＋１ラインの第１画素セット（Ｐ_ｉ１）の書き込み順序は，第ｎラインの第１画素セット（Ｐ_ｉ１）の書き込み順序と異なる。第１画素セット（Ｐ_ｉ１）の第１Ｇ画素の書き込み順番は，３番目である。

この場合，第ｎラインの第１画素セット（Ｐ_ｉ１）の第１Ｒ画素の書き込み順番は，第ｎ＋１ラインの第１Ｒ画素の書き込み順番と異なり，第ｎラインの第１Ｂ画素の書き込み順番は，第ｎ＋１ラインの前記第１画素セットの第１Ｂ画素の書き込み順番と異なることが好適である。

ディスプレイパネル（１０）が，更に，第２入力ノード（１４）と，複数のラインのそれぞれに第１画素セット（Ｐ_ｉ１）に隣接して設けられた，赤，緑，青にそれぞれに対応する第２Ｒ画素，第２Ｇ画素，第２Ｂ画素を含む第２画素セット（Ｐ_ｉ２）と，第２入力ノード（１４）と，第２Ｒ画素，第２Ｇ画素，第２Ｂ画素との間にそれぞれに接続された第４〜第６スイッチ（１３）とを含むみ，且つ，当該ディスプレイパネル駆動方法が，更に，
（Ｇ）前記第ｋフレームにおいて，前記第ｎラインに属する前記第２Ｒ画素，前記第２Ｇ画素，及び前記第２Ｂ画素に，前記第２入力ノード（１４）と前記第４〜第６スイッチとを介して画素データに対応する電圧を時分割で書き込むステップ
を含無場合，
第２画素セット（Ｐ_ｉ２）の第２Ｇ画素の書き込み順番は３番目であり，且つ，第ｎラインの第２画素セット（Ｐ_ｉ２）の書き込み順序は，第ｎラインの第１画素セット（Ｐ_ｉ１）の書き込み順序と異なることが好適である。

更に他の観点において，本発明によるディスプレイパネル（１０）は，第１入力ノード（１４_１）と，第２入力ノード（１４_２）と，走査線方向に規定された複数のラインのそれぞれに設けられた第１画素セット（Ｐ_ｉ１）及び第２画素セット（Ｐ_ｉ２）と，第１〜第６スイッチ（１３_γ１，１３_γ２）と，第１〜第３制御信号（Ｓ_１〜Ｓ_３）をそれぞれに受け取る第１〜第３端子（１５_１〜１５_３）とを備えている。第１画素セット（Ｐ_ｉ１）のそれぞれは，赤，緑，青にそれぞれに対応する第１Ｒ画素，第１Ｇ画素，第１Ｂ画素を含み，第２画素セット（Ｐ_ｉ２）のそれぞれは，赤，緑，青にそれぞれに対応する第２Ｒ画素，第２Ｇ画素，第２Ｂ画素とをそれぞれ含む。第１〜第３スイッチ（１３_γ１）は，第１Ｒ画素，第１Ｇ画素，第１Ｂ画素と第１入力ノード（１４）との間にそれぞれに接続され，第４〜第６スイッチ（１３_γ２）は，第２Ｒ画素，第２Ｇ画素，第２Ｂ画素と第２入力ノード（１４）との間にそれぞれに接続されている。第１端子（１５_１）は，第１スイッチ（１３_Ｒ１）と第６スイッチ（１３_Ｂ２）とに接続され，第２端子（１５_２）は，第２スイッチ（１３_Ｇ１）と第５スイッチ（１３_Ｇ２）とに接続され，第３端子（１５_３）は，第３スイッチ（１３_Ｂ１）と第４スイッチ（１３_Ｒ２）とに接続されている。

更に他の観点において，本発明のドライバ（２０）は，入力ノード（１４）と，走査線方向に規定された複数のラインのそれぞれに順次に並べられた，赤，緑，青に対応するＲ画素，Ｇ画素，Ｂ画素をそれぞれに含む第１〜第Ｎ画素セット（Ｐ_ｉｊ）（Ｎは２以上の整数）と，第１〜第Ｎ画素セット（Ｐ_ｉｊ）を構成するＮ×３個の画素と，入力ノード（１４）との間にそれぞれに接続されたＮ×３個のスイッチ（１３）とを含むディスプレイパネル（１０）を駆動するためのドライバである。当該ドライバは，第１〜第Ｎ画素セット（Ｐ_ｉｊ）の画素にそれぞれ書き込まれる電圧を生成する書き込み電圧生成回路（２１〜２５）と，Ｎ×３個のスイッチ（１３）をそれぞれに制御する第１〜第（Ｎ×３）制御信号（Ｓ_１〜Ｓ_６）を生成する制御回路（２６）とを備えている。制御回路（２６）は，第ｎ＋１ラインに位置するＮ×３個の画素の書き込み順番の少なくとも一つは，前記第ｎラインに位置するＮ×３個の画素の書き込み順番の少なくとも一つと異なり，且つ，Ｎ個の前記Ｇ画素の書き込み順番は，Ｎ×３個の前記画素のうちでＮ＋１番目以降であるように，第１〜第（Ｎ×３）制御信号（Ｓ_１〜Ｓ_６）を生成し，且つ，書き込み電圧生成回路（２１〜２５）の書き込み電圧の生成を制御する。

ドライバ（２０）は，ディスプレイパネル駆動用プログラムによって制御されることによって上記の動作を実行することが好適である。

本発明により，１つのアンプによって複数の信号線を時分割で駆動するディスプレイパネルの画質を向上するための駆動技術が提供される。
具体的には，本発明により，画素の書き込み電圧の変動に起因する縦筋ムラを一層に抑制するための技術が提供される。
また，本発明により，ディスプレイパネルの色の均一性を向上しつつ，画素の書き込み電圧の変動に起因する輝度ムラを一層に抑制するための技術が提供される。

第１ 実施の第１形態
１．表示装置の構成
実施の第１形態では，図２に示されているように，本発明のディスプレイパネル駆動方法が，６本の信号線を時分割で駆動する表示装置に適用される。本実施の形態の表示装置は，１つのアンプによって駆動される信号線の数が異なる点以外，その構成は図１の表示装置とほぼ同じである。図２において，図１の構成要素と同様の機能を有する構成要素には，同じ又は類似の符号が付されている。以下には，本実施の形態の表示装置が概略的に説明される。

本実施の形態の表示装置は，画素が行列に配列された液晶パネル１０と，液晶パネル１０を駆動するドライバ２０とを備えている。液晶パネル１０は，走査線Ｇ_１，Ｇ_２・・・と，赤に対応する信号線Ｄ_Ｒ１，Ｄ_Ｒ２と，緑に対応する信号線Ｄ_Ｇ１，Ｄ_Ｇ２と，青に対応する信号線Ｄ_Ｂ１，Ｄ_Ｂ２とを備えている。信号線Ｄ_Ｒ１，Ｄ_Ｇ１，Ｄ_Ｂ１，Ｄ_Ｒ２，Ｄ_Ｇ２，及びＤ_Ｂ２は，それぞれ，スイッチ１３_Ｒ１，１３_Ｇ１，１３_Ｂ１，１３_Ｒ２，１３_Ｇ２，１３_Ｂ２を介して，入力端子１４に接続されている。

走査線と信号線とが交差する位置には，画素が設けられている。赤に対応する信号線Ｄ_Ｒ１と走査線Ｇ_ｉとが交差する位置には，赤に対応するＲ画素Ｃ_ｉ１ ^Ｒが設けられ，信号線Ｄ_Ｒ２と走査線Ｇ_ｉとが交差する位置には，Ｒ画素Ｃ_ｉ２ ^Ｒが設けられている。同様に，緑に対応する信号線Ｄ_Ｇ１と走査線Ｇ_ｉとが交差する位置には，緑に対応するＧ画素Ｃ_ｉ１ ^Ｇが設けられ，信号線Ｄ_Ｇ２と走査線Ｇ_ｉとが交差する位置には，Ｇ画素Ｃ_ｉ２ ^Ｇが設けられている。更に，青に対応する信号線Ｄ_Ｂ１と走査線Ｇ_ｉとが交差する位置には，青に対応するＢ画素Ｃ_ｉ１ ^Ｂが設けられ，信号線Ｄ_Ｂ２と走査線Ｇ_ｉとが交差する位置には，Ｂ画素Ｃ_ｉ２ ^Ｂが設けられている。

同一のライン上にあり，且つ，１つの入力端子１４に接続される６つの画素は，それぞれがＲ画素，Ｇ画素，Ｂ画素を一つずつ含む２つの画素セットを構成する；例えば，第ｎラインのＲ画素Ｃ_ｎ１ ^Ｒ，Ｇ画素Ｃ_ｎ１ ^Ｇ，Ｂ画素Ｃ_ｎ１ ^Ｂは画素セットＰ_ｎ１を構成し，Ｒ画素Ｃ_ｎ２ ^Ｒ，Ｇ画素Ｃ_ｎ２ ^Ｇ，Ｂ画素Ｃ_ｎ２ ^Ｂは画素セットＰ_ｎ２を構成する。一の画素セットに含まれる３つの画素により，液晶パネル１０の１ドットの色が表現される。

以下において，異なる画素セットに属する同一の色の画素を区別するために，色を示す記号”Ｒ”，”Ｇ”，”Ｂ”に添字が付加されることがある；即ち，画素セットＰ_ｉ１に含まれるＲ画素，Ｇ画素，Ｂ画素は，それぞれ，Ｒ_１画素，Ｇ_１画素，Ｂ_１画素と記載され，画素セットＰ_ｉ２に含まれるＲ画素，Ｇ画素，Ｂ画素は，Ｒ_２画素，Ｇ_２画素，Ｂ_２画素と記載されることがある。記号”Ｒ”，”Ｇ”，”Ｂ”に付加された添字は，画素の列（即ち，接続されている信号線）を特定する機能も有していることに留意されたい。例えば，信号線Ｄ_Ｒ１に接続されているＲ_１画素は，信号線Ｄ_Ｒ２に接続されているＲ_２画素とは，別の列に並べられている。

ドライバ２０の構成は，図１の表示装置と図２の表示装置とでほぼ同一である。ドライバ２０は，シフトレジスタ２１とデータレジスタ２２とラッチ２３とＤ／Ａコンバータ２４と，アンプ２５，制御回路２６を備えている。ドライバ２０は，アンプ２５から，画素に書き込まれる書き込み電圧を液晶パネル１０の入力端子１４にシリアルに供給し，更に，制御信号Ｓ_１〜Ｓ_６を，液晶パネル１０のスイッチ１３_Ｒ１，１３_Ｇ１，・・・，１３_Ｂ２にそれぞれに供給する。制御回路２６は，書き込み電圧が入力端子１４に供給されるタイミングと，対応する制御信号Ｓ_１〜Ｓ_６が活性化されるタイミング（即ち，対応するスイッチ１３がターンオンされるタイミング）とを同期させるタイミング制御を行う。これにより，所望の信号線が選択され，選択された信号線を介して所望の書き込み電圧が所望の画素に書き込まれる。制御回路２６は，ドライバ２０の記憶装置（図示されない）に記憶されたプログラムに従って上記のタイミング制御を行う。

２．実施の第１形態のディスプレイパネル駆動方法の原理
本発明によるディスプレイパネル駆動方法は，各ラインに位置する６つの画素に書き込みを行う順序を適切に決定することにより，輝度ムラの抑制を図るものである。図３Ａ〜図３Ｄ及び図４Ａ〜図４Ｄは，本実施の形態のディスプレイパネル駆動方法の実施例を示している。各画素への書き込み電圧の書き込みは，図３Ａ〜図３Ｄ及び図４Ａ〜図４Ｄに示されている順序で行われる。この順序で書き込みを行うために，各画素の画素データが，図３Ａ〜図３Ｄ及び図４Ａ〜図４Ｄに示されている順序に対応する順序でラッチ２３からＤ／Ａコンバータ２４に読み出され，これにより，各画素に書き込まれる書き込み電圧が，所望の順序でアンプ２５から入力端子１４に供給される。入力端子１４に供給された書き込み電圧は，対応するスイッチ１３を介して所望の画素に書き込まれる。以下，本発明のディスプレイパネル駆動方法の好適な実施形態が詳細に説明される。

（１）語句及び記号の説明
本明細書で使用される語句及び記号の説明が，以下に与えられる。語句及び記号を一般的に定義するために，以下の説明では，必要に応じて，同一の入力端子１４に対応する画素セットの数Ｎが導入される。

１−ａ） 書き込み順番
書き込み順番は，同一の入力端子１４に接続されている第ｉラインのＮ×３個の画素への書き込みが行われる順番を示す値であり，１以上，Ｎ×３以下の整数である。Ｎが２である本実施の形態では，６つの画素，即ち，第ｉラインのＲ_１画素，Ｇ_１画素，Ｂ_１画素，Ｒ_２画素，Ｇ_２画素，Ｂ_２画素に，それぞれ，書き込み順番α_ｉ１ ^Ｒ，α_ｉ１ ^Ｇ，α_ｉ１ ^Ｂ，α_ｉ２ ^Ｒ，α_ｉ２ ^Ｇ，α_ｉ２ ^Ｂが定義される。α_ｉ１ ^Ｒ，α_ｉ１ ^Ｇ，α_ｉ１ ^Ｂ，α_ｉ２ ^Ｒ，α_ｉ２ ^Ｇ，α_ｉ２ ^Ｂは，互いに異なる１以上６以下の整数である。書き込み順番α_ｉ１ ^Ｒは，あるフレームにおいて，第ｉラインのＲ_１画素への書き込みが，６つの画素のうちのα_ｉ１ ^Ｒ番目に行われることを意味している。他の書き込み順番α_ｉ１ ^Ｇ，α_ｉ１ ^Ｂ，α_ｉ２ ^Ｒ，α_ｉ２ ^Ｇ，α_ｉ２ ^Ｂについても同様である。例えば，図３Ａに示されている実施例の第ｎラインのＲ_１画素，Ｇ_１画素，Ｂ_１画素，Ｒ_２画素，Ｇ_２画素，Ｂ_２画素の書き込み順番は，それぞれ，１，５，２，３，６，４である，即ち，下記式：
α_ｉ１ ^Ｒ＝１，
α_ｉ１ ^Ｇ＝５，
α_ｉ１ ^Ｂ＝２，
α_ｉ２ ^Ｒ＝３，
α_ｉ２ ^Ｇ＝６，
α_ｉ２ ^Ｂ＝４，
が成立する。

フレームを区別するために，書き込み順番α_ｉ１ ^Ｒ，α_ｉ１ ^Ｇ，α_ｉ１ ^Ｂ，α_ｉ２ ^Ｒ，α_ｉ２ ^Ｇ，α_ｉ２ ^Ｂに更に添字が添えられることがある。例えば，第ｋフレームの第ｎラインのＲ_１画素，Ｇ_１画素，Ｂ_１画素，Ｒ_２画素，Ｇ_２画素，Ｂ_２画素の書き込み順番は，それぞれ，α^ｋ _ｉ１ ^Ｒ，α^ｋ _ｉ１ ^Ｇ，α^ｋ _ｉ１ ^Ｂ，α^ｋ _ｉ２ ^Ｒ，α^ｋ _ｉ２ ^Ｇ，α^ｋ _ｉ２ ^Ｂと記載される。

１−ｂ） 書き込み順番行列
書き込み順番行列は，各画素の書き込み順番を要素とするｐ行Ｎ×３列の行列である。ここでｐは，書き込み順番行列に書き込み順序が記述されているラインの数である。例えば，本実施の形態では，第ｎラインと第ｎ＋１ラインの各画素の書き込み順番は，下記式で表される２行６列の書き込み順番行列Ｘ_{ｎ，（ｎ＋１）}：

で表現される。

１−ｃ） 書き込み順序
第ｉラインの書き込み順序とは，同一の入力端子１４に接続されている第ｉラインのＮ×３個の画素への書き込みが行われる順序であり，１行Ｎ×３列の書き込み順番行列で表される。Ｎが２である本実施の形態では，第ｉラインの書き込み順番とは，６つの画素，即ち，Ｒ_１画素，Ｇ_１画素，Ｂ_１画素，Ｒ_２画素，Ｇ_２画素，Ｂ_２画素への書き込みが行われる順序を意味しており，１行６列の書き込み順番行列で表される。

同様に，画素セットＰ_ｉｊの書き込み順序とは，画素セットＰ_ｉｊに含まれるＲ_ｊ画素Ｃ_ｉｊ ^Ｒ，Ｇ_ｊ画素Ｃ_ｉｊ ^Ｇ，Ｂ_ｊ画素Ｃ_ｉ３への書き込みが行われる順序である。

本明細書では，書き込み順番と書き込み順序とは，使い分けられていることに留意されるべきである；書き込み順番は，各画素について定義される値であり，書き込み順序は，各ライン又は各画素セットについて定義される一組の値である。

ある２つのラインの書き込み順序の異同は，以下のように定義される。「ある２つのラインの書き込み順序が同一である」とは，それぞれに対応する書き込み順番行列の要素が全て同じであることを意味している。一方，「ある２つのラインの書き込み順序が異なる」とは，該２つのラインにそれぞれに対応する書き込み順番行列の要素のうちの少なくとも一つが異なっていることを意味している。画素セットの書き込み順序についても同様である。

１−ｄ） 書き込み順番部分行列
書き込み順番部分行列は，書き込み順番行列の部分行列であり，ある一の色の画素の書き込み順番を示すｐ行Ｎ列の行列である。ｐは，書き込み順番行列に書き込み順序が記述されているラインの数である。Ｎが２である本実施の形態では，Ｒ画素についての第ｎラインと第ｎ＋１ラインの書き込み順番部分行列Ｘ^Ｒ _{ｎ，ｎ＋１}は，

で表される。ここで，α_ｎ１ ^Ｒ，α_{（ｎ＋１）１} ^Ｒは，それぞれ，第ｎライン，第ｎ＋１ラインのＲ_１画素の書き込み順番であり，α_ｎ２ ^Ｒ，α_{（ｎ＋１）２} ^Ｒは，第ｎライン，第ｎ＋１ラインのＲ_２画素の書き込み順番である。同様に，Ｇ画素についての第ｎラインと第ｎ＋１ラインの書き込み順番部分行列Ｘ^Ｇ _{ｎ，ｎ＋１}は，

で表され，Ｂ画素についての第ｎラインと第ｎ＋１ラインの書き込み順番部分行列Ｘ^Ｂ _{ｎ，ｎ＋１}は，

で表される。

１−ｅ） 座標系
ｘ−ｙ座標系が，液晶パネル１０に規定される。ｘ軸は，水平方向，即ち，走査線Ｇ_ｉが延伸する方向に平行に規定され，ｙ軸が垂直方向，即ち，信号線が延伸する方向に規定される。更に，＋ｘ方向は，走査線Ｇ_ｉに平行な一の方向として規定される；−ｘ方向は，＋ｘ方向と逆の方向として規定される。

以下，これらの用語及び記号を用いて，本実施の形態のディスプレイパネル駆動方法が説明される。

（２）本発明のディスプレイパネル駆動方法の原理
本発明のディスプレイパネル駆動方法は，同一の入力端子１４を介して書き込み電圧が供給される，同一ラインに位置する画素の書き込み電圧の変動の大きさが，それぞれに書き込みが行われる順序に依存するという現象を積極的に利用するものである。例えば，第ｎラインのＲ_１画素，Ｇ_１画素，Ｒ_１画素，Ｒ_２画素，Ｇ_２画素，Ｂ_２画素に，この順番で書き込みが行われる場合には，多くの場合，Ｒ_１画素，Ｇ_１画素，Ｒ_１画素，Ｒ_２画素，Ｇ_２画素，Ｂ_２画素の順に，書き込み電圧の変動が大きくなる。

この現象を利用して，本実施の形態のディスプレイパネル駆動方法は，図３Ａ〜図３Ｆに示されているように，隣接するラインの書き込み順序を異なるように決定することにより，画素の書き込み電圧の変動に起因する輝度ムラを抑制する；即ち，隣接する第ｎラインと第ｎ＋１ラインの書き込み順序は，第ｎラインと第ｎ＋１ラインの書き込み順番行列Ｘ_{ｎ，（ｎ＋１）}の少なくとも一の列について，
α_ｎｊ ^γ≠α_{（ｎ＋１）ｊ} ^γ， ・・・（１−１）
が成立するように決定される。ここでｊは，１又は２であり，γは，”Ｒ”，”Ｇ”，”Ｂ”のいずれかである。例えば，図３Ａの実施例では，第ｎラインのＲ_１画素の書き込み順番は”１”である一方，第ｎ＋１ラインのＲ_１画素の書き込み順番は”４”である。

縦筋ムラを一層によく抑制するためには，各画素の書き込み順番が，隣接するラインの同一列の画素の書き込み順番と異なるように定められることが好適である；即ち，第ｎラインと第ｎ＋１ラインの書き込み順番行列Ｘ_{ｎ，（ｎ＋１）}の全ての列について上記の式（１）が成立することが好適である。例えば，図３Ａに示されている実施例では，第ｎラインのＲ_１画素，Ｇ_１画素，Ｂ_１画素，Ｒ_２画素，Ｇ_２画素，Ｂ_２画素の書き込み順番は，”１”，”５”，”２”，”３”，”６”，”４”であるのに対し，第ｎ＋１ラインの書き込み順番は”４，”６”，”３”，”２”，”５”，”１”であり，Ｒ_１画素，Ｇ_１画素，Ｂ_１画素，Ｒ_２画素，Ｇ_２画素，Ｂ_２画素のそれぞれについて，各画素の書き込み順番が，第ｎラインと第ｎ＋１ラインとで異なる。

同一の書き込み順序が現れるラインの周期（以下，「ライン周期」という。）は，図３Ａ，図３Ｂに示されているように，２ラインであることが可能であり，図３Ｃ〜３Ｆに示されているように，４ラインであることが可能である。ライン周期が大きいことは，書き込み電圧の変動が大きい画素を一層に広い範囲で空間的に分散させ，輝度ムラを一層良く抑制するため好適である。

ただし，本実施の形態のディスプレイパネル駆動方法には，Ｇ画素の書き込み順番は，３（＝Ｎ＋１）番目以降であるという制約が課せられる。例えば，図３Ａに示された実施例では，第ｎラインの６つの画素は，Ｒ_１画素，Ｂ_１画素，Ｒ_２画素，Ｂ_２画素，Ｇ_１画素，Ｇ_２画素の順で書き込みが行われる；即ち，２つのＧ画素の書き込み順番は，５番目及び６番目である。一方，図３Ｂに示された実施例では，第ｎラインの６つの画素は，Ｒ_１画素，Ｂ_１画素，Ｇ_１画素，Ｇ_２画素，Ｒ_２画素，Ｂ_２画素の順で書き込みが行われる；即ち，２つのＧ画素の書き込み順番は，３番目及び４番目である。

このような制約は，液晶パネル１０に表示される画像の画質を更に向上するために有効である。これは，赤（Ｒ），緑（Ｇ），青（Ｂ）のうちでヒトの視感度が最も高いのは，緑（Ｇ）であることに起因する。ヒトの視感度は，緑の波長において最も高いため，Ｒ画素，Ｇ画素，Ｂ画素のうちＧ画素の書き込み電圧の変動が，ヒトの目には，液晶パネル１０の縦筋ムラとして最も観察されやすい。このようなＧ画素への書き込みを早期に行うことは，Ｇ画素の書き込み電圧の変化を増大させ，従って，縦筋ムラの発生を促進する。逆にいえば，Ｇ画素の書き込み順番を，３（＝Ｎ＋１）番目以降に決定することは，縦筋ムラの発生を有効に抑制し，画質の向上に有効である。

Ｇ画素の書き込み順番は，液晶パネル１０への画質の要求に応じて決定される。輝度ムラの抑制が液晶パネル１０に要求される場合には，図３Ａに示されているように，Ｇ画素の書き込み順番は，５（＝２Ｎ＋１）番目以降のうちから選択されることが好適である。Ｇ画素への書き込みをより遅い順番で行うことは，視感度が最も高いＧ画素の書き込み電圧の変動を抑制し，これにより，輝度ムラを一層に抑制する。

一方，色の均一性が液晶パネル１０に要求される場合には，例えば図３Ｂに示されているように，２つのＧ画素の書き込み順番は，中間の順番，即ち，”３”（＝Ｎ＋１）以上，”４”（＝２Ｎ）以下のうちから選択されることが好適である。２つのＧ画素の書き込み順番を中間の順番に決定することにより，２つのＧ画素の書き込み電圧の変動は６つの画素の平均に近づき，液晶パネル１０の色の均一性を向上させることができる。

Ｇ画素に割り当てられる書き込み順番が連続していることは，液晶パネル１０に表示される画像の粒状感を減少させ，更にフリッカを抑制するために好適である。ヒトの視感度が最も高い緑に対応する２つのＧ画素の書き込み順番が離れると，液晶パネル１０の観察者は画像に粒状感を感じやすくなり，且つ，フリッカを認識しやすくなる。粒状感及びフリッカを抑制するために，Ｇ画素の書き込み順番は互いに連続するように定められる。例えば，図３Ａの実施例では，Ｇ_１画素，Ｇ_２画素の書き込み順番は”５”と”６”とのうちから選択され，図３Ｂの実施例では，Ｇ_１画素，Ｇ_２画素の書き込み順番は”３”と”４”とのうちから選択されている。

縦筋ムラ及び横筋ムラをより一層に抑制するためには，一のライン周期における同一列のＲ画素の書き込み順番が，互いに異なるように定められていることが好適である；例えば，図３Ｃに示されている実施例では，ライン周期は４ラインである。そして，第ｎ〜ｎ＋３ラインに位置するＲ_１画素の書き込み順番α_ｎ１ ^Ｒ〜α_{（ｎ＋３）１} ^Ｒは，それぞれ，”１”，”４”，”３”，”２”であり，互いに異なっている。同様に，第ｎ〜ｎ＋３ラインのＲ_２画素の書き込み順番α_ｎ２ ^Ｒ〜α_{（ｎ＋３）２} ^Ｒは，互いに異なっている。

更に輝度ムラを抑制するためには，一のライン周期における同一列のＲ画素の書き込み順番の列方向の和が同一であることが好適である；即ち，一ライン周期におけるＲ_１画素の書き込み順番の和と，Ｒ_２画素の書き込み順番の和とが，同一であることが好適である。これにより，書き込み電圧が大きく変動する画素の位置が均一に分散され，輝度の均一性が有効に向上される。

ライン周期が２ラインの場合，輝度ムラの一層の抑制のためには，第ｎラインと第ｎ＋１ラインの４つのＲ画素の書き込み順番が襷がけになるように定められることが好適である；より数学的に表現すれば，Ｒ画素についての第ｎラインと第ｎ＋１ラインの書き込み順番部分行列の４つの要素は，（１，１）要素，（２，２）要素，（１，２）要素，（２，１）要素の順で昇順，又は降順で循環的になるように決定されることが好適である。例えば，図３Ａに示されている実施例では，赤についての第ｎライン，第ｎ＋1ラインの書き込み順番部分行列Ｘ^Ｒ _{ｎ，ｎ＋１}は，下記式（１−２）：

で与えられる。即ち，（１，１）要素α_ｎ１ ^Ｒ，（２，２）要素α_{（ｎ＋１）２} ^Ｒ，（１，２）要素α_{（ｎ＋１）２} ^Ｒ，（２，１）要素α_{（ｎ＋１）１} ^Ｒは，それぞれ，１，２，３，及び４であり，これらの要素は，（１，１）要素，（２，２）要素，（１，２）要素，（２，１）要素の順で昇順で循環的に決定されている。

同様に，ライン周期が４ラインの場合には，第ｎラインと第ｎ＋１ラインの４つのＲ画素の書き込み順番が襷がけになるように定められ，且つ，第ｎ＋２ラインと第ｎ＋３ラインの４つのＲ画素の書き込み順番が襷がけになるように定められることが好適である。例えば，図３Ｃに示されている実施例では，Ｒ画素についての第ｎライン，第ｎ＋1ラインの書き込み順番部分行列Ｘ^Ｒ _{ｎ，ｎ＋１}は，上記式（２）で与えられる。既述のように，その要素は，（１，１）要素，（２，２）要素，（１，２）要素，（２，１）要素の順で昇順で循環的に決定されている。同様に，Ｒ画素についての第ｎ＋２ラインと第ｎ＋３ラインの書き込み順番部分行列Ｘ^Ｒ _{ｎ＋２，ｎ＋３}は，下記式（１−３）：

で与えられる。（１，１）要素α_ｎ１ ^Ｒ，（２，２）要素α_{（ｎ＋１）２} ^Ｒ，（１，２）要素α_{（ｎ＋１）２} ^Ｒ，（２，１）要素α_{（ｎ＋１）１} ^Ｒは，それぞれ，３，４，１，及び２であり，これらの要素は，（１，１）要素，（２，２）要素，（１，２）要素，（２，１）要素の順で昇順で循環的に決定されている。

Ｂ画素の書き込み順番についても同様である。一のライン周期における同一列のＢ画素の書き込み順番は，互いに異なるように定められていることが好適である。更に，Ｂ画素の書き込み順番は，第ｎラインと第ｎ＋１ラインの４つのＢ画素の書き込み順番が襷がけになるように定められ，ライン周期が４ラインである場合には更に，第ｎ＋２ラインと第ｎ＋３ラインの４つのＲ画素の書き込み順番が襷がけになるように定められることが好適である。

輝度ムラを抑制するためには，一のライン周期におけるＲ画素，Ｂ画素の書き込み順番の列方向の和が同一であることが好適である；即ち，一ライン周期におけるＲ_１画素の書き込み順番の和と，Ｒ_２画素の書き込み順番の和と，Ｂ_１画素の書き込み順番の和と，Ｂ_１画素の書き込み順番の和とは，同一であることが好適である。これにより，書き込み電圧が大きく変動する画素の位置が均一に分散され，輝度の均一性が有効に向上される。

書き込み順番α_ｉｊ ^γを用いて言い換えれば，ライン周期が２ラインである場合には，
下記式（１−４ａ）：
α_ｎ１ ^Ｒ＋α_{（ｎ＋１）１} ^Ｒ
＝α_ｎ１ ^Ｂ＋α_{（ｎ＋１）１} ^Ｂ
＝α_ｎ２ ^Ｒ＋α_{（ｎ＋１）２} ^Ｒ
＝α_ｎ２ ^Ｂ＋α_{（ｎ＋１）２} ^Ｂ
＝Ｋ_Ｌ， ・・・・（１−４ａ）
が成立するように各画素の書き込み順番が定められることが好適である。図３Ａの実施例では，Ｋ_Ｌは５であり，図３Ｂの実施例ではＫ_Ｌは７である。

一方，ライン周期が４ラインである場合には，下記式（１−４ｂ）：

が成立するように，各画素の書き込み順番が定められることが好適である。図３Ｃの実施例では，Ｋ’は１０であり，図３Ｄの実施例では，Ｋ’は１４である。

加えて，Ｇ画素の書き込み順番が”３”と”４”とのうちから選択されている場合には，図３Ｄに示されているように，一のライン周期における各画素の書き込み順番の和が，Ｇ画素を含めて同一であることが好適である，即ち，ライン周期が２ラインである場合には，下記式（１−４ｃ）：

が成立することが好適であり，ライン周期が４ラインである場合には，下記式（１−４ｄ）：

が成立することが好適である。

輝度ムラを一層に抑制するためには，図４Ａ〜図４Ｆに示されているように，フレームレートコントロール（ＦＲＣ）が行われる，即ち，各ラインの書き込み順序が，フレーム毎に切り替えられることが好適である。フレームレートコントロールを行うことにより，書き込み電圧の変動が大きい画素が時間的に分散され，より一層に縦筋ムラ及び横筋ムラが見えにくくなる。例えば，図４Ａに示されている実施例では，第ｎラインの書き込み順序は，第ｋフレーム，第ｋ＋１フレーム，第ｋ＋２フレーム，第ｋ＋３フレームで互いに異なる。第ｎ＋１ラインについても同様である。フレームレートコントロールは，同一の書き込み順序が現れるフレームの周期（以下，「フレーム周期」）が，２Ｎフレームとなるように行われる。本実施の形態では，フレーム周期は，４フレームである。

輝度ムラを一層に抑制するためには，Ｒ画素及びＢ画素について，一のフレーム周期における（即ち，第ｋ〜ｋ＋３フレームにおける）各画素の書き込み順番の和が，同一であることが好適である。これを第ｐフレームにおける各画素の書き込み順番α^ｐ _ｉｊ ^γで表現すれば，任意のｉについて，下記式（１−５ａ）：

が成立することが好適である。図４Ａ，図４Ｃの実施例では，Ｋ_Ｆは１０であり，図４Ｂ，図４Ｄの実施例では，Ｋ_Ｆは１４である。

加えて，Ｇ画素の書き込み順番α^ｐ _ｉ２，α^ｐ _ｉ５が”３”と”４”とのうちから選択されている場合には（図４Ｂ，図４Ｄ参照），Ｇ画素を含む各画素について，一のフレーム周期における画素の書き込み順番の和が，同一であることが好適である。即ち，任意のｉについて，下記式（１−５ｂ）：

が成立することが好適である。

（３） 各ラインの書き込み順序の具体的な決定方法
図５Ａは，上記の要求を満足させるように各ラインの書き込み順序を決定するための第１のアルゴリズムを示すフローチャートである。図５Ａに示された第１のアルゴリズムは，図３Ａ及び図３Ｂの実施例の書き込み順序を決定するためのものである。図３Ａ及び図３Ｂの実施例のライン周期は２ラインであり，第１のアルゴリズムにより，第ｎラインの書き込み順序と，それに隣接する第ｎ＋１ラインの書き込み順序が決定される。

第１のアルゴリズムでは，Ｇ画素の書き込み順番が，Ｒ画素及びＢ画素に対して優先的に割り当てられる（ステップＳ０１）。図３Ａの実施例では，Ｇ画素には，２Ｎ＋１番目以上，３Ｎ番目以下の書き込み順番，即ち，５番目，及び６番目が割り当てられる。図３Ｂでは，Ｇ画素には，Ｎ＋１番目以上，２Ｎ番目以下の書き込み順番，即ち，３番目及び４番目が割り当てられる。

第ｎラインのＧ画素の書き込み順番は，＋ｘ方向に向けて増加するように決定される（ステップＳ０２）。即ち，図３Ａの実施例では，第ｎラインのＧ_１画素，Ｇ_２画素の書き込み順番は，それぞれ，”５”，”６”と定められる。図３Ｂの実施例では，第ｎラインのＧ_１画素，Ｇ_２画素の書き込み順番は，それぞれ，”３”，”４”と定められる。

一方，第ｎ＋１ラインのＧ画素の書き込み順番は，＋ｘ方向に向けて減少するように（即ち，−ｘ方向に向けて増加するように）決定される（ステップＳ０３）。即ち，図３Ａの実施例では，第ｎラインのＧ_１画素，Ｇ_２画素の書き込み順番は，それぞれ，”６”，”５”と定められる。図３Ｂの実施例では，第ｎラインのＧ_１画素，Ｇ_２画素の書き込み順番は，それぞれ”４”，”３”と定められる。

Ｒ画素及びＢ画素には，Ｇ画素に割り当てられていない残りの書き込み順番が割り当てられる（ステップＳ０４）。図３Ａの実施例では，Ｒ画素及びＢ画素に割り当てられる書き込み順番は，”１”〜”４”であるのに対し，図３Ｂの実施例では，Ｒ画素及びＢ画素に割り当てられる書き込み順番は，”１”，”２”，”５”，及び”６”である。

第ｎラインのＲ画素，Ｂ画素の書き込み順番は，下記条件：
ａ）Ｒ画素に割り当てられる書き込み順番が奇数又は偶数の一方であり，Ｂ画素の書き込み順番が他方であり，且つ，
ｂ）画素セットＰ_ｉ１の画素の書き込み順番は，ステップＳ０４で割り当てられた書き込み順番の前の半分から選択され，画素セットＰ_ｉ２の画素の書き込み順番は，ステップＳ０４で割り当てられた書き込み順番の後の半分から選択される
を満足するように決定される（ステップＳ０５）。具体的には，図３Ａ，図３Ｂの実施例では，いずれも，Ｒ画素の書き込み順番が奇数，Ｂ画素の書き込み順番が偶数に選ばれている。更に，図３Ａの実施例では，第ｎラインの画素セットＰ_ｉ１に属するＲ_１画素，Ｂ_１画素の書き込み順番が，”１”，”２”と決定され，画素セットＰ_ｉ２に属するＲ_２画素，Ｂ_２画素の書き込み順番が，それぞれ”３”，”４”と決定される。一方，図３Ｂの実施例では，第ｎラインのＲ_１画素，Ｂ_１画素の書き込み順番は，それぞれ”１”，”２”と定められ，Ｒ_２画素，Ｂ_２画素の書き込み順番が”５”，”６”と定められる。

一方，第ｎ＋１ラインのＲ画素，Ｂ画素の書き込み順番は，
ａ’） Ｒ画素に割り当てられる書き込み順番とＢ画素に割り当てられる書き込み順番とが交換され，且つ，
ｂ’） 画素セットＰ_ｉ１の画素にはステップＳ０４で割り当てられた書き込み順番の後の半分の書き込み順番が割り当てられ，画素セットＰ_ｉ２の画素には前の半分の書き込み順番が割り当てられるように決定される（ステップＳ０６）。即ち，図３Ａの実施例では，画素セットＰ_ｉ１に属するＲ_１画素，Ｂ_１画素に，それぞれ”４”，”３”がそれぞれ割り当てられ，画素セットＰ_ｉ２に属するＲ_２画素，Ｂ_２画素に，それぞれ書き込み順番”２，”１”が割り当てられる。一方，図３Ｂの実施例では，画素セットＰ_ｉ１に属するＲ_１画素，Ｂ_１画素に書き込み順番が”６”，”５”と定められ，Ｂ_１画素，Ｂ_２画素の書き込み順番が”２”，”６”と定められる。

このようにして第ｎライン，第ｎ＋１ラインのＲ画素，Ｂ画素の書き込み順番を決定するころにより，第ｎライン，第ｎ＋１ラインの書き込み順序を，第ｎラインと第ｎ＋１ラインとの４つのＲ画素の書き込み順番が襷がけになり，且つ，４つのＢ画素の書き込み順番が襷がけになるように決定することができる。

図５Ｂは，実施の第１形態において，ライン周期が４ラインである場合に，書き込み順序を決定するための第２のアルゴリズムを示すフローチャートである。図５Ｂに示された第２のアルゴリズムは，図３Ｃ及び図３Ｄの実施例の書き込み順序を決定するためのものである。図３Ｃ及び図３Ｄの実施例のライン周期は４ラインであり，第２のアルゴリズムにより，第ｎライン〜ｎ＋３ラインの書き込み順序が決定される。

第ｎライン及び第ｎ＋１ラインの書き込み順序の決定は，図５Ａと同一の方法で行われる（ステップＳ０１乃至Ｓ０６）。

ステップＳ０７〜ステップＳ０９では，第ｎ＋２ライン及び第ｎ＋３ラインの書き込み順序の決定が行われる。具体的には，第ｎ＋２ラインのＧ画素の書き込み順番は，第ｎラインと同一に決定され（ステップＳ０７），第ｎ＋３ラインのＧ画素の書き込み順番は，第ｎ＋１ラインと同一に決定される（ステップＳ０８）。

更に，第ｎ＋２ライン及び第ｎ＋３ラインのＲ画素及びＢ画素の書き込み順番は，第ｎライン及び第ｎ＋１ラインのＲ画素及びＢ画素の書き込み順番を２つの画素セットの間で入れ替えることによって決定される（ステップＳ０９）；より具体的には，第ｎ＋２ライン及び第ｎ＋３ラインのＲ画素及びＢ画素の書き込み順番は，下記式（１−６ａ）乃至（１−６ｈ）：
α_{（ｎ＋２）１} ^Ｒ＝α_ｎ２ ^Ｒ， ・・・（１−６ａ）
α_{（ｎ＋２）１} ^Ｂ＝α_ｎ２ ^Ｂ， ・・・（１−６ｂ）
α_{（ｎ＋２）２} ^Ｒ＝α_ｎ１ ^Ｒ， ・・・（１−６ｃ）
α_{（ｎ＋２）２} ^Ｂ＝α_ｎ１ ^Ｂ， ・・・（１−６ｄ）
α_{（ｎ＋３）１} ^Ｒ＝α_{（ｎ＋１）２} ^Ｒ， ・・・（１−６ｅ）
α_{（ｎ＋３）１} ^Ｂ＝α_{（ｎ＋１）２} ^Ｂ， ・・・（１−６ｆ）
α_{（ｎ＋３）２} ^Ｒ＝α_{（ｎ＋１）１} ^Ｒ， ・・・（１−６ｇ）
α_{（ｎ＋３）２} ^Ｂ＝α_{（ｎ＋１）１} ^Ｂ， ・・・（１−６ｈ）
を満足するように決定される。

このようにＲ画素及びＢ画素の書き込み順番を決定することにより，上記の「（２） 本発明のディスプレイパネル駆動方法の原理」に記載された要求を好適に満足させることができる。即ち，式（６ａ）〜（６ｈ）を使用してＲ画素及びＢ画素の書き込み順番を決定することにより，Ｒ_１画素，Ｒ_２画素，Ｂ_１画素，Ｂ_２画素のいずれについても第ｎライン〜第ｎ＋３ラインの書き込み順番が互いに異なることを保証することができる。加えて，式（６ａ）〜（６ｈ）を使用してＲ画素及びＢ画素の書き込み順番を決定することにより，第ｎ＋２ライン及び第ｎ＋３ラインの４つのＲ画素，及び，４つのＢ画素のいずれについても書き込み順番が襷がけになるように，各画素の書き込み順番を決定することができる。

フレームレートコントロールは，Ｒ画素，Ｇ画素，Ｂ画素のそれぞれについて，書き込み順番部分行列の要素を，フレーム毎に時計回りに（又は反時計回りに）回転することによって行われる。図４Ａ，図４Ｂは，それぞれ，ライン周期が２ラインである図３Ａ，図３Ｂの実施例についてフレームレートコントロールと行った場合の各ラインの書き込み順序を示している。一方，図４Ｃ，図４Ｄは，それぞれ，ライン周期が４ラインである図３Ｃ，図３Ｃの実施例についてフレームレートコントロールと行った場合の各ラインの書き込み順序を示している。

ライン周期が２ラインである場合（図４Ａ，図４Ｂ参照），フレームレートコントロールは，第ｎライン及び第ｎ＋１ラインの書き込み順番部分行列の４つの要素をフレーム毎に時計回りに（又は反時計周りに）回転することによって実現される。図４Ａの実施例では，第ｋフレームにおけるＲ画素についての書き込み順番部分行列は，下記式：

で与えられる一方，第ｋ＋１フレームにおけるＲ画素についての書き込み順番部分行列Ｘ^Ｒ _{ｎ，ｎ＋１} ^ｋ＋１は，下記式：

で与えられる。これは，第ｋフレームにおけるＲ画素についての書き込み順番部分行列の４つの要素が時計回りに回転されたものに相当する。第ｋ＋２フレーム，第ｋ＋３フレームについても同様であり，また，緑，青についても同様である。書き込み順番部分行列の４つの要素が回転される方向は，反時計回りであることも可能である。

ライン周期が４ラインである場合には，フレームレートコントロールは，第ｎライン及び第ｎ＋１ラインの書き込み順番部分行列の４つの要素をフレーム毎に時計回りに（又は反時計周りに）回転し，更に第ｎ＋２ライン及び第ｎ＋３ラインの書き込み順番部分行列の４つの要素をフレーム毎に同一の方向に回転することによって達成される。

書き込み順番部分行列の４つの要素をフレーム毎に回転させることにより，上記の「（２） 本発明のディスプレイパネル駆動方法の原理」に記載された要求を満足させることができる。即ち，該４つの要素をフレーム毎に回転させることにより，一のフレーム周期における（即ち，第ｋ〜ｋ＋３フレームにおける）各画素の書き込み順番の和を，同一にすることが可能になる。加えて，該４つの要素をフレーム毎に回転させることにより，第ｎライン及び第ｎ＋１ラインの４つのＲ画素，及び，４つのＢ画素のいずれについても襷がけになった状態を維持することができる。

３．小括
以上に説明されているように，本実施の形態では，Ｒ_１画素，Ｇ_１画素，Ｂ_１画素，Ｒ_２画素，Ｇ_２画素，Ｂ_２画素のそれぞれについて，各画素の書き込み順番が，隣接するラインでは異なるように定められる。これにより，縦筋ムラが有効に抑制される。更に，本実施の形態では，Ｇ_１画素及びＧ_２画素の書き込み順番が，３（＝Ｎ＋１）番目以降に定められ，これにより，輝度ムラが一層に有効に抑制される。

なお，上述されたディスプレイパネル駆動方法の原理は，特にその性質に反しない限り，Ｎ×３本の信号線を時分割で駆動する表示装置に適用可能である。ここでＮは，２以上の自然数である。しかしながら，上述されたディスプレイパネル駆動方法は，各ラインの書き込み順序の制御，及び，フレームレートコントロールを容易に実現できる点で，６本の信号線を時分割で駆動する表示装置に特に有効である。

第２ 実施の第２形態
１．実施の第２形態の概要
図６Ａ〜図６Ｃ，図７Ａ〜図７Ｃ，図９Ａ〜図９Ｃ，図１１，図１２は，本発明の実施の第２形態のディスプレイパネル駆動方法を示す表であり，実施の第２形態における各ラインの書き込み順序を示している。実施の第２形態では，実施の第１形態におけるディスプレイパネル駆動方法が，一の入力端子１４に対応する画素セットの数Ｎが偶数２×Ｋ（Ｋは２以上の整数）である場合，即ち，一のアンプ２５によって６×Ｋ本の信号線Ｄが時分割で駆動される場合に拡張されている。

実施の第２形態でも各ラインの書き込み順序は，上述の「（２） 本発明のディスプレイパネル駆動方法の原理」に記載された要求が満足されるように決定される。例えば，各画素の書き込み順番は，隣接するラインの対応する画素の書き込み順番と異なるように決定されている。更に，Ｇ画素の書き込み順番は，Ｎ＋１以降に決定されている；図６Ａの実施例では，Ｇ画素の書き込み順番が２Ｎ＋１番目以降に選択され（図６Ｂ参照），図７Ａの実施例では，Ｇ画素の書き込み順番がＮ＋１以上，２Ｎ以下に選択されている（図７Ｂ参照）。加えて，一のライン周期における同一列のＲ画素，Ｂ画素の書き込み順番は，互いに異なるように決定される。更に，各ラインの書き込み順序は，一のライン周期におけるＲ画素，Ｂ画素の書き込み順番の列方向の和が同一になるように決定される。

実施の第２形態では，同一の書き込み順序が現れるライン周期は，２ライン，又は，２Ｎ（＝４Ｋ）ラインのいずれかに選択される。以下では，ライン周期が２ライン，２Ｎラインの場合のそれぞれについて，各ラインの書き込み順序の決定方法が詳細に説明される。

２． ライン周期が２ラインである場合
図６Ａ〜図６Ｃ，図７Ａ〜図７Ｃは，実施の第２形態において，ライン周期が２ラインである場合の各ラインの書き込み順序を図示する表である。図６Ａは，Ｇ画素の書き込み順番が２Ｎ＋１番目以降に選択される場合の実施例を示している。図６Ｂは，図６Ａに示されている書き込み順序を，Ｒ画素，Ｇ画素，Ｂ画素ごとに分割して図示したものであり，図６Ｃは，図６Ａの実施例においてＫが２である場合の各ラインの書き込み順序を具体的に図示している。一方，図７Ａは，Ｇ画素の書き込み順番がＮ＋１以上，２Ｎ以下に選択される場合の実施例を示している。図７Ｂは，図７Ａに示されている書き込み順序を，Ｒ画素，Ｇ画素，Ｂ画素ごとに分割して図示したものであり，図７Ｃは，図７Ａの実施例においてＫが２である場合の各ラインの書き込み順序を具体的に図示している。

以下では，ライン周期が２ラインである場合の各ラインの書き込み順序を決定するためのアルゴリズムが，詳細に説明される。

（１）語句及び記号の説明
１−ａ） ブロック
実施の第２形態のディスプレイパネル駆動方法の説明を容易にするために，以下では，「ブロック」という概念が導入される。図６Ａを参照して，各「ブロック」は，２ライン２列に並べられた４つの画素セットで構成される。各ラインについて，一の入力端子１４にはＮ（＝２Ｋ）個の画素セットが対応しているから，一の入力端子１４に対応するブロックの水平方向の数はＫである。以下の説明において，「ブロックｊ」は，第ｎラインの画素セットＰ_{ｎ（２ｊ−１）}，Ｐ_{ｎ（２ｊ）}，及び第ｎ＋１ラインの画素セットＰ_{（ｎ＋１）（２ｊ−１）}，Ｐ_{（ｎ＋１）（２ｊ）}で構成されるブロックを意味している。例えば，「ブロック１」は，第ｎラインの画素セットＰ_ｎ１，Ｐ_ｎ１，及び第ｎ＋１ラインの画素セットＰ_{（ｎ＋１）１}，Ｐ_{（ｎ＋１）２}で構成される。

実施の第１形態は，実施の第２形態において一の入力端子１４に対応するブロックの水平方向の数が１である場合，即ち，Ｋが１である特別な場合であることに留意されたい。

１−ｂ） 奇数セット，偶数セット
第ｉラインの奇数セットとは，一の入力端子１４に対応する第ｉラインのＮ個の画素セットＰ_ｉ１〜Ｐ_{ｉＮ（＝２Ｋ）}のうち，奇数番目の画素セットをいう；即ち，奇数セットとは，画素セットＰ_ｉ１，Ｐ_ｉ３，・・・，Ｐ_{ｉ（２Ｋ−１）}をいう。

同様に，第ｉラインの偶数セットとは，一の入力端子１４に対応する第ｉラインの画素セットＰ_ｉ１〜Ｐ_{ｉ（２Ｋ）}のうち，偶数番目の画素セットをいう；即ち，奇数セットとは，画素セットＰ_ｉ２，Ｐ_ｉ４，・・・，Ｐ_{ｉ（２Ｋ）}をいう。

この定義に従えば，一のブロックは，垂直方向に並ぶ２つの奇数セットと，それぞれに隣接する２つの偶数セットとで構成されることになる。

（２）アルゴリズムの説明
図８は，実施の第２形態において，ライン周期が２ラインである場合の各ラインの書き込み順序を決定するアルゴリズムを示すフローチャートである。

当該アルゴリズムでは，Ｇ画素の書き込み順番が，Ｒ画素及びＢ画素に対して優先的に割り当てられる（ステップＳ１１）。図６Ａの実施例では，２Ｎ＋１以上，３Ｎ以下の書き込み順番がＧ画素に割り当てられる（図６Ｂ参照）。図７Ａの実施例では，Ｎ＋１以上，２Ｎ以下の書き込み順番がＧ画素に割り当てられる（図７Ｂ参照）。

ステップＳ１１でＧ画素に割り当てられた書き込み順番を要素とする集合を，以下，Ｓ^Ｇと表記する。図６Ａの実施例では，
Ｓ^Ｇ＝｛２Ｎ＋１，２Ｎ＋２，・・・，３Ｎ｝，
であり，図７Ａの実施例では，
Ｓ^Ｇ＝｛Ｎ＋１，Ｎ＋２，・・・，２Ｎ｝
である。

更に，集合Ｓ^Ｇの前半の半分の要素からなる集合をＳ^Ｇ _Ｌ，後半の半分の要素からなる集合をＳ^Ｇ _Ｕと表記する。図６Ａの実施例では，
Ｓ^Ｇ _Ｌ＝｛２Ｎ＋１，２Ｎ＋２，・・・，５Ｋ｝，
Ｓ^Ｇ _Ｕ＝｛５Ｋ＋１，５Ｋ＋２，・・・，３Ｎ（＝６Ｋ）｝，
であり，一方，図６Ａの実施例では，
Ｓ^Ｇ _Ｌ＝｛Ｎ＋１，Ｎ＋２，・・・，３Ｋ｝，
Ｓ^Ｇ _Ｕ＝｛３Ｋ＋１，３Ｋ＋２，・・・，２Ｎ（＝４Ｋ）｝，
である。

第ｎラインのＧ画素の書き込み順番は，下記条件を満足するように決定される（ステップＳ１２）：
ａ） 奇数セットのＧ画素の書き込み順番は，集合Ｓ^Ｇの前半の半分の要素からなる集合Ｓ^Ｇ _Ｌの要素から選択され，且つ，＋ｘ方向に向けて増加する；
ｂ） 偶数セットのＧ画素の書き込み順番は，集合Ｓ^Ｇの後半の半分の要素からなる集合集合Ｓ^Ｇ _Ｕの要素から選択され，且つ，＋ｘ方向に向けて増加する。
これにより，第ｎラインのＧ画素の書き込み順番は，ブロック１のＧ_１画素，ブロック２のＧ_３画素，・・・，ブロックＫのＧ_２Ｋ−１画素，ブロック１のＧ_２画素，ブロック２のＧ_４画素，・・・，ブロックＫのＧ_２Ｋ画素の順に大きくなるように決定される。

言い換えれば，第ｎラインのＧ画素の書き込み順番α_ｎ１ ^Ｇ〜α_{ｎ（２Ｋ）} ^Ｇは，下記式（２−１ａ），（２−１ｂ）
α_ｎ１ ^Ｇ，α_ｎ２ ^Ｇ，・・・，α_{ｎ（２Ｋ）} ^Ｇ∈Ｓ^Ｇ， ・・・（２−１ａ）
α_ｎ１ ^Ｇ＜α_ｎ３ ^Ｇ＜・・・＜α_{ｎ（２Ｋ−１）} ^Ｇ＜α_ｎ２ ^Ｇ＜α_ｎ４ ^Ｇ＜・・・＜α_{ｎ（２Ｋ）} ^Ｇ，
・・・（２−１ｂ）
が成立するように決定される。ここでα_ｎ１ ^Ｇ，α_ｎ３ ^Ｇ，・・・，α_{ｎ（２Ｋ−１）} ^Ｇは，奇数セットのＧ画素の書き込み順番であり，α_ｎ２ ^Ｇ，α_ｎ４ ^Ｇ，・・・，α_{ｎ（２Ｋ）} ^Ｇは，偶数セットのＧ画素の書き込み順番であることに留意されたい。図６Ａ，図７Ａの実施例が式（２−１ａ），（２−１ｂ）を満足することは，それぞれ図６Ｂ，図７Ｂから理解されよう。

一方，第ｎ＋１ラインのＧ画素の書き込み順番は，下記条件を満足するように決定される（ステップＳ１３）：
ａ） 第ｎ＋１ラインの奇数セットのＧ画素の書き込み順番は，第ｎラインの偶数セットのＧ画素の書き込み順番からなる集合Ｓ_ｎ ^Ｇ _ｅｖｅｎの要素から選択され，且つ，＋ｘ方向に向けて減少する（即ち，−ｘ方向に向けて増加する）；
ｂ） 第ｎ＋１ラインの偶数セットのＧ画素の書き込み順番は，第ｎラインの奇数セットのＧ画素の書き込み順番からなる集合Ｓ_ｎ ^Ｇ _ｏｄｄの要素から選択され，且つ，＋ｘ方向に向けて減少する。これにより，第ｎ＋１ラインのＧ画素の書き込み順番は，第ｎラインのＧ画素とは逆の順に大きくなるように決定される。

言い換えれば，第ｎ＋１ラインのＧ画素の書き込み順番α_{（ｎ＋１）１} ^Ｇ〜α_{（ｎ＋１）（２Ｋ）} ^Ｇは，下記式（２−ａ），（２−２ｂ）：
α_{（ｎ＋１）１} ^Ｇ，α_{（ｎ＋１）２} ^Ｇ，・・・，α_{（ｎ＋１）（２Ｋ）} ^Ｇ∈Ｓ^Ｇ， ・・・（２−２ａ）
α_{（ｎ＋１）１} ^Ｇ＞α_{（ｎ＋１）３} ^Ｇ＞・・・＞α_{（ｎ＋１）（２Ｋ−１）} ^Ｇ
＞α_{（ｎ＋１）２} ^Ｇ＞α_{（ｎ＋１）４} ^Ｇ＞・・・＞α_{（ｎ＋１）（２Ｋ）} ^Ｇ，・・・（２−２ｂ）
が成立するように決定される。

Ｒ画素及びＢ画素には，Ｇ画素に割り当てられていない残りの書き込み順番が割り当てられる（ステップＳ１４）。図６Ａの実施例では，Ｒ画素及びＢ画素に割り当てられる書き込み順番は，１〜２Ｎであるのに対し（図６Ｂ参照），図７Ａの実施例では，Ｒ画素及びＢ画素に割り当てられる書き込み順番は，１以上Ｎ以下，及び，２Ｎ＋１以上，３Ｎ以下である（図７Ｂ参照）。

ステップＳ１４でＲ画素，Ｂ画素に割り当てられた書き込み順番を要素とする集合を，以下，Ｓ^ＲＢと表記する。図６Ａの実施例では，
Ｓ^ＲＢ＝｛１，２，・・・，２Ｎ｝，
であり，図７Ａの実施例では，
Ｓ^ＲＢ＝｛１，２，・・・，Ｎ，２Ｎ＋１，２Ｎ＋２，・・・，３Ｎ｝
である。１以上，３Ｎ以下の整数の集合をＳ^ＡＬＬと記載すれば，Ｓ^ＲＢは，一般に，
Ｓ^ＲＢ＝Ｓ^ＡＬＬ−Ｓ^Ｇ，
と表記できる。

更に，集合Ｓ^ＲＢの前半の半分の要素からなる集合をＳ^ＲＢ _Ｌと記載し，後半の半分の要素からなる集合をＳ^ＲＢ _Ｕと記載する。図６Ａの実施例では，
Ｓ^ＲＢ _Ｌ＝｛１，２，・・・，Ｎ｝，
Ｓ^ＲＢ _Ｕ＝｛Ｎ＋１，Ｎ＋２，・・・，２Ｎ｝，
であり，図７Ａの実施例では，
Ｓ^ＲＢ＝｛１，２，・・・，Ｎ｝，
Ｓ^ＲＢ _Ｕ＝｛２Ｎ＋１，２Ｎ＋２，・・・，３Ｎ｝，
である。

第ｎラインのＲ画素，Ｂ画素の書き込み順番は，下記条件ａ）〜ｃ）：
ａ）Ｒ画素の書き込み順番が奇数と偶数とのうちの一方であり，Ｂ画素の書き込み順番が奇数と偶数とのうちの他方である；
ｂ）奇数セットのＲ画素，Ｂ画素の書き込み順番は，集合Ｓ^ＲＢの前半の半分の要素からなる集合Ｓ^ＲＢ _Ｌの要素から選択され，且つ，＋ｘ方向にむけて増加する；
ｃ）偶数セットのＲ画素，Ｂ画素の書き込み順番は，集合Ｓ^ＲＢの後半の半分の要素からなる集合Ｓ^ＲＢ _Ｕの要素から選択され，且つ，＋ｘ方向にむけて増加する
を満足するように決定される。

言い換えれば，第ｎラインのＲ画素の書き込み順番α_ｎ１ ^Ｒ〜α_{ｎ（２Ｋ）} ^Ｒ，及び，Ｂ画素の書き込み順番α_ｎ１ ^Ｂ〜α_{ｎ（２Ｋ）} ^Ｂは，
ａ）１以上２Ｋ以下の任意のｊについて，
α_ｎｊ ^Ｒ∈Ｓ^ＲＢ _ｏｄｄ，α_ｎｊ ^Ｂ∈Ｓ^ＲＢ _ｅｖｅｎ， ・・・（２−４ａ）
又は，
α_ｎｊ ^Ｒ∈Ｓ^ＲＢ _ｅｖｅｎ，α_ｎｊ ^Ｂ∈Ｓ^ＲＢ _ｏｄｄ， ・・・（２−４ｂ）
が成立し，且つ，
ｂ） 下記式：
α_ｎ１ ^Ｒ＜α_ｎ３ ^Ｒ＜・・・＜α_{ｎ（２Ｋ−１）} ^Ｒ＜α_ｎ２ ^Ｒ＜α_ｎ４ ^Ｒ＜・・・＜α_{ｎ（２Ｋ）} ^Ｒ，
・・・（２−５ａ）
α_ｎ１ ^Ｂ＜α_ｎ３ ^Ｂ＜・・・＜α_{ｎ（２Ｋ−１）} ^Ｂ＜α_ｎ２ ^Ｂ＜α_ｎ４ ^Ｂ＜・・・＜α_{ｎ（２Ｋ）} ^Ｂ，
・・・（２−５ｂ）
が成立するように決定される。ただし，Ｓ^ＲＢ _ｏｄｄは，集合Ｓ^ＲＢの要素のうち，奇数であるものの集合であり，Ｓ^ＲＢ _ｅｖｅｎは，集合Ｓ^ＲＢの要素のうち，偶数であるものの集合である。

最も簡便には，第ｎラインの奇数セットに含まれるＲ画素，Ｂ画素の書き込み順番は＋ｘ方向に向かって，Ｒ画素，Ｂ画素に割り当てられた書き込み順番の最初の要素から順次昇番するように選択される。一方，第ｎラインの偶数セットに含まれるＲ画素，Ｂ画素の書き込み順番は＋ｘ方向に向かって，Ｒ画素，Ｂ画素に割り当てられた書き込み順番の残りの要素から順次昇番するように選択される。

一方，第ｎ＋１ラインのＲ画素，Ｂ画素の書き込み順番は，
ａ’）Ｒ画素に割り当てられる書き込み順番とＢ画素に割り当てられる書き込み順番とが交換され，
ｂ’）奇数セットのＲ画素，Ｂ画素の書き込み順番は，集合Ｓ^ＲＢの後半の半分の要素からなる集合Ｓ^ＲＢ _Ｕの要素から選択され，且つ，＋ｘ方向に向けて減少する（即ち，−ｘ方向に向けて増加する）；
ｃ’）偶数セットのＲ画素，Ｂ画素の書き込み順番は，集合Ｓ^ＲＢの前半の半分の要素からなる集合Ｓ^ＲＢ _Ｌの要素から選択され，且つ，＋ｘ方向にむけて増加する
を満足するように決定される。

言い換えれば，第ｎ＋１ラインのＲ画素，Ｂ画素の書き込み順番は，
ａ）１以上２Ｋ以下の任意のｊについて，
α_{（ｎ＋１）ｊ} ^Ｒ∈Ｓ_ｎ ^Ｂ， ・・・（２−６ａ）
α_{（ｎ＋１）ｊ} ^Ｂ∈Ｓ_ｎ ^Ｒ， ・・・（２−６ｂ）
が成立し，且つ，
ｂ） 下記式
α_{（ｎ＋１）１} ^Ｒ＞α_{（ｎ＋１）３} ^Ｒ＞・・・＞α_{（ｎ＋１）（２Ｋ−１）} ^Ｒ
＞α_{（ｎ＋１）２} ^Ｒ＞α_{（ｎ＋１）４} ^Ｒ＞・・・＞α_{（ｎ＋１）（２Ｋ）} ^Ｒ，・・・（２−７ａ）
α_{（ｎ＋１）１} ^Ｂ＞α_{（ｎ＋１）３} ^Ｂ＞・・・＞α_{（ｎ＋１）（２Ｋ−１）} ^Ｂ
＞α_{（ｎ＋１）２} ^Ｂ＞α_{（ｎ＋１）４} ^Ｂ＞・・・＞α_{（ｎ＋１）（２Ｋ）} ^Ｂ，・・・（２−７ｂ）
が成立するように決定される。ここで，Ｓ_ｎ ^Ｒは，第ｎラインのＲ画素の書き込み順番α_ｎ１ ^Ｒ〜α_{ｎ（２Ｋ）} ^Ｒを要素とする集合であり，Ｓ_ｎ ^Ｂは，第ｎラインのＢ画素の書き込み順番α_ｎ１ ^Ｂ〜α_{ｎ（２Ｋ）} ^Ｂを要素とする集合である。

最も簡便には，第ｎ＋１ラインの奇数セットのＲ画素，Ｂ画素の書き込み順番は＋ｘ方向に向かって，Ｒ画素，Ｂ画素に割り当てられた書き込み順番の最後の要素から順次降番するように選択される。一方，第ｎ＋１ラインの偶数セットのＲ画素，Ｂ画素の書き込み順番は＋ｘ方向に向かって，Ｒ画素，Ｂ画素に割り当てられた書き込み順番の残りから順次降番するように選択される。

このようにして第ｎライン，第ｎ＋１ラインの各画素の書き込み順番を決定することにより，「（２） 本発明のディスプレイパネル駆動方法の原理」に記載された要求が満足されるように決定される。即ち，第ｎライン，第ｎ＋１ラインの各画素の書き込み順番は，（ａ） １以上２Ｋ以下の任意のｊ，及び，”Ｒ”，”Ｇ”，”Ｂ”の任意のγについて，
α_ｎｊ ^γ≠α_{（ｎ＋１）ｊ} ^γ，
が成立するように決定され，
（ｂ） 第ｎライン，第ｎ＋１ラインの各画素の書き込み順番は，一のライン周期におけるＲ画素，Ｂ画素の書き込み順番の列方向の和が同一になる，即ち，下記式
α_ｎ１ ^Ｒ＋α_{（ｎ＋１）１} ^Ｒ
＝α_ｎ１ ^Ｂ＋α_{（ｎ＋１）１} ^Ｂ
＝α_ｎ２ ^Ｒ＋α_{（ｎ＋１）２} ^Ｒ
＝α_ｎ２ ^Ｂ＋α_{（ｎ＋１）２} ^Ｂ
・・・
＝α_{ｎ（２Ｋ）} ^Ｒ＋α_{（ｎ＋１）（２Ｋ）} ^Ｒ
＝α_{ｎ（２Ｋ）} ^Ｂ＋α_{（ｎ＋１）（２Ｋ）} ^Ｂ
＝Ｋ_Ｌ， ・・・
が成立するように決定される。これにより，書き込み電圧が大きく変動する画素の位置が均一に分散され，輝度の均一性が有効に向上される。

３．ライン周期が２Ｎ（＝４Ｋ）ラインの場合
図９Ａ，図９Ｂは，ライン周期が２Ｎラインである場合の各ラインの書き込み順序を図示している。各ラインの書き込み順序の決定方法は，大きく分けて，前半の第ｎライン〜第ｎ＋Ｎ−１ラインと，後半の第（ｎ＋Ｎ）ライン〜第（ｎ＋２Ｎ−１）ラインとで異なる。

（１）第ｎライン〜第（ｎ＋Ｎ−１）ラインの書き込み順序
図１０に示されているように，第ｎライン〜第（ｎ＋Ｎ−１）ラインのうちの最初の２ライン，即ち，第ｎライン，第ｎ＋１ラインの書き込み順序は，上述されたライン周期が２ラインの場合と同一の過程によって決定される（ステップＳ２１，Ｓ２２）。図９Ａ，９Ｂには，第ｎライン及び第ｎ＋１ラインの書き込み順序が図６Ａの実施例と同一の場合が図示されている。第ｎライン及び第ｎ＋１ラインの書き込み順序は，図７Ａの実施例と同一でもよい。

図１０に示されているように，残りの第ｎ＋２〜第（ｎ＋Ｎ−１）ラインの書き込み順序は，第ｎライン及び第ｎ＋１ラインの書き込み順序を，２ライン毎に１ブロック分だけ（即ち，２つの画素セット分だけ）循環的にシフトすることによって得られる（ステップＳ２３）；即ち，図９Ａ，９Ｂを参照して，１以上Ｋ−１以下の任意の整数ｐについて，第（ｎ＋２ｐ）ライン，第（ｎ＋２ｐ＋１）ラインの画素の書き込み順番は，それぞれ，第（ｎ＋２ｐ−２）ライン，第（ｎ＋２ｐ−１）ラインの画素の書き込み順番を，１ブロック分だけ＋ｘ方向（又は−ｘ方向）に循環的にシフトさせたものに等しい。

書き込み順番α_ｉｊ ^γを用いて言い換えれば，第ｎ＋２ライン〜第（ｎ＋Ｎ−１）ラインの各画素の書き込み順番は，各画素の書き込み順番が＋方向に循環的にシフトされる場合，
ｐを１以上Ｋ−１以下の任意の整数とし，ｊを，３以上２Ｋ以下の任意の整数とし，γを”Ｒ”，”Ｇ”，”Ｂ”の任意として，下記式：
α_{（ｎ＋２ｐ）１} ^γ＝α_{（ｎ＋２ｐ−２）（２Ｋ−１）} ^γ， ・・・（２−８ａ）
α_{（ｎ＋２ｐ）２} ^γ＝α_{（ｎ＋２ｐ−２）（２Ｋ）} ^γ， ・・・（２−８ｂ）
α_{（ｎ＋２ｐ）ｊ} ^γ＝α_{（ｎ＋２ｐ−２）（ｊ−２）} ^γ， ・・・（２−８ｃ）
及び
α_{（ｎ＋２ｐ＋１）１} ^γ＝α_{（ｎ＋２ｐ−１）（２Ｋ−１）} ^γ， ・・・（２−８ｄ）
α_{（ｎ＋２ｐ＋１）２} ^γ＝α_{（ｎ＋２ｐ−１）（２Ｋ）} ^γ， ・・・（２−８ｅ）
α_{（ｎ＋２ｐ＋１）ｊ} ^γ＝α_{（ｎ＋２ｐ−１）（ｊ−２）} ^γ， ・・・（２−８ｆ）
を満足するように決定される。

一方，各画素の書き込み順番が−方向に循環的にシフトされる場合，第ｎ＋２〜第ｎ＋Ｎラインの書き込み順番は，ｐを１以上Ｋ−１以下の任意の整数とし，ｊを１以上２Ｋ−２以下の任意の整数とし，γを”Ｒ”，”Ｇ”，”Ｂ”の任意として，下記式：
α_{（ｎ＋２ｐ）ｊ} ^γ＝α_{（ｎ＋２ｐ−２）（ｊ＋２）} ^γ， ・・・（２−９ａ）
α_{（ｎ＋２ｐ）（２Ｋ−１）} ^γ＝α_{（ｎ＋２ｐ−２）１} ^γ， ・・・（２−９ｂ）
α_{（ｎ＋２ｐ）２Ｋ} ^γ＝α_{（ｎ＋２ｐ−２）２} ^γ， ・・・（２−９ｃ）
α_{（ｎ＋２ｐ＋１）ｊ} ^γ＝α_{（ｎ＋２ｐ−１）（ｊ＋２）} ^γ， ・・・（２−９ｄ）
α_{（ｎ＋２ｐ＋１）（２Ｋ−１）} ^γ＝α_{（ｎ＋２ｐ−１）１} ^γ， ・・・（２−９ｅ）
α_{（ｎ＋２ｐ＋１）２Ｋ} ^γ＝α_{（ｎ＋２ｐ−１）２} ^γ， ・・・（２−９ｆ）
を満足するように決定される。

（２）第（ｎ＋Ｎ）ライン〜第（ｎ＋２Ｎ−１）ラインの書き込み順序
最初の２ライン，即ち，第（ｎ＋Ｎ）ライン，及び第（ｎ＋Ｎ＋１）ラインの各画素の書き込み順番の決定方法が，まず説明される。
図１０に示されているように，第（ｎ＋Ｎ）ライン，及び第（ｎ＋Ｎ＋１）ラインのＧ画素の書き込み順番は，それぞれ，第ｎライン及び第ｎ＋１ラインのＧ画素の書き込み順番と同一である（ステップＳ２４）。即ち，図９Ａ，図９Ｂを参照して，１以上２Ｋ以下の任意のｊについて，
α_{（ｎ＋Ｎ）ｊ} ^Ｇ＝α_ｎｊ ^Ｇ， ・・・（２−１０ａ）
α_{（ｎ＋Ｎ＋１）ｊ} ^Ｇ＝α_{（ｎ＋１）ｊ} ^Ｇ， ・・・（２−１０ｂ）
が成立する。

一方，図１０に示されているように，第（ｎ＋Ｎ）ライン，及び第（ｎ＋Ｎ＋１）ラインのＲ画素及びＢ画素の書き込み順番は，第ｎライン及び第ｎ＋１ラインのＲ画素及びＢ画素の書き込み順番を，同一ブロックの奇数セットと偶数セットとで入れ替えるように変更することによって得られる（ステップＳ２５）。即ち，即ち，図９Ａ，図９Ｂを参照して，第ｎ＋Ｎ＋１ラインのＲ画素，Ｂ画素の書き込み順番α_{（ｎ＋Ｎ＋１）ｊ} ^Ｒ，α_{（ｎ＋Ｎ＋１）ｊ} ^Ｂと，第ｎ＋Ｎ＋２ラインのＲ画素，Ｂ画素の書き込み順番α_{（ｎ＋Ｎ＋２）ｊ} ^Ｒ，α_{（ｎ＋Ｎ＋２）ｊ} ^Ｂとは，下記式によって得られる。
α_{（ｎ＋Ｎ）（２ｑ−１）} ^Ｒ＝α_{ｎ（２ｑ）} ^Ｒ， ・・・（２−１１ａ）
α_{（ｎ＋Ｎ）（２ｑ）} ^Ｒ＝α_{ｎ（２ｑ−１）} ^Ｒ， ・・・（２−１１ｂ）
α_{（ｎ＋Ｎ）（２ｑ−１）} ^Ｂ＝α_{ｎ（２ｑ）} ^Ｂ， ・・・（２−１１ｃ）
α_{（ｎ＋Ｎ）（２ｑ）} ^Ｂ＝α_{ｎ（２ｑ−１）} ^Ｂ， ・・・（２−１１ｄ）
α_{（ｎ＋Ｎ＋１）（２ｑ−１）} ^Ｒ＝α_{（ｎ＋１）（２ｑ）} ^Ｒ， ・・・（２−１２ａ）
α_{（ｎ＋Ｎ＋１）（２ｑ）} ^Ｒ＝_{（ｎ＋１）（２ｑ−１）} ^Ｒ， ・・・（２−１２ｂ）
α_{（ｎ＋Ｎ＋１）（２ｑ−１）} ^Ｂ＝α_{（ｎ＋１）（２ｑ）} ^Ｂ， ・・・（２−１２ｃ）
α_{（ｎ＋Ｎ＋１）（２ｑ）} ^Ｂ＝_{（ｎ＋１）（２ｑ−１）} ^Ｂ， ・・・（２−１２ｄ）
ここで，ｑは，１以上Ｋ以下の任意の整数である。

図９Ａ，図９Ｂにおいて，「ブロックｊ’」は，第ｎ＋Ｎラインの画素セットＰ_{（ｎ＋Ｎ）（２ｊ−１）}，Ｐ_{（ｎ＋Ｎ）（２ｊ）}，及び第ｎ＋Ｎ＋１ラインの画素セットＰ_{（ｎ＋Ｎ＋１）（２ｊ−１）}，Ｐ_{（ｎ＋Ｎ＋１）（２ｊ）}で構成されるブロックを意味している。例えば，「ブロック１’」は，第ｎ＋Ｎラインの画素セットＰ_{（ｎ＋Ｎ）１}，Ｐ_{（ｎ＋Ｎ）１}，及び第ｎ＋Ｎ＋１ラインの画素セットＰ_{（ｎ＋Ｎ＋１）１}，Ｐ_{（ｎ＋Ｎ＋１）２}で構成される。

図１０に示されているように，残りの第ｎ＋Ｎ＋２〜第ｎ＋２Ｎ−１ラインの書き込み順序は，第（ｎ＋Ｎ）ライン，及び第（ｎ＋Ｎ＋１）ラインの書き込み順序を，２ライン毎に１ブロックずつ循環的にシフトすることによって得られる（ステップＳ２３）；即ち，図９Ａ，図９Ｂを参照して，１以上，Ｋ−１以下の任意の整数ｐについて，第（ｎ＋Ｎ＋２ｐ）ライン，第（ｎ＋Ｎ＋２ｐ＋１）ラインの画素の書き込み順番は，それぞれ，第（ｎ＋Ｎ＋２ｐ−２）ライン，第（ｎ＋Ｎ＋２ｐ−１）ラインの画素の書き込み順番を，１ブロック分だけ＋ｘ方向（又は−ｘ方向）に循環的にシフトさせたものに等しい。

（３）具体例
図９Ｃは，Ｋが２であり（即ちＮが４であり），ライン周期が８（＝２Ｎ）ラインである場合の各ラインの書き込み順序を具体的に示している。第ｎライン，第ｎ＋１ラインの各画素の書き込み順番は，図６Ｃの実施例と同一である。

第ｎ＋２ライン，第ｎ＋３ラインの各画素の書き込み順番は，第ｎライン，第ｎ＋１ラインの各画素の書き込み順番を，１ブロック分だけ＋ｘ方向（−ｘ方向）に循環的にシフトすることによって得られている。Ｋが２であるから，＋ｘ方向に循環的にシフトすることと，−ｘ方向に循環的にシフトすることとは等価である。

第ｎ＋４（＝ｎ＋Ｎ）ライン，第ｎ＋５ラインの書き込み順序は，第ｎライン，第ｎ＋１ラインの各画素の書き込み順番を，奇数セットＰ_ｉ１，偶数セットＰ_ｉ２の間で入れ替え，奇数セットＰ_ｉ３，偶数セットＰ_ｉ４の間で入れ替えることによって得られている。

第ｎ＋２ライン，第ｎ＋３ラインの各画素の書き込み順番は，第ｎライン，第ｎ＋１ラインの各画素の書き込み順番を，１ブロック分だけ＋ｘ方向（−ｘ方向）に循環的にシフトすることによって得られている。Ｋが２であるから，＋ｘ方向に循環的にシフトすることと，−ｘ方向に循環的にシフトすることとは等価である。

（４）小括
このようにして各ラインの各画素の書き込み順番を決定することにより，
（ａ） 一のライン周期における同一列の画素の書き込み順番が，互いに異なるように決定され，更に，
（ｂ） 一のライン周期におけるＲ画素，Ｂ画素の書き込み順番の列方向の和が同一になる；即ち，各ラインの各画素の書き込み順番は，下記式：

を満足するように決定される。これは，書き込み電圧の変化が大きい画素を空間的に均一に分散させ，輝度ムラを有効に抑制する。

４．フレームレートコントロール
実施の第２形態においても，フレームレートコントロールが行われることが可能である。図１１を参照して，ライン周期が２ラインである場合にはフレームレートコントロールは，Ｒ画素，Ｇ画素，Ｂ画素のそれぞれについて，第ｎライン及び第ｎ＋１ラインの書き込み順番部分行列の２×２Ｋ個の要素をフレーム毎に時計回りに（又は反時計周りに）回転することによって実現される。同一の書き込み順序が現れるフレーム周期は，２Ｎ（＝４Ｋ）フレームである。図１１には，Ｋが２である場合が示されている。

例えば，図１１の実施例では，第ｋフレームにおいて，Ｒ画素についての第ｎライン及び第ｎ＋１ライン書き込み順番部分行列は，

である；一方，第ｋ＋１フレームにおいて，Ｒ画素についての第ｎライン及び第ｎ＋１ライン書き込み順番部分行列は，

である。これは，第ｋフレームにおけるＲ画素についての書き込み順番部分行列の８（＝２Ｎ）個の要素が時計回りに回転されたものに相当する。第ｋ＋２乃至第ｋ＋７フレームについても同様であり，また，緑，青についても同様である。書き込み順番部分行列の８つの要素が回転される方向は，反時計回りであることも可能である。

一方，ライン周期が２Ｎラインである場合には，図１２に示されているように，フレームレートコントロールは，Ｒ画素，Ｇ画素，Ｂ画素のそれぞれについて，書き込み順番部分行列の２×２Ｋ個の要素を，２ライン単位でフレーム毎に時計回りに（又は反時計周りに）回転することによって実現される；即ち，各フレームにおける第ｎライン及び第ｎ＋１ラインの書き込み順序は，Ｒ画素，Ｇ画素，Ｂ画素のそれぞれについての書き込み順番部分行列の２×２Ｋ個の要素をフレーム毎に時計回りに（又は反時計周りに）回転することによって得られる。同様に，各フレームにおける第（ｎ＋２ｐ）ライン，第（ｎ＋２ｐ＋１）ラインの書き込み順序は，Ｒ画素，Ｇ画素，Ｂ画素のそれぞれについての，第（ｎ＋２ｐ）ライン，第（ｎ＋２ｐ＋１）ラインの書き込み順番部分行列の２×２Ｋ個の要素をフレーム毎に時計回りに（又は反時計周りに）回転することによって得られる。

具体的に説明すると，図１２の実施例では，第ｋフレームにおけるＲ画素についての第ｎライン，第ｎ＋１ラインの書き込み順番部分行列Ｘ^Ｒ _{ｎ，ｎ＋１} ^ｋは上記の式（２−１４）で与えられ，第ｋ＋１フレームにおける書き込み順番部分行列Ｘ^Ｒ _{ｎ，ｎ＋１} ^ｋ＋１は，上記の式（２−１５）で与えられる。式（２−１４），（２−１５）から，即ち，第ｋ＋１フレームにおけるＲ画素についての第ｎライン，第ｎ＋１ラインの書き込み順番部分行列は，第ｋフレームにおける書き込み順番部分行列の８（＝２Ｎ）個の要素を時計回りに回転することによって得られることは理解されよう。第ｋ＋２乃至第ｋ＋７フレームについても同様であり，また，緑，青についても同様である。

同様に，第ｋフレームにおけるＲ画素についての第ｎ＋２ライン，第ｎ＋３ラインの書き込み順番部分行列Ｘ^Ｒ _{ｎ＋２，ｎ＋３} ^ｋと，第ｋ＋１フレームにおける書き込み順番部分行列Ｘ^Ｒ _{ｎ＋２，ｎ＋３} ^ｋ＋１は，下記式（２−１６），（２−１７）：

で与えられる。式（２−１６），（２−１７）から，第ｋ＋１フレームにおける書き込み順番部分行列Ｘ^Ｒ _{ｎ＋２，ｎ＋３} ^ｋ＋１は，第ｋフレームにおける書き込み順番部分行列Ｘ^Ｒ _{ｎ＋２，ｎ＋３} ^ｋの８（＝２Ｎ）個の要素を時計回りに回転することによって得られることは理解されよう。

残りの第ｎ＋４乃至第ｎ＋７ラインについても同様にして，各フレームにおける書き込み順序が得られる。

かかるフレームレートコントロールにより，一のフレーム周期における（即ち，第ｋフレーム〜ｋ＋２Ｎフレームにおける）各画素の書き込み順番の和を，同一にすることが可能になる。

第３ 実施の第３形態
１．表示装置の構成
実施の第３形態では，図１３に示されているように，本発明のディスプレイパネル駆動方法が３本の信号線を時分割で駆動する表示装置に適用される。図２の表示装置の液晶パネル１０とは異なり，本実施の形態の液晶パネル１０’では，画素セットＰ_ｉ１に属する画素と，画素セットＰ_ｉ２に属する画素とは，異なる入力端子１４に接続される。以下において，画素セットＰ_ｉ１に対応して設けられる入力端子１４は，入力端子１４_１と記載され，画素セットＰ_ｉ２に対応して設けられる入力端子１４は，入力端子１４_２と記載される。更に，入力端子１４_１に接続されているアンプ２５は，アンプ２５_１と記載され，入力端子１４_２に接続されているアンプ２５は，アンプ２５_２と記載される。画素セットＰ_ｉ１のＲ画素Ｃ_ｉ１ ^Ｒ，Ｇ画素Ｃ_ｉ１ ^Ｇ，Ｂ画素Ｃ_ｉ１ ^Ｂは，それぞれスイッチ１３_Ｒ１，１３_Ｇ１，１３_Ｂ１を介して入力端子１４_１に接続され，画素セットＰ_ｉ２のＲ画素Ｃ_ｉ２ ^Ｒ，Ｇ画素Ｃ_ｉ２ ^Ｇ，Ｂ画素Ｃ_ｉ２ ^Ｂは，それぞれスイッチ１３_Ｒ２，１３_Ｇ２，１３_Ｂ２を介して入力端子１４_２に接続される。

実施の第３形態では，液晶パネル１０’が受け取る制御信号の数は３つである。液晶パネル１０’には，それぞれ制御信号Ｓ_１〜Ｓ_３を受け取る端子１５_１〜１５_３が設けられる。端子１５_１はスイッチ１３_Ｒ１，１３_Ｂ２に接続され，端子１５_２はスイッチ１３_Ｇ１，１３_Ｇ２に接続され，端子１５_３はスイッチ１３_Ｂ１，１３_Ｒ２に接続される。

図１の表示装置とは異なり，スイッチ１３_Ｒ２，１３_Ｇ２，１３_Ｂ２に供給される制御信号の順序が，スイッチ１３_Ｒ１，１３_Ｇ１，１３_Ｂ１に供給される制御信号の順序と逆であることは重要である。Ｒ_２画素，Ｇ_２画素，Ｂ_２画素にそれぞれに接続されるスイッチ１３_Ｒ２，１３_Ｇ２，１３_Ｂ２には，それぞれ，制御信号Ｓ_３，Ｓ_２，Ｓ_１が供給される。即ち，Ｒ_２画素に対応するスイッチ１３_Ｒ２は，Ｂ_１画素に対応するスイッチ１３_Ｂ１と同じ制御信号が供給され，従って，スイッチ１３_Ｂ１と同時にターンオンされる。同様に，Ｂ_２画素に対応するスイッチ１３_Ｂ２は，Ｒ_１画素に対応するスイッチ１３_Ｒ１と同時にターンオンされる。後述されるように，スイッチ１３_Ｒ２，１３_Ｇ２，１３_Ｂ２に供給される制御信号の順序が，スイッチ１３_Ｒ１，１３_Ｇ１，１３_Ｂ１に供給される制御信号の順序と逆であることは，輝度ムラを抑制するために重要である。

２．実施の第３形態のディスプレイパネル駆動方法
本実施の形態のディスプレイパネル駆動方法は，図１４に示されているように，実施の第１形態のディスプレイパネル駆動方法と同様に，隣接するラインの書き込み順序を異なるように決定することにより，画素の書き込み電圧の変動に起因する輝度ムラを抑制するものである。輝度ムラを一層によく抑制するためには，Ｒ_１画素，Ｂ_１画素，Ｒ_２画素，Ｂ_２画素のそれぞれについて，各画素の書き込み順番が，隣接するラインでは異なるように定められる。

ただし本実施の形態のディスプレイパネル駆動方法には，一の画素セットに含まれる３つの画素のうち，Ｇ画素の書き込み順番が，３番目であるという制約が課せられる。ヒトの視感度が最も高いＧ画素の書き込み順番が最後であると定められることにより，液晶パネル１０’の縦筋ムラが抑制される。

更に，本実施の形態のディスプレイパネル駆動方法では，第ｉラインの画素セットＰ_ｉ１の書き込み順序が，それに水平方向に隣接する画素セットＰ_ｉ２の書き込み順序と異なる。これは，既述のようにスイッチ１３_Ｒ２，１３_Ｇ２，１３_Ｂ２に供給される制御信号の順序が，スイッチ１３_Ｒ１，１３_Ｇ１，１３_Ｂ１に供給される制御信号の順序と逆であることによって実現されている。第ｉラインの画素セットＰ_ｉ１の書き込み順序が，それに水平方向に隣接する画素セットＰ_ｉ２の書き込み順序と異なることにより，書き込み電圧が変動している画素が空間的に分散される。これは，縦筋ムラ及び横筋ムラの抑制に有効である。

図１５は，上記のディスプレイパネル駆動方法を実現するために液晶パネル１０’に供給される信号の波形を示すタイミングチャートである。

第ｎラインの画素への書き込みは，第ｎ水平期間において第ｎラインの走査線Ｇ_ｎを活性化することによって開始される。これにより，第ｎラインの画素のＴＦＴ１１がターンオンされ，これらの画素が書き込み可能な状態になる。

続いて，制御信号Ｓ_１が活性化され，信号線Ｄ_Ｒ１，Ｄ_Ｂ２が選択される；即ち，スイッチ１３_Ｒ１，１３_Ｂ２がターンオンされ，他のスイッチがターンオフされる。制御信号Ｓ_１の活性化と同期して，Ｒ_１画素Ｃ_ｎ１ ^Ｒの階調に対応した書き込み電圧がアンプ２５_１から入力端子１４_１に供給され，Ｂ_２画素Ｃ_ｎ２ ^Ｂの階調に対応した書き込み電圧がアンプ２５_２から入力端子１４_２に供給される。これにより，Ｒ_１画素Ｃ_ｎ１ ^Ｒには，それに対応する書き込み電圧が信号線Ｄ_Ｒ１を介して書き込まれる。同様に，Ｂ_２画素Ｃ_ｎ２ ^Ｂには，対応する書き込み電圧が信号線Ｄ_Ｂ２を介して書き込まれる。

続いて，制御信号Ｓ_３が活性化され，スイッチ１３_Ｂ１，１３_Ｒ２がターンオンされる。制御信号Ｓ_３の活性化と同期して，Ｂ_１画素Ｃ_ｎ１ ^Ｂの階調に対応した書き込み電圧がアンプ２５_１から入力端子１４_１に供給され，Ｒ_２画素Ｃ_ｎ２ ^Ｒの階調に対応した書き込み電圧がアンプ２５_２から入力端子１４_２に供給される。これにより，Ｂ_１画素Ｃ_ｎ１ ^Ｂ，Ｒ_２画素Ｃ_ｎ２ ^Ｂに，対応する書き込み電圧が書き込まれる。

更に続いて制御信号Ｓ_２が活性化され，スイッチ１３_Ｇ１，１３_Ｇ２がターンオンされる。制御信号Ｓ_２の活性化と同期して，Ｇ_１画素Ｃ_ｎ１ ^Ｇの階調に対応した書き込み電圧がアンプ２５_１から入力端子１４_１に供給され，Ｇ_２画素Ｃ_ｎ２ ^Ｇの階調に対応した書き込み電圧がアンプ２５_２から入力端子１４_２に供給される。これにより，Ｇ_１画素Ｃ_ｎ１ ^Ｇ，Ｇ_２画素Ｃ_ｎ２ ^Ｇに，対応する書き込み電圧が書き込まれる。

この結果，図１４に示されているように，画素セットＰ_ｎ１と画素セットＰ_ｎ２の画素には，異なる順序で書き込みが行われる；第ｎラインの画素セットＰ_ｎ１では，Ｒ_１画素，Ｂ_１画素，Ｇ_１画素の順に書き込みが行われ，画素セットＰ_ｎ２では，Ｂ_２画素，Ｒ_２画素，Ｇ_２画素の順に書き込みが行われる。加えて，画素セットＰ_ｎ１と画素セットＰ_ｎ２では，Ｇ１画素及びＧ_２画素への書き込みが最後に行われ，これにより，縦筋ムラが抑制される。

続いて，図１５に示されているように，第ｎ＋１ラインの画素への書き込みが行われる。第ｎ＋１水平期間において第ｎ＋１ラインの走査線Ｇ_ｎ＋１が活性化された後，制御信号Ｓ_１〜Ｓ_３が順次に活性化される。第ｎ＋１ラインの画素への書き込みでは，制御信号Ｓ_１〜Ｓ_３が活性化される順序が変更される；即ち，制御信号Ｓ_１〜Ｓ_３は，制御信号Ｓ_３，Ｓ_１，Ｓ_２の順序で活性化される。第ｎ＋１ラインの画素に書き込まれる書き込み電圧が供給される順序も，制御信号Ｓ_１〜Ｓ_３が活性化される順序に適合するように変更される。

この結果，図１４に示されているように，Ｒ_１画素，Ｂ_１画素，Ｒ_２画素，Ｂ_２画素のそれぞれの書き込み順番は，第ｎラインと第ｎ＋１ラインとで異なるように定められる。これは，縦筋ムラを有効に抑制する。

縦筋ムラ及び横筋ムラを一層に抑制するためには，図１６に示されているように，フレームレートコントロール（ＦＲＣ）が行われる，即ち，各画素セットの書き込み順序が，フレーム毎に切り替えられることが好適である。フレームレートコントロールを行うことにより，書き込み電圧の変動が大きい画素が時間的に分散され，より一層に縦筋ムラ及び横筋ムラが見えにくくなる。例えば，図１６に示されている実施例では，第ｎラインの画素セットＰ_ｎ１の書き込み順序は，第ｋフレームと第ｋ＋１フレームと互いに異なる。他の画素セットについても同様である。

図１７Ａ，図１７Ｂは，フレームレートコントロールを実現するために，液晶パネル１０’に供給される信号の波形を示すタイミングチャートである。第ｋフレームにおける第ｎラインの画素への書き込みでは，制御信号Ｓ_１〜Ｓ_３は，Ｓ_１，Ｓ_３，Ｓ_２の順序で活性化される。一方，第ｎ＋１ラインの画素への書き込みでは，制御信号Ｓ_１〜Ｓ_３は，異なる順序，即ち，Ｓ_３，Ｓ_１，Ｓ_２の順序で活性化される。第ｋ＋１フレームにおける第ｎラインの画素への書込みでは，制御信号Ｓ_１〜Ｓ_３は，第ｋフレームにおける第ｎ＋１ラインの画素への書き込みと同じ順序で活性化される；即ち，Ｓ_３，Ｓ_１，Ｓ_２の順序で活性化される。続いて行われる第ｎ＋１ラインの画素への書込みでは，制御信号Ｓ_１〜Ｓ_３は，第ｋフレームにおける第ｎラインの画素への書き込みと同じ順序で活性化される；即ち，Ｓ_１，Ｓ_３，Ｓ_２の順序で活性化される。このような順序で制御信号Ｓ_１〜Ｓ_３が活性化されることにより，各画素セットの書き込み順序が，フレーム毎に切り替えられる。

図１は，従来のディスプレイパネル駆動方法が適用される表示装置の構成を示すブロック図である。 図２は，本発明の実施の第１形態において，本発明のディスプレイパネル駆動方法が適用される表示装置の構成を示すブロック図である。 図３Ａは，実施の第１形態における，各ラインの書き込み順序の例を示す図である。 図３Ｂは，実施の第１形態における，各ラインの書き込み順序の他の例を示す図である。 図３Ｃは，実施の第１形態における，各ラインの書き込み順序の更に他の例を示す図である。 図３Ｄは，実施の第１形態における，各ラインの書き込み順序の更に他の例を示す図である。 図４Ａは，実施の第１形態においてフレームレートコントロールが適用された，各フレームにおける各ラインの書き込み順序の例を示す図である。 図４Ｂは，実施の第１形態においてフレームレートコントロールが適用された，各フレームにおける各ラインの書き込み順序の他の例を示す図である。 図４Ｃは，実施の第１形態においてフレームレートコントロールが適用された，各フレームにおける各ラインの書き込み順序の更に他の例を示す図である。 図４Ｄは，実施の第１形態においてフレームレートコントロールが適用された，各フレームにおける各ラインの書き込み順序の更に他の例を示す図である。 図５Ａは，実施の第１形態において，ライン周期が２ラインである場合に，各ラインの書き込み順序を決定するための第１のアルゴリズムを示すフローチャートである。 図５Ｂは，実施の第１形態において，ライン周期が４ラインである場合に，各ラインの書き込み順序を決定するための第１のアルゴリズムを示すフローチャートである。 図６Ａは，実施の第２形態において，ライン周期が２ラインであり，且つ，Ｇ画素の書き込み順番が２Ｎ＋１番目以降に選択される場合の実施例を示している。 図６Ｂは，図６Ａに示されている書き込み順序を，Ｒ画素，Ｇ画素，Ｂ画素ごとに分割して図示している。 図６Ｃは，図６Ａの実施例においてＫが２である場合の各ラインの書き込み順序を具体的に図示している。 実施の第２形態において，ライン周期が２ラインであり，且つ，Ｇ画素の書き込み順番がＮ＋１以上，２Ｎ以下に選択される場合の実施例を示している。 図７Ｂは，図７Ａに示されている書き込み順序を，Ｒ画素，Ｇ画素，Ｂ画素ごとに分割して図示している。 図７Ｃは，図７Ａの実施例においてＫが２である場合の各ラインの書き込み順序を具体的に図示している。 図８は，実施の第２形態において，ライン周期が２ラインである場合の各ラインの書き込み順序を決定するアルゴリズムを示すフローチャートである。 図９Ａは，実施の第２形態において，ライン周期が２Ｎラインである場合の各ラインの書き込み順序を図示している。 図９Ｂは，実施の第２形態において，ライン周期が２Ｎラインである場合の各ラインの書き込み順序を図示している。 図９Ｃは，Ｋが２である，即ち，Ｎが４である場合の各ラインの書き込み順序を具体的に図示している。 図１０は，実施の第２形態において，ライン周期が２Ｎラインである場合の各ラインの書き込み順序を決定するアルゴリズムを示すフローチャートである。 図１１は，実施の第２形態において，ライン周期が２ラインであり，且つ，フレームレートコントロールが行われる場合の各ラインの書き込み順序を図示している。 図１２は，実施の第２形態において，Ｋが２であり，ライン周期が８ラインであり，且つ，フレームレートコントロールが行われる場合の各ラインの書き込み順序を図示している。 図１３は，本発明の実施の第３形態において，本発明のディスプレイパネル駆動方法が適用される表示装置の構成を示すブロック図である。 図１４は，実施の第３形態における，各ラインの書き込み順序の例を示す図である。 図１５は，本発明の実施の第３形態のディスプレイパネル駆動方法において，液晶パネルに供給される信号の波形を示すタイミングチャートである。 図１６は，実施の第３形態においてフレームレートコントロールが適用された，各フレームにおける各ラインの書き込み順序の例を示す図である。 図１７Ａは，本発明の実施の第３形態のディスプレイパネル駆動方法において，液晶パネルに供給される信号の波形を示すタイミングチャートである。 図１７Ｂは，本発明の実施の第３形態のディスプレイパネル駆動方法において，液晶パネルに供給される信号の波形を示すタイミングチャートである。

符号の説明

１０：液晶パネル
１１：ＴＦＴ
１２：液晶容量
１２ａ：画素電極
１２ｂ：共通電極
１３：スイッチ
１４：入力端子
１５端子
Ｄ_γｊ：信号線（データ線）
Ｇ_１，Ｇ_２，・・・：走査線（ゲート線）
Ｃ_ｉｊ ^Ｒ：Ｒ_ｊ画素
Ｃ_ｉｊ ^Ｇ：Ｇ_ｊ画素
Ｃ_ｉｊ ^Ｂ：Ｂ_ｊ画素
Ｐ_ｉｊ：画素セット

Claims (15)

1. 走査線方向に並ぶ複数のラインのそれぞれに順次並べられた,それぞれがＲ（赤）画素，Ｇ（緑）画素，Ｂ（青）画素を含む第１〜第Ｎ画素セット（Ｎは２以上の偶数）のＮ×３個の画素に対して時分割で書き込みが行なわれるディスプレイパネルの駆動方法であって，
   前記複数のラインの内、第ｎ＋１ラインに位置する前記Ｎ×３個の画素の書き込み順番は，第ｎラインに位置する前記Ｎ×３個の画素の書き込み順番と異なり，
   前記第ｎライン及び前記第ｎ＋１ラインのそれぞれにおいて，前記第１〜第Ｎ画素セットに含まれるＮ個のＧ画素には，（Ｎ＋１）番目以降の書き込み順番が割り当てられ，
   前記第ｎラインに位置する前記第１〜第Ｎ画素セットの前記Ｎ×３個の画素の書き込み順番は，第ｎ＋１ラインに位置する，同一列の画素の書き込み順番と異なり，
   前記ディスプレイパネルには，所定のライン周期ごとに同一の書き込み順序が現れ，
   前記第ｎラインの前記第１〜第Ｎ画素セットの奇数番目の画素セットのＲ画素及びＢ画素の書き込み順番は，前記第ｎラインの前記Ｎ個のＧ画素に割りあてられなかった書き込み順番の前の半分から選択され，且つ，前記走査線方向と平行な第１方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記奇数番目の画素セットのＲ画素及びＢ画素が並べられた順番で昇番するように選択され，
   前記第ｎラインの前記第１〜第Ｎ画素セットの偶数番目の画素セットのＲ画素及びＢ画素の書き込み順番は，前記第ｎラインの前記Ｎ個のＧ画素に割りあてられなかった書き込み順番の後の半分から選択され，且つ，前記第１方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記偶数番目の画素セットのＲ画素及びＢ画素が並べられた順番で昇番するように選択され，
   前記第ｎ＋１ラインの前記第１〜第Ｎ画素セットの奇数番目の画素セットのＲ画素及びＢ画素の書き込み順番は，前記第ｎ＋１ラインの前記Ｎ個のＧ画素に割りあてられなかった書き込み順番の後の半分から選択され，且つ，前記第１方向と反対の第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記奇数番目の画素セットのＲ画素及びＢ画素が並べられた順番で昇番するように選択され，
   記第ｎ＋１ラインの前記第１〜第Ｎ画素セットの偶数番目の画素セットのＲ画素及びＢ画素の書き込み順番は，前記第ｎ＋１ラインの前記Ｎ個のＧ画素に割りあてられなかった書き込み順番の前の半分から選択され，且つ，前記第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記偶数番目の画素セットのＲ画素及びＢ画素が並べられた順番で昇番するように選択される
   ディスプレイパネル駆動方法。
2. 請求項１に記載のディスプレイパネル駆動方法であって、
   Ｎは２であり、
   前記第ｎラインの前記第１、第２画素セットに含まれる２個のＧ画素の書き込み順番は，前記第１方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記第１、第２画素セットのＧ画素が並べられた順番で昇番するように選択され，
   前記第ｎ＋１ラインの前記第１、第２画素セットに含まれる２個のＧ画素の書き込み順番は，前記第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記第１、第２画素セットのＧ画素が並べられた順番で昇番するように選択された
   ディスプレイパネル駆動方法。
3. 請求項１に記載のディスプレイパネル駆動方法であって、
   Ｎは、４以上の偶数であり、
   前記第ｎラインの前記第１〜第Ｎ画素セットの奇数番目の画素セットのＧ画素の書き込み順番は，前記第ｎラインの前記Ｎ個のＧ画素に割りあてられた書き込み順番の前の半分から選択され，且つ，前記第１方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記奇数番目の画素セットのＧ画素が並べられた順番で昇番するように選択され，
   前記第ｎラインの前記第１〜第Ｎ画素セットの偶数番目の画素セットのＧ画素の書き込み順番は，前記第ｎラインの前記Ｎ個のＧ画素に割りあてられた書き込み順番の後の半分から選択され，且つ，前記第１方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記偶数番目の画素セットのＧ画素が並べられた順番で昇番するように選択され，
   前記第ｎ＋１ラインの前記第１〜第Ｎ画素セットの奇数番目の画素セットのＧ画素の書き込み順番は，前記第ｎ＋１ラインの前記Ｎ個のＧ画素に割りあてられた書き込み順番の後の半分から選択され，且つ，前記第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記奇数番目の画素セットのＧ画素が並べられた順番で昇番するように選択され，
   前記第ｎ＋１ラインの前記第１〜第Ｎ画素セットの偶数番目の画素セットのＧ画素の書き込み順番は，前記第ｎ＋１ラインの前記Ｎ個のＧ画素に割りあてられた書き込み順番の前の半分から選択され，且つ，前記第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記偶数番目の画素セットのＧ画素が並べられた順番で昇番するように選択された
   ディスプレイパネル駆動方法。
4. 請求項３に記載のディスプレイパネル駆動方法であって，
   前記ディスプレイパネルに同一の書き込み順序が現れるライン周期は，２Ｎラインであり，
   前記複数のラインの第ｎ＋２ライン〜第（ｎ＋Ｎ−１）ラインの書き込み順序は，１以上Ｋ−１（ただし，Ｋ＝Ｎ／２）以下の任意の整数ｐについて，第（ｎ＋２ｐ）ライン，第（ｎ＋２ｐ＋１）ラインの画素の書き込み順番が，それぞれ，第（ｎ＋２ｐ−２）ライン，第（ｎ＋２ｐ−１）ラインの画素の書き込み順番を，２つの画素セット分だけ前記走査線方向に循環的にシフトさせたものに等しくなるように決定され，
   前記複数のラインの第（ｎ＋Ｎ）ラインと第（ｎ＋Ｎ＋１）ラインに位置するＧ画素の書き込み順番は，それぞれ，前記第ｎラインと前記第ｎ＋１ラインに位置するＧ画素の書き込み順番と同一に決定され，
   前記第（ｎ＋Ｎ）ラインと前記第（ｎ＋Ｎ＋１）ラインに位置するＲ画素，Ｂ画素の書き込み順番は，前記第ｎラインと前記ｎ＋１ラインに位置するＲ画素，Ｂ画素の書き込み順番を，第２ｐ−１画素セットと第２ｐ画素セットとの間で入れ替えることによって決定され，
   前記複数のラインの第（ｎ＋Ｎ＋２）ライン〜第（ｎ＋２Ｎ−１）ラインの書き込み順序は，１以上Ｋ−１以下の任意の整数ｐについて，第（ｎ＋Ｎ＋２ｐ）ライン，第（ｎ＋Ｎ＋２ｐ＋１）ラインの画素の書き込み順番が，それぞれ，第（ｎ＋Ｎ＋２ｐ−２）ライン，第（ｎ＋Ｎ＋２ｐ−１）ラインの画素の書き込み順番を，２つの画素セット分だけ前記走査線方向に循環的にシフトさせたものに等しくなるように決定された
   ディスプレイパネル駆動方法。
5. 請求項１乃至４記載のディスプレイパネル駆動方法であって，
   一のアンプと、前記第１〜第Ｎ画素セットを構成するＮ×３個の前記画素と前記一のアンプの出力が接続される入力ノードとの間に接続されるＮ×３個のスイッチとを使用して、
   或るフレームにおいて，前記第ｎラインに位置する前記Ｎ×３個の画素に，前記入力ノードと前記Ｎ×３個のスイッチとを介して前記一のアンプから出力される画素データに対応する電圧を時分割で書き込み、
   前記或るフレームにおいて，前記第ｎ＋１ラインに位置する前記Ｎ×３個の画素に，前記入力ノードと前記Ｎ×３個のスイッチとを介して前記一のアンプから出力される画素データに対応する電圧を時分割で書き込む
   ディスプレイパネル駆動方法。
6. 請求項１乃至５に記載のディスプレイパネル駆動方法であって，
   前記第１〜第Ｎ画素セットに含まれるＮ個のＧ画素には，（２Ｎ＋１）番目以降の書き込み順番が割り当てられる
   ディスプレイパネル駆動方法。
7. 請求項１乃至５に記載のディスプレイパネル駆動方法であって，
   前記第１〜第Ｎ画素セットに含まれるＮ個のＧ画素には，（Ｎ＋１）番目〜２Ｎ番目の書き込み順番が割り当てられる
   ディスプレイパネル駆動方法。
8. 請求項１に記載のディスプレイパネル駆動方法であって，
   一のライン周期における同一列のＧ画素を除く画素の書き込み順番は，互いに異なる
   ディスプレイパネル駆動方法。
9. 請求項８に記載のディスプレイパネル駆動方法であって，
   前記一のライン周期における前記Ｇ画素を除く画素の書き込み順番の列方向の和は，同一である
   ディスプレイパネル駆動方法。
10. 入力ノードと，
    走査線方向に規定された複数のラインのそれぞれに順次に並べられた，赤，緑，青に対応するＲ画素，Ｇ画素，Ｂ画素をそれぞれに含む第１〜第Ｎ画素セット（Ｎは２以上の整数）と，
    前記第１〜第Ｎ画素セットを構成するＮ×３個の前記画素と，前記入力ノードとの間にそれぞれに接続されたＮ×３個のスイッチ
    とを含むディスプレイパネルを駆動するためのドライバであって，
    前記第１〜第Ｎ画素セットの画素にそれぞれ書き込まれる電圧を生成する書き込み電圧生成回路と，
    前記Ｎ×３個のスイッチをそれぞれに制御する第１〜第（Ｎ×３）制御信号を生成する制御回路
    とを備え，
    前記制御回路は，前記第ｎ＋１ラインに位置するＮ×３個の画素の書き込み順番の少なくとも一つは，前記第ｎラインに位置するＮ×３個の画素の書き込み順番の少なくとも一つと異なり，前記第ｎライン及び前記第ｎ＋１ラインのそれぞれにおいて，Ｎ個の前記Ｇ画素の書き込み順番は，Ｎ×３個の前記画素のうちでＮ＋１番目以降であり，前記第ｎラインに位置する前記第１〜第Ｎ画素セットの前記Ｎ×３個の画素の書き込み順番は，第ｎ＋１ラインに位置する，同一列の画素の書き込み順番と異なり，前記ディスプレイパネルには，所定のライン周期ごとに同一の書き込み順序が現れ，前記第ｎラインの前記第１〜第Ｎ画素セットの奇数番目の画素セットのＲ画素及びＢ画素の書き込み順番は，前記第ｎラインのＮ個のＧ画素に割りあてられなかった書き込み順番の前の半分から選択され，且つ，前記走査線方向と平行な第１方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記奇数番目の画素セットのＲ画素及びＢ画素が並べられた順番で昇番するように選択され，前記第ｎラインの前記第１〜第Ｎ画素セットの偶数番目の画素セットのＲ画素及びＢ画素の書き込み順番は、前記第ｎラインの前記Ｎ個のＧ画素に割りあてられなかった書き込み順番の後の半分から選択され，且つ，前記第１方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記偶数番目の画素セットのＲ画素及びＢ画素が並べられた順番で昇番するように選択され，前記第ｎ＋１ラインの前記第１〜第Ｎ画素セットの奇数番目の画素セットのＲ画素及びＢ画素の書き込み順番は、前記第ｎ＋１ラインの前記Ｎ個のＧ画素に割りあてられなかった書き込み順番の後の半分から選択され，且つ，前記第１方向と反対の第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記奇数番目の画素セットのＲ画素及びＢ画素が並べられた順番で昇番するように選択され，記第ｎ＋１ラインの前記第１〜第Ｎ画素セットの偶数番目の画素セットのＲ画素及びＢ画素の書き込み順番は，前記第ｎ＋１ラインの前記Ｎ個のＧ画素に割りあてられなかった書き込み順番の前の半分から選択され，且つ，前記第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記偶数番目の画素セットのＲ画素及びＢ画素が並べられた順番で昇番するように選択されるように，前記第１〜第（Ｎ×３）制御信号を生成すると共に前記書き込み電圧生成回路の前記書き込み電圧の生成を制御する
    ドライバ。
11. 請求項１０に記載のドライバであって、
    Ｎは２であり、
    前記第ｎラインの前記第１，第２画素セットに含まれる２個のＧ画素の書き込み順番は，前記第１方向に平行な所定方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記第１，第２画素セットのＧ画素が並べられた順番で昇番するように選択され，
    前記第ｎ＋１ラインの前記第１、第２画素セットに含まれる２個のＧ画素の書き込み順番は前記第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記第１，第２画素セットのＧ画素が並べられた順番で昇番するように選択された
    ドライバ。
12. 請求項１０に記載のドライバであって、
    Ｎは、４以上の偶数であり、
    前記第ｎラインの前記第１〜第Ｎ画素セットの奇数番目の画素セットのＧ画素の書き込み順番は，前記第ｎラインの前記Ｎ個のＧ画素に割りあてられた書き込み順番の前の半分から選択され，且つ，前記第１方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記奇数番目の画素セットのＧ画素が並べられた順番で昇番するように選択され，
    前記第ｎラインの前記第１〜第Ｎ画素セットの偶数番目の画素セットのＧ画素の書き込み順番は，前記第ｎラインの前記Ｎ個のＧ画素に割りあてられた書き込み順番の後の半分から選択され，且つ，前記第１方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記偶数番目の画素セットのＧ画素が並べられた順番で昇番するように選択され，
    前記第ｎ＋１ラインの前記第１〜第Ｎ画素セットの奇数番目の画素セットのＧ画素の書き込み順番は，前記第ｎ＋１ラインの前記Ｎ個のＧ画素に割りあてられた書き込み順番の後の半分から選択され，且つ，前記第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記奇数番目の画素セットのＧ画素が並べられた順番で昇番するように選択され，
    前記第ｎ＋１ラインの前記第１〜第Ｎ画素セットの偶数番目の画素セットのＧ画素の書き込み順番は，前記第ｎ＋１ラインの前記Ｎ個のＧ画素に割りあてられた書き込み順番の前の半分から選択され，且つ，前記第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記偶数番目の画素セットのＧ画素が並べられた順番で昇番するように選択された
    ドライバ。
13. 入力ノードと，
    走査線方向に規定された複数のラインのそれぞれに順次に並べられた，赤，緑，青に対応するＲ画素，Ｇ画素，Ｂ画素をそれぞれに含む第１〜第Ｎ画素セット（Ｎは２以上の整数）と，
    前記第１〜第Ｎ画素セットを構成するＮ×３個の前記画素と，前記入力ノードとの間に接続されたＮ×３個のスイッチとを含むディスプレイパネルを駆動するドライバを制御するためのプログラムであって，
    前記複数のラインの第ｎラインに位置する前記Ｎ×３個の画素に，前記入力ノードと前記Ｎ×３個のスイッチとを介して画素データに対応する電圧を時分割で書き込むステップと，
    前記第ｎラインに隣接する第ｎ＋１ラインに位置する前記Ｎ×３個の画素に，前記入力ノードと前記Ｎ×３個のスイッチとを介して画素データに対応する電圧を時分割で書き込むステップ
    とを前記ドライバに実行させ，
    前記第ｎ＋１ラインに位置するＮ×３個の画素の書き込み順番の少なくとも一つは，前記第ｎラインに位置するＮ×３個の画素の書き込み順番の少なくとも一つと異なり，
    前記第１〜第Ｎ画素セットに含まれるＮ個のＧ画素には，（Ｎ＋１）番目以降の書き込み順番が割り当てられ，
    前記第ｎラインに位置する前記第１〜第Ｎ画素セットの前記Ｎ×３個の画素の書き込み順番は，第ｎ＋１ラインに位置する，同一列の画素の書き込み順番と異なり，
    前記ディスプレイパネルには，所定のライン周期ごとに同一の書き込み順序が現れ，
    前記第ｎラインの前記第１〜第Ｎ画素セットの奇数番目の画素セットのＲ画素及びＢ画素の書き込み順番は，前記第ｎラインの前記Ｎ個のＧ画素に割りあてられなかった書き込み順番の前の半分から選択され，且つ，前記走査線方向と平行な第１方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記奇数番目の画素セットのＲ画素及びＢ画素が並べられた順番で昇番するように選択され，
    前記第ｎラインの前記第１〜第Ｎ画素セットの偶数番目の画素セットのＲ画素及びＢ画素の書き込み順番は，前記第ｎラインの前記Ｎ個のＧ画素に割りあてられなかった書き込み順番の後の半分から選択され，且つ，前記第１方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記偶数番目の画素セットのＲ画素及びＢ画素が並べられた順番で昇番するように選択され，
    前記第ｎ＋１ラインの前記第１〜第Ｎ画素セットの奇数番目の画素セットのＲ画素及びＢ画素の書き込み順番は，前記第ｎ＋１ラインの前記Ｎ個のＧ画素に割りあてられなかった書き込み順番の後の半分から選択され，且つ，前記第１方向と反対の第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記奇数番目の画素セットのＲ画素及びＢ画素が並べられた順番で昇番するように選択され，
    記第ｎ＋１ラインの前記第１〜第Ｎ画素セットの偶数番目の画素セットのＲ画素及びＢ画素の書き込み順番は，前記第ｎ＋１ラインの前記Ｎ個のＧ画素に割りあてられなかった書き込み順番の前の半分から選択され，且つ，前記第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記偶数番目の画素セットのＲ画素及びＢ画素が並べられた順番で昇番するように選択される
    ディスプレイパネル駆動用プログラム。
14. 請求項１３に記載のディスプレイパネル駆動用プログラムであって、
    Ｎは２であり、
    前記第ｎラインの前記第１、第２画素セットに含まれる２個のＧ画素の書き込み順番は前記第１方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記第１、第２画素セットのＧ画素が並べられた順番で昇番するように選択され，
    前記第ｎ＋１ラインの前記第１、第２画素セットに含まれる２個のＧ画素の書き込み順番は前記第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記第１、第２画素セットのＧ画素が並べられた順番で昇番するように選択された
    ディスプレイパネル駆動用プログラム。
15. 請求項１３に記載のディスプレイパネル駆動用プログラムであって、
    Ｎは、４以上の偶数であり、
    前記第ｎラインの前記第１〜第Ｎ画素セットの奇数番目の画素セットのＧ画素の書き込み順番は，前記第ｎラインの前記Ｎ個のＧ画素に割りあてられた書き込み順番の前の半分から選択され，且つ，前記第１方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記奇数番目の画素セットのＧ画素が並べられた順番で昇番するように選択され，
    前記第ｎラインの前記第１〜第Ｎ画素セットの偶数番目の画素セットのＧ画素の書き込み順番は，前記第ｎラインの前記Ｎ個のＧ画素に割りあてられた書き込み順番の後の半分から選択され，且つ，前記第１方向に向かって，前記ディスプレイパネルにおいて前記第ｎラインの前記偶数番目の画素セットのＧ画素が並べられた順番で昇番するように選択され，
    前記第ｎ＋１ラインの前記第１〜第Ｎ画素セットの奇数番目の画素セットのＧ画素の書き込み順番は，前記第ｎ＋１ラインの前記Ｎ個のＧ画素に割りあてられた書き込み順番の後の半分から選択され，且つ，前記第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記奇数番目の画素セットのＧ画素が並べられた順番で昇番するように選択され，
    前記第ｎ＋１ラインの前記第１〜第Ｎ画素セットの偶数番目の画素セットのＧ画素の書き込み順番は，前記第ｎ＋１ラインの前記Ｎ個のＧ画素に割りあてられた書き込み順番の前の半分から選択され，且つ，前記第２方向に向かって，前記ディスプレイパネルにおいて前記第ｎ＋１ラインの前記偶数番目の画素セットのＧ画素が並べられた順番で昇番するように選択された
    ディスプレイパネル駆動用プログラム。

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