JP2001337657A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 信号線駆動回路の構成を簡略化することがで
きる液晶表示装置を提供する。 【解決手段】 本発明の液晶表示装置は、サンプリング
ラッチ回路、ロードラッチ回路およびＤ／Ａ変換回路を
信号線の総数の1/6個だけ備え、信号線を６本おきに６
回に分けて駆動する。これにより、信号線駆動回路の実
装面積を削減できる。また、１水平ライン期間の前半で
奇数番目の信号線を駆動した後、後半で偶数番目の信号
線を駆動するため、１水平ライン期間の前半と後半でア
ナログ階調電圧の極性を切り替えるだけで、容易にＶ反
転駆動を実現できる。すなわち、電圧極性を切り替える
回数が少なくなるため、電圧制御が容易になり、ノイズ
の影響も受けにくくなる。また、従来は正極性用の階調
電源配線と負極性用の階調電源配線が必要であったが、
その本数を半分に減らすことができ、配線領域を削減で
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部から供給され
たデジタル階調データをアレイ基板内でアナログ階調電
圧に変換して信号線を駆動する液晶表示装置に関し、特
に、信号線駆動回路をアレイ基板内に形成する技術に関
する。

【０００２】

【従来の技術】一般に、アクティブマトリクス型の液晶
表示装置は、アレイ基板と対向基板との間に液晶層を挟
んで封止した構造になっている。アレイ基板は、マトリ
クス状に配置される複数の画素電極と、これら画素電極
に沿って行方向に配置される複数の走査線と、これら画
素電極に沿って列方向に配置される複数の信号線と、信
号線および走査線の交点付近に配置される画素ＴＦＴと
を有する。

【０００３】画素ＴＦＴは、走査線の電圧によりオン・
オフし、オンした場合には、対応する信号線の電圧を画
素電極に供給する。

【０００４】最近の微細加工技術の進歩により、走査線
を駆動する走査線駆動回路と、信号線を駆動する信号線
駆動回路とをアレイ基板上に形成することも技術的に可
能になってきた。

【０００５】図１３は、外部から供給されたデジタル階
調データに基づいて信号線を駆動する、従来のデジタル
式の液晶表示装置の概略構成を示すブロック図である。

【０００６】図１３の液晶表示装置は、信号線および走
査線が列設されたアレイ基板と、走査線を駆動する走査
線駆動回路と、信号線を駆動する信号線駆動回路とを有
する。

【０００７】走査線駆動回路は、アレイ基板の外部から
供給された垂直同期信号に基づいて垂直走査パルスをシ
フトさせる垂直シフトレジスタを有する。

【０００８】信号線駆動回路は、図１３に示すように、
水平シフトレジスタ４と、デジタルビデオバスラインＬ
と、サンプリングラッチ回路５と、ロードラッチ回路６
と、Ｄ／Ａ変換回路７とを有する。

【０００９】デジタルビデオバスラインＬにはデジタル
階調データが供給される。このデジタル階調データは、
水平シフトレジスタ４からのタイミング信号によりサン
プリングラッチ回路５にラッチされる。

【００１０】サンプリングラッチ回路５での一水平ライ
ン分のデジタル階調データのラッチが終了するまでの時
間は、一ライン期間と呼ばれる。

【００１１】ロードラッチ回路６は、各サンプリングラ
ッチ回路５がそれぞれ異なるタイミングでラッチしたデ
ータを同タイミングでラッチする。ロードラッチ回路６
でのラッチ動作が終了した後、各サンプリングラッチ回
路５は次の水平ラインのラッチ動作を順に行う。

【００１２】サンプリングラッチ回路５がラッチ動作を
行っている最中に、その直前の水平ラインについて、Ｄ
／Ａ変換回路７はデジタル階調電圧をアナログ階調電圧
に変換する。このアナログ階調電圧は、対応する信号線
に供給される。上述した動作を繰り返すことにより、ア
レイ基板内の全画素表示領域に画像が表示される。

【００１３】

【発明が解決しようとする課題】図１３に示したデジタ
ル階調方式の液晶表示装置の場合、サンプリングラッチ
回路５、ロードラッチ回路６およびＤ／Ａ変換回路７が
占める面積が非常に大きいため、液晶表示装置全体を小
型化するのが困難であった。

【００１４】特に、最近、液晶表示装置の表示解像度は
次第に高くなる傾向にあるが、図１３の構成の場合、表
示解像度が高くなるにつれて、サンプリングラッチ回路
５、ロードラッチ回路６およびＤ／Ａ変換回路７の数も
増やさなければならなくなるため、表示解像度をあまり
高くできないという問題がある。

【００１５】本発明は、このような点に鑑みてなされた
ものであり、その目的は、信号線駆動回路の構成を簡略
化することができる液晶表示装置を提供することにあ
る。

【００１６】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、縦横に列設された信号線お
よび走査線と、信号線および走査線の交点付近に形成さ
れた画素トランジスタと、を備えた液晶表示装置におい
て、複数ビットからなるデジタル階調データをそれぞれ
異なるタイミングでラッチする複数の第１ラッチ回路
と、前記複数の第１ラッチ回路それぞれに対応して設け
られ、前記複数の第１ラッチ回路のそれぞれでラッチさ
れたラッチデータを同タイミングでラッチする複数の第
２ラッチ回路と、前記複数の第２ラッチ回路それぞれに
対応して設けられ、前記複数の第２ラッチ回路のそれぞ
れでラッチされたラッチデータをアナログ階調電圧に変
換する複数のＤ／Ａ変換回路と、信号線が複数本おきに
複数回に分けて駆動されるように、各信号線に前記アナ
ログ階調電圧を供給するか否かを切り替える信号線選択
回路と、を備える。

【００１７】請求項１の発明では、信号線を複数本おき
に複数回に分けて駆動するため、各回ごとに第１ラッチ
回路、第２ラッチ回路およびＤ／Ａ変換回路を共用で
き、これら回路の数を削減できる。したがって、信号線
駆動回路の構成を簡略化できる。

【００１８】請求項２の発明では、Ｄ／Ａ変換回路それ
ぞれに対応してアナログスイッチを複数個設け、これら
アナログスイッチのいずれか一つのみをオンさせるた
め、Ｄ／Ａ変換回路の前段側の回路を共用できる。

【００１９】請求項３の発明では、Ｄ／Ａ変換回路それ
ぞれに対応して複数設けられるアナログスイッチを順繰
りにオンさせる信号線選択手段を設けたため、信号線を
複数回に分けて駆動するのが容易になる。

【００２０】請求項４の発明では、信号線の総数の１／
ｍ個だけ第１のラッチ回路、第２のラッチ回路およびＤ
／Ａ変換回路を設ければよいため、ｍの値が大きいほ
ど、信号線駆動回路の回路規模を削減できる。

【００２１】請求項５の発明では、ｍ本おきの信号線に
対応するデジタル階調データを第１ラッチ回路に供給す
るため、信号線をｍ本おきに駆動することが容易にな
る。

【００２２】請求項６の発明では、デジタル階調データ
をラッチする際にレベル変換を行うため、絶縁基板の外
側で、デジタル階調データのレベル変換を行う必要がな
くなる。

【００２３】請求項７の発明では、第２ラッチ回路とＤ
／Ａ変換回路との間でレベル変換を行うため、Ｄ／Ａ変
換回路の入力端子に最適なレベルに設定することができ
る。

【００２４】請求項８の発明では、第１および第２の電
圧端子間に供給される電圧によりアナログ階調電圧を生
成するため、外部からアナログ階調電圧用の多種類の電
圧を入力しなくてすむ。

【００２５】請求項９の発明では、複数の抵抗素子それ
ぞれの接続点に電流増幅回路を接続するため、抵抗素子
に流す電流を少なくでき、消費電流を削減できる。

【００２６】請求項１０の発明では、第２ラッチ回路の
ラッチタイミングを示すロード信号をシフトレジスタの
出力により生成するため、外部からロード信号を供給し
なくてすみ、入力信号の数を削減できる。

【００２７】

【発明の実施の形態】以下、本発明に係る液晶表示装置
について、図面を参照しながら具体的に説明する。以下
では、画素ＴＦＴが形成されるアレイ基板上に駆動回路
を一体に形成する例を説明する。

【００２８】（第１の実施形態）図１は本発明に係る液
晶表示装置の第１の実施形態のブロック図である。図１
の液晶表示装置は、信号線の６本ごとにラッチ回路とＤ
／Ａ変換回路を設け、これら回路を共用することによ
り、信号線駆動回路内のラッチ回路とＤ／Ａ変換回路の
数を削減することを特徴とする。

【００２９】一般に、液晶層に対して常に同一方向に電
圧を印加すると、液晶の配列が固まって液晶の動きが鈍
くなり、黒ずんだ表示になることが知られている。この
ため、図２（ａ）に示すように液晶層に印加する電圧の
極性を１垂直ラインごとに切り替えるＶライン反転駆動
や、図２（ｂ）に示すように１画素単位で切り替えるＨ
Ｖ反転駆動等の交流駆動方式を採用した液晶表示装置が
提案されている。以下では、Ｖライン反転駆動を行う場
合の例について説明する。

【００３０】図１の液晶表示装置は、信号線および走査
線が列設された画素アレイ部１と、各信号線を駆動する
信号線駆動回路２と、各走査線を駆動する走査線駆動回
路３とを備えている。

【００３１】本実施形態では、画素アレイ部１が１４３
×１７６画素の表示解像度を有する例について説明す
る。各画素ごとにＲＧＢの３つの信号線が設けられるた
め、信号線の総数は、１４４×３＝４３２本である。

【００３２】画素アレイ部１には、信号線および走査線
が列設されており、信号線および走査線の各交点付近に
はＴＦＴ(Thin Film Transistor)１００が形成されてい
る。ＴＦＴ１００のゲート端子は走査線Ｇ１〜Ｇｎに接
続され、ＴＦＴ１００のドレイン端子は信号線Ｓ１〜Ｓ
ｍに接続され、ＴＦＴ１００のソース端子には画素電極
１０１が接続されている。

【００３３】信号線駆動回路２は、水平シフトレジスタ
４と、デジタルビデオバスラインＬからのデジタル階調
データをそれぞれ異なるタイミングでラッチする複数の
サンプリングラッチ回路(S-Latch、第１ラッチ回路)５
と、各サンプリングラッチ回路５でラッチされたデータ
を同タイミングでラッチする複数のロードラッチ回路(L
-Latch、第２ラッチ回路)６と、各ロードラッチ回路６
でラッチされたデータをアナログ階調電圧に変換する複
数のＤ／Ａ変換回路７と、アナログ階調電圧を対応する
信号線に供給する信号線選択回路８とを有する。

【００３４】本実施形態では、４ビットのデジタル階調
データの例を説明するが、デジタル階調データのビット
数には特に制限はない。

【００３５】信号線選択回路８は、Ｄ／Ａ変換回路７そ
れぞれに対して、６個のアナログスイッチＡＳＷ１〜Ａ
ＳＷ６を有する。これらアナログスイッチＡＳＷ１〜Ａ
ＳＷ６はそれぞれ別々の信号線に接続されている。各ア
ナログスイッチＡＳＷ１〜ＡＳＷ６は、信号線選択信号
ＳＷ１〜ＳＷ６に基づいて、いずれか一つのみがオンす
る。アナログスイッチＡＳＷ１〜ＡＳＷ６がオンする
と、Ｄ／Ａ変換回路７からのアナログ階調電圧が対応す
る信号線に供給される。

【００３６】図３は図１のＤ／Ａ変換回路７の詳細構成
を示す回路図である。図示のように、Ｄ／Ａ変換回路７
は、複数の４入力NANDゲートＧ１〜Ｇ16と、各NANDゲー
トの出力によりオン・オフ制御されるスイッチＳＷ１〜
ＳＷ16と、ロードラッチ回路６の出力をバッファリング
するインバータＩＶ１〜ＩＶ４とを有する。スイッチＳ
Ｗ１〜ＳＷ16は、対応するNANDゲートの出力論理に応じ
てオン・オフする。スイッチＳＷ１〜ＳＷ16の一端には
それぞれ異なる電圧が印加されており、スイッチがオン
すると、一端側のアナログ階調電圧が他端側の信号線選
択回路８に供給される。

【００３７】NANDゲートＧ１〜Ｇ16は、４ビットのデジ
タル階調データと、そのデータをインバータＩＶ１〜Ｉ
Ｖ４で反転したデータとに基づいて論理演算を行う。こ
の結果、デジタル階調データに応じて、いずれか一つの
NANDゲートのみがローレベルを出力して、対応するスイ
ッチがオンする。

【００３８】図４は図１の液晶表示装置のタイミング図
であり、デジタルビデオバスラインＬ上のデジタル階調
データ、水平シフトレジスタ４から出力されるシフトパ
ルス、サンプリングラッチ回路５でラッチされたデー
タ、ロードラッチ回路６に入力されるラッチパルス信
号、信号線選択信号ＳＷ１〜ＳＷ６、Ｄ／Ａ変換回路７
から出力されるアナログ階調電圧、および１水平ライン
期間のタイミングを示している。

【００３９】以下、図４のタイミング図を参照して図１
の液晶表示装置の動作を説明する。水平シフトレジスタ
４は、スタートパルスが入力された時点でシフト動作を
開始し、水平シフトレジスタ４の各出力端子は、このス
タートパルスを順にシフトしたシフトパルスを順に出力
する。

【００４０】サンプリングラッチ回路５は、水平シフト
レジスタ４の対応する出力端子からシフトパルスが出力
された時点で、デジタルビデオバスラインＬ上のデジタ
ル階調データをラッチする。

【００４１】デジタルビデオバスラインＬには、６本お
きの信号線に対応するデジタル階調データが順に供給さ
れる。具体的には、以下の（１）〜（６）の順序で、デ
ジタル階調データがデジタルビデオバスラインＬに供給
される。

【００４２】（１）まず、信号線Ｓ１→Ｓ７→Ｓ13→…
→Ｓ427に対応するデジタル階調データがデジタルビデ
オバスラインＬに供給される（図の時刻ｔ１）。

【００４３】（２）次に、信号線Ｓ３→Ｓ９→Ｓ15→…
→Ｓ429に対応するデジタル階調データがビデオバスラ
インに供給される（時刻ｔ３）。

【００４４】（３）次に、信号線Ｓ５→Ｓ11→Ｓ17→…
→Ｓ431に対応するデジタル階調データがビデオバスラ
インに供給される（時刻ｔ５）。

【００４５】（４）次に、信号線Ｓ２→Ｓ８→Ｓ14→…
→Ｓ428に対応するデジタル階調データがビデオバスラ
インに供給される（時刻ｔ７）。

【００４６】（５）次に、信号線Ｓ４→Ｓ10→Ｓ16→…
→Ｓ430に対応するデジタル階調データがビデオバスラ
インに供給される（時刻ｔ９）。

【００４７】（６）次に、信号線Ｓ６→Ｓ12→Ｓ18→…
→Ｓ432に対応するデジタル階調データがビデオバスラ
インに供給される（時刻ｔ11）。

【００４８】（１）〜（６）までの処理を行った時点
で、１水平ライン分の表示が完了し、時刻ｔ13以降で次
行の表示が行われる。このように、第１の実施形態で
は、信号線を６本おきに６回に分けて駆動する。

【００４９】サンプリングラッチ回路５は、デジタルビ
デオバスラインＬ上のデジタル階調データの周期に合わ
せてラッチ動作を行う。これにより、サンプリングラッ
チ回路５は、まず信号線Ｓ１，Ｓ７，Ｓ13，…Ｓ427に
対応するデジタル階調データをラッチし（時刻ｔ１〜ｔ
２）、次に信号線Ｓ３，Ｓ９，Ｓ15，…Ｓ429に対応す
るデジタル階調データをラッチし（時刻ｔ３〜ｔ４）、
次に信号線Ｓ５，Ｓ11，Ｓ17，…Ｓ431に対応するデジ
タル階調データをラッチし（時刻ｔ５〜ｔ６）、次に信
号線Ｓ２，Ｓ８，Ｓ14，…Ｓ428に対応するデジタル階
調データをラッチし（時刻ｔ７〜ｔ８）、次に信号線Ｓ
４，Ｓ10，Ｓ16，…Ｓ430に対応するデジタル階調デー
タをラッチし（時刻ｔ９〜ｔ10）、次に信号線Ｓ６，Ｓ
12，Ｓ18，…Ｓ432に対応するデジタル階調データをラ
ッチする（時刻ｔ11〜ｔ12）。

【００５０】ロードラッチ回路６は、すべてのサンプリ
ングラッチ回路５が１回分のラッチを行った時点で、す
べてのサンプリングラッチ回路５の出力を同時にラッチ
する（時刻ｔ２，ｔ４，ｔ６，ｔ８，ｔ10，ｔ12）。し
たがって、１水平ラインを表示する間に６回、ロードラ
ッチ回路６はラッチ動作を行う。

【００５１】また、ロードラッチ回路６がデータをラッ
チしている間に、サンプリングラッチ回路５は、次のデ
ジタル階調データ（隣接する信号線に対応するデジタル
階調データ）をラッチする。

【００５２】ロードラッチ回路６でラッチされたデジタ
ル階調データは、Ｄ／Ａ変換回路７にてアナログ階調電
圧に変換される。Ｄ／Ａ変換回路７には、１水平ライン
期間の前半と後半で、互いに逆極性の電圧が供給され
る。例えば、図４は、ｎフレームにおける１水平ライン
期間の前半に正極性の電圧が供給され、後半に負極性の
電圧が供給される例を示している。この場合、次のフレ
ームでは、１水平ライン期間の前半に負極性の電圧が供
給され、後半に正極性の電圧が供給される。

【００５３】Ｄ／Ａ変換回路７から出力されたアナログ
階調電圧は、信号線選択回路８で選択された信号線に供
給される。信号線選択回路８は、信号線選択信号ＳＷ１
〜ＳＷ６の論理に応じて信号線の選択を行う。

【００５４】信号線選択信号ＳＷ１〜ＳＷ６は、ＳＷ１
→ＳＷ３→ＳＷ５→ＳＷ２→ＳＷ４→ＳＷ６の順にハイ
レベルになる。したがって、信号線Ｓ１，Ｓ７，…Ｓ42
7→Ｓ３，Ｓ９，…Ｓ429→Ｓ５，Ｓ11，…Ｓ431→Ｓ
２，Ｓ８，…Ｓ428→Ｓ４，Ｓ10，…Ｓ430→Ｓ６，Ｓ1
2，…Ｓ432の順に選択される。

【００５５】このように、本実施形態の信号線駆動回路
２は、１水平ライン期間の前半で奇数番目の信号線を駆
動し、後半で偶数番目の信号線を駆動する。上述したよ
うに、１水平ライン期間の前半と後半で、Ｄ／Ａ変換回
路７から出力されるアナログ階調電圧の極性が互いに逆
になるため、隣り合う信号線同士に互いに逆極性の電圧
が供給され、図２（ａ）に示すようなＶ反転駆動が行わ
れる。

【００５６】Ｖ反転駆動の場合、図２（ａ）に示すよう
に、フレームごとに、各信号線の電圧極性を切り替える
のが一般的であるため、Ｄ／Ａ変換回路７に供給される
電圧の極性をフレームごとに逆にすることにより、各信
号線の電圧極性をフレームごとに切り替えることができ
る。１秒間あたりのフレーム数は、通常のＣＲＴに合わ
せて、例えば６０に設定される。

【００５７】このように、本実施形態では、信号線を６
本おきに駆動するため、サンプリングラッチ回路５、ロ
ードラッチ回路６、およびＤ／Ａ変換回路７を信号線の
総数の１／６個だけ設ければよくなり、従来に比べて信
号線駆動回路２の実装面積を削減できる。したがって、
画素アレイ部１と信号線駆動回路２とを同一基板に容易
に形成することができる。

【００５８】また、１水平ライン期間の前半で奇数番目
の信号線を駆動した後、後半で偶数番目の信号線を駆動
するため、１水平ライン期間の前半と後半でアナログ階
調電圧の極性を切り替えるだけで、容易にＶ反転駆動を
実現できる。すなわち、電圧極性を切り替える回数が少
なくなるため、電圧制御が容易になり、ノイズの影響も
受けにくくなる。

【００５９】さらに、従来は、図１３に示すように、正
極性用の階調電源配線と負極性用の階調電源配線（両方
合わせて３２本）が必要であったが、本実施形態の場
合、その本数を半分に減らすことができ、配線領域を削
減できる。

【００６０】また、従来は、デジタル階調データのビッ
ト数をｎとしたときに、極性判別信号を含めて(n+1)本
必要であったデジタルビデオバスラインＬを、ｎ本に減
らすことができる。

【００６１】また、従来は、サンプリングラッチ回路
５、ロードラッチ回路６、およびＤ／Ａ変換回路７がい
ずれも、極性判別信号を含めて(n+1)ビットのデジタル
データを処理する必要があったが、本実施形態は、各回
路ともｎビットのデジタルデータを処理すればよくな
る。このため、サンプリングラッチ回路５、ロードラッ
チ回路６、およびＤ／Ａ変換回路７の実装面積を、それ
ぞれ１ビット分削減できる。

【００６２】（第２の実施形態）第２の実施形態は、第
１の実施形態の具体例であり、１６階調のQCIF規格（１
４４×１７６画素）の表示解像度をもつ液晶表示装置を
構成する例を示している。

【００６３】図５は本発明に係る液晶表示装置の第２の
実施形態のブロック図であり、信号線駆動回路２の構成
を示している。第２の実施形態の信号線駆動回路２は、
水平シフトレジスタ４と、レベル変換回路つきのサンプ
リングラッチ回路５ａと、ロードラッチ回路６と、階調
選択部１１と、信号線選択部１２とを備えている。

【００６４】水平シフトレジスタ４と外部入力端子XST
U，/XSTU，XCKU，/XCKUとの間には、保護ダイオード１
３とレベル変換回路(L/S、第１レベル変換回路)１４が
接続されている。このレベル変換回路１４は、外部入力
端子XSTU，XCKUに入力された各信号をレベル変換して、
スタートパルス信号ｘｓｔとドットクロック信号xclkと
を生成し、これら信号を水平シフトレジスタ４に供給す
る。

【００６５】保護ダイオード１３は、例えば図６に示す
ように、電源端子と接地端子間に直列接続されたPMOSト
ランジスタＱ１，Ｑ２とNMOSトランジスタＱ３，Ｑ４と
で構成される。なお、この保護ダイオード１３は、必ず
しも必須の構成ではない。

【００６６】レベル変換回路１４は、例えば図７のよう
な回路で構成される。図示のレベル変換回路は、０〜2.
5Ｖの電圧振幅をもつ入力信号ＩＮ，／ＩＮを、０〜１
０Ｖの電圧振幅をもつ出力信号OUT，/OUTに変換する。

【００６７】図７のレベル変換回路１４は、PMOSトラン
ジスタＱ５〜Ｑ９とNMOSトランジスタＱ10〜Ｑ14とで構
成され、NMOSトランジスタＱ11，Ｑ14は差動増幅器を構
成し、NMOSトランジスタＱ12，Ｑ13は差動増幅器を構成
している。これら差動増幅器は、入力信号ＩＮ，／ＩＮ
の論理に応じた電圧を出力する。具体的には、NMOSトラ
ンジスタＱ13，Ｑ14のドレイン端子から０〜１０Ｖの電
圧振幅の信号が出力される。

【００６８】水平シフトレジスタ４は、図８に詳細な回
路図を示すように、クロックドインバータとインバータ
とを組み合わせて構成される。

【００６９】サンプリングラッチ回路５ａには、外部か
ら４ビットのデジタル階調データが供給される。サンプ
リングラッチ回路５ａは、内部に複数のラッチ回路（図
８中の各ブロック５ａ）を備えており、各ラッチ回路
は、水平シフトレジスタ４から出力されたシフトパルス
に基づいて、デジタル階調データをラッチする。デジタ
ル階調データは、パネルの外側に設けられるデジタル階
調信号供給回路１５にて生成される。

【００７０】ロードラッチ回路６は、ロード信号LOAD，
/LOADに基づいて、サンプリングラッチ回路５ａ内の全
ラッチ回路のラッチ出力を同タイミングでラッチする。

【００７１】ロード信号LOAD，/LOAD信号は、水平シフ
トレジスタ４の最終段のレジスタ出力に基づいて生成さ
れる。具体的には、ロード信号LOAD，/LOADは、水平シ
フトレジスタ４の最終段のレジスタ出力をインバータチ
ェーン回路１６で複数に振り分けたものである。複数に
振り分ける理由は、ロード信号LOAD，/LOADのファンア
ウトを低減するためである。インバータチェーン回路１
６の出力端には保護ダイオード１７が接続されている。

【００７２】このように、ロード信号LOAD，/LOADを水
平シフトレジスタ４の出力を用いて生成することによ
り、外部からロード信号を供給する必要がなくなり、入
力信号数を削減できる。

【００７３】階調選択部１１は、図９に詳細な回路図を
示すように、デコーダ回路２１と、デコーダ回路２１の
各出力端子に接続された複数のレベル変換回路（レベル
シフタ、第２レベル変換回路）２２と、各レベル変換回
路２２の出力に応じてオン・オフ制御される複数のアナ
ログスイッチ（選択回路）２３とを有する。

【００７４】階調選択部１１には、図９の回路が複数設
けられている。具体的には、ロードラッチ回路６内の各
ラッチ回路ごとに図９の回路が設けられている。

【００７５】レベル変換回路２２は、例えば図１０のよ
うな回路で構成される。図１０の回路は、１０Ｖと(-5)
Ｖとの間に直列接続されたPMOSトランジスタＱ21および
NMOSトランジスタＱ22と、同じく１０Ｖと(-5)Ｖとの間
に直列接続されたPMOSトランジスタＱ23およびNMOSトラ
ンジスタＱ24とを有する。このレベル変換回路２２によ
り、０〜１０Ｖの入力電圧は、(-5)〜１０Ｖの電圧に変
換される。

【００７６】アナログスイッチ２３の一端にはアナログ
階調電圧が供給される。このアナログ階調電圧は、図１
１に示す抵抗分圧回路２４で生成される。抵抗分圧回路
２４から出力されたアナログ階調電圧Ｖ１〜Ｖ16は、ア
ナログバッファ（電流増幅回路）２５と保護ダイオード
３０を介して、対応するアナログスイッチの一端に供給
される。アナログスイッチ２３の他端には、対応する信
号線が接続されている。

【００７７】抵抗分圧回路２４には、外部から２種類の
基準電圧Ｖref1，Ｖref2が供給され、これら基準電圧を
抵抗で分圧することにより、アナログ階調電圧が生成さ
れる。

【００７８】このように、抵抗分圧回路２４とアナログ
スイッチ２３との間にアナログバッファ２５を設けるこ
とにより、抵抗分圧回路２４からアナログスイッチ２３
側に多くの電流を流す必要がなくなり、抵抗分圧回路２
４での消費電流を低減できる。具体的には、抵抗分圧回
路２４内の抵抗素子の抵抗値を十分に大きくすることが
できる。

【００７９】図９に示した16個のアナログスイッチ２３
のうち、いずれか一つのみがオンし、デジタル階調デー
タに応じたアナログ階調電圧が選択される。

【００８０】信号線選択部１２は、図１１に詳細な回路
図を示すように、複数のアナログスイッチ２５を有す
る。具体的には、階調選択部１１内の１６個のアナログ
スイッチ２３に対応して、６個のアナログスイッチ２５
が設けられる。これら６個のアナログスイッチ２５の一
端は、階調選択部１１内の１６個のアナログスイッチ２
３の各一端に互いに接続されている。また、これら６個
のアナログスイッチ２５の他端はそれぞれ対応する信号
線に接続されている。これら６個のアナログスイッチ２
５は、信号線選択信号SW１〜SW６の論理に応じてオン・
オフ制御される。

【００８１】パネル外部に設けられる選択信号供給回路
２６から供給された信号線選択信号ＳＷ１〜ＳＷ６は、
保護ダイオード２７を介して、レベル変換回路２８で電
圧レベルが変換された後にアナログスイッチ２５の制御
端子に供給される。

【００８２】レベル変換回路２８は、例えば図１２のよ
うな回路で構成される。この回路では、０〜2.5Ｖの電
圧振幅をもつ信号線選択信号を(-5)〜１０Ｖの電圧振幅
をもつ信号に変換する。図１２の点線で示したレベル変
換部３１は、図７の回路と同じであり、この回路の後段
にさらにPMOSトランジスタＱ25，Ｑ28とNMOSトランジス
タＱ26，Ｑ27，Ｑ29，Ｑ30からなるレベル変換部３２を
追加した構成になっている。レベル変換部３２では、レ
ベル変換部３１の出力である０〜１０Ｖの電圧振幅をも
つ信号を、(-5)〜１０Ｖの電圧振幅をもつ信号に変換す
る。

【００８３】信号線選択部１２は、信号線選択信号SW１
〜SW６の論理に応じて、隣接する６本の信号線のうちい
ずれか１本のみを選択する。

【００８４】信号線６本ごとに図１１の回路が設けら
れ、各回路ではいずれか一つの信号線のみにアナログ階
調電圧を供給する。これにより、信号線６本おきに表示
が行われる。画素アレイ部１には、図１１に示すよう
に、ＲＧＢの各色に対応する信号線が交互に並んでいる
ため、２画素単位で表示が行われることになる。

【００８５】このように、第２の実施形態では、１水平
ラインを表示する際、信号線を６本おきに６回に分けて
駆動するため、サンプリングラッチ回路５ａ、ロードラ
ッチ回路６および階調選択部１１を共用でき、信号線駆
動回路２の構成を簡略化できる。

【００８６】また、外部から入力された各種信号の電圧
レベルを変換するレベル変換回路を１４，２２，２８設
けたため、デジタル系の小振幅の信号を直接入力でき、
基板の外部でレベル変換を行う必要がなくなる。また、
アナログスイッチ２３の制御端子に入力される信号につ
いては、専用のレベル変換回路２２で電圧振幅を大きく
するようにしたため、アナログスイッチ２３のオン・オ
フを迅速に行うことができる。

【００８７】さらに、抵抗分圧回路２４は、外部から供
給された２種類の電圧のみに基づいて１６種類のアナロ
グ階調電圧を生成するため、外部から多種類の電圧を入
力しなくてすむ。また、抵抗分圧回路２４の各出力端子
にアナログバッファ２５を接続するため、抵抗分圧回路
２４からアナログスイッチ２３に多くの電流を流す必要
がなくなり、抵抗分圧回路２４の消費電流を削減でき
る。

【００８８】上述した各実施形態では、１４４×１７６
画素の表示解像度をもつ例について説明したが、これ以
外の表示解像度についても同様に適用可能である。

【００８９】また、上述した各実施形態では、信号線を
６本おきに駆動する例について説明したが、信号線を何
本おきに駆動するかは、特に限定されない。

【００９０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、信号線を複数本おきに複数回に分けて駆動するよ
うにしたため、第１ラッチ回路、第２ラッチ回路および
Ｄ／Ａ変換回路の数を削減でき、信号線駆動回路の構成
を簡略化できる。したがって、信号線駆動回路を信号
線、走査線および画素トランジスタ等と同一の絶縁基板
上に容易に形成できる。

【００９１】また、外部から入力された信号を絶縁基板
上でレベル変換するようにしたため、絶縁基板の外側で
レベル変換する必要がなくなる。また、絶縁基板上のト
ランジスタに最適なレベルに各信号の電圧レベルを設定
できるため、信号線駆動回路２の動作を安定化させるこ
とができる。

【００９２】さらに、外部から供給された２種類の電圧
のみでアナログ階調電圧を生成するため、外部から多種
類の電圧を供給する必要がなくなり、液晶表示装置全体
の構成を簡略化できる。

【図面の簡単な説明】

【図１】本発明に係る液晶表示装置の第１の実施形態の
ブロック図。

【図２】（ａ）はＶ反転駆動を説明する図、（ｂ）はＨ
Ｖ反転駆動を説明する図。

【図３】図１のＤ／Ａ変換回路７の詳細構成を示す回路
図。

【図４】図１の液晶表示装置のタイミング図。

【図５】本発明に係る液晶表示装置の第２の実施形態の
ブロック図。

【図６】保護ダイオードの詳細構成を示す回路図。

【図７】レベル変換回路の詳細構成を示す回路図。

【図８】水平シフトレジスタ、サンプリングラッチ回路
およびロードラッチ回路の接続関係を示す回路図。

【図９】階調選択部の詳細構成を示す回路図。

【図１０】レベル変換回路の詳細構成を示す回路図。

【図１１】抵抗分圧回路および信号線選択部の詳細構成
を示す回路図。

【図１２】レベル変換回路の詳細構成を示す回路図。

【図１３】従来の液晶表示装置の概略構成を示すブロッ
ク図。

【符号の説明】

１ 画素アレイ部 ２ 信号線駆動回路 ３ 走査線駆動回路 ４ 水平シフトレジスタ ５ サンプリングラッチ回路 ６ ロードラッチ回路 ７ Ｄ／Ａ変換回路 ８ 信号線選択回路 １１ 階調選択部 １２ 信号線選択部 １３ 保護ダイオード １４，２２，２８ レベル変換回路（Ｌ／Ｓ）

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｃ Ｆターム(参考） 2H093 NA33 NA43 NA53 NC13 NC15 NC22 NC23 NC24 NC26 NC34 ND50 ND54 NH06 5C006 AA16 AC02 AF83 BB16 BC03 BC06 BC13 BC23 BF04 BF49 EB05 FA42 FA43 5C080 AA10 BB05 DD23 DD30 FF09 JJ02 JJ03 JJ04 KK02

Claims (10)

【特許請求の範囲】
1. 【請求項１】縦横に列設された信号線および走査線と、 信号線および走査線の交点付近に形成された画素トラン
   ジスタと、を備えた液晶表示装置において、 複数ビットからなるデジタル階調データをそれぞれ異な
   るタイミングでラッチする複数の第１ラッチ回路と、 前記複数の第１ラッチ回路それぞれに対応して設けら
   れ、前記複数の第１ラッチ回路のそれぞれでラッチされ
   たラッチデータを同タイミングでラッチする複数の第２
   ラッチ回路と、 前記複数の第２ラッチ回路それぞれに対応して設けら
   れ、前記複数の第２ラッチ回路のそれぞれでラッチされ
   たラッチデータをアナログ階調電圧に変換する複数のＤ
   ／Ａ変換回路と、 信号線が複数本おきに複数回に分けて駆動されるよう
   に、各信号線に前記アナログ階調電圧を供給するか否か
   を切り替える信号線選択回路と、を備えることを特徴と
   する液晶表示装置。
2. 【請求項２】前記信号線選択回路は、信号線それぞれに
   対応して設けられ前記アナログ階調電圧を対応する信号
   線に供給するか否かを切り替える複数のアナログスイッ
   チを有し、信号線が複数本おきに複数回に分けて駆動さ
   れるように前記複数のアナログスイッチをオン・オフ制
   御することを特徴とする請求項１に記載の液晶表示装
   置。
3. 【請求項３】前記第１ラッチ回路、前記第２ラッチ回
   路、前記Ｄ／Ａ変換回路、および前記アナログスイッチ
   は、信号線、走査線および画素トランジスタと同一の絶
   縁基板上に形成され、 前記アナログスイッチは、前記Ｄ／Ａ変換回路それぞれ
   に対応して複数個ずつ設けられ、これら複数個の前記ア
   ナログスイッチが一つずつ順繰りにオンされることを特
   徴とする請求項２に記載の液晶表示装置。
4. 【請求項４】信号線の総数をｎ（ｎは２以上の整数）と
   したとき、前記第１ラッチ回路、前記第２ラッチ回路、
   および前記Ｄ／Ａ変換回路は、ｎ／ｍ（２≦ｍ＜ｎ／２
   で、ｎ／ｍは整数）個設けられ、 前記アナログスイッチは、前記Ｄ／Ａ変換回路それぞれ
   に対してｍ個ずつ設けられることを特徴とする請求項２
   または３のいずれかに記載の液晶表示装置。
5. 【請求項５】前記第１ラッチ回路にデジタル階調データ
   を供給するデジタル階調データ供給回路を備え、 前記デジタル階調データ供給回路は、ｍ本おきの信号線
   に対応する前記デジタル階調データを前記第１ラッチ回
   路に順に供給することを特徴とする請求項４に記載の液
   晶表示装置。
6. 【請求項６】前記第１ラッチ回路は、デジタル階調デー
   タをラッチする際に第１の電圧範囲のデジタル階調デー
   タに変換する第１レベル変換回路を備えることを特徴と
   する請求項１〜５のいずれかに記載の液晶表示装置。
7. 【請求項７】前記第２ラッチ回路と前記Ｄ／Ａ変換回路
   との間に介挿され、前記第２ラッチ回路から出力された
   デジタル階調データを第２の電圧範囲のデジタル階調デ
   ータに変換する第２レベル変換回路を備え、 前記Ｄ／Ａ変換回路は、前記第２レベル変換回路の出力
   に基づいて、アナログ階調電圧への変換を行うことを特
   徴とする請求項１〜６のいずれかに記載の液晶表示装
   置。
8. 【請求項８】前記Ｄ／Ａ変換回路は、 第１の電圧端子と第２の電圧端子との間に直列接続され
   た複数の抵抗素子と、 前記第２ラッチ回路の出力に基づいて、前記複数の抵抗
   素子それぞれの接続点の電圧のいずれかを選択して対応
   する信号線に供給する選択回路と、を有し、 前記第１および第２の電圧端子には、前記絶縁基板の外
   部からそれぞれ異なる電圧レベルの電圧が供給されるこ
   とを特徴とする請求項１〜７のいずれかに記載の液晶表
   示装置。
9. 【請求項９】前記複数の抵抗素子それぞれの接続点に接
   続された複数の電流増幅回路を備え、 前記選択回路は、前記第２ラッチ回路の出力に基づい
   て、前記電流増幅回路の出力のいずれかを選択すること
   を特徴とする請求項８に記載の液晶表示装置。
10. 【請求項１０】前記複数の第１ラッチ回路それぞれのラ
    ッチタイミング信号を出力するシフトレジスタを備え、 前記複数の第２ラッチ回路は、前記シフトレジスタの出
    力により生成されるロード信号に基づいてラッチ動作を
    行うことを特徴とする請求項１〜９のいずれかに記載の
    液晶表示装置。