KR102434053B1 - 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 - Google Patents

반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 제어 회로, 에러 정정 회로 및 스크러빙 컨트롤러를 포함한다. 상기 메모리 셀 어레이는 복수의 페이지들을 각각 구비하는 복수의 뱅크 어레이들을 포함한다. 상기 제어 회로는 외부의 메모리 컨트롤러로부터의 커맨드를 디코딩하여 제어 신호들을 생성한다. 상기 스크러빙 컨트롤러는 상기 메모리 셀 어레이의 제1 메모리 영역에 대한 액세스 횟수를 카운트하고, 상기 카운트된 액세스 횟수가 임계값에 도달하면, 상기 제1 메모리 영역에 인접한 적어도 하나의 이웃 메모리 영역에 대하여 스크러빙 동작이 수행되도록 상기 적어도 하나의 이웃 메모리 영역의 빅팀 어드레스와 내부 타이밍 제어 신호를 생성한다. 상기 제어 회로는 상기 스크러빙 동작이 수행되도록 상기 에러 정정 회로와 상기 스크러빙 컨트롤러를 제어한다.

Description

반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법{Semiconductor memory device, memory system including the same and method of operating the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 또한 특정 어드레스가 집중적으로 반도체 메모리 장치에 인가되는 경우, 상기 특정 어드레스가 지시하는 워드라인에 연결된 메모리 셀들의 데이터 리텐션 신뢰성은 상대적으로 저하될 수 있다.
본 발명의 일 목적은 내부 정보를 이용하여 디스터브된 메모리 셀들의 데이터 리텐션 신뢰성을 높일 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 상기 반도체 메모리 장치를 포함하여 내부 정보를 이용하여 디스터브된 메모리 셀들의 데이터 리텐션 신뢰성을 높일 수 있는 메모리 시스템을 제공하는 것이다.
본 발명의 일 목적은 내부 정보를 이용하여 디스터브된 메모리 셀들의 데이터 리텐션 신뢰성을 높일 수 있는 반도체 메모리 장치의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 제어 회로, 에러 정정 회로 및 스크러빙 컨트롤러를 포함한다. 상기 메모리 셀 어레이는 복수의 페이지들을 각각 구비하는 복수의 뱅크 어레이들을 포함한다. 상기 제어 회로는 외부의 메모리 컨트롤러로부터의 커맨드를 디코딩하여 제어 신호들을 생성한다. 상기 스크러빙 컨트롤러는 상기 메모리 셀 어레이의 제1 메모리 영역에 대한 액세스 횟수를 카운트하고, 상기 카운트된 액세스 횟수가 임계값에 도달하면, 상기 제1 메모리 영역에 인접한 적어도 하나의 이웃 메모리 영역에 대하여 스크러빙 동작이 수행되도록 상기 적어도 하나의 이웃 메모리 영역의 빅팀 어드레스와 내부 타이밍 제어 신호를 생성한다. 상기 제어 회로는 상기 스크러빙 동작이 수행되도록 상기 에러 정정 회로와 상기 스크러빙 컨트롤러를 제어한다.
실시예에 있어서, 상기 스크러빙 컨트롤러는 상기 메모리 컨트롤러로부터 주기적으로 수신되는 제1 커맨드에 응답하여 상기 에러 정정 회로가 상기 적어도 하나의 이웃 메모리 영역의 복수의 서브 페이지들 중 일부 서브 페이지들에 대하여 상기 스크러빙 동작을 수행하도록 상기 내부 타이밍 제어 신호를 생성할 수 있다.
상기 에러 정정 회로는 상기 메모리 컨트롤러로부터 상기 제1 커맨드가 수신되면, 상기 일부 서브 페이지들 각각으로부터 메인 데이터 및 패리티 데이터를 포함하는 제1 유닛의 데이터를 독출하고, 제1 유닛의 데이터에 포함되는 에러를 정정하고, 에러가 정정된 제1 유닛의 데이터를 상기 서브 페이지들 각각에 재기입하는 상기 스크러빙 동작을 순차적으로 수행할 수 있다.
상기 제1 유닛은 상기 반도체 메모리 장치의 코드워드 단위에 해당하고, 상기 제1 커맨드는 오토 리프레쉬 커맨드일 수 있다.
실시예에 있어서, 상기 제1 메모리 영역은 상기 복수의 페이지들 중 제1 페이지에 해당하고, 상기 적어도 하나의 메모리 영역은 상기 복수의 페이지들 중에서 상기 제1 페이지에 인접한 제2 페이지 및 제3 페이지를 포함할 수 있다.
상기 스크러빙 컨트롤러와 상기 에러 정정 회로는 상기 메모리 컨트롤러로부터 오토 리프레쉬 커맨드가 수신될 때마다 상기 제1 페이지를 구성하는 서브 페이지들 중 일부 서브 페이지들에 대하여 상기 스크러빙 동작을 수행할 수 있다. 상기 스크러빙 컨트롤러와 상기 에러 정정 회로는 상기 제1 페이지에 대하여 상기 스크러빙 동작이 완료된 후, 상기 메모리 컨트롤러로부터 상기 오토 리프레쉬 커맨드가 수신될 때마다 상기 제2 페이지를 구성하는 서브 페이지들 중 일부 서브 페이지들에 대하여 상기 스크러빙 동작을 수행할 수 있다.
실시예에 있어서, 상기 스크러빙 컨트롤러는 간섭 검출기, 빅팀 어드레스 생성기, 내부 스케쥴러, 어드레스 매니저 및 에러 카운터를 포함할 수 있다. 상기 간섭 검출기는 상기 제1 메모리 영역에 액세스 횟수를 카운트하여 정해진 시간 동안에 상기 제1 메모리 영역에 대한 액세스 횟수가 상기 임계값에 도달하면 제1 검출 신호를 생성할 수 있다. 상기 빅팀 어드레스 생성기는 상기 제1 검출 신호에 응답하여 상기 적어도 하나의 빅팀 어드레스를 생성할 수 있다. 상기 내부 스케쥴러는 상기 제어 회로로부터 오토 리프레쉬 커맨드에 응답하는 오토 리프레쉬 신호를 수신하여 상기 내부 타이밍 제어 신호를 생성할 수 있다. 상기 어드레스 매니저는 상기 오토 리프레쉬 신호, 상기 내부 타이밍 제어 신호 및 상기 적어도 하나의 빅팀 어드레스를 수신하고, 상기 적어도 하나의 빅팀 어드레스는 로우 디코더에 제공하고, 상기 적어도 하나의 이웃 메모리 영역의 복수의 서브 페이지들 중 일부 서브 페이지들을 지정하는 카운팅 신호를 칼럼 디코더에 제공할 수 있다. 상기 에러 카운터는 상기 복수의 서브 페이지들 일부가 에러를 포함하는 경우, 상기 에러 정정 회로가 생성하는 에러 발생 신호를 카운팅하고, 이웃 메모리 영역의 에러 발생 횟수가 기준값에 도달하는 경우 제2 검출 신호를 활성화시킬 수 있다.
상기 어드레스 매니저는 상기 오토 리프레쉬 신호가 인가될 때마다 상기 카운팅 신호의 값을 증가시키는 코드워드 카운터를 포함할 수 있다.
상기 간섭 감지기는 어드레스 카운터, 임계값 레지스터 및 비교기를 포함할 수 있다. 상기 어드레스 카운터는 상기 제1 메모리 영역에 액세스 횟수를 카운트할 수 있다. 상기 임계값 레지스터는 상기 임계값을 저장할 수 있다. 상기 비교기는 상기 카운팅된 액세스 횟수와 상기 임계값을 비교하여 상기 제1 검출 신호를 생성할 수 있다.
상기 비교기는 상기 카운팅된 액세스 횟수가 상기 임계값 이상인 경우에 상기 제1 검출 신호를 활성화시킬 수 있다.
상기 반도체 메모리 장치는 상기 제1 검출 신호 및 상기 제2 검출 신호 중 어느 하나에 응답하여 스크러빙 요구 신호를 상기 메모리 컨트롤러에 제공하는 스크러빙 요구 신호 생성기를 더 포함할 수 있다.
상기 메모리 컨트롤러는 상기 스크러빙 요구 신호에 응답하여 상기 반도체 메모리 장치에 스크러빙 커맨드를 인가할 수 있다.
상기 제어 회로는 상기 스크러빙 커맨드에 응답하여 상기 스크러빙 컨트롤러에 스크러빙 신호를 인가할 수 있다. 상기 스크러빙 컨트롤러와 상기 에러 정정 회로는 상기 스크러빙 신호에 응답하여 상기 적어도 하나의 이웃 메모리 영역의 서브 페이지들에 대하여 상기 스크러빙 동작을 연속적으로 수행할 수 있다.
상기 제1 메모리 영역은 상기 복수의 페이지들 중 제1 페이지에 해당하고, 상기 적어도 하나의 메모리 영역은 상기 복수의 페이지들 중에서 상기 제1 페이지에 인접한 제2 페이지 및 제3 페이지를 포함할 수 있다. 상기 스크러빙 컨트롤러와 상기 에러 정정 회로는 상기 스크러빙 신호에 응답하여 상기 제2 페이지의 서브 페이지들에 연속적으로 상기 스크러빙 동작을 수행한 후, 상기 제3 페이지의 서브 페이지들에 연속적으로 상기 스크러빙 동작을 수행할 수 있다.
상기 스크러빙 요구 신호 생성기는 상기 스크러빙 신호를 데이터 핀이 아닌 별도의 핀을 통하여 상기 메모리 컨트롤러에 전송할 수 있다.
실시예에 있어서, 상기 메모리 셀 어레이는 3차원 메모리 셀 어레이이고, 상기 뱅크 어레이들 각각은 동적 메모리 셀들을 구비할 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은 적어도 하나의 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 적어도 하나의 반도체 메모리 장치를 제어한다. 상기 적어도 하나의 반도체 메모리 장치는 메모리 셀 어레이, 제어 회로, 에러 정정 회로 및 스크러빙 컨트롤러를 포함한다. 상기 메모리 셀 어레이는 복수의 페이지들을 각각 구비하는 복수의 뱅크 어레이들을 포함한다. 상기 제어 회로는 상기 메모리 컨트롤러로부터의 커맨드를 디코딩하여 제어 신호들을 생성한다. 상기 스크러빙 컨트롤러는 상기 메모리 셀 어레이의 제1 메모리 영역에 대한 액세스 횟수를 카운트하고, 상기 카운트된 액세스 횟수가 임계값에 도달하면, 상기 제1 메모리 영역에 인접한 적어도 하나의 이웃 메모리 영역에 대하여 스크러빙 동작이 수행되도록 상기 적어도 하나의 이웃 메모리 영역의 빅팀 어드레스와 내부 타이밍 제어 신호를 생성한다. 상기 제어 회로는 상기 스크러빙 동작이 수행되도록 상기 에러 정정 회로와 상기 스크러빙 컨트롤러를 제어한다.
상기 본 발명이 일 목적을 달성하기 위한 메모리 셀 어레이와 에러 정정 회로 및 스크러빙 컨트롤러를 구비하는 반도체 메모리 장치의 동작 방법에서는, 상기 스크러빙 컨트롤러에서 상기 메모리 셀 어레이의 제1 메모리 영역에 대한 액세스 횟수를 카운팅하여 상기 제1 메모리 영역에 인접한 적어도 하나의 이웃 메모리 영역에 대한 간섭이 임계값에 도달하였는지 여부를 판단하고, 상기 액세스 횟수가 임계값에 도달하면, 상기 에러 정정 회로에서 상기 적어도 하나의 이웃 메모리 영역의 적어도 일부 서브 페이지들에 대하여 스크러빙 동작을 수행한다.
실시예에 있어서, 상기 스크러빙 동작은 상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러에서 오토 리프레쉬 커맨드가 수신될 때마다 상기 일부 서브 페이지들에 대하여 순차적으로 수행될 수 있다.
실시예에 있어서, 상기 방법에서는 상기 반도체 메모리 장치가 상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러에 스크러빙 요구 신호를 전송할 수 있다. 상기 스크러빙 동작은 상기 스크러빙 요구 신호에 응답하는 스크러빙 커맨드를 수신하여 상기 적어도 하나의 이웃 메모리 영역의 전체 서브 페이지들에 대하여 연속적으로 수행될 수 있다.
본 발명의 실시예들에 따르면, 반도체 메모리 장치의 스크러빙 컨트롤러가 메모리 셀 어레이의 제1 메모리 영역에 대한 집중 액세스를 검출하고, 제어 회로는 상기 제1 메모리 영역에 인접한 인접 메모리 영역에 대하여 스크러빙 동작이 수행되도록 에러 정정 회로와 상기 스크러빙 컨트롤러를 제어할 수 있다. 따라서 집중 액세스에 의한 디스터번스가 발생하여도 인접 메모리 영역에서 발생할 수 있는 에러를 반도체 메모리 장치의 내부 정보를 이용한 스크러빙 동작을 통하여 정정함으로써 반도체 메모리 장치의 성능을 높일 수 있다.
도 1은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4a 내지 도 4e는 도 3에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀의 예를 나타낸다.
도 6a 및 도 6b는 도 5의 MTJ 소자의 기입된 데이터에 따른 자화 방향을 나타낸다.
도 7은 메모리 셀들 간의 디스터번스를 설명하기 위한 회로도이다.
도 8은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 스크러빙 컨트롤러를 나타내는 블록도이다.
도 9는 도 8의 스크러빙 컨트롤러에서 간섭 검출기의 구성을 나타내는 블록도이다.
도 10은 노멀 모드에서 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 11은 도 3의 반도체 메모리 장치의 하나의 뱅크 어레이와 에러 정정 회로를 나타낸다.
도 12는 도 3의 반도체 메모리 장치에서 특정 메모리 영역에 대한 집중 액세스가 발생되는 경우 관련되는 구성 요소들을 나타낸다.
도 13은 스크러빙 동작이 수행되는 경우 도 3의 반도체 메모리 장치에서 에러 정정 회로와 입출력 게이팅 회로를 나타낸다.
도 14는 노멀 모드에서 도 3의 반도체 메모리 장치에서 에러 정정 회로와 입출력 게이팅 회로를 나타낸다.
도 15는 도 7의 반도체 메모리 장치에서 인접 메모리 영역에 대하여 스크러빙 동작이 수행되는 것을 나타낸다.
도 16은 도 14의 에러 정정 회로에서 ECC 인코더를 나타낸다.
도 17은 도 13 및 도 14의 에러 정정 회로에서 ECC 디코더를 나타낸다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 19는 도 18의 반도체 메모리 장치의 동작 방법을 예시적으로 보여주는 타이밍도이다.
도 20은 도 18의 반도체 메모리 장치의 동작 방법에서 스크러빙 동작을 구체적으로 나타내는 흐름도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 22는 도 21의 반도체 메모리 장치의 동작 방법을 예시적으로 보여주는 타이밍도이다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 24는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(또는, 전자 장치, 10)은 호스트(15) 및 메모리 시스템(20)을 포함할 수 있다. 메모리 시스템(20)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200n)을 포함할 수 있다.
호스트(15)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(20)과 통신할 수 있다. 또한 호스트(15)와 메모리 시스템(20)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 호스트(15)와 메모리 장치들(200a~200n) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(15)의 요청에 따라 반도체 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200n)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치들(200a~200n)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200n) 각각은 저항성 메모리 셀들을 구비하는 PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나일 일 수 있다. 다른 실시예에서, 반도체 메모리 장치들(200a~200n) 각각은 동적 메모리 셀들을 구비하는 DRAM(dynamic random access) 일 수 있다.
MRAM은 자기저항(magnetoresistance) 기반의 비휘발성 컴퓨터 메모리 기술이다. MRAM은 여러가지 면에서 휘발성 RAM과 다르다. MRAM은 비휘발성이기 때문에, 메모리 장치 전원이 오프되어도 MRAM은 메모리 내용을 유지할 수 있다.
일반적으로 비휘발성 RAM이 휘발성 RAM 보다 느리다고 하지만, MRAM은 휘발성 RAM의 독출 및 기입 응답 시간들에 견줄만한 독출 및 기입 응답 시간을 갖는다. 전하로서 데이터를 저장하는 전형적인 RAM 기술과는 달리, MRAM 데이터는 자기저항 요소들에 의해 데이터를 저장한다. 일반적으로, 자기저항 요소들은 2개 자성층들로 이루어지고, 각 자성층은 자화(magnetization)를 가진다.
MRAM은 두 개의 자성층과 그 사이에 개재된 절연막을 포함하는 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 사용하여 데이터를 읽고 쓰는 불휘발성 메모리 장치이다. 자성층의 자화 방향에 따라 자기 터널 접합 패턴의 저항값이 달라질 수 있는데, 이러한 저항값의 차이를 이용하여 데이터를 프로그래밍 또는 제거할 수 있다.
스핀 전달 토크(spin transfer torque: STT) 현상을 이용한 MRAM은 한쪽 방향으로 스핀(spin)이 분극화(polarized)된 전류를 흘려줄 때, 전자의 스핀 전달에 의해 자성층의 자화 방향이 달라지는 방식을 이용한다. 하나의 자성층(고정 층, pinned layer)의 자화 방향이 고정되고, 다른 하나의 자성층(자유 층, free layer)은 프로그램 전류에 의해 발생되는 자기장에 의해 자화 방향이 변할 수 있다.
프로그램 전류의 자기장은 두 자성층의 자화 방향을 평행(parallel) 하거나 반-평행(anti-parallel) 하게 배열할 수 있다. 자화 방향이 평행하면, 두 자성층들 사이의 저항이 낮은 로우("0") 상태를 나타낸다. 자화 방향이 반-평행하면, 두 자성층들 사이의 저항이 높은 하이("1") 상태를 나타낸다. 자유 층의 자화 방향 스위칭과 그 결과 자성층들 사이의 하이 또는 로우 저항 상태는 MRAM의 기입 및 독출 동작을 제공한다.
MRAM 기술이 비휘발성과 빠른 응답 시간을 제공하지만, MRAM 셀은 스케일링 한계에 부딪히고 기입 디스터번스(disturbance)에 민감하다. MRAM 자성층들 사이의 하이와 로우 저항 상태를 스위칭하기 위하여 인가되는 프로그램 전류는 전형적으로 높다(high). 이에 따라, MRAM 어레이 내 다수개의 셀들이 배열될 때, 하나의 메모리 셀로 인가되는 프로그램 전류는 인접한 셀의 자유 층의 필드 변화를 유발한다. 이러한 기입 디스터번스 문제는 STT 현상을 이용하여 해결할 수 있다. 전형적인 STT-MRAM(Spin Transfer Torque Magnetoresistive Random Access Memory)은 자기 터널 접합(magnetic tunnel junction, MTJ) 소자를 포함할 수 있다. MTJ 소자는 2개의 자성층들(고정 층, 자유 층)과 자성층들 사이의 절연층을 포함하는 자기 저항 데이터 저장 소자이다.
프로그램 전류는 전형적으로 MTJ 소자를 통해 흐른다. 고정 층은 프로그램 전류의 전자 스핀을 분극화하고, 스핀-분극된 전자 전류가 MTJ를 통과함에 따라 토크가 생성된다. 스핀-분극된 전자 전류는 자유 층에 토크를 가하면서 자유 층과 상호 작용한다. MTJ 소자를 통과하는 스핀-분극화된 전자 전류의 토크가 임계 스위칭 전류 밀도보다 크면, 스핀-분극된 전자 전류에 의해 가해지는 토크는 자유 층의 자화 방향을 스위치하기에 충분하다. 이에 따라, 자유 층의 자화 방향은 고정층에 대하여 평행 또는 반-평행으로 배열할 수 있고, MTJ 사이의 저항 상태가 변화된다.
STT-MRAM은, 스핀-분극된 전자 전류가 자기 저항 소자 내 자유 층을 스위치하기 위한 외부 자기장의 필요를 없애주는 특징을 갖는다. 게다가, 셀 사이즈 감소와 함께 프로그램 전류 감소에 따라 스케일링이 향상되고, 기입 디스터번스 문제를 해결한다. 추가적으로, STT-MRAM은 높은 터널 자기 저항 비가 가능하고, 하이와 로우 저항 상태들 사이의 높은 비를 허용하여, 자기 도메인(magnetic domain) 내 독출 동작을 향상시킨다.
MRAM은 DRAM (Dynamic Random Access Memory)의 저비용, 고용량 특성과 SRAM (Static Random Access Memory)의 고속 동작 특성, 그리고 플래쉬 메모리(Fresh Memory)의 불휘발성 특성을 모두 갖는 메모리 장치이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202), 데이터 핀(103, 203) 및 별도의 핀(104, 204)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 메인 데이터(MD)를 교환하고, 별도의 핀들(104, 204)은 전송선(TL4)을 통하여 스크러빙 요구 신호(SRS)를 전송할 수 있다. 후술되는 바와 같이, 반도체 메모리 장치(200a)는 스크러빙 요구 신호(SRS)에 응답하는 스크러벙 커맨드에 응답하여 적어도 하나의 빅팀 페이지에 대하여 스크러빙 동작을 수행할 수 있다.
반도체 메모리 장치(200a)는 메인 데이터(MD)가 저장되는 메모리 셀 어레이(300), 에러 정정 회로(400) 및 에러 정정 회로(400)를 제어하는 제어 회로(210)를 포함할 수 있다. 또한 반도체 메모리 장치(200a)는 집중 액세스되는 제1 메모리 영역에 인접하는 인접 메모리 영역에 대하여 수행되는 스크러빙 동작의 타이밍을 조절하는 스크러빙 컨트롤러(460)를 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 제어 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(297), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 에러 정정 회로(400), 데이터 입출력 버퍼(299), 스크러빙 컨트롤러(460) 및 스크러빙 요구 신호 생성기(490)를 포함할 수 있다.
실시예에 따라서, 리프레쉬 카운터(297)는 반도체 메모리 장치(200a)에 포함되지 않을 수도 있다. 즉 메모리 셀 어레이(300)가 복수의 저항성 메모리 셀들로 구현되는 경우, 리프레쉬 카운터(297)는 반도체 메모리 장치(200a)에 포함되지 않을 수도 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제4 뱅크 어레이들(310~340)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a~260d)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a~285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340), 제1 내지 제4 뱅크 센스 앰프들(285a~2854), 제1 내지 제4 뱅크 칼럼 디코더들(270a~270d) 및 제1 내지 제4 뱅크 로우 디코더들(260a~260d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 카운터(297)는 제어 회로(210)로부터의 제어에 따라 메모리 셀 어레이(300)에 포함되는 메모리 셀 로우들을 리프레쉬하기 위한 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다. 리프레쉬 카운터(297)는 메모리 셀 어레이(300)의 메모리 셀(MC)들이 동적 메모리 셀들로 구성되는 경우에 반도체 메모리 장치(200a)에 포함될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(297)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(245)로부터 출력된 로우 어드레스(RA)는 제1 내지 제4 뱅크 로우 디코더들(260a~260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(310~340)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(310~340)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에서 독출될 데이터는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에 기입될 메인 데이터(MD)는 상기 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(299)에 제공될 수 있다. 데이터 입출력 버퍼(299)에 제공된 메인 데이터(MD)는 에러 정정 회로(400)에서 코드워드(CW)로 인코딩되어 입출력 게이팅 회로(290)에 제공된다. 코드워드(CW)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
데이터 입출력 버퍼(299)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 메인 데이터(MD)를 에러 정정 회로(400)에 제공하고, 독출 동작에서는 에러 정정 회로(400)로부터 제공되는 메인 데이터(MD)를 메모리 컨트롤러(100)에 제공할 수 있다.
에러 정정 회로(400)는 기입 동작에서 데이터 입출력 버퍼(299)로부터 제공되는 메인 데이터(MD)에 기초하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 패리티 데이터를 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 코드워드(CW)를 뱅크 어레이에 기입할 수 있다.
또한 에러 정정 회로(400)는 독출 동작에서 하나의 뱅크 어레이에서 독출된 코드워드(CW)를 입출력 게이팅 회로(290)로부터 제공받을 수 있다. 에러 정정 회로(400)는 독출된 코드워드(CW)에 포함되는 패리티 데이터를 메인 데이터(MD)에 대한 디코딩을 수행하여 메인 데이터(MD)에 포함되는 싱글 비트 에러를 정정하여 데이터 입출력 버퍼(299)에 제공할 수 있다.
또한 에러 정정 회로(400)는 스크러빙 컨트롤러(460)가 메모리 셀 어레이(300)의 제1 메모리 영역에 대한 집중 액세스가 감지하면, 스크러빙 컨트롤러(460)의 제어에 따라 상기 제1 메모리 영역에 인접한 적어도 하나의 이웃 메모리 영역에 대하여 스크러빙 동작을 수행할 수 있다. 상기 스크러빙 동작에서, 에러 정정 회로(400)는 적어도 하나의 이웃 메모리 영역에 상응하는 페이지의 복수의 서브 페이지들 각각으로부터 독출된 메인 데이터와 패리티 데이터로 구성되는 제1 유닛의 데이터 중 패리티 데이터를 이용하여 제1 유닛의 에러를 정정하고 정정된 제1 유닛의 데이터를 해당 서브 페이지에 재기입(write-back)하는 동작을 순차적으로 수행할 수 있다.
제어 회로(210)는 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 회로(210)는 반도체 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL1), 에러 정정 회로(400)를 제2 제어 신호(CTL2) 및 스크러빙 컨트롤러(460)를 제어하는 제3 제어 신호(CTL3)를 생성할 수 있다. 또한 제어 회로(210)는 스크러빙 모드를 지시하는 모드 신호(MS)를 스크러빙 요구 신호 생성기(490)에 제공할 수 있다.
스크러빙 컨트롤러(460)는 메모리 셀 어레이(300)의 제1 메모리 영역에 대한 집중 액세스를 감지하면, 제1 검출 신호(DET1)와 스크러빙 요구 신호 생성기(490)와 제어 회로(210)에 제공할 수 있다. 제어 회로(210)는 제1 검출 신호(DET1)에 응답하여 적어도 하나의 이웃 메모리 영역에 대하여 스크러빙 동작이 수행되도록 입출력 게이팅 회로(290)와 에러 정정 회로(400)를 제어할 수 있다. 또한 스크러빙 컨트롤러(460)는 적어도 하나의 이웃 메모리 영역의 적어도 하나의 빅팀 어드레스들(VCT_ADDR1, VCT_ADDR2)을 로우 디코더(260)에 제공할 수 있다.
에러 정정 회로(400)는 적어도 하나의 빅팀 어드레스들(VCT_ADDR1, VCT_ADDR2)이 지정하는 적어도 하나의 이웃 메모리 영역에 대하여 ECC 디코딩을 수행하여 포함되는 에러를 정정하고, 에러가 정정된 제1 유닛의 데이터를 해당 서브 페이지에 재기입할 수 있다. 에러 정정 회로(400)가 적어도 하나의 이웃 메모리 영역에 대하여 ECC 디코딩을 수행함에 있어, 제1 유닛의 데이터에 에러가 발생할 때마다 에러 발생 신호(EGS)를 스크러빙 컨트롤러(460)에 제공할 수 있다.
에러 정정 회로(400)는 적어도 하나의 이웃 메모리 영역의 에러 발생 횟수가 기준값에 도달하는 경우 제2 검출 신호(DET2)를 스크러빙 리프레쉬 요구 신호 생성기(490)에 인가할 수 있고, 스크러빙 요구 신호 생성기(490)는 모드 신호(MS)에 따라 제1 검출 신호(DET1) 및 제2 검출 신호(DET2) 중 하나에 응답하여 스크러빙 요구 신호(SRS)를 별도의 핀(204)을 통하여 메모리 컨트롤러(100)에 즉시 제공할 수 있다.
모드 신호(MS)가 제1 스크러빙 모드를 지시하는 경우 스크러빙 요구 신호 생성기(490)는 제1 검출 신호(DET1)에 응답하여 스크러빙 요구 신호(SRS)를 메모리 컨트롤러(100)에 전송할 수 있다. 모드 신호(MS)가 제2 스크러빙 모드를 지시하는 경우 스크러빙 요구 신호 생성기(490)는 제2 검출 신호(DET2)에 응답하여 스크러빙 요구 신호(SRS)를 메모리 컨트롤러(100)에 전송할 수 있다.
메모리 컨트롤러(100)는 스크러빙 요구 신호(SRS)에 응답하여 스크러빙 커맨드를 반도체 메모리 장치(200a)에 인가하여 반도체 메모리 장치(200a)가 적어도 하나의 이웃 메모리 영역에 대하여 스크러빙 동작을 즉시 수행하도록 할 수 있다.
커맨드(CMD)가 스크러빙 커맨드인 경우에, 스크러빙 커맨드는 반도체 메모리 장치(200a)의 독출 동작을 위한 독출 커맨드와는 서로 다른 신호 조합으로 구성될 수 있다.
도 4a 내지 도 4e는 도 3에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 4a 내지 도 4d에서는 도 3의 메모리 셀(MC)이 저항성 메모리 셀로 구현된 경우를 나타내고, 도 4e는 도 3의 메모리 셀(MC)이 동적 메모리 셀로 구현된 경우를 나타낸다.
도 4a는 선택 소자가 없는 저항성 메모리 셀을 나타낸다. 도 4b 내지 도 4d는 선택 소자를 포함하는 저항성 메모리 셀을 나타낸다.
도 4a를 참조하면, 메모리 셀(MC)은 비트 라인(BTL) 및 워드 라인(WL)에 연결되는 저항성 소자(RE)를 포함한다. 이처럼 선택 소자가 없는 구조를 갖는 저항성 메모리 셀은 비트 라인(BTL)과 워드 라인(WL) 사이에 인가되는 전압에 의해서 데이터를 저장한다.
도 4b를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 다이오드(D)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 다이오드(D)는 워드 라인(WL) 및 비트 라인(BTL)의 바이어스에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 다이오드(D)는 워드 라인(WL) 전압에 의해 턴온 또는 턴오프 된다. 따라서, 비선택된 워드 라인(WL)에 일정 레벨 이상의 전압을 제공하면, 저항성 메모리 셀은 구동되지 않는다.
도 4c를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 양방향 다이오드(BD)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 양방향 다이오드(BD)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 양방향 다이오드(BD) 사이에 연결된다. 양방향 다이오드(BD)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 양방향 다이오드(BD)는 비선택 저항성 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 4d를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(CT)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트 라인(BTL)과 트랜지스터(CT) 사이에 연결된다. 트랜지스터(CT)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 메모리 셀(MC)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(CT)의 온-오프 여부에 따라 선택 또는 비선택될 수 있다.
도 4e를 참조하면, 메모리 셀(MC)은 셀 커패시터(CC)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 셀 커패시터(CC)를 비트라인에 연결 또는 차단하는 선택 소자이다. 트랜지스터(CT)는 셀 커패시터(CC)와 워드라인(WL)과 비트라인(BTL) 사이에 연결되며, 셀 커패시터(CC)는 트랜지스터(CT)와 플레이트 전압(미도시) 사이에 연결된다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀의 예를 나타낸다.
도 5를 참조하면, 메모리 셀(30)은 STT-MRAM 셀(30)로 구성될 수 있고, STT-MRAM 셀(30)은 MTJ 소자(40)와 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(WL)에 연결되고, 셀 트랜지스터(CT)의 제1 전극은 MTJ 소자(40)를 통해 비트라인(BTL)에 연결된다. 또한 셀 트랜지스터(CT)의 제2 전극은 소스라인(SL)에 연결된다.
MTJ 소자(40)는 자유 층(41)과 고정 층(43) 및 이들 사이에 터널 층(42)을 포함할 수 있다. 고정 층(43)의 자화 방향은 고정되어 있으며, 자유 층(41)의 자화 방향은 기입된 데이터에 따라 고정 층(43)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 고정 층(43)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM 셀(30)의 기입 동작을 하기 위해서, 워드라인(WL)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴 온시킨다. 비트라인(BL)과 소스 라인(SL)에는 프로그램 전류, 즉 기입 전류가 인가된다. 기입 전류의 방향은 MTJ 소자(40)에 기입될 로직 상태에 의해 결정된다.
STT-MRAM 셀의 독출 동작을 하기 위해서, 워드라인(WL)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온시키고, 비트라인(BL)과 소스라인(SL0)으로 독출 전류를 인가한다. 이에 따라, MTJ 소자(40) 양단으로 전압이 디벨롭되고, 센스 앰프(285a)에 의해 센싱되고, MTJ 소자(40)에 기입된 로직 상태를 결정하기 위한 기준 전압과 비교된다. 이에 따라, MTJ 소자(40)에 저장된 데이터를 판별할 수 있다.
도 6a 및 도 6b는 도 5의 MTJ 소자의 기입된 데이터에 따른 자화 방향을 나타낸다.
MTJ 소자(40)의 저항 값은 자유 층(41)의 자화 방향에 따라 달라진다. MTJ 소자(40)에 독출 전류(IR)를 흘리면 MTJ 소자(40)의 저항 값에 따른 데이터 전압이 출력된다. 리드 전류(IR)의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 독출 전류(IR)에 의해 자유 층(41)의 자화 방향이 변화되지 않는다.
도 6a를 참조하면, MTJ 소자(40)에서 자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, MTJ 소자(40)는 낮은 저항 값을 가진다. 이 경우, 데이터 "0"을 독출할 수 있다.
도 6b를 참조하면, MTJ 소자(40)는 자유 층(41)의 자화 방향이 고정 층(43)의 자화 방향과 반-평행(antiparallel)으로 배치된다. 이 때, MTJ 소자(40)는 높은 저항 값을 가진다. 이 경우, 데이터 "1"을 독출할 수 있다.
본 실시예에서 MTJ 소자(40)는 자유 층(41)과 고정 층(43)을 수평 자기 소자로 도시하였으나, 다른 실시예로서 자유 층(41)과 고정 층(43)은 수직 자기 소자를 이용할 수도 있다.
도 7은 메모리 셀들 간의 디스터번스를 설명하기 위한 회로도이다.
도 7에서는 메모리 셀들이 도 4e의 동적 메모리 셀들로 구성되는 경우를 가정한다.
도 7을 참조하면, 본 발명의 반도체 메모리 장치는 메모리 셀들(51, 52, 53)과 비트 라인 감지 증폭기(60)를 포함한다.
메모리 셀들(51, 52, 53) 각각은 동일한 비트 라인(BTL)에 연결된 것으로 가정한다. 그리고 메모리 셀(51)은 워드 라인(WL<q-1>)에, 메모리 셀(52)은 워드 라인(WL<q>)에, 그리고 메모리 셀(53)은 워드 라인(WL<q+1>)에 연결된다. 메모리 셀(51)은 액세스 트랜지스터(CT1)와 셀 커패시터(CC1)를 포함한다. 액세스 트랜지스터(CT1)의 게이트 단은 워드 라인(WL<q-1>)에 연결되고, 일단은 비트 라인(BTL)에 연결된다. 메모리 셀(52)은 액세스 트랜지스터(CT2)와 셀 커패시터(CC2)를 포함한다. 액세스 트랜지스터(CT2)의 게이트 단은 워드 라인(WL<q>)에, 일단은 비트 라인(BTL)에 연결된다. 그리고 메모리 셀(53)은 액세스 트랜지스터(CT3)와 셀 커패시터(CC3)를 포함한다. 액세스 트랜지스터(CT3)의 게이트 단은 워드 라인(WL<q+1>)에 연결되고, 일단은 비트 라인(BTL)에 연결된다.
비트 라인 감지 증폭기(60)는 비트 라인들(BTL, BTLB) 중에 저전위 비트 라인을 방전하는 N 감지 증폭기(NSA)와 비트 라인들(BTL, BTLB) 중에 고전위 비트 라인을 충전하는 P 감지 증폭기(PSA)를 포함할 수 있다.
리프레쉬 동작시에, 비트 라인 감지 증폭기(60)는 N 감지 증폭기(NSA) 또는 P 감지 증폭기(PSA)를 통해서 저장된 데이터를 선택된 메모리 셀에 재기입하게 될 것이다. 기입 동작이나 독출 동작시 워드 라인(WL<q>)에 부스팅 전압(예를 들면, Vpp)이 제공될 것이다. 그러면, 용량성 커플링(Capacitive Coupling) 효과에 의해서 인접한 워드 라인(WL<p-1>, WL<p+1>)의 전압은 선택 전압이 제공되지 않았음에도 상승하게 될 것이다. 이러한 용량성 커플링은 워드 라인들 간의 기생성 용량(Ccl1, Ccl2)으로 도시하였다. 리프레쉬 동작이 진행되지 않는 기간 동안에 워드 라인(WL<q>)이 반복적으로 액세스되면, 워드 라인(WL<q-1>, WL<q+1>)에 연결된 메모리 셀들(51, 53)의 셀 커패시터들(CC1, CC3)에 저장된 전하는 점점 누설될수 있다. 이 경우, 셀 커패시터(CC1)에 저장된 논리 '0'과 셀 커패시터(CC3)에 저장된 논리 '1'의 신뢰성은 보장되기 어렵다. 따라서, 적절한 시점에 워드 라인(WL<q-1>, WL<q+1>)에 연결된 메모리 셀들에 대한 스크러빙 동작이 필요하다.
본 발명의 실시 예에 따르면, 워드 라인(WL<q))에 연결된 메모리 셀들에 대한 집중 액세스가 감지되면, 반도체 메모리 장치(200a)는 적절한 시점에 워드 라인(WL<q-1>, WL<q+1>)에 연결된 메모리 셀들에 대한 스크러빙 동작을 수행하여 데이터 리텐션의 신뢰성을 높일 수 있다.
도 8은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 스크러빙 컨트롤러를 나타내는 블록도이다.
도 8을 참조하면, 스크러빙 컨트롤러(461)는 간섭 검출기(461), 빅팀 어드레스 생성기(468), 에러 카운터(469), 어드레스 매니저(470) 및 내부 스케쥴러(480)를 포함할 수 있다. 어드레스 매니저(470)는 코드워드 카운터(475)를 포함할 수 있다.
간섭 검출기(461)는 로우 어드레스(ROW_ADDR)에 기초하여 상기 제1 메모리 영역에 액세스 횟수를 카운트하여 정해진 시간 동안에 상기 제1 메모리 영역에 대한 액세스 횟수가 임계값에 도달하면 제1 검출 신호(DET1)를 생성할 수 있다.
빅팀 어드레스 생성기(468)는 제1 검출 신호(DET1)에 응답하여 적어도 하나의 빅팀 어드레스(VCT_ADDR1, VCT_ADDR2)를 생성할 수 있다. 적어도 하나의 빅팀 어드레스(VCT_ADDR1, VCT_ADDR2)는 상기 제1 메모리 영역에 인접한 제2 메모리 영역 및 제3 메모리 영역을 지정하는 로우 어드레스일 수 있다. 빅팀 어드레스 생성기(468)는 빅팀 어드레스(VCT_ADDR1, VCT_ADDR2)들을 어드레스 매니저(470)에 제공할 수 있다.
내부 스케쥴러(480)는 메모리 컨트롤러(100)로부터 오토-리프레쉬 커맨드가 인가될 때마다 제어 회로(210)에서 제공하는 오토-리프레쉬 신호(AERF)나 메모리 컨트롤러(100)로부터 스크러빙 커맨드가 인가되는 경우 제어 회로(210)에서 제공하는 스크러빙 신호(SRBS)에 응답하여 스크러빙 동작의 타이밍을 제어하기 위한 내부 타이밍 제어 신호(ITC)를 생성하고, 내부 타이밍 제어 신호(ITC)를 어드레스 매니저(470), 로우 디코더(260a), 칼럼 디코더(285a) 및 에러 정정 회로(400a)에 제공할 수 있다.
어드레스 매니저(470)는 내부 타이밍 제어 신호(ITC)를 수신하고, 내부 타이밍 제어 신호(ITC)가 규정하는 타이밍에 따라 적어도 하나의 빅팀 어드레스(VCT_ADDR1, VCT_ADDR2)를 로우 디코더(260a)에 제공할 수 있다.
코드워드 카운터(475)는 오토-리프레쉬 신호(AERF)가 인가될 때마다 하나의 페이지를 리프레쉬할 수 있는 리프레쉬 인터벌(tRFC) 동안에 스크러빙 동작을 수행할 수 있는 일부 서브 페이지들에 순차적으로 선택되도록 코드워드 카운팅 값(CWC)을 증가시키고, 스크러빙 신호(SRBS)가 인가되는 경우에는 빅팀 어드레스(VCT_ADDR1, VCT_ADDR2)에 각각 해당하는 제1 페이지의 서브 페이지들과 제2 페이지의 서브 페이지들이 연속적으로 선택되도록 코드워드 카운팅 값(CWC)을 증가시켜 칼럼 디코더(270a)에 제공할 수 있다.
에러 카운터(469)는 에러 정정 회로(400)가 빅팀 어드레스(VCT_ADDR1, VCT_ADDR2)에 각각 해당하는 제1 페이지의 서브 페이지들과 제2 페이지의 서브 페이지들에 스크러빙 동작을 수행하는 경우, 에러가 발생될 때마다 에러 정정 회로(400)가 제공하는 에러 발생 신호(EGS)를 카운팅하고, 제1 페이지 및 제2 페이지 중 하나의 에러 발생 횟수가 기준 값에 도달하는 경우 제2 검출 신호(DET2)를 스크러빙 요구 신호 생성기(490)에 제공할 수 있다. 에러 카운터(469)는 제2 검출 신호(DET2)를 스크러빙 요구 신호 생성기(490)에 제공하면서 자체적으로 리셋될 수 있다.
도 9는 도 8의 스크러빙 컨트롤러에서 간섭 검출기의 구성을 나타내는 블록도이다.
도 9를 참조하면, 간섭 검출기(461)는 액세스 카운터(462), 임계값 레지스터(464) 및 비교기(466)를 포함할 수 있다.
액세스 카운터(462)는 로우 어드레스(ROW_ADDR)에 기초하여 특정 어드레스(또는 특정 메모리 영역)에 대한 액세스 횟수를 카운팅할 수 있다. 예를 들면, 액세스 카운터(462)는 특정 워드 라인에 대한 액세스 횟수를 카운트할 수 있다. 액세스 횟수는 특정 워드 라인에 대해, 또는 적어도 2개의 워드 라인들로 구성되는 워드 라인 그룹에 대해 카운트될 수 있다. 뿐만 아니라, 액세스 횟수의 카운트는 특정 블록 단위, 뱅크 단위, 그리고 칩 단위로 수행될 수도 있을 것이다.
임계값 레지스터(464)는 특정 워드 라인이나 메모리 단위에서 데이터의 신뢰성을 보장할 수 있는 최대 간섭 발생 횟수를 저장한다. 예를 들면, 하나의 워드 라인에 대한 임계치가 임계값 레지스터(464)에 저장될 수도 있을 것이다. 또는 하나의 워드 라인 그룹이나, 하나의 블록, 하나의 뱅크 단위, 하나의 칩에 대한 임계값이 임계값 레지스터(464)에 저장될 수 있을 것이다.
비교기(466)는 임계값 레지스터(464)에 저장된 임계값과 액세스 카운트(462)에 의해서 카운트되는 특정 메모리 영역에 대한 액세스 횟수를 비교한다. 만일, 카운트된 액세스 횟수가 임계값에 도달하는 메모리 영역이 존재하는 경우, 비교기(466)는 제1 검출 신호(DET1)를 생성할 수 있다. 생성된 제1 검출 신호(DET1)는 제어 회로(210)에 제공될 수 있다.
도 10은 노멀 모드에서 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 10에서는 제어 회로(210), 제1 뱅크 어레이(310), 입출력 게이팅 회로(290) 및 에러 정정 회로(400)가 도시되어 있다. 도 8에서는 반도체 메모리 장치(200a)의 노멀 모드에서의 기입 동작을 나타낸다.
도 10을 참조하면, 제1 뱅크 어레이(310)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있다. 노멀 셀 어레이(NCA)는 복수의 제1 메모리 블록들(MB0~MB15, 311, 312, 313)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 제2 메모리 블록(314)을 포함할 수 있다. 제1 메모리 블록들(311, 312, 313)은 반도체 메모리 장치(200a)의 메모리 용량을 결정하는 블록이다. 제2 메모리 블록(314)은 ECC 용 및/또는 리던던시 리페어 용 블록이다. ECC 용 및/또는 리던던시 리페어 용 블록인 제2 메모리 블록(314)은 제1 메모리 블록들(311, 312, 313)에서 발생하는 불량 셀을 구제하기 위하여 ECC 용, 데이터 라인 리페어 용(data line repair) 및 블록 리페어용(block repair) 것으로 EDB 블록이라 칭할 수 도 있다.
제1 메모리 블록들(311, 312, 313) 각각은 행들 및 열들로 배열되는 복수의 제1 메모리 셀들을 포함하고, 제2 메모리 블록(314)도 행들 및 열들로 배열되는 복수의 제2 메모리 셀들을 포함한다.
제1 메모리 블록들(311, 312, 313) 각각의 행들은 예를 들어 8K 워드라인(WL)들로 구성되고, 열들은 예를 들어 1K 비트라인(BTL)들로 구성될 수 있다. 워드라인들(WL)과 비트라인들(BTL)의 교차점에 연결되는 제1 메모리 셀들은 동적 메모리 셀 또는 저항성 메모리 셀들로 구성될 수 있다. 제2 메모리 블록(314)의 행들은 예를 들어 8K 워드라인(WL)들로 구성되고, 열들은 예를 들어 1K 비트라인(RBTL)들로 구성될 수 있다. 워드라인들(WL)과 비트라인들(RBTL)의 교차점에 연결되는 제2 메모리 셀들은 동적 메모리 셀 또는 저항성 메모리 셀들로 구성될 수 있다.
입출력 게이팅 회로(290)는 제1 메모리 블록들(311, 312, 313) 및 제2 메모리 블록(294)과 각각 연결되는 복수의 스위칭 회로들(291a~291d)을 포함할 수 있다. 반도체 메모리 장치(200a)에서 비트라인들은 액세스할 수 있는 칼럼 로케이션의 최대 수를 나타내는 버스트 길이(burst length, BL)를 지원하기 위하여 버스트 길이에 해당하는 비트라인들이 동시에 액세스될 수 있다. 반도체 메모리 장치(200a)는 예시적으로 버스트 길이가 8로 설정될 수 있다. 이에 따라 비트라인들(BTL)은 128개의 칼럼 선택 신호들 각각에 연결되는 칼럼 선택부에 각각 연결되고 하나의 칼럼 선택부에 의하여 8개의 비트라인들이 동시에 선택될 수 있다.
에러 정정 회로(400)는 스위칭 회로들(291a~291d)과 상응하는 제1 데이터 라인들(GIO[0:127]) 및 제2 데이터 라인들(EDBIO[0:7]) 각각을 통하여 연결될 수 있다.
제어 회로(210)는 커맨드(CMD)를 디코딩하여 스위칭 회로들(291a~291d)을 제어하는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 제공하고, 제2 제어 신호(CTL2)를 에러 정정 회로(400)에 제공할 수 있다.
커맨드(CMD)가 기입 커맨드인 경우에, 에러 정정 회로(400)는 메인 데이터(MD)를 인코딩하여 메인 데이터(MD)와 패리티 데이터를 포함하는 코드워드(CW)를 생성할 수 있다. 메인 데이터(MD)는 제1 메모리 블록들(311, 312, 313)에 저장되고 패리티 데이터는 제2 메모리 블록(314)에 저장될 수 있다.
도 11은 도 3의 반도체 메모리 장치의 하나의 뱅크 어레이와 에러 정정 회로를 나타낸다.
도 11에서는 제1 뱅크 어레이(310)의 구성을 도시하였으나, 제2 내지 제4 뱅크 어레이(320~340)들 각각의 구성은 제1 뱅크 어레이(310)의 구성과 실질적으로 동일할 수 있다.
도 11에서는 제1 뱅크 어레이(310)의 하나의 페이지가 8Kb의 사이즈를 가지고 서브 페이지가 128b를 갖는 예가 도시된다. 또한, 각각의 서브 페이지에 대응하여 8b의 패리티가 저장되며, 128b의 서브 페이지의 데이터와 8b의 패리티가 순차적으로 독출되어 에러 정정 회로(400)로 제공된다. 에러 검출 및 정정과 관련하여 해밍 코드가 에러 정정 회로(400)에 적용될 수 있다.
도 12는 도 3의 반도체 메모리 장치에서 특정 메모리 영역에 대한 집중 액세스가 발생되는 경우 관련되는 구성 요소들을 나타낸다.
도 12에서는 제어 회로(210), 제1 뱅크 어레이(310), 입출력 게이팅 회로(290), 에러 정정 회로(400), 스크러빙 컨트롤러(460) 및 스크러빙 요구 신호 생성기(490)가 도시되어 있다. 또한 도 12에서는 빅팀 어드레스(VCT_ADDR1)이 지정하는 빅팀 워드라인(VCT_WL1)에 연결되는 메모리 셀들에 수행되는 스크러빙 동작을 설명한다.
스크러빙 컨트롤러(460)는 로우 어드레스(ROW_ADDR)에 기초하여 제1 메모리 영역에 대한 액세스가 집중되어 제1 메모리 영역에 대한 액세스 횟수가 임계값에 도달하는 경우, 제1 검출 신호(DET1)를 제어 회로(210)에 제공하고, 빅팀 어드레스들(VCT_ADDR1, VCT_ADDR2)과 내부 타이밍 제어 신호(ITC)를 생성하여 에러 정정 회로(400)가 빅팀 어드레스들(VCT_ADDR1, VCT_ADDR2)이 지정하는 제2 페이지와 제3 페이지의 서브 페이지들에 대하여 스크러빙 동작을 수행하도록 할 수 있다. 이 때, 제어 회로(210)는 오토 리프레쉬 커맨드가 수신될 때마다 오토 리프레쉬 신호를 스크러빙 컨트롤러(460)에 제공할 수 있고, 스크러빙 컨트롤러(460)는 오토 리프레쉬 신호에 기초하여 내부 타이밍 제어 신호(ITC)를 생성할 수 있다.
에러 정정 회로(400)는 상기 스크러빙 동작을 수행하면서, 서브 페이지들 각각에서 에러가 발생할 때마다 에러 발생 신호(EGS)를 스크러빙 컨트롤러(460)에 제공할 수 있다. 스크러빙 컨트롤러(460)는 에러 발생 신호(EGS)에 기초하여 제2 페이지 또는 제3 페이지의 에러 발생 횟수를 카운트하고, 카운트된 에러 발생 횟수가 기준 값에 도달하는 경우, 제2 검출 신호(DET2)를 활성화시켜 스크러빙 요구 신호 생성기(490)에 제공할 수 있다.
스크러빙 요구 신호 생성기(490)는 상술한 바와 같이, 모드 신호(MS)에 따라 제1 검출 신호(DET1) 및 2 검출 신호(DET2) 중 하나에 응답하여 스크러빙 요구 신호(SRS)를 메모리 컨트롤러(100)에 즉시 전송할 수 있다. 메모리 컨트롤러(100)는 스크러빙 요구 신호(SRS)에 응답하여 스크러빙 커맨드를 제어 회로(210)에 인가할 수 있다.
제어 회로(210)는 스크러빙 커맨드에 응답하여 스크러빙 신호를 스크러빙 컨트롤러(460)에 제공하고, 스크러빙 컨트롤러(460)는 스크러빙 신호에 응답하여 제2 페이지의 서브 페이지들 및 제3 페이지의 서브 페이지들에 대하여 상기 스크러빙 동작이 연속적으로 수행되도록 내부 타이밍 제어 신호(ITC)를 생성할 수 있다.
도 13은 스크러빙 동작이 수행되는 경우 도 3의 반도체 메모리 장치에서 에러 정정 회로와 입출력 게이팅 회로를 나타낸다.
도 13을 참조하면, ECC 회로(400)는 ECC 인코더(410) 및 ECC 디코더(430)를 포함할 수 있다. 입출력 게이팅 회로(290)는 스위칭부(291), 기입 드라이버(293) 및 래치부(295)를 포함할 수 있다. 입출력 게이팅 회로(290)는 마스킹 로직(296)을 더 포함할 수 있다. 스위칭부(291)는 도 10 및 도 12의 스위치들(291a~291d)을 포함할 수 있다. 입출력 게이팅 회로(290)는 스크러빙 모드에서 메모리 셀 어레이(300)의 어느 하나의 페이지의 서브 페이지로부터의 독출 코드워드(RCW)를 ECC 디코더(430)에 제공할 수 있다. ECC 디코더(430)는 독출 코드워드(RCW)의 패리티 데이터를 이용하여 독출 코드워드(RCW)의 에러를 정정하여 정정된 코드워드(C_CW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 입출력 게이팅 회로(290)는 ECC 디코더(430)로부터 정정된 코드워드(C_CW)를 제공받아, 에러가 정정된 코드워드(C_CW)를 상기 서브 페이지에 재기입할 수 있다. 에러 정정 회로(400)는 상기 스크러빙 동작을 수행하면서 독출 코드워드(RCW)에 에러가 발생할 때마다 에러 발생 신호(EGS)를 제어 회로(210)에 제공할 수 있다.
ECC 디코더(430)는 스크러빙 모드에서 제2 제어 신호(CTL2)에 응답하여 상술한 스크러빙 동작을 수행할 수 있다.
도 14는 노멀 모드에서 도 3의 반도체 메모리 장치에서 에러 정정 회로와 입출력 게이팅 회로를 나타낸다.
도 14를 참조하면, 노멀 모드의 독출 동작에서, 입출력 게이팅 회로(290)는 메모리 셀 어레이(300)의 타겟 페이지로부터의 독출 코드워드(RCW)를 ECC 디코더(430)에 제공하고, ECC 디코더(430)는 독출 코드워드(RCW)의 패리티 데이터를 이용하여 독출 코드워드(RCW)에 포함되는 에러를 정정하여 정정된 메인 데이터(C_MD)를 데이터 입출력 버퍼(299)에 제공할 수 있다.
기입 동작에서, ECC 인코더(410)는 기입 메인 데이터(MD)에 기초하여 패리티 데이터를 생성하고, 기입 메인 데이터(MD)와 패리티 데이터를 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 기입 드라이버(293)는 코드워드(CW)를 타겟 페이지 기입할 수 있다.
마스킹 로직(296)은 마스크된 기입 동작 시에 메모리 컨트롤러(100)로부터 인가되는 마스크 신호(DM)에 응답하여 기입 드라이버(293)와 ECC 인코더(410)가 마스크된 기입 동작을 수행하도록 할 수 있다.
도 15는 도 7의 반도체 메모리 장치에서 인접 메모리 영역에 대하여 스크러빙 동작이 수행되는 것을 나타낸다.
도 10, 도 13 및 도 15를 참조하면, 스크러빙 컨트롤러(460)가 제1 메모리 영역에 대한 집중 액세스를 감지하여 제1 검출 신호(DET1)를 제어 회로(210)에 제공하면, 제2 제어 신호(CTL2)와 빅팀 어드레스들(VCT_ADDR1, VCT_ADDR2)에 기초하여 뱅크 어레이(310)의 제2 페이지의 서브 페이지로부터 128 비트의 메인 데이터(511) 및 8 비트의 패리티 데이터(PRT)를 포함하는 제1 유닛의 코드워드(CW)가 독출되어(521), ECC 디코더(430)로 제공된다. 메인 데이터(511)는 하나의 에러 비트(ER)를 포함할 수 있다. ECC 디코더(430)는 독출된 제1 유닛의 코드워드(CW)에 대하여 ECC 디코딩(522)을 수행하여 메인 데이터(511)의 에러 비트(ER)를 정정하여 정정된 메인 데이터(511')와 패리티 데이터(PRT)를 정정된 코드워드로서 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 정정된 코드워드를 해당 서브 페이지에 재기입(write back)한다(523).
도 16은 도 14의 에러 정정 회로에서 ECC 인코더를 나타낸다.
도 16을 참조하면, ECC 인코더(410)는 패리티 생성기(411)를 포함할 수 있다. 패리티 생성기(411)는 기입 동작에서 기입 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 데이터(PRT)를 생성하고, 기입 데이터(MD)와 패리티 데이터(PRT)를 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다.
도 17은 도 13 및 도 14의 에러 정정 회로에서 ECC 디코더를 나타낸다.
도 17을 참조하면, ECC 디코더(430)는 체크 비트 생성기(431), 신드롬 생성기(433) 및 데이터 정정기(435)를 포함할 수 있다.
체크 비트 생성기(431)는 독출 데이터(RMD)를 기초로 하여 체크 비트들(CHB)을 생성할 수 있다. 신드롬 생성기(433)는 체크 비트들(CHB)과 독출 코드워드에 포함되는 패리티 데이터(PRT)를 기초로 독출 데이터(RMD)에 에러가 존재하는지 여부와 에러의 위치를 나타내는 신드롬 데이터(SDR)를 생성할 수 있다. 데이터 정정기(435)는 신드롬 데이터(SDR)에 기초하여 독출 데이터(RMD)의 에러를 정정하고, ECS 모드에서는 정정된 코드워드(C_CW)를 입출력 게이팅 회로(290)에 제공하고, 독출 동작에서는 정정된 메인 데이터(C_MD)를 데이터 입출력 버퍼(299)에 제공할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2, 도 3, 도 7 내지 도 18을 참조하면, 메모리 셀 어레이(300), 에러 정정 회로(400) 및 스크러빙 컨트롤러(460)를 포함하는 반도체 메모리 장치(200a)의 동작 방법에서는 메모리 컨트롤러(100)로부터 커맨드에 응답하여 반도체 메모리 장치(200a)가 메모리 셀 어레이(300)에 대하여 기입 동작, 독출 동작 및 리프레쉬 동작과 같은 노멀 메모리 동작을 수행한다(S510). 상기 메모리 셀 어레이(300)에 대한 노멀 메모리 동작의 수행중에 스크러빙 컨트롤러(460)는 상기 메모리 셀 어레이(300)의 제1 메모리 영역에 대한 엑세스 횟수를 카운팅하여 상기 제1 메모리 영역에 인접한 적어도 하나의 이웃 메모리 영역에 대한 간섭이 임계값에 도달하였는지 여부를 판단한다(S520). 즉 상기 제1 메모리 영역에 대한 집중 액세스에 의하여 적어도 하나의 빅팀 어드레스가 검출되었는지 여부를 판단한다.
상기 제1 메모리 영역에 대한 액세스 횟수가 임계값에 도달하면(S520에서 YES), 에러 정정 회로(400)를 이용하여 상기 적어도 하나의 이웃 메모리 영역의 적어도 일부 서브 페이지들에 대하여 스크러빙 동작을 수행한다(S600). 상기 제1 메모리 영역에 대한 액세스 횟수가 임계값에 도달하지 않으면(S520에서 NO), 다시 노멀 메모리 동작을 수행한다(S510).
상기 적어도 하나의 이웃 메모리 영역의 서브 페이지들 모두에 대하여 상기 스크러빙 동작이 수행되었는지 여부를 판단한다(S530). 상기 적어도 하나의 이웃 메모리 영역의 서브 페이지들 모두에 대하여 상기 스크러빙 동작이 수행되지 않았으면(S530에서 NO), 다른 서브 페이지들에 대하여 스크러빙 동작을 수행하고(S600), 상기 적어도 하나의 이웃 메모리 영역의 서브 페이지들 모두에 대하여 상기 스크러빙 동작이 수행되었으면(S530에서 YES), 메모리 컨트롤러(100)로부터의 커맨드에 응답하여 노멀 메모리 동작을 수행한다(S510).
도 19는 도 18의 반도체 메모리 장치의 동작 방법을 예시적으로 보여주는 타이밍도이다.
도 19는 도 3의 반도체 메모리 장치(200a)에서 적어도 하나의 이웃 메모리 영역의 서브 페이지들에 대한 스크러빙 동작이 메모리 컨트롤러(100)로부터 오토 리프레쉬 커맨드가 인가될 때마다 수행되는 경우를 나타낸다.
T0 시점은 제1 메모리 영역에 대한 액세스 횟수의 카운트가 시작되는 시점을 나타낸다. 도 8의 간섭 검출기(461)는 제1 메모리 영역에 대한 액세스 횟수의 카운트를 T0 시점에서 시작할 수 있다. 예시적으로 간섭 검출기(461)는 하나의 행(또는 하나의 페이지)에 대한 액세스 횟수를 카운트하는 것으로 가정한다.
T1 시점에서 간섭 검출기(461)에 의하여 카운트되는 액세스 횟수가 임계값에 도달하면, 간섭 검출기(461)는 제1 검출 신호(DET1)를 생성한다. T2 시점에서 메모리 컨트롤러(100)로부터 오토 리프레쉬 커맨드(CMD1)가 인가되면, 스크러빙 컨트롤러(460)와 에러 정정 회로(400)는 하나의 페이지에 대한 오토 리프레쉬 동작이 수행되는 리프레쉬 사이클(tRFC) 동안, 제1 메모리 영역에 인접한 제2 페이지의 서브 페이지들의 일부에 대하여 T3 시점에서 T4 시점까지 제1 스크러빙 동작을 수행한다(1st PSO). 또한 T5 시점에서 메모리 컨트롤러(100)로부터 오토 리프레쉬 커맨드(CMD2)가 인가되면, 스크러빙 컨트롤러(460)와 에러 정정 회로(400)는 리프레쉬 사이클(tRFC) 동안, 상기 제1 페이지의 서브 페이지들의 다른 일부에 대하여 T6 시점에서 T7 시점까지 제2 스크러빙 동작을 수행한다(2nd PSO). 제2 스크러빙 동작은 액티브 커맨드(ACT)가 인가되는 T7 시점에서 완료된다.
T7 시점 이후에도 메모리 컨트롤러(100)로부터 오토 리프레쉬 커맨드가 인가될 때마다 스크러빙 컨트롤러(460)와 에러 정정 회로(400)는 리프레쉬 사이클(tRFC) 동안 제2 페이지의 다른 서브 페이지들 및 제1 메모리 영역에 인접한 제3 페이지의 서브 페이지들의 일부에 대하여 상기 스크러빙 동작을 수행할 수 있다.
도 20은 도 18의 반도체 메모리 장치의 동작 방법에서 스크러빙 동작을 구체적으로 나타내는 흐름도이다.
도 2, 도 3, 도 7 내지 도 20을 참조하면, 제1 검출 신호(DET1)가 제어 회로(210)에 제공되면, 빅팀 어드레스(VCT_ADDR1)가 지정하는 제2 페이지의 적어도 하나의 서브 페이지를 선택하고, 상기 서브 페이지로부터 메인 데이터(MD) 및 패리티 데이터(PRT)를 구비하는 제1 유닛(CW)의 데이터를 독출한다(S610).
에러 정정 회로(400)의 ECC 디코더(430)에서 신드롬 데이터(SDR)를 생성하여(S620)하여 제1 유닛(CW)의 데이터에 에러가 존재하는지 여부를 판단한다(S630). 즉 신드롬 생성기(433)는 체크 비트들(CHB)과 패리티 데이터(PRT)의 동일성 여부를 판단하여 신드롬 데이터(SDR)를 생성한다. 신드롬 데이터(SDR)의 적어도 하나의 비트가 '0'이 아닌 경우에는 제1 유닛(CW)의 데이터에 에러가 존재하는 것이다.
제1 유닛(CW)의 데이터에 에러가 존재하는 경우(S630에서 YES), 신드롬 데이터(SDR)를 기초하여 에러의 위치를 판단하고(S640), 상기 제1 유닛의 데이터(CW) 중 패리티 데이터(PRT)를 이용하여 에러를 정정하고(S650). 입출력 게이팅 회로(290)는 정정된 코드워드(C_CW)를 서브 페이지에 재기입한다(S660).
제1 유닛(CW)의 데이터에 에러가 존재하지 않는 경우(S630에서 NO), 에러 정정 회로(400)는 제2 페이지의 다음 서브 페이지에 대하여 상술한 동작을 반복할 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2, 도 3, 도 7 내지 도 17 및 도 21을 참조하면, 메모리 셀 어레이(300), 에러 정정 회로(400) 및 스크러빙 컨트롤러(460)를 포함하는 반도체 메모리 장치(200a)의 동작 방법에서는 메모리 컨트롤러(100)로부터 커맨드에 응답하여 반도체 메모리 장치(200a)가 메모리 셀 어레이(300)에 대하여 기입 동작, 독출 동작 및 리프레쉬 동작과 같은 노멀 메모리 동작을 수행한다(S710). 상기 메모리 셀 어레이(300)에 대한 노멀 메모리 동작의 수행중에 스크러빙 컨트롤러(460)는 상기 메모리 셀 어레이(300)의 제1 메모리 영역에 대한 엑세스 횟수를 카운팅하여 상기 제1 메모리 영역에 인접한 적어도 하나의 이웃 메모리 영역에 대한 간섭이 임계값에 도달하였는지 여부를 판단한다(S720). 즉 상기 제1 메모리 영역에 대한 집중 액세스에 의하여 적어도 하나의 빅팀 어드레스가 검출되었는지 여부를 판단한다.
상기 제1 메모리 영역에 대한 액세스 횟수가 임계값에 도달하지 않으면(S520에서 NO), 다시 노멀 메모리 동작을 수행한다(S510). 상기 제1 메모리 영역에 대한 액세스 횟수가 임계값에 도달하면(S720에서 YES), 스크러빙 신호 생성기(490)를 이용하여 메모리 컨트롤러(100)에 스크러빙 요구 신호(SRS)를 전송한다(S730).
메모리 컨트롤러(100)는 스크러빙 요구 신호(SRS)에 응답하여 스크러빙 커맨드를 반도체 메모리 장치(200a)에 인가한다(S740). 제어 회로(210a)는 스크러빙 컨트롤러(460)와 에러 정정 회로(400)를 제어하여 상기 적어도 하나의 이웃 메모리 영역의 서브 페이지들 모두에 대하여 스크러빙 동작이 수행되도록 한다(S750).
도 22는 도 21의 반도체 메모리 장치의 동작 방법을 예시적으로 보여주는 타이밍도이다.
도 22는 도 3의 반도체 메모리 장치(200a)에서 적어도 하나의 이웃 메모리 영역의 서브 페이지들에 대한 스크러빙 동작이 반도체 메모리 장치(200a)가 스크러빙 요구 신호(SRS)를 메모리 컨트롤러(100)에 전송하고 메모리 컨트롤러(100)로부터의 스크러빙 커맨드에 응답하여 수행되는 경우를 나타낸다.
T0 시점은 제1 메모리 영역에 대한 액세스 횟수의 카운트가 시작되는 시점을 나타낸다. 도 8의 간섭 검출기(461)는 제1 메모리 영역에 대한 액세스 횟수의 카운트를 T0 시점에서 시작할 수 있다. 예시적으로 간섭 검출기(461)는 하나의 행(또는 하나의 페이지)에 대한 액세스 횟수를 카운트하는 것으로 가정한다.
T1 시점에서 간섭 검출기(461)에 의하여 카운트되는 액세스 횟수가 임계값에 도달하면, 간섭 검출기(461)는 제1 검출 신호(DET1)를 생성한다. T2 시점에서 반도체 메모리 장치(200a)는 메모리 컨트롤러(100)에 스크러빙 요구 신호(SRS)를 전송하고, 스크러빙 요구 신호(SRS)에 응답하여 T3 시점에서 메모리 컨트롤러(100)는 스크러빙 커맨드(CMD)를 반도체 메모리 장치(200a)에 인가한다.
스크러빙 커맨드(CMD)에 응답하여 스크러빙 컨트롤러(460)와 에러 정정 회로(400)는 제1 메모리 영역에 인접한 제2 페이지의 서브 페이지들과 제3 페이지의 서브 페이지들에 대하여 T4 시점에서 T5 시점까지 스크러빙 동작을 연속적으로 수행한다(SCRUB_OP).
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 23에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역은 도 3을 참조하여 설명한 바와 같이 복수의 뱅크 어레이들을 포함할 수 있다.
또한 제1 반도체 레이어(610)는 제어 회로(6107)를 더 포함할 수 있다. 제어 회로(6107)는 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 제어 신호들을 생성할 수 있다.
한편, 제k 반도체 레이어(620)는, 메모리 영역(621)에 저장될 데이터에 대하여 ECC 인코딩을 수행하고, 메모리 영역(621)으로부터 독출된 데이터에 대하여 ECC 디코딩을 수행하는 에러 정정 회로(622)를 포함할 수 있다. 또한 제k 반도체 레이어(620)는 메모리 영역(621)의 제1 메모리 영역에 대한 집중 액세스를 검출하고, 상기 제1 메모리 영역에 인접한 인접 메모리 영역의 빅팀 어드레스를 생성하고, 상기 인접 메모리 영역에 대한 스크러빙 동작의 타이밍을 조절하는 스크러빙 컨트롤러(623)를 포함할 수 있다.
도 24는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 24를 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 장치(730)를 포함할 수 있다. 반도체 메모리 장치(730)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 예컨대, 반도체 메모리 장치(730)는 DRAM 칩이나 MRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
마스터 칩(731)과 슬레이브 칩(732)은 도 3의 반도체 메모리 장치(200a)를 포함할 수 있다. 따라서 반도체 메모리 장치는 도 2 내지 도 22를 참조하여 설명한 바와 같이, 메모리 셀 어레이, 제어 회로, 에러 정정 회로 및 스크러빙 컨트롤러를 포함할 수 있다. 스크러빙 컨트롤러는 상기 메모리 셀 어레이의 제1 메모리 영역에 대한 집중 액세스를 검출하고, 상기 제1 메모리 영역에 인접한 인접 메모리 영역의 빅팀 어드레스를 생성하고, 상기 인접 메모리 영역에 대한 스크러빙 동작의 타이밍을 조절할 수 있다. 상기 제어 회로는 인접 메모리 영역에 대하여 상기 스크러빙 동작이 수행되도록 상기 스크러빙 컨트롤러와 상기 에러 정정 회로를 제어할 수 있다.
또한 반도체 메모리 장치(730)에는 3차원 메모리 어레이가 제공될 수 있다. 상기 3차원 메모리 어레이는 실리콘 기판 상에 배치된 액티브 이ㅕ역을 구비하는 하나 이상의 물리적 레벨의 메모리 셀 어레이들 및 상기 메모리 셀들의 동작과 관련된 회로들이 모놀리딕(monolithic) 방식으로 형성될 수 있다. 여기서 'monolithic'이라는 용어는 복수의 레이어들로 구성된 어레이의 각 레벨이 하위 레이어 위에 직접적으로 적층되는 것을 의미한다. 본 발명에 참조로서 포함되는 다음의 특허 문헌들은 상기 3차원 메모리 어레이 대한 적절한 구성들을 기술한다. 상기 3차원 메모리 어레이에서 워드라인들 및/또는 비트라인들이 레벨들 사이에서 공유된다. 상기 특허문헌들은 다음과 같다: 미국 등록 특허 7,679,133; 8,553,466; 8,654,587; 8,559,235; 및 미국 공개 특허 2011/0233648.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 메인 데이터(MD), 커맨드/어드레스(CMD/ADDR) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다. 또한 반도체 메모리 장치(730)는 제1 메모리 영역에 대한 집중 액세스가 검출되면, 스크러빙 요구 신호(SRS)를 메모리 컨트롤러(720)에 전송할 수 있다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 21에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 반도체 메모리 장치들을 포함할 수 있다. 상기 반도체 메모리 장치들 각각은 도 2 내지 도 22를 참조하여 설명한 바와 같이, 메모리 셀 어레이, 제어 회로, 에러 정정 회로 및 스크러빙 컨트롤러를 포함할 수 있다. 스크러빙 컨트롤러는 상기 메모리 셀 어레이의 제1 메모리 영역에 대한 집중 액세스를 검출하고, 상기 제1 메모리 영역에 인접한 인접 메모리 영역의 빅팀 어드레스를 생성하고, 상기 인접 메모리 영역에 대한 스크러빙 동작의 타이밍을 조절할 수 있다. 상기 제어 회로는 인접 메모리 영역에 대하여 상기 스크러빙 동작이 수행되도록 상기 스크러빙 컨트롤러와 상기 에러 정정 회로를 제어할 수 있다. 또한 상기 반도체 메모리 장치들 각각은 제1 메모리 영역에 대한 집중 액세스가 검출되면, 스크러빙 요구 신호(SRS)를 메모리 컨트롤러(1111)에 전송할 수 있다.
입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 111에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 반도체 메모리 장치를 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 메모리 컨트롤러 200a: 반도체 메모리 장치
210: 제어 회로 290: 입출력 게이팅 회로
300: 메모리 셀 어레이 400: 에러 정정 회로
460: 스크러빙 컨트롤러

Claims (20)

  1. 복수의 페이지들을 각각 구비하는 복수의 뱅크 어레이들을 포함하는 메모리 셀 어레이;
    외부의 메모리 컨트롤러로부터의 커맨드를 디코딩하여 제어 신호들을 생성하는 제어 회로;
    에러 정정 회로; 및
    상기 메모리 셀 어레이의 제1 메모리 영역에 대한 액세스 횟수를 카운트하고, 상기 카운트된 액세스 횟수가 임계값에 도달하면, 상기 제1 메모리 영역에 인접한 적어도 하나의 이웃 메모리 영역에 대하여 스크러빙 동작이 수행되도록 상기 적어도 하나의 이웃 메모리 영역의 빅팀 어드레스와 내부 타이밍 제어 신호를 생성하는 스크러빙 컨트롤러를 포함하고,
    상기 제어 회로는 상기 스크러빙 동작이 수행되도록 상기 에러 정정 회로와 상기 스크러빙 컨트롤러를 제어하고,
    상기 스크러빙 컨트롤러는
    상기 제1 메모리 영역에 대한 상기 액세스 횟수를 카운트하여 정해진 시간 동안에 상기 제1 메모리 영역에 대한 상기 카운트된 액세스 횟수가 상기 임계값에 도달하면 제1 검출 신호를 생성하는 간섭 검출기;
    상기 제1 검출 신호에 응답하여 상기 적어도 하나의 빅팀 어드레스를 생성하는 빅팀 어드레스 생성기;
    상기 제어 회로로부터 오토 리프레쉬 커맨드에 응답하는 오토 리프레쉬 신호를 수신하여 상기 내부 타이밍 제어 신호를 생성하는 내부 스케쥴러;
    상기 오토 리프레쉬 신호, 상기 내부 타이밍 제어 신호 및 상기 적어도 하나의 빅팀 어드레스를 수신하고, 상기 적어도 하나의 빅팀 어드레스는 로우 디코더에 제공하고, 상기 적어도 하나의 이웃 메모리 영역의 복수의 서브 페이지들 중 일부 서브 페이지들을 지정하는 카운팅 신호를 칼럼 디코더에 제공하는 어드레스 매니저; 및
    상기 복수의 서브 페이지들 일부가 에러를 포함하는 경우, 상기 에러 정정 회로가 생성하는 에러 발생 신호를 카운트하고, 상기 적어도 하나의 이웃 메모리 영역의 에러 발생 횟수가 기준값에 도달하는 경우 제2 검출 신호를 활성화시키는 에러 카운터를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 스크러빙 컨트롤러는 상기 메모리 컨트롤러로부터 주기적으로 수신되는 제1 커맨드에 응답하여 상기 에러 정정 회로가 상기 적어도 하나의 이웃 메모리 영역의 복수의 서브 페이지들 중 일부 서브 페이지들에 대하여 상기 스크러빙 동작을 수행하도록 상기 내부 타이밍 제어 신호를 생성하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 에러 정정 회로는 상기 메모리 컨트롤러로부터 상기 제1 커맨드가 수신되면, 상기 일부 서브 페이지들 각각으로부터 메인 데이터 및 패리티 데이터를 포함하는 제1 유닛의 데이터를 독출하고, 제1 유닛의 데이터에 포함되는 에러를 정정하고, 에러가 정정된 제1 유닛의 데이터를 상기 서브 페이지들 각각에 재기입하는 상기 스크러빙 동작을 순차적으로 수행하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 유닛은 상기 반도체 메모리 장치의 코드워드 단위에 해당하고, 상기 제1 커맨드는 오토 리프레쉬 커맨드인 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 메모리 영역은 상기 복수의 페이지들 중 제1 페이지에 해당하고, 상기 적어도 하나의 이웃 메모리 영역은 상기 복수의 페이지들 중에서 상기 제1 페이지에 인접한 제2 페이지 및 제3 페이지를 포함하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 스크러빙 컨트롤러와 상기 에러 정정 회로는 상기 메모리 컨트롤러로부터 오토-리프레쉬 커맨드가 수신될 때마다 상기 제1 페이지를 구성하는 서브 페이지들 중 일부 서브 페이지들에 대하여 상기 스크러빙 동작을 수행하고,
    상기 제1 페이지에 대하여 상기 스크러빙 동작이 완료된 후,
    상기 메모리 컨트롤러로부터 상기 오토-리프레쉬 커맨드가 수신될 때마다 상기 제2 페이지를 구성하는 서브 페이지들 중 일부 서브 페이지들에 대하여 상기 스크러빙 동작을 수행하는 반도체 메모리 장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 어드레스 매니저는 상기 오토 리프레쉬 신호가 인가될 때마다 상기 카운팅 신호의 값을 증가시키는 코드워드 카운터를 포함하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 간섭 검출기는
    상기 제1 메모리 영역에 대한 상기 액세스 횟수를 카운트하는 어드레스 카운터;
    상기 임계값을 저장하는 임계 값 레지스터; 및
    상기 카운트된 액세스 횟수와 상기 임계 값을 비교하여 상기 제1 검출 신호를 생성하는 비교기를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 비교기는 상기 카운트된 액세스 횟수가 상기 임계 값 이상인 경우에 상기 제1 검출 신호를 활성화시키는 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 제1 검출 신호 및 상기 제2 검출 신호 중 어느 하나에 응답하여 스크러빙 요구 신호를 상기 메모리 컨트롤러에 제공하는 스크러빙 요구 신호 생성기를 더 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 메모리 컨트롤러는 상기 스크러빙 요구 신호에 응답하여 상기 반도체 메모리 장치에 스크러빙 커맨드를 인가하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제어 회로는 상기 스크러빙 커맨드에 응답하여 상기 스크러빙 컨트롤러에 스크러빙 신호를 인가하고,
    상기 스크러빙 컨트롤러와 상기 에러 정정 회로는 상기 스크러빙 신호에 응답하여 상기 적어도 하나의 이웃 메모리 영역의 서브 페이지들에 대하여 상기 스크러빙 동작을 연속적으로 수행하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 메모리 영역은 상기 복수의 페이지들 중 제1 페이지에 해당하고, 상기 적어도 하나의 이웃 메모리 영역은 상기 복수의 페이지들 중에서 상기 제1 페이지에 인접한 제2 페이지 및 제3 페이지를 포함하고,
    상기 스크러빙 컨트롤러와 상기 에러 정정 회로는 상기 스크러빙 신호에 응답하여 상기 제2 페이지의 서브 페이지들에 연속적으로 상기 스크러빙 동작을 수행한 후, 상기 제3 페이지의 서브 페이지들에 연속적으로 상기 스크러빙 동작을 수행하는 반도체 메모리 장치.
  15. 제11항에 있어서,
    상기 스크러빙 요구 신호 생성기는 상기 스크러빙 요구 신호를 데이터 핀이 아닌 별도의 핀을 통하여 상기 메모리 컨트롤러에 전송하는 반도체 메모리 장치.
  16. 제1항에 있어서,
    상기 메모리 셀 어레이는 3차원 메모리 셀 어레이이고,
    상기 뱅크 어레이들 각각은 동적 메모리 셀들을 구비하는 반도체 메모리 장치.
  17. 적어도 하나의 반도체 메모리 장치; 및
    상기 적어도 하나의 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 적어도 하나의 반도체 메모리 장치는
    복수의 페이지들을 각각 구비하는 복수의 뱅크 어레이들을 포함하는 메모리 셀 어레이;
    상기 메모리 컨트롤러로부터의 커맨드를 디코딩하여 제어 신호들을 생성하는 제어 회로;
    상기 메모리 셀 어레이로부터의 독출 데이터에 대하여 에러 정정 코드(error correction code; 'ECC') 디코딩을 수행하는 에러 정정 회로; 및
    상기 메모리 셀 어레이의 제1 메모리 영역에 대한 액세스 횟수를 카운트하고, 상기 카운트된 액세스 횟수가 임계값에 도달하면, 상기 제1 메모리 영역에 인접한 적어도 하나의 이웃 메모리 영역에 대하여 스크러빙 동작이 수행되도록 상기 적어도 하나의 이웃 메모리 영역의 빅팀 어드레스와 내부 타이밍 제어 신호를 생성하는 스크러빙 컨트롤러를 포함하고,
    상기 제어 회로는 상기 스크러빙 동작이 수행되도록 상기 에러 정정 회로와 상기 스크러빙 컨트롤러를 제어하고,
    상기 스크러빙 컨트롤러는
    상기 제1 메모리 영역에 대한 상기 액세스 횟수를 카운트하여 정해진 시간 동안에 상기 제1 메모리 영역에 대한 상기 카운트된 액세스 횟수가 상기 임계값에 도달하면 제1 검출 신호를 생성하는 간섭 검출기;
    상기 제1 검출 신호에 응답하여 상기 적어도 하나의 빅팀 어드레스를 생성하는 빅팀 어드레스 생성기;
    상기 제어 회로로부터 오토 리프레쉬 커맨드에 응답하는 오토 리프레쉬 신호를 수신하여 상기 내부 타이밍 제어 신호를 생성하는 내부 스케쥴러;
    상기 오토 리프레쉬 신호, 상기 내부 타이밍 제어 신호 및 상기 적어도 하나의 빅팀 어드레스를 수신하고, 상기 적어도 하나의 빅팀 어드레스는 로우 디코더에 제공하고, 상기 적어도 하나의 이웃 메모리 영역의 복수의 서브 페이지들 중 일부 서브 페이지들을 지정하는 카운팅 신호를 칼럼 디코더에 제공하는 어드레스 매니저; 및
    상기 복수의 서브 페이지들 일부가 에러를 포함하는 경우, 상기 에러 정정 회로가 생성하는 에러 발생 신호를 카운트하고, 상기 적어도 하나의 이웃 메모리 영역의 에러 발생 횟수가 기준값에 도달하는 경우 제2 검출 신호를 활성화시키는 에러 카운터를 포함하는 메모리 시스템.
  18. 메모리 셀 어레이, 에러 정정 회로 및 스크러빙 컨트롤러를 구비하는 반도체 메모리 장치의 동작 방법에서,
    상기 스크러빙 컨트롤러에서 상기 메모리 셀 어레이의 제1 메모리 영역에 대한 액세스 횟수를 카운트하여 상기 제1 메모리 영역에 인접한 적어도 하나의 이웃 메모리 영역에 대한 간섭이 임계값에 도달하였는지 여부를 판단하는 단계; 및
    상기 카운트된 액세스 횟수가 상기 임계값에 도달하면, 상기 에러 정정 회로에서 상기 적어도 하나의 이웃 메모리 영역의 적어도 일부 서브 페이지들에 대하여 스크러빙 동작을 수행하는 단계를 포함하고,
    상기 스크러빙 컨트롤러는
    상기 제1 메모리 영역에 대한 상기 액세스 횟수를 카운트하여 정해진 시간 동안에 상기 제1 메모리 영역에 대한 상기 카운트된 액세스 횟수가 상기 임계값에 도달하면 제1 검출 신호를 생성하는 간섭 검출기;
    상기 제1 검출 신호에 응답하여 상기 적어도 하나의 빅팀 어드레스를 생성하는 빅팀 어드레스 생성기;
    상기 에러 정정 회로와 상기 스크러빙 컨트롤러를 제어하는 제어 회로로부터, 오토 리프레쉬 커맨드에 응답하는 오토 리프레쉬 신호를 수신하여 내부 타이밍 제어 신호를 생성하는 내부 스케쥴러;
    상기 오토 리프레쉬 신호, 상기 내부 타이밍 제어 신호 및 상기 적어도 하나의 빅팀 어드레스를 수신하고, 상기 적어도 하나의 빅팀 어드레스는 로우 디코더에 제공하고, 상기 적어도 하나의 이웃 메모리 영역의 복수의 서브 페이지들 중 일부 서브 페이지들을 지정하는 카운팅 신호를 칼럼 디코더에 제공하는 어드레스 매니저; 및
    상기 복수의 서브 페이지들 일부가 에러를 포함하는 경우, 상기 에러 정정 회로가 생성하는 에러 발생 신호를 카운트하고, 상기 적어도 하나의 이웃 메모리 영역의 에러 발생 횟수가 기준값에 도달하는 경우 제2 검출 신호를 활성화시키는 에러 카운터를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 스크러빙 동작은 상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러에서 상기 오토 리프레쉬 커맨드가 수신될 때마다 상기 일부 서브 페이지들에 대하여 순차적으로 수행되는 반도체 메모리 장치의 동작 방법.
  20. 제18항에 있어서,
    상기 반도체 메모리 장치가 상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러에 스크러빙 요구 신호를 전송하는 단계를 더 포함하고,
    상기 스크러빙 동작은 상기 스크러빙 요구 신호에 응답하는 스크러빙 커맨드를 수신하여 상기 적어도 하나의 이웃 메모리 영역의 전체 서브 페이지들에 대하여 연속적으로 수행되는 반도체 메모리 장치의 동작 방법.
KR1020150160111A 2015-11-16 2015-11-16 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 KR102434053B1 (ko)

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