KR100582852B1

KR100582852B1 - 펄스 폭이 가변하는 펄스 발생기 및 이를 이용한 센스증폭기

Info

Publication number: KR100582852B1
Application number: KR1020050002288A
Authority: KR
Inventors: 박재관
Original assignee: 삼성전자주식회사
Priority date: 2005-01-10
Filing date: 2005-01-10
Publication date: 2006-05-23
Also published as: US20060152262A1; JP2006196149A

Abstract

기준 전류 발생부는 기준 전압과 블록 인에이블 신호에 따라 기준 전류를 발생한다. 충전부는 입력 신호를 따라 상기 기준 전류를 미러링한 제 1 미러링 전류를 충전하여 제 1 출력 신호를 발생한다. 방전부는 상기 제 1 출력 신호와 상기 기준 전압에 따라 상기 기준 전류를 미러링한 제 2 미러링 전류를 방전하여 제 2 출력 신호를 발생한다. 로직부는 상기 입력 신호와 상기 제 2 출력 신호에 응답하여 전원 전압에 실질적으로 비례하는 펄스 폭을 가지는 제 3 출력 신호를 발생한다.

펄스 발생기, 센스 증폭기

Description

펄스 폭이 가변하는 펄스 발생기 및 이를 이용한 센스 증폭기 {PULSE GENERATOR WITH VARIABLE PULSE WIDTH AND SENSE AMPLIFIER CIRCUIT USING THE PULSE GENERATOR }

도 1은 종래의 센스 증폭기의 일부를 도시한 회로도이다.

도 2는 저전압에 사용되는 종래의 센스 증폭기 회로(200)를 나타낸 회로도이다.

도 3은 도 2 의 종래의 구조에서의 센스 증폭기(200)의 신호들의 타이밍도이다.

도 4는 센스 증폭기(200)의 SOR 및 SOM 노드의 파형도이다.

도 5는 일반적인 펄스 발생기의 회로도이고, 도 6은 도 5의 펄스 발생기의 출력 신호를 나타낸 그래프이다.

도 6은 도 5의 펄스 발생기의 출력 신호를 나타낸 그래프이다.

도 7은 본 발명의 제 1 실시예에 따른 펄스 발생기 회로도이다.

도 8은 도 7의 펄스 발생기의 출력 신호를 나타낸 그래프이다.

도 9는 본 발명의 일실시예에 따른 센스 증폭기 회로도이다.

도 10은 도 9의 센스 증폭기 회로의 각 노드에서 시간에 따른 전압의 변화를 도시한 그래프이다.

<도면의 주요 부분에 대한 부호의 설명>

510 : 기준 전류 발생부 520 : 충전부

525 : 제 1 인버터부 530 : 방전부

535 : 제 2 인버터부 540 : 로직부

본 발명은 전원 전압에 따라 펄스 폭을 가변할 수 있는 펄스 발생기 및 이를 이용한 센스 증폭기에 관한 것이다.

기술의 발전에 따라 동작 전압이 점점 낮아져서 1V 또는 그 이하의 전압에서도 메모리 셀의 데이터를 감지(sense)할 수 있는 기술이 요구 되고 있다. 하지만 1V 이하의 동적 전압에 최적화된 감지 기술은 기존의 동작 전압에서 정상적인 동작을 할 수 없는 문제점을 가지고 있어, 기존의 고전압뿐만 아니라 1V 이하의 동작 전압에서도 동작 가능한 감지 기술이 필요하다.

한편, 기존의 저전압 감지 기술에 사용되는 펄스 발생기는 항상 일정한 펄스 폭을 발생하기 때문에 다양한 전압에 대하여 최적의 동작 조건을 제공하지 못하였다. 따라서 다양한 동작 전압에 적당한 감지 기술을 위해서는 펄스 폭이 가변할 수 있는 펄스 발생기가 필요하다.

도 1은 종래의 센스 증폭기의 일부를 도시한 회로도이다. 이하 도 1을 참조 하여 종래의 센스 증폭기의 동작을 설명하고, 도 1의 구조가 저전압에서 가지는 문제점에 대하여 기술한다.

도 1은 메인 셀의 데이터를 감지하는 센싱부(110)과 센스 기준부(120)의 구성을 보여준다. 전체적인 동작은, 센싱부(110)은 컬럼 먹스(130)를 통하여 입력 단자(VBLM)로 메인 셀의 데이터(논리 0 또는 논리 1)를 수신하여 출력 단자(SOM)로 전압 변화를 출력한다. 이 때 센싱부(110)는 데이터를 수신하기 전에 출력 단자(SOM)를 미리 일정 전압으로 프리 차지 하고 있다가 메인 셀의 데이터를 수신하면 메인 셀의 데이터에 따라 출력 단자(SOM)의 전압에 변화가 발생하게 되고 이를 출력한다. 센스 기준부(120)은 센싱부(110)의 출력을 받아 기준 전류와 비교하여 출력 단자 /SAOUT로 출력하게 된다. 즉 센싱부(110)의 출력 단자(SOM)이 일정 전압으로 프리 차지 되어 있다가 메인 셀의 비액티브 데이터(논리 0)를 수신하게 되면 출력 단자(SOM)의 전압은 상승하게 되고, 이를 수신하는 센스 기준부(120)의 입력 트랜지스터(P2)는 전류를 적게 흐르게 하며, 이에 따라 센스 기준부(120)의 출력 단자 /SAOUT는 비액티브 상태가 되고 이를 수신하는 버퍼(140)는 반전되어진 액티브 상태를 최종 출력으로 출력한다. 메인 셀의 액티브 데이터(논리 1)를 읽게 되면 센싱부(110)의 출력 단자(SOM)의 전압은 프리 자지 전압에서 낮아지게 되고, 센스 기준부(120)의 입력 트랜지스터(P2)의 전류 구동 능력이 커지게 되면서 출력 단자 /SAOUT는 액티브 상태가 된다. 그리고 이를 수신한 버퍼(140)는 비액티브 상태를 최종적으로 출력하게 된다.

각 노드에서 전압을 사용하여 더욱 상세히 설명하면 다음과 같다. 메인 셀의 데이터를 읽기 전에 센싱부(110)는 접지 전압 VSS을 통하여 입력 단자(VBLM)를 접지 전압으로 디스차지 시킨다. 그 후 읽기 동작을 시작하게 되면 피모스 트랜지스터(P3)와 엔모스 트랜지스터(N4) 를 통하여 입력 단자(VBLM)에 전류를 제공하여 전압을 상승하게 하고, 일정 전압에 이르게 되면 엔모스 트랜지스터(N6)에 의하여 제 1 중간 노드(Vo1)의 전압과 입력 단자 VBLM의 전압 차이가 줄어 들어 엔모스 트랜지스터(N4)가 턴오프(turn-off)되고 더 이상 피모스 트랜지스터(P3)와 엔모스 트랜지스터(N4)를 통한 입력 단자(VBLM)의 프리차지는 불가능하다. 이 후에는 피모스 트랜지스터(P1)과 엔모스 트랜지스터(N1)을 통하여 입력 단자(VBLM)에 전류를 공급하게 되는데, 이 때 메인 셀의 데이터에 따라 입력 단자(VBLM)의 전압이 상승하거나 하강하게 된다. 메인 셀의 데이터가 비액티브인 경우 입력 단자(VBLM)의 전압이 계속 상승하면서 제 2 중간 노드(Vo2)의 전압이 낮아지게 되면 엔모스 트랜지스터(N1)의 저항이 커지면서 출력 단자(SOM)의 전압이 커지게 되고 최종적으로 전원 전압(VDD)에서 피모스 트랜지스터(P1)의 문턱 전압만큼 낮은 전압까지 상승한다. 센스 기준부(120)은 피모스 트랜지스터(P6)에 의한 기준 전류를 미러링하여 피모스 트랜지스터(P5)와 엔모스 트랜지스터(N3)에 기준 전류를 흐르게 하며 또한 엔모스 트랜지스터(N2)와 엔모스 트랜지스터(N3)의 미러 구조에 의하여 엔모스 트랜지스터(N2)에 기준 전류를 흐르게 한다. 이 때 센싱부(110)의 출력 단자(SOM)의 전압을 게이트로 수신하는 피모스 트랜지스터(P2)의 전류가 기준 전류보다 작게 되고 센스 기준부(120)의 출력 단자 전압 /SAOUT은 낮아지게 되어 비액티브 상태가 된다. 하지만 메인 셀의 데이터가 액티브이면 센싱부(110)의 입력 단자(VBLM)의 전압은 프 리 차지 된 전압에서 거의 변화가 없이 약간 감소하고, 이에 따라 출력 단자(SOM)의 전압도 약간 저하된다. 따라서 피모스 트랜지트서(P2)는 더 많은 전류를 흐를 수 있게 되어 기준 전류보다 더 많은 전류를 흘려 센스 기준부(120)의 출력 단자 전압 /SAOUT을 상승시켜 액티브 상태를 출력한다.

종래의 구조에서 정상적인 동작을 위한 최소한의 전원 전압을 살펴보면 다음과 같다.

Vdd > V(VBLM) + Vth(N4) + Vth(N5) + Vdsat(P4)

Vdd > V(VBLM) + Vdsat(N1) + Vth(P1)

수학식 1과 2에서 Vdd는 전원 전압이며, V(VBLM)은 입력단자(VBLM)의 전압이고, Vth는 문턱 전압을 의미하며, Vdsat은 동작 상태에서의 트랜지스터 드레인과 소오스 양단간의 전압인 드레인 포화 전압을 의민한다. 공정에 따라 문턱 전압이 0.4V 이고, 드레인 포화 전압이 0.15V 이며, 메인 셀의 데이터를 읽기 위한 입력 단자(VBLM)의 최소 전압이 0.4V 이면, 수학식 1과 수학식 2에서 전원 전압(Vdd)는 최소 1.35V와 0.95V 이다. 따라서 수학식 1에 의해서 전원 전압이 1.35V 보다 작으면 정상적인 동작이 불가능하다. 이에 전원 전압이 1V 보다 작은 경우는 다른 방식이 요구된다.

도 2를 참조하면, 센스 증폭기 회로(200)는 어드레스 입력 버퍼(210), 독출 입력 버퍼(220), 어드레스 변경 지연 합성기(230), 제 1 펄스 발생기(240), 제 2 펄스 발생기(250), 센싱부(260) 및 센스 기준부(270)을 포함한다.

도 1의 종래의 구조와 다르게 센싱부(260)의 제어 신호가 자체적인 전압이 아니고 외부의 제어 신호(ATD1, ATD2b)이기 때문에 전압에 대한 제한이 없다. 즉 어드레스 입력 신호(ADDR)와 독출 입력 신호(RD)를 수신하여 발생되는 제 1 어드레스 변경 검출 신호 ATD1와 제 2 어드레스 변경 검출 신호 ATD2의 반전된 신호(ATD2b)를 제어 신호로 하여 센싱부(260)는 메인 셀의 데이터를 수신한다.

도 3은 도 2 의 종래의 구조에서의 센스 증폭기(200)의 신호들의 타이밍도이고, 도 4는 센스 증폭기(200)의 SOR 및 SOM 노드의 파형도이다.

도 2 내지 도 4를 참조하여 종래 센스 증폭기 회로(200)의 동작을 설명한다. 독출 입력 신호(RD)를 수신하거나 독출 동작 중 어드레스 입력 신호(ADDR)를 수신하면 어드레스 변경 지연 합성기(230)은 일정한 폭의 지연 시간을 가지는 어드레스 변경 신호를 제 1 펄스 발생기(240)으로 출력한다. 제 1 펄스 발생기(240)는 일정 폭의 펄스 형태인 제 1 어드레스 변경 검출 신호(ATD1)을 출력한다. 제 2 펄스 발생기(250)는 제 1 어드레스 변경 검출 신호(ATD1)을 수신하여 일정한 폭의 제 2 어드레스 변경 검출 신호(ATD2)의 반전된 신호(ATD2b)를 출력한다. 신호들에 대한 관계와 펄스 폭은 도 3에 도시되어 있다. 센싱부(260)의 엔모스 트랜지스터(N1)은 제 1 어드레스 변경 검출 신호(ATD1)에 따라 센싱부(260)의 출력 단자(SOM)를 접지 전압으로 방전시키고, 피모스 트랜지스터(P3)은 반전된 제 2 어드레스 변경 검출 신 호(ATD2b)에 따라 출력 단자(SOM)을 프리차지 시킨다(도 4의 A 또는 B 구간). 이 후, 메인 셀의 데이터에 따라 출력 단자(SOM)의 출력 신호 전압이 급격히 증가하거나 유지되고 이 출력 신호에 따라 센스 기준부(270)의 출력 신호가 액티브나 비액티브 상태가 된다. 센스 기준부(270)의 동작은 이미 도 1의 설명에 자세히 되어 있으므로 생략한다. 이와 같은 동작에서 반전된 제 2 어드레스 변경 검출 신호(ATD2b)의 활성화 구간(도 4의 A 또는 B)이 매우 중요하다. 이 구간이 지나치게 길면 출력 단자(SOM)의 프리차지 전압이 높아 메인 셀의 데이터를 감지하는데 방해가 되고, 적정값보다 짧게 되면 프리차지 역할을 충분히 하지 못하여 메인 셀의 데이터를 감지하는 시간이 오래 걸린다. 특히 일반적인 펄스 발생기를 사용하는 경우, 반전된 제 2 어드레스 변경 검출 신호(ATD2b)의 활성화 구간이 전원 전압에 반비례하게 되어 전원 전압이 높을수록 데이터를 감지하는 시간이 증가한다. 도 4에 도시된 바와 같이 전원 전압이 1.0Volt에서 1.4Volt로 증가하게 되면 반전된 제 2 어드레스 변경 검출 신호(ATD2b)의 활성화구간이 줄어들게 되고(A -> B), 이에 따라 데이터 감지 시간이 증가한다(Tvdd).

도 5는 일반적인 펄스 발생기의 회로도이고, 도 6은 도 5의 펄스 발생기의 출력 신호를 나타낸 그래프이다. 상기 펄스 발생기는 입력 신호(IN)을 수신한 후에 인버터들(INV1, INV2, INV3)와 캐패시터들(C1, C2, C3, C4, C5)을 거쳐 일정 시간 지연 시킨 신호와 입력 신호(IN)를 노어 게이트 (NOR)를 거쳐 일정 폭의 펄스를 출력 신호(OUT)로 발생한다. 이 경우 전원 전압 VDD이 증가하게 되면 캐패시터를 더 빨리 충전시킬 수 있기 때문에 지연 시간이 짧아져서 결과적으로 펄스 폭이 짧아진 다(W1->W2, 도 6 참조).

따라서, 전원 전압에 펄스 폭이 비례하는 펄스 발생기를 이용하여 저전압에서나 고전압에서나 메인 셀의 데이터를 감지할 수 있는 센스 증폭기가 요구된다.

본 발명의 제 1 목적은 전원 전압에 펄스 폭이 실질적으로 비례하는 펄스 발생기를 제공하는 것이다.

본 발명의 제 2 목적은 넓은 범위의 전원 전압에서 사용할 수 있는 센스 증폭기를 제공하는 것이다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 펄스 발생기는 기준 전류 발생부, 충전부, 방전부 및 로직부를 포함한다. 상기 기준 전류 발생부는 기준 전압과 블록 인에이블 신호에 따라 기준 전류를 발생한다. 상기 충전부는 입력 신호에 따라 상기 기준 전류를 미러링한 제 1 미러링 전류를 충전하여 제 1 출력 신호를 발생한다. 상기 방전부는 상기 제 1 출력 신호와 상기 기준 전압을 미러링한 제 2 미러링 전류를 방전하여 제 2 출력 신호를 발생한다. 상기 로직부는 상기 입력 신호와 상기 제 2 출력 신호에 응답하여 전원 전압에 실질적으로 비례하는 펄스 폭을 가지는 제 3 출력 신호를 발생한다.

본 발명의 일 실시예에 따른 펄스 발생기는 제 1 피모스 트랜지스터, 제 2 피모스 트랜지스터, 제 3 피모스 트랜지스터, 제 4 피모스 트랜지스터, 제 5 피모트 트랜지스터, 제 1 엔모스 트랜지스터, 제 2 엔모스 트랜지트서, 제 3 엔모스 트 랜지스터, 제 4 엔모스 트랜지스터, 제 5 엔모스 트랜지스터, 제 1 캐패시터, 제 2 캐패시터, 인버터 및 노어 게이트를 포함한다. 상기 제 1 피모스 트랜지스터는 게이트가 블록 인에이블 신호를 수신하고 소오스가 전원 전압에 연결되고 드레인이 제 1 출력 단자에 연결된다. 상기 제 2 피모스 트랜지스터의 소오스는 상기 전원 전압에 연결되고, 게이트와 드레인이 상기 제 1 출력 단자에 연결된다. 상기 제 1 엔모스 트랜지스터는 게이트가 상기 블록 인에이블 신호를 수신하고 드레인이 상기 제 1 출력 단자에 연결된다. 상기 제 2 엔모스 트랜지스터의 게이트는 기준 전압을 수신하고 드레인은 상기 제 1 엔모스 트랜지스터의 소오스에 연결되고 소오스는 접지 전압에 연결된다. 상기 제 3 피모스 트랜지스터는 게이트가 상기 제 1 출력 단자에 연결되고 소오스가 상기 전원 전압에 연결된다. 상기 제 4 피모스 트랜지스터는 게이트가 입력 신호를 수신하고 소오스는 상기 제 3 피모스 트랜지스터의 드레인에 연결되고 드레인은 제 2 출력 단자에 연결된다. 상기 제 3 엔모스 트랜지스터는 게이트가 입력 신호를 수신하고 소오스는 상기 접지 전압에 연결되어 있으며 드레인이 상기 제 2 출력 단자에 연결된다. 상기 제 1 캐패시터 상기 제 2 출력 단자와 상기 접지 전압 사이를 연결한다. 상기 제 5 피모스 트랜지스터의 게이트는 상기 제 2 출력 단자에 연결되고 소오스가 상기 전원 전압에 연결되며 드레인인 제 3 출력 단자에 연결된다. 상기 제 4 엔모스 트랜지스터는 게이트가 상기 제 2 출력 단자에 연결되고 드레인이 상기 제 3 출력 단자에 연결된다. 상기 제 5 엔모스 트랜지스터는 게이트가 상기 기준 전압에 연결되고 드레인이 상기 제 4 엔모스 트랜지스터의 소오스에 연결되며 소오스가 상기 접지 전압에 연결된다. 상기 제 2 캐패 시터는 상기 제 3 출력 단자에 상기 접지 전압 사이를 연결하고, 상기 인버터는 입력 단자가 상기 제 3 출력 단자에 연결된다. 상기 노어 게이트의 제 1 입력 단자는 상기 인버터의 출력 단자에 연결되고 제 2 입력 단자는 상기 입력 신호를 수신하여 출력 신호를 발생한다.

본 발명의 일 실시예에 따른 펄스 발생기는 제 1 전류원, 제 1 인버터부, 제 2 전류원, 제 2 인버터 및 로직부를 포함한다. 상기 제 1 전류원은 전원 전압에 연결되어 제 1 기준 전류를 발생하고, 상기 제 1 인버터부는 상기 제 1 전류원과 접지 전압사이를 연결하며, 입력 신호에 따라 제 1 출력 단자를 방전하거나 상기 제 1 기준 전류로 충전하여 상기 입력 신호와 반전된 위상의 제 1 출력 신호를 발생한다. 상기 제 2 전류원은 상기 접지 전압에 연결되어 제 2 기준 전류를 발생하고, 상기 제 2 인버터부는 상기 제 2 전류원과 상기 전원 전압 사이를 연결하며, 상기 제 1 출력 신호에 따라 제 2 출력 단자를 충전하거나 상기 제 2 기준 전류로 방전하여 제 1 출력 신호와 반전되 위상의 제 2 출력 신호를 발생한다. 상기 로직부는 상기 제 2 출력 신호와 상기 입력 신호를 응답하여 상기 전원 전압에 실질적으로 비례하는 펄스 폭을 가지는 제 3 출력 신호를 발생한다.

본 발명의 일 실시예에 따른 센스 증폭기는 어드레스 입력 버퍼, 독출 입력 버퍼, 어드레스 변경 지연 합성기, 제 1 펄스 발생기, 제 2 펄스 발생기, 센싱부, 센스 기준부 및 출력부를 포함한다. 상기 어드레스 입력 버퍼는 어드레스 입력 신호를 수신하고, 상기 독출 입력 버퍼는 독출 입력 신호를 수신한다. 상기 어드레스 변경 지연 합성기는 상기 어드레스 입력 버퍼의 출력 신호와 상기 독출 입력 버퍼 의 출력 신호를수신하여 어드레스 변경 신호를 출력하고, 상기 제 1 펄스 발생기는 상기 어드레스 변경 신호를 수신하여 고정된 플스 폭의 제 1 어드레스 변경 검출 신호를 출력한다. 상기 제 2 펄스 발생기는 상기 제 1 어드레스 변경 검출 신호와 블록 인에이블 신호를 수신하여 전원 전압에 실질적으로 비례하는 펄스 폭을 가지는 제 2 어드레스 변경 검출 신호의 반전된 신호를 출력한다. 상기 센싱부는 상기 제 1 어드레스 변경 검출 신호와 상기 제 2 어드레스 변경 검출 신호의 반전된 신호에 따라 제 1 입력 단자로 메인 셀의 데이터를 수신하여 제 1 출력 단자로 제 1 출력 신호를 출력한다. 상기 센스 기준부는 상기 제 1 출력 신호를 수신하여 센스 기준 전류와 비교하여 제 2 출력 단자로 제 2 출력 신호를 출력한다. 상기 버퍼부는 상기 제 2 출력 신호를 받아 제 3 출력 신호를 출력한다. 전원 전압에 실질적으로 비례하는 펄스 폭의 반전된 제 2 어드레스 변경 검출 신호에 의하여 넓은 범위의 전원 전압에 대하여 일정한 감지 시간을 갖는 센스 증폭기를 구현할 수 있다.

도 7을 참조하면, 본 발명의 펄스 발생기는 기준 전류 발생부(710), 충전부(720), 방전부(730) 및 로직부(740)를 포함한다. 상세하게는 충전부(720)은 제 1 미러링 전류 IREF_1를 발생하는 제 3 피모스 트랜지스터(P3), 입력 신호 IN를 수신하여 출력하는 제 1 인버터부(725) 및 제 1 캐패시터 C11를 포함하고 방전부(730)는 제 2 미러링 전류 IREF_2를 발생하는 제 5 엔모스 트랜지스터(N5), 충전부(720)의 출력 신호를 수신하여 출력하는 제 2 인버터부(735) 및 제 2 캐패시터 C21를 포함한다.

기준 전류 발생부(710)은 블록 인에이블 신호(EN)에 따라 기준 전류 IREF를 발생한다. 기준 전류 발생부(710)은 트랜지스터 P1, P2, N1 및 N2로 이루어진다. 블록 인에이블 신호(EN)가 비액티브 상태이면 제 1 피모스 트랜지스터(P1)가 온되어 중간 노드(A_node)는 전원 접압 VDD으로 충전되어 제 2 피모스 트랜지스터(P2)를 오프시킨다. 그리고 블록 인에이블 신호(EN)에 의해 제 1 엔모스 트랜지스터(N1)가 오프되어 전류가 흐르지 않는다. 블록 인에이블 신호(EN)이 액티브 상태가 되면 제 1 피모스 트랜지스터(P1)은 오프되고, 제 1 엔모스 트랜지스터(N1)가 온되어 전류가 흐르게 된다. 이 때 기준 전압(VREF)에 의해 기준 전류(Iref)가 제 2 피모스 트랜지스터(P2), 제 1 엔모스 트랜지스터(N1) 및 제 2 엔모스 트랜지스터(N2)를 흐르게 된다. 충전부(720)의 제 1 인버터부(725)는 입력 신호(IN)를 수신하여 제 1 캐패시터(C11)를 충전하거나 방전시킨다. 여기서, 입력 신호(IN)는 도 9의 제 1 어드레스 변경 검출 신호(ATD1)를 나타낸다. 입력 신호(IN)이 액티브 상태이면 제 3 엔모스 트랜지스터(N3)가 온되어 제 1 캐패시터(C11)는 접지 전압(Vss)으로 방전되고, 입력 신호(IN)이 비액티브 상태이면 제 4 피모스 트랜지스터(P4)를 통해서 제 1 캐패시터(C11)가 충전된다. 이 때 제 3 피모스 트랜지스터(P3)의 게이트는 중간 노드(A_node)에 연결되어 기준 전류(Iref)를 미러링한 제 1 미러링 전류(Iref_1)를 제 4 피모스 트랜지스터(P4)에 제공한다. 방전부(730)는 충전부(720)의 출력 신호에 따라 제 2 캐패시터(C21)를 충전하거나 방전시킨다. 제 1 캐패시터(C11)이 비액티브 상태이면 제 5 피모스 트랜지스터(P5)가 온된어 제 2 캐패시터(C21)는 전원 전압(Vdd)로 충전된다. 제 1 캐패시터(C11)가 액티브 상태이면 제 4 엔모스 트랜지스터(N4)를 통하여 방전된다. 이 때, 게이트가 기준 전압에 연결되어 있는 제 5 엔모스 트랜지스터(N5)는 기준 전류(Iref)를 미러링한 제 2 미러링 전류(Iref_2)를 제 4 엔모스 트랜지스터(N4)에 제공한다. 로직부(740)은 제 2 캐패시터(C21)의 출력 신호와 입력 신호(IN)을 수신하여 전원 전압이 증가하면 증가하고 전원 전압이 감소하면 감소하는, 즉 전원 전압에 실질적으로 비례하는 펄스 폭을 가지는 펄스 신호 OUT를 발생한다. 여기서, 출력 신호(OUT)는 도 9의 반전된 제 2 어드레스 변경 검출 신호(ATDb2)의 반전되기 이전 신호인 제 2 어드레스 변경 검출 신호(ATD2)를 나타낸다.

더욱 상세하게 설명하면 다음 수학식 3과 같다.

TD(Delay Time) = (Cap1 * delta_VA)/Iref_1 + (Cap2 *delta_VB)/Iref_2

입력 신호(IN)를 수신한 후 출력 신호(OUT)이 발생하기 까지의 주요 지연 시간은 수학식 3과 같다. 충전부(720)에서의 지연 시간은 제 1 캐패시터(C11)의 용량(Cap1)과 제 2 인버터부(735)를 구동시키기 위한 제 1 로직 문턱 전압(delta_VA)에 비례하고 충전하는 전류(Iref_1)에 반비례한다. 제 1 로직 문턱 전압(delta_VA)은 제 2 인버터부(735)의 출력 신호의 로직 레벨이 변경될 때의 입력 전압이다. 따라서 전원 전압(Vdd)이 높아지게 되면 제 1 로직 문턱 전압도 전원 전압(Vdd)에 비례하며 높아지게 되고, 이에 따라 지연 시간도 증가하게 된다. 방전부(730)의 지연 시간은 제 2 캐패시터(C21)의 용량(Cap2)과 인버터(INV11)를 구동하기 위한 제 2 로직 문턱 전압(delta_VB)에 비례한다. 제 2 로직 문턱 전압(delta_VB)는 인버터 (INV11)의 출력 신호의 로직 상태가 바뀔때의 입력 전압으로, 전원 전압(Vdd)이 높아지면 제 2 로직 문턱 전압(delta_VB)도 높아져 지연 시간이 증가하게 된다. 따라서 수식 3에 의해서 전원 전압(Vdd)가 증가하면 전체적으로 지연 시간(TD)이 증가하고 이에 따라 출력 신호(OUT)의 펄스 폭이 증가한다(W3->W4, 도 8 참조).

도 9는 본 발명의 일실시예에 따른 센스 증폭기 회로도이고, 도 10은 도 9의 센스 증폭기 회로의 각 노드에서 시간에 따른 전압의 변화를 도시한 그래프이다.

도 9를 참조하면, 센스 증폭기는 어드레스 입력 버퍼(910)와 독출 입력 버퍼(920)의 출력 신호를 수신한 어드레스 변경 지연 합성기(930)의 어드레스 변경 신호를 이용한 펄스 발생기들(940, 950)의 출력 신호들(ATD1, ATDb2)를 제어 신호로 사용한다. 어드레스 변경 신호를 수신한 제 1 펄스 발생기(940)은 고정된 폭의 펄스를 가지는 제 1 어드레스 변경 검출 신호(ATD1)를 출력하고, 제 1 어드레스 변경 검출 신호(ATD1)와 블록 인에이블(EN)을 수신한 제 2 펄스 발생기(950)은 전원 전압(Vdd)에 실질적으로 비례하는 펄스 폭을 가지는 제 2 어드레스 변경 검출 신호의 반전된 신호(ATD2b)를 출력한다. 블록 인에이블 신호(EN)은 독출 입력 버퍼(920)의 입력 신호와 동일한 신호일 수 있다. 센싱부(960)은 제 1 어드레스 변경 검출 신호(ATD1)에 따라 출력 단자(SOM)의 전압을 접지 전압으로 방전시킨후에 반전된 제 2 어드레스 변경 검출 신호(ATD2b)에 의하여 출력 단자(SOM)을 프리차지 시킨다. 이 때 반전된 제 2 어드레스 변경 검출 신호(ATD2b)의 로우인 구간이 전원 전압(Vdd)에 실질적으로 비례하기 때문에 전원 전압이 높으면 더 오랜 시간동안 프리차지 시키게 되고 출력 단자(SOM)의 전압을 더 높일 수 있게 된다. 이에 따라 메인 셀의 데이터를 읽을 때 더 높은 전압에서 읽게 되기 때문에 센싱하기까지의 시간이 줄어들게 된다.

도 10을 참조하면, 전원 전압(Vdd)가 1.0V에서 1.4V로 증가하였음에도 종래의 경우처럼(도 3) 센싱하는 시간의 지연(Tvdd)이 없고 거의 일정한 시점에서 센싱한다. 이상에서 살펴본 바와 같이, 전원 전압의 증가에 따라 펄스 폭이 증가하는 펄스 발생기를 이용함으로써 전원 전압이 증가하더라도 센싱하는 시간이 일정한 센스 증폭기를 구현할 수 있다.

상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 펄스 발생기는 기준 전류와 인버터부를 사용하여 전원 전압이 증가하면 인버터부의 로직 문턱 전압이 증가하여 지연 시간이 증가하는 것을 이용하여 펄스 폭이 전원 전압에 실질적으로 비례하는 펄스 파형을 출력 할 수 있는 장점이 있다.

또한, 본 발명에 따른 센스 증폭기는 전원 전압에 실질적으로 비례하는 펄스 폭을 가지는 펄스 파형을 이용하여 넓은 범위의 전원 전압에서도 일정한 센싱 시간을 가질 수 있는 장점이 있다.

Claims

기준 전압과 블록 인에이블 신호에 따라 기준 전류를 발생하는 기준 전류 발생부;

입력 신호를 따라 상기 기준 전류를 미러링한 제 1 미러링 전류를 충전하여제 1 출력 신호를 발생하는 충전부;

상기 제 1 출력 신호와 상기 기준 전압에 따라 상기 기준 전류를 미러링한 제 2 미러링 전류를 방전하여 제 2 출력 신호를 발생하는 방전부; 및

상기 입력 신호와 상기 제 2 출력 신호에 응답하여 전원 전압에 실질적으로 비례하는 펄스 폭을 가지는 제 3 출력 신호를 발생하는 로직부를 포함하는 것을 특징으로 하는 펄스 발생기.
제 1 항에 있어서, 상기 로직부는,

상기 입력 신호가 비액티브 상태이고, 상기 제 2 출력 신호가 액티브 상태일 때, 상기 제 3 출력 신호를 액티브 상태로 출력하는 것을 특징으로 하는 펄스 발생기.
제 2 항에 있어서, 상기 로직부는,

상기 제 2 출력 신호를 수신하여 상기 제 2 출력 신호의 반전된 위상을 갖는 신호를 출력하는 인버터; 및

상기 인버터의 출력과 상기 입력 신호를 수신하여 상기 제 3 출력 신호를 출력하는 노어 게이트를 포함하는 것을 특징으로 하는 펄스 발생기.
제 2 항에 있어서, 상기 기준 전류 발생부는,

상기 블록 인에이블 신호가 액티브 상태일 때 상기 기준 전류를 발생하는 것을 특징으로 하는 펄스 발생기.
제 2 항에 있어서, 상기 충전부는,

상기 입력 신호가 액티브 상태이면 상기 제 1 출력 신호를 비액티브 상태로 하고,상기 입력 신호가 비액티브 상태이면 상기 제 1 미러링 전류를 상기 충전부의 출력 단자에 충전하여 상기 제 1 출력 신호를 액티브 상태로 하는 것을 특징으로 펄스 발생기.
제 2 항에 있어서, 상기 방전부는,

상기 제 1 출력 신호가 비액티브 상태이면 상기 제 2 출력 신호를 액티브 상태로 하고, 상기 제 1 출력 신호가 액티브 상태이면 상기 제 2 미러링 전류를 상기 방전부의 출력 단자로부터 방전하여 상기 제 2 출력 신호를 비액티브 상태로 하는 것을 특징으로 하는 펄스 발생기.
게이트가 블록 인에이블 신호를 수신하고 소오스가 전원 전압에 연결되고 드 레인이 제 1 출력 단자에 연결된 제 1 피모스 트랜지스터;

소오스가 상기 전원 전압에 연결되고, 게이트와 드레인이 상기 제 1 출력 단자에 연결된 제 2 피모스 트랜지스터;

게이트가 상기 블록 인에이블 신호를 수신하고 드레인이 상기 제1 출력 단자에 연결된 제 1 엔모스 트랜지스터;

게이트가 기준 전압을 수신하고 드레인은 상기 제 1 엔모스 트랜지스터의 소오스에 연결되고 소오스는 접지 전압에 연결된 제 2 엔모스 트랜지스터;

게이트가 상기 제 1 출력 단자에 연결되고 소오스가 상기 전원 전압에 연결된 제 3 피모스 트랜지스터;

게이트가 입력 신호를 수신하고 소오스는 상기 제 3 피모스 트랜지스터의 드레인에 연결되고 드레인은 제 2 출력 단자에 연결된 제 4 피모스 트랜지스터;

게이트가 상기 입력 신호를 수신하고 소오스는 상기 접지 전압에 연결되어 있으며 드레인이 상기 제 2 출력 단자에 연결된 제 3 엔모스 트랜지스터;

상기 제 2 출력 단자와 상기 접지 전압 사이를 연결하는 제 1 캐패시터;

게이트가 상기 제 2 출력 단자에 연결되고 소오스가 상기 전원 전압에 연결되며 드레인인 제 3 출력 단자에 연결된 제 5 피모스 트랜지스터;

게이트가 상기 제 2 출력 단자에 연결되고 드레인이 상기 제 3 출력 단자에 연결된 제 4 엔모스 트랜지스터;

게이트가 상기 기준 전압에 연결되고 드레인이 상기 제 4 엔모스 트랜지스터의 소오스에 연결되며 소오스가 상기 접지 전압에 연결된 제 5 엔모스 트랜지스터;

상기 제 3 출력 단자와 상기 접지 전압 사이를 연결하는 제 2 캐패시터;

입력 단자가 상기 제 3 출력 단자에 연결된 인버터; 및

제 1 입력 단자는 상기 인버터의 출력 단자에 연결되고 제 2 입력 단자는 상기 입력 신호를 수신하여 상기 전원 전압이 증가하면 증가하고 상기 전원 전압이 감소하면 감소하는 출력 신호를 발생하는 노어 게이트를 포함하는 것을 특징으로 하는 펄스 발생기.
전원 전압에 연결되어 제 1 기준 전류를 발생하는 제 1 전류원;

상기 제 1 전류원과 접지 전압사이를 연결하며, 입력 신호에 따라 제 1 출력 단자를 방전하거나 상기 제 1 기준 전류로 충전하여 상기 입력 신호와 반전된 위상의 제 1 출력 신호를 발생하는 제 1 인버터부;

상기 접지 전압에 연결되어 제 2 기준 전류를 발생하는 제 2 전류원;

상기 제 2 전류원과 상기 전원 전압 사이를 연결하며, 상기 제 1 출력 신호에 따라 제 2 출력 단자를 충전하거나 상기 제 2 기준 전류로 방전하여 제 1 출력 신호와 실질적으로 반전된 위상을 가진 제 2 출력 신호를 발생하는 제 2 인버터부; 및

상기 제 2 출력 신호와 상기 입력 신호에 응답하여 상기 전원 전압에 실질적으로 비례하는 펄스 폭을 가지는 제 3 출력 신호를 발생하는 로직부를 포함하는 것을 특징으로 하는 펄스 발생기.
제 8 항에 있어서, 상기 로직부는,

상기 입력 신호가 비액티브 상태이고, 상기 제 2 출력 신호가 액티브 상태일 때, 상기 제 3 출력 신호를 액티브 상태로 출력하는 것을 특징으로 하는 펄스 발생기.
제 9 항에 있어서, 상기 제 1 인버터부는,

소오스는 상기 제 1 전류원에 연결되고, 드레인은 상기 제 1 출력 단자에 연결되고, 게이트는 상기 입력 신호에 연결된 제 1 피모스 트랜지스터;

소오스는 상기 접지 전압에 연결되고, 드레인은 상기 제 1 출력 단자에 연결되고, 게이트는 상기 입력 신호에 연결된 제 1 엔모스 트랜지스터; 및

상기 제 1 출력 단자와 상기 접지 전압 사이를 연결하는 제 1 캐패시터를 포함하는 것을 특징으로 하는 펄스 발생기.
제 10 항에 있어서, 상기 제 2 인버터부는,

소오스는 상기 전원 전압에 연결되고, 드레인은 상기 제 2 출력 단자에 연결되고, 게이트는 상기 제 1 출력 단자에 연결된 제 2 피모스 트랜지스터;

소오스는 상기 제 2 전류원에 연결되고, 드레인은 상기 제 2 출력 단자에 연결되고, 게이트는 상기 제 1 출력 단자에 연결된 제 2 엔모스 트랜지스터; 및

상기 제 2 출력 단자와 상기 접지 전압 사이를 연결하는 제 2 캐패시터를 포함하는 것을 특징으로 하는 펄스 발생기.
어드레스 입력 신호를 수신하는 어드레스 입력 버퍼;

독출 입력 신호를 수신하는 독출 입력 버퍼;

상기 어드레스 입력 버퍼의 출력 신호와 상기 독출 입력 버퍼의 출력 신호를수신하여 어드레스 변경 신호를 출력하는 어드레스 변경 지연 합성기;

상기 어드레스 변경 신호를 수신하여 고정된 펄스 폭의 제 1 어드레스 변경 검출 신호를 출력하는 제 1 펄스 발생기;

상기 제 1 어드레스 변경 검출 신호와 블록 인에이블 신호를 수신하여 전원 전압에 실질적으로 비례하는 펄스 폭을 가지는 제 2 어드레스 변경 검출 신호의 반전된 신호를 출력하는 제 2 펄스 발생기;

상기 제 1 어드레스 변경 검출 신호와 상기 제 2 어드레스 변경 검출 신호의반전된 신호에 따라 제 1 입력 단자로 메인 셀의 데이터를 수신하여 제 1 출력 단자로 제 1 출력 신호를 출력하는 센싱부;

상기 제 1 출력 신호를 수신하여 센스 기준 전류와 비교하여 제 2 출력 단자로 제 2 출력 신호를 출력하는 센스 기준부; 및

상기 제 2 출력 신호를 받아 제 3 출력 신호를 출력하는 버퍼부를 포함하는 것을 특징으로 하는 센스 증폭기.
제 12 항에 있어서, 상기 제 2 펄스 발생기는,

기준 전압과 상기 블록 인에이블 신호에 따라 기준 전류를 발생하는 기준 전 류 발생부;

상기 제 1 어드레스 변경 검출 신호에 따라 상기 기준 전류를 미러링한 제 1 미러링 전류를 충전하여제 4 출력 신호를 발생하는 충전부;

상기 제 4 출력 신호와 상기 기준 전압에 따라 상기 기준 전류를 미러링한 제 2 미러링 전류를 방전하여 제 5 출력 신호를 발생하는 방전부; 및

상기 제 1 어드레스 변경 검출 신호와 상기 제 5 출력 신호에 응답하여 전원 전압에 비례하는 펄스 폭을 가지는 제 6 출력 신호의 반전된 신호인 제 2 어드레스 변경 검출 신호를 발생하는 로직부를 포함하는 것을 특징으로 하는 센스 증폭기.
제 13 항에 있어서, 상기 로직부는,

상기 제 1 어드레스 변경 검출 신호가 비액티브 상태이고, 상기 제 5 출력 신호가 액티브 상태일 때, 상기 제 6 출력 신호를 액티브 상태로 출력하는 것을 특징으로 하는 펄스 발생기.
제 14 항에 있어서, 상기 충전부는,

상기 제 1 어드레스 변경 검출 신호가 액티브 상태이면 상기 제 4 출력 신호를 비액티브 상태로 하고, 상기 제 1 어드레스 변경 검출 신호가 비액티브 상태이면 상기 제 1 미러링 전류를 상기 충전부의 출력 단자에 충전하여 상기 제 4 출력 신호를 하이 상태로 하는 것을 특징으로 센스 증폭기.
제 2 항에 있어서, 상기 방전부는,

상기 제 4 출력 신호가 비액티브 상태이면 상기 제 5 출력 신호를 액티브 상태로 하고, 상기 제 4 출력 신호가 액티브 상태이면 상기 제 2 미러링 전류를 상기 방전부의 출력 단자로부터 방전하여 상기 제 5 출력 신호를 비액티브 상태로 하는 것을 특징으로 하는 센스 증폭기.