JP2012515411A - メモリアレイのための動的な漏洩制御 - Google Patents

Abstract

仮想電圧レールに結合された複数のメモリセルを備えたメモリ回路が開示される。複数のメモリセルは、例えば、ＳＲＡＭアレイのサブアレイを形成する。仮想電圧レールと電圧供給ノードとの間にはスイッチング回路が結合され、そして仮想電圧レールに存在する電圧レベルを基準電圧と比較して、その比較に基づいて出力信号を発生するために、比較器が結合される。スイッチング回路は、その出力信号に基づいて仮想電圧レールを電圧供給ノードに電気的に結合するように構成される。ある実施形態では、スイッチング回路は、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのいずれかを使用して実施されるが、他の実施形態では、他のスイッチング回路が使用されてもよい。
【選択図】図２

Description

本発明は、メモリ回路に係り、より詳細には、メモリ回路の漏洩の制御に係る。

スタティックランダムアクセスメモリ（ＳＲＡＭ）は、種々様々な用途に使用されている。このような用途は、キャッシュメモリ、レジスタファイル、バッファ、等を含む。その対照物であるダイナミックＲＡＭ（ＤＲＡＭ）とは異なり、ＳＲＡＭは、コンテンツを維持するための周期的なリフレッシュを必要としない。しかし、ＳＲＡＭは、漏洩電流を受ける。

ＳＲＡＭは、情報ビットを記憶するように各々構成された複数のメモリセルを使用して実施することができる。各メモリセルは複数のトランジスタを含む。所与のメモリセルのあるトランジスタは、情報ビットを記憶するためにアクティブとなる（即ち、ターンオンされる）が、他のトランジスタは、インアクティブである（即ち、ターンオフされる）。しかしながら、インアクティブなトランジスタは、依然、それらの各ドレインとソースノードとの間に漏洩電流を受けることがある。このような漏洩電流に関わらず、ＳＲＡＭのセルは、典型的に、電力が印加される限りそれらのコンテンツを維持する。しかしながら、ＳＲＡＭアレイのセルに一定電力を印加すると、全体的な電力消費に悪影響が及ぶことがある。

動的な漏洩制御を使用するメモリ回路の種々の実施形態を開示する。一実施形態において、メモリ回路は、仮想電圧レールに結合された複数のメモリセルを備えている。複数のメモリセルは、例えば、ＳＲＡＭアレイのサブアレイを形成する。仮想電圧レールと電圧供給ノードとの間にはスイッチング回路が結合され、そして仮想電圧レールに存在する電圧レベルを基準電圧と比較して、その比較に基づいて出力信号を発生するために、比較器が結合される。スイッチング回路は、その出力信号に基づいて仮想電圧レールを電圧供給ノードに電気的に結合するように構成される。ある実施形態では、スイッチング回路は、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのいずれかを使用して実施されるが、他の実施形態では、他のスイッチング回路が使用されてもよい。

又、漏洩を動的に制御する方法も開示される。一実施形態では、この方法は、仮想電圧レールに存在する電圧レベルを基準電圧と比較することを含み、仮想電圧レールは、メモリサブアレイに結合される。この方法は、更に、前記比較の結果に基づいて出力信号を与え、そしてその出力信号に基づいてスイッチング回路をアクチベートすることを含み、スイッチング回路は、アクチベートされると、仮想電圧レールに存在する電圧レベルを、それに対応する電圧供給ノードに存在する電圧レベルに向けて引っ張る。

本発明の他の態様は、添付図面を参照して、以下の詳細な説明を読んだときに明らかとなるであろう。

メモリ回路の一実施形態を示すブロック図である。 メモリサブアレイに結合された漏洩制御回路の一実施形態を示す回路図である。 メモリセルの一実施形態の回路図である。 メモリサブアレイに結合された漏洩制御回路の別の実施形態を示す回路図である。 漏洩制御回路の一実施形態の動作を示すタイミング図である。 メモリサブアレイに結合された漏洩制御回路の別の実施形態を示す回路図である。 メモリサブアレイに結合された制御回路の別の実施形態を示す回路図である。 制御回路の別の実施形態の動作を示すタイミング図である。 集積回路の一実施形態のブロック図である。 漏洩を制御する方法の一実施形態のフローチャートである。

本発明は、種々の変更及び別の形態を受けるが、その特定の実施形態を一例として添付図面に示して以下に詳細に説明する。しかしながら、添付図面及びそれを参照した説明は、本発明を、ここに開示する特定の形態に限定するものではなく、逆に、本発明は、特許請求の範囲に規定される本発明の精神及び範囲内に入る全ての変更、等効物及び代替え物を網羅することを理解されたい。

図１は、メモリ回路の一実施形態を示すブロック図である。図示された実施形態において、メモリ回路２００は、メモリアレイ２０１を備え、これは、複数のサブアレイ２０２Ａ−２０２Ｎに編成されている。サブアレイ２０２の厳密な数は、ある実施形態から別の実施形態へと変化する。ある実施形態では、メモリアレイ２０１は、別々にアクセス可能なメモリバンクに編成され、各バンクは、１つ以上のサブアレイ２０２Ａ−２０２Ｎを含む。以下に述べるように、各サブアレイ２０２Ａ−２０２Ｎは、行及び列に配列される複数のメモリセルを含む。一実施形態において、メモリアレイ２０１は、ＳＲＡＭ（スタティックランダムアクセスメモリ）アレイである。

又、メモリ回路２００は、デコーダ２０３、制御ユニット２０６及びＩ／Ｏ回路２０７も備えている。図示された実施形態では、デコーダ２０３は、読み取り及び書き込みオペレーションのためにメモリ回路２００に与えられるアドレスをデコードするように構成されたアドレスデコーダである。デコーダ２０３からのデコードされたアドレス情報は、アドレスされた位置に対応するワードラインを駆動するためにメモリアレイ２０１に与えられる。

Ｉ／Ｏ回路２０７は、読み取り及び書き込みオペレーション中のデータ転送を受け容れるためにアレイ２１０とデータバスとの間のインターフェイスをなす。例えば、種々の実施形態において、Ｉ／Ｏ回路２０７は、読み取りオペレーション中にメモリセルのコンテンツを感知するためのセンス増幅器と、書き込みオペレーション中にメモリセルへデータを駆動するためのドライバと、そのようなアクセス中に選択されたメモリセルの対応ビットラインから／へデータをルーティングするためのマルチプレクシング回路とを備えている。又、Ｉ／Ｏ回路２０７は、（読み取りオペレーション中に）センス増幅器及び（書き込みオペレーション中に）ドライバをイネーブルするための信号を発生するロジックも備えている。

制御ロジック２０６は、メモリ回路２００のための種々の制御機能、例えば、読み取り及び書き込みオペレーションのためのイネーブル信号の発生を行うように構成される。図示されたように、制御ロジック２０６は、更に、複数の漏洩制御回路２１０Ａ−２１０Ｎを含み、その各々は、複数のサブアレイ２０２Ａ−２０２Ｎの対応する１つに関連付けられる。各漏洩制御回路２１０は、対応するサブアレイ２０２のメモリセルに記憶されたデータのロスを防止するように構成されると共に、対応するサブアレイ２０２の電力ゲートをなすようにも構成される。漏洩制御回路２１０の種々の実施形態を以下に詳細に説明する。

図２は、メモリサブアレイ２０２に結合される漏洩制御回路２１０の一実施形態の回路図である。この実施形態及びそれ以降の実施形態において簡単化のために、サブアレイ２０２は、図１のサブアレイ２０２Ａ−２０２Ｎのいずれかを表し、そして漏洩制御回路２１０は、図１の漏洩制御回路２１０Ａ−２１０Ｎのいずれかを表す。

図示された実施形態におけるサブアレイ２０２は、各々Ｎ行のＭ列に編成された複数のメモリセル２１９を備えている。例えば、サブアレイ２０２の一実施形態は、各々６４Ｋ行（Ｎ＝６４Ｋ）の８列（Ｍ＝８）を含む。しかしながら、行及び列の特定の数は、実施形態ごとに変化してもよく、又、Ｍ又はＮの値に特定の限界はない。ここに示す実施形態では、所与の列の各メモリセル２１９は、一対のビットライン（ｂｌ＿ｈ及びｂｌ＿ｌ）を共有する。各行のセルは、共通のワードラインを共有する（例えば、ｗｌ０は、各列のセル０により共有される）。

メモリセル２１９の一実施形態が図３に示されている。図３に示すメモリセルは、キーパー回路を形成する交差結合インバータ２３８及び２３９を備えている。インバータ２３８の出力及びインバータ２３９の入力は、各々、第１のパスゲートトランジスタＱ１に結合され、これは、次いで、一対の相補的ビットラインの一方Ｂｉｔｌｉｎｅ＿Ｈに結合される。同様に、インバータ２３８の入力及びインバータ２３９の出力は、第２のパスゲートトランジスタＱ２に結合され、これは、次いで、一対の相補的ビットラインの他方Ｂｉｔｌｉｎｅ＿Ｌに結合される。図３のＢｉｔｌｉｎｅ＿Ｈ及びＢｉｔｌｉｎｅ＿Ｌは、図２のビットラインｂｌ＿ｈ及びｂｌ＿ｌに各々対応することに注意されたい。

情報を記憶するときには、所与の時間にインバータ２３８及び２３９の出力端子に存在する出力値が互いに相補的である。例えば、メモリセル２１９がインバータ２３８の出力端子に論理１（例えば、論理高電圧）を記憶するときには、インバータ２３９の出力端子に論理０（例えば、論理低電圧）が記憶される。

トランジスタＱ１及びＱ２各々のゲート端子は、ワードラインに結合される。メモリセル２１９にアクセスすべきときには、ワードラインが高に駆動される（例えば、デコーダ２０３及び／又は他の制御回路により）。オペレーションが読み取りオペレーションである場合には、交差結合インバータ２３８及び２３９を含むキーパー回路により記憶されたデータは、各々、パスゲートトランジスタＱ１及びＱ２を通してビットラインへ伝播し、そして（例えば、Ｉ／Ｏ回路２０７の）センス増幅器によって感知される。オペレーションが書き込みオペレーションである場合には、対応するデータがＩ／Ｏ回路２０７によりビットラインへ駆動され、そこで、パスゲートトランジスタＱ１及びＱ２を通してインバータ２３８及び２３９へ各々伝播し、そしてメモリセル２１９の現在状態にオーバーライトすることができる。読み取り又は書き込みオペレーションが完了すると、ワードラインは、低に下がり、パスゲートトランジスタＱ１及びＱ２をデアクチベーションし、それにより、インバータ２３８及び２３９をビットラインから分離する。

メモリセル２１９は、メモリセルの電力供給を容易にするために２本の電力レール２９１及び２９２を含む。以下に詳細に述べるように、これら電圧レールの１つは、仮想電圧レールである。例えば、図２及び４の実施形態では、電圧レール２９１は、仮想電圧レール（例えば、仮想ＶＤＤレール）である。図６及び７を参照して説明する実施形態では、電圧レール２９２は、仮想電圧レール（仮想ＶＳＳレール）である。ここで使用する「電圧レール」（又は「電圧供給レール／ノード」）という語は、装置への電力供給を容易にするために電源ユニットから電圧が供給されるノードを指す。又、ここで使用する「仮想電圧レール」という語は、電圧レールからの電圧がスイッチング回路を通して供給されて、時々、それが電圧レールから分離されるようにするノードを指す（例えば、ある時間にインアクティブとなる１つ以上のトランジスタ又はスイッチング回路を通して供給電圧ノードに結合される電圧レール）。種々の実施形態において、電圧レール２９１又は２９２の一方が外部接地点に対して０ボルトの電圧を与え、従って、接地レール（又は仮想接地レール）を形成する。

図３のメモリセル２１９は、サブアレイ２０２（ひいては、メモリアレイ２０１）において実施されるメモリセルの規範的な実施形態であることに注意されたい。より多数又はより少数のトランジスタ及び異なる特定構成を有する別の形式のメモリセルも考えられ、意図される。

電圧レール２９１又は２９２の一方は、仮想電圧レールであるから、メモリセル２１９は、漏洩の影響を受けることがある。より詳細には、トランジスタＱ３−Ｑ６の各々は、インアクティブ時に漏洩電流を受けることがある。この漏洩は、電圧レール２９１と２９２との間の電圧差を減少し、チェックされないままであると、記憶されたデータのロスを招くことがある。しかしながら、以下に述べるように、記憶されたデータのロスを防止する漏洩制御回路の種々の実施形態が提供される。

図２に戻ると、図示された実施形態におけるサブアレイ２０２の各セル２１９は、仮想電圧レール、この場合は、仮想ＶＤＤに結合される。サブアレイ２０２の仮想ＶＤＤレールは、ＰＭＯＳトランジスタＰ１又はＰ２のいずれか一方がアクティブであるときにそれらトランジスタのいずれかを通して供給電圧レール又はＶＤＤレールに電気的に結合される。トランジスタＰ２は、パワーゲーター(power gater)と称され、一方、トランジスタＰ１は、バイアストランジスタと称される。読み取り及び書き込みオペレーション中に、サブアレイ２０２にアクセスすべきときには、サブアレイイネーブル信号（ｓｕｂ−ａｒｒａｙ＿ｅｎ）が（例えば、制御ロジック２０６により）論理低としてアサートされて、アクセスの直前にトランジスタＰ２のゲート端子に与えられ、そしてアクセスが完了すると、デアサートされる。トランジスタＰ２は、そのゲート端子の論理低に応答してアクチベートされ、それにより、ＶＤＤレールと仮想ＶＤＤレールとの間にプルアップ経路を与える。従って、サブアレイ２０２への各アクセスの直前に、仮想ＶＤＤレールは、適切な読み取り及び書き込みオペレーションを確保するためにＶＤＤレールに存在する電圧に向かってプルアップされる。サブアレイ２０２がアクセスされないときには、サブアレイイネーブル信号が論理高へ遷移することによりデアサートされ、それにより、トランジスタＰ２をターンオフすると共に、仮想ＶＤＤレールをＶＤＤレールから減結合する。トランジスタＰ２がインアクティブな状態になる結果として、仮想ＶＤＤレールに存在する電圧レベルは、サブアレイ２０２のセル２１９の漏洩のために若干降下するが、電圧レベルが降下する量は、以下に述べるように、漏洩制御回路２１０により制限される。

図示された実施形態において、漏洩制御回路２１０は、適当な比較回路（例えば、シュミットトリガー）を使用して実施される比較器２１５を備えている。この比較器２１５の非反転入力は、仮想ＶＤＤレールに結合され、一方、その反転入力は、基準電圧ユニット２２０から基準電圧を受け取るように結合される。基準電圧ユニット２２０によって供給される基準電圧は、仮想ＶＤＤレールに存在する電圧レベルと比較するための基礎をなすスレッシュホールド電圧である。例えば、１つの特定の実施形態では、ＶＤＤレールに存在する電圧は、１ボルトであり、一方、基準電圧ユニット２２０により与えられる基準電圧は、０．７ボルトである（が、これらの電圧は、実施形態に基づいて異なってもよい）。種々の実施形態において、基準電圧ユニット２２０により与えられる基準電圧は、入力２９９を通してプログラムすることができる。

比較器２１５がイネーブルされたと仮定すれば、仮想ＶＤＤレールの電圧レベルが基準電圧より高いときに、比較器２１５の出力（図示された実施形態では、バイアスイネーブル信号ｂｉａｓ＿ｅｎに対応する）は、高へ駆動される。従って、トランジスタＰ１は、インアクティブな状態（ターンオフ）に保持される。仮想ＶＤＤレールの電圧レベルが基準電圧より下がった場合には、比較器２１５により出力されるバイアスイネーブル信号が低へ駆動される。従って、低いバイアスイネーブル信号は、トランジスタＰ１のアクチベーションを生じさせる。Ｐ１がアクチベート（ターンオン）されると、仮想ＶＤＤレールの電圧レベルが、電圧レールＶＤＤに存在する電圧レベルに向かってプルアップされる。仮想ＶＤＤレールの電圧レベルが、基準電圧ユニット２２０によって与えられる基準電圧より高いレベルにプルアップされるのに応答して、比較器２１５は、バイアスイネーブル信号を高へ遷移させ、ひいては、Ｐ１のデアクチベーションを生じさせる。従って、漏洩制御回路２１０は、仮想ＶＤＤレールの電圧を、ＶＤＤレールの電圧レベルに向かって戻すように且つ基準電圧ユニット２２０により与えられる基準電圧のレベルより上に周期的に引っ張ることにより、漏洩によるデータのロスを防止することができる。

図２に示す実施形態では、漏洩制御回路２１０は、タイマー２１１を備えている。タイマー２１１は、比較器２１５のイネーブル入力に印加されるクロック信号を発生するように構成される。例えば、一実施形態において、タイマー２１１は、所定の周波数及びデューティサイクルを有するクロック信号を発生するように構成される。一実施形態では、デューティサイクルは、５０％であるが、他のデューティサイクル値も考えられる。更に、タイマー２１１によって発生されるクロック信号の周波数及び／又はデューティサイクルは、種々の実施形態では、入力２９８を経て受け取られる１つ以上の制御信号に基づいてプログラムすることができる。一実施形態における比較器２１５は、クロック信号が高であるときはイネーブルされ、クロック信号が低であるときはディスエイブルされるように構成される。ディスエイブルされると、比較器２１５は、比較オペレーションを遂行せず、従って、出力信号を駆動しない。従って、比較は、この実施形態では、比較器２１５がイネーブルされたときだけ遂行される。比較器２１５を周期的にイネーブルし及びディスエイブルすることにより、漏洩制御プロセスの制御向上及び／又はオペレーションの改善が達成される。

タイマー２１１は、必要に応じて、種々の特定の回路構成を使用して実施することができ、そしてクロック信号の周波数を望ましい値にセットするために、位相固定ループ及び／又は他の形式の回路、例えば、カウンタ及び／又は分割器を含むことに注意されたい。更に、タイマーを使用しない漏洩制御回路２１０の実施形態（即ち、オペレーション中に比較器２１５が常にイネーブルされる実施形態）も考えられ、意図されることに注意されたい。

図２に示す実施形態により生じる動作が図５のタイミング図に示されている。この図に示すように、仮想ＶＤＤレールに存在する電圧（仮想ＶＤＤ）は、時間と共に下降する（即ち、漏洩電流のために）。この電圧が基準電圧（基準）のレベルより下降した後、上述した比較器及びバイアストランジスタのアクションで、ＶＤＤレールに存在する電圧（ＶＤＤ）に向かって戻すように電圧レベルをプルアップさせる。このサイクルは、それ自体繰り返すが、対応するサブアレイ２０２にアクセスすると、いつでもサイクルが中断して、パワーゲータートランジスタＰ２をアクチベートさせ、それにより、仮想ＶＤＤレールに存在する電圧を、それが基準電圧より下がるかどうかに関わらずプルアップする。

メモリ回路２００のある実施形態において、例えば、トランジスタＰ１が比較的大きな装置である（従って、強力なドライブ及び高速スイッチング時間を有する）場合には、バイアスイネーブル信号が低に駆動される期間、ひいては、トランジスタＰ１がアクティブである期間を短縮することが望まれる。従って、種々の実施形態において、パルス巾コントローラを使用して、バイアスイネーブル信号がアサートされる時間長さ、ひいては、トランジスタＰ１がアクティブである時間量を制御することができる。図４は、仮想ＶＤＤレールを使用する漏洩制御回路２１０の実施形態を示す回路図である。図２に対応する回路部分は、簡単化のために同じ番号が付されている。上述した回路素子に加えて、図４の漏洩制御回路２１０は、比較器２１５の出力とＰ１のゲート端子との間に結合されたパルス巾コントローラ２１７も備えている。この実施形態では、パルス巾コントローラ２１７は、比較器２１５によって与えられる出力信号に応答して発生されるバイアスイネーブル信号（ｅｎ＿ｂｉａｓ）のパルス巾を減少するように構成される。

図６及び７は、漏洩制御回路２１０の別の実施形態を示す。図２及び４に対応する回路部分は、簡単化のために同じ番号が付されている。仮想ＶＤＤレールを使用するのではなく、図６及び７の漏洩制御回路２１０は、各々、仮想ＶＳＳレール（例えば、仮想接地）レールを使用する。トランジスタＮ１及びＮ２の両方がインアクティブであるときには、仮想ＶＳＳレールに存在する電圧は、上昇が許される（漏洩電流のために）。仮想ＶＳＳレールに存在する電圧レベルは、比較器２１５により（基準電圧ユニット２２０から受け取られた）基準電圧レベルと比較される。仮想ＶＳＳレールに存在する電圧レベルが、基準電圧ユニット２２０により送られた基準電圧を越える場合には、比較器２１５は、それがイネーブルされたときに、バイアスイネーブル信号を高へ遷移させる出力信号をアサートする。高のバイアスイネーブル信号に応答して、トランジスタＮ１がアクティブとなり、これにより、仮想ＶＳＳレールからＶＳＳレールへのプルダウン経路を生成する（即ち、Ｎ１がアクティブであるときに、仮想ＶＳＳレールがＶＳＳレールに電気的に結合される）。次いで、トランジスタＮ１がインアクティブになるまで、仮想ＶＳＳレールの電圧レベルが、ＶＳＳレールに存在する電圧レベルに向かってプルダウンされる。図７の漏洩制御回路２１０は、図４の実施形態について上述したのと同様の理由で、ある実施形態に使用されるパルス巾コントローラ２１７を備えていることに注意されたい。

図６及び７の漏洩制御回路２１０は、両方とも、パワーゲータートランジスタ（両実施形態においてＮ２）を備えている。パワーゲータートランジスタＮ２は、サブアレイ２０２のアクセスの直前に、アクチベートされる。アクティブになると、トランジスタＮ２は、仮想ＶＳＳレールとＶＳＳレールとの間にプルダウン経路を与える。アクセスが完了した後、パワーゲータートランジスタ２０２がデアクチベートされる。

図２及び４を参照して上述した実施形態に加えて、図６及び７の漏洩制御回路２１０は、両方とも、比較器２１５を周期的にイネーブルするのに使用されるクロック信号を発生するように構成されたタイマー２１１を備えている。しかしながら、回路の動作中に比較器２１５が常にイネーブルされる（ひいては、そのようなタイマーを含まない）他の実施形態も考えられ、意図されることに注意されたい。

図６及び７に示す実施形態に生じる動作が、図８のタイミング図に示されている。図示されたように、仮想ＶＳＳレールに存在する電圧は、時間と共に上昇し得る（即ち、漏洩電流のために）。この電圧が基準電圧のレベルより上に上昇した後、上述した比較器及びバイアストランジスタのアクションは、ＶＳＳレールに存在する電圧に向けて戻すように電圧レベルをプルダウンさせる。このサイクルは、それ自身繰り返すが、対応するサブアレイ２０２にアクセスすると、いつでもサイクルが中断して、パワーゲータートランジスタＮ２をアクチベートさせ、それにより、仮想ＶＳＳレールに存在する電圧を、それが基準電圧より上昇するかどうかに関わらずプルダウンする。

図９は、集積回路（ＩＣ）の一実施形態のブロック図である。図示された実施形態では、ＩＣ４００は、機能的ユニット４０１、Ｉ／Ｏユニット４０３、ＳＲＡＭ４０５、及びプログラム可能な制御ユニット４０７を備えている。機能的ユニット４０１は、ＩＣ４０１の特定の目的に基づき種々の機能のいずれかを必要に応じて与えるように構成される。例えば、ある実施形態（例えば、マルチコアプロセッサ）では、機能的ユニット４０１は、複数のプロセッサコアを備えている。従って、機能的ユニット４０１は、ＳＲＡＭ４０５からデータ（又はインストラクション）を読み取りそしてＳＲＡＭ４０５へデータを書き込むように構成される。種々の実施形態において、ＳＲＡＭ４０５は、キャッシュメモリを形成する。図示された実施形態におけるＩ／Ｏユニット４０３は、ＩＣ４００の外部の装置と機能的ユニット４０１との間に通信経路を与えるように構成されたバスインターフェイスである。ＳＲＡＭ４０５は、図１に示すメモリ回路に基づいて実施され、従って、上述した実施形態のいずれかに基づく漏洩制御回路を含む。ここに示す実施形態では、ＩＣ４０１は、プログラム可能な制御ユニット４０７も備え、これは、上述した基準電圧ユニット２２０のインスタンスから与えられる基準電圧をセットする制御値を記憶すると共に、上述したタイマー２１１のインスタンスによって与えられるクロック信号の周波数及び／又はデューティサイクルをセットする制御値も記憶するのに使用される。種々の実施形態において、これら制御値は、ＩＣ４００が実施されるシステムの初期化中、或いは他の動作時間中に検出される。

一実施形態において、プログラム可能な制御ユニット４０７は、プログラム可能なヒューズを使用して実施される。しかしながら、ＩＣ４０１の他の実施形態は、他の形式のメモリ技術（例えば、フラッシュメモリ）を使用するプログラム可能な制御ユニット４０７を実施する。ある実施形態（プログラム可能なヒューズを使用する実施形態）では、情報がプログラム可能な制御ユニット４０７に一回でプログラムされる。他の実施形態（例えば、フラッシュメモリを使用する）では、必要に応じて、最初のプログラミングに続いて情報を再プログラムすることもできる。

図１０は、メモリ回路において漏洩電流を制御する方法の一実施形態のフローチャートである。この方法５００は、上述した漏洩制御回路２１０の種々の実施形態のいずれかに関連して使用される。図示された実施形態では、方法５００は、漏洩制御回路２１０の比較器２１５をイネーブルすることで開始される（ブロック５０５）。イネーブルされると、比較器２１５は、仮想電圧レールの電圧を、基準電圧ユニット２２０により発生された基準電圧と比較する（ブロック５１０）。イネーブルされる間に任意の時間にスレッシュホールドに交差することを比較器が検出すると（ブロック５１５、イエス；例えば、仮想ＶＳＳ＞スレッシュホールド又は仮想ＶＤＤ＜スレッシュホールド）、比較器が出力信号をアサートし、そして仮想電圧レールの電圧が電圧レールの電圧に向かって引っ張られる（ブロック５２０）。これは、仮想電圧レールの電圧が電圧レールに存在する電圧レベルに向かって充分に引っ張られたことを比較器が検出するか、又は比較器がディスエイブルされるまで続けられる（ブロック５３０）。比較器が、イネーブルされる間に、電圧スレッシュホールドに交差したことを検出しないと（ブロック５１５、ノー）、出力信号がアサートされず（ブロック５２５）、比較器は、その後、ディスエイブルされる（ブロック５３０）。

上述した漏洩制御回路２１０の他の実施形態では、バイアストランジスタ及びパワーゲータートランジスタを、必要に応じて、付加的な及び／又は代替えコンポーネントを使用して実施される代替えスイッチング回路に置き換えてもよいことに注意されたい。

以上、特定の実施形態を参照して本発明を説明したが、これら実施形態は、例示に過ぎず、本発明の範囲を限定するものではない。上述した実施形態に対して変形、変更、追加及び改善が考えられる。これらの変形、変更、追加及び改善は、特許請求の範囲に規定された本発明の範囲内に包含される。

２００：メモリ回路
２０１：メモリアレイ
２０２：サブアレイ
２０３：デコーダ
２０６：制御ユニット
２０７：Ｉ／Ｏ回路
２１０：漏洩制御回路
２１１：タイマー
２１５：比較器
２１７：コントローラ
２２０：基準電圧ユニット
２１９：メモリセル
２３８、２３９：交差結合インバータ
２９１、２９２：電圧レール

Claims (14)

1. 第１ノードを通して電力を受け取るように結合された複数のメモリセルと、
   前記第１ノードと電圧供給ノードとの間に結合されたスイッチング回路と、
   前記第１ノードの電圧レベルを基準電圧レベルと比較するように結合され且つその比較に基づいて出力信号を発生するように構成された比較器と、
   を備え、前記スイッチング回路は、第１状態にあるときは前記第１ノードを前記電圧供給ノードに電気的に結合するように構成されると共に、第２状態にあるときは前記電圧供給ノードから前記第１ノードを電気的に分離するように構成され、前記スイッチング回路の前記第１及び第２状態は、前記出力信号に基づくものである、メモリ回路。
2. 前記電圧供給ノードは、電力供給ユニットから電圧を受け取るように結合され、前記比較器は、前記第１ノードの電圧レベルが前記基準電圧より下がるのに応答して前記スイッチング回路がアクチベートされるように出力信号を発生するよう構成された、請求項１に記載のメモリ回路。
3. 前記電圧供給ノードは、接地レールであり、前記比較器は、前記第１ノードの電圧レベルが前記基準電圧より上昇するのに応答して前記スイッチング回路がアクチベートされるように出力信号を発生するよう構成された、請求項１に記載のメモリ回路。
4. 前記比較器からの出力信号のパルス巾を減少し、それにより生じるイネーブル信号を与えて、前記スイッチング回路が第１状態であるか第２状態であるかを制御するように構成されたパルス巾コントローラを更に備えた、請求項１から３のいずれかに記載のメモリ回路。
5. 前記比較器へイネーブル信号を与えるように結合されたタイミングユニットを更に備え、前記比較器は、前記イネーブル信号に基づいて前記出力信号を周期的に発生するように構成された、請求項１から４のいずれかに記載のメモリ回路。
6. 前記タイミングユニットから与えられる信号の周波数及び／又はデューティサイクルを制御するために１つ以上の値を記憶するように構成されたプログラム可能なユニットを更に備えた、請求項５に記載のメモリ回路。
7. 前記スイッチング回路は、ＰＭＯＳトランジスタであり、そのＰＭＯＳトランジスタのソース及びドレイン端子は、各々、前記電圧供給ノード及び第１ノードに結合され、更に、前記ＰＭＯＳトランジスタのゲート端子は、そのＰＭＯＳトランジスタが前記比較器からの出力信号の状態に基づいてアクチベートされるように結合される、請求項１、２及び４から６のいずれかに記載のメモリ回路。
8. 前記スイッチング回路は、ＮＭＯＳトランジスタであり、そのＮＭＯＳトランジスタのドレイン及びソース端子は、各々、前記第１ノード及び電圧供給ノードに結合され、更に、前記ＮＭＰＳトランジスタのゲート端子は、前記第１ノードに存在する電圧レベルが前記基準電圧より大きいことを前記比較器が検出するのに応答して前記ＮＭＯＳトランジスタがアクチベートされるように結合される、請求項１及び３から６のいずれかに記載のメモリ回路。
9. 請求項１から８のいずれかに記載のメモリ回路を各々含む複数のサブアレイを含むメモリアレイを備え、各サブアレイは、それに対応する第１ノードを通して電力を受け取るように結合される、集積回路。
10. 第１ノードに存在する電圧レベルを基準電圧と比較する段階であって、前記第１ノードは、メモリサブアレイに結合されるような段階と、
    前記比較の結果に基づいて出力信号を与える段階と、
    前記出力信号に基づいてスイッチング回路をアクチベートする段階であって、前記スイッチング回路は、アクチベートされたときに、前記第１ノードに存在する電圧レベルを、それに対応する電圧供給ノードに存在する電圧レベルに向かって引っ張るような段階と、
    を備えた方法。
11. 前記第１ノードに存在する電圧レベルが前記基準電圧未満であることを検出するのに応答して前記出力信号が前記スイッチング回路をアクチベートさせることを更に含み、前記第１ノードの電圧は、前記スイッチング回路がアクチベートされたときに前記電圧供給ノードに存在する電圧に向かってプルアップされる、請求項９に記載の方法。
12. 前記第１ノードに存在する電圧レベルが前記基準電圧より大きいことを検出するのに応答して前記出力信号が前記スイッチング回路をアクチベートさせることを更に含み、前記第１ノードの電圧は、前記スイッチング回路がアクチベートされたときに前記電圧供給ノードに存在する電圧に向かってプルダウンされる、請求項９に記載の方法。
13. 前記出力信号のパルス巾を変化させ、そしてそれにより生じるイネーブル信号を与えて前記スイッチング回路のアクチベーションを制御することを更に含む、請求項９から１１のいずれかに記載の方法。
14. 前記比較器を周期的にイネーブルして前記比較を遂行することを更に含む、請求項９から１２のいずれかに記載の方法。

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