KR101056375B1 - 쉬프트 레지스터와, 이를 이용한 게이트 구동 회로 및표시 패널 - Google Patents

쉬프트 레지스터와, 이를 이용한 게이트 구동 회로 및표시 패널 Download PDF

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Abstract

오동작 방지를 위한 쉬프트 레지스터와, 이를 갖는 게이트 구동 회로 및 표시 패널이 개시된다. 쉬프트 레지스터에는 출력 신호를 순차적으로 출력하는 복수의 스테이지들이 배치되고, 각 스테이지는 버퍼부, 구동부, 제1 충전부 및 충전제어부를 포함하여 이루어진다. 버퍼부는 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 공급받는다. 구동부는 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호의 충전에 따라 출력 신호를 출력한다. 제1 충전부는 일단이 구동부에 연결되고, 타단이 제1 전원전압에 연결된다. 충전제어부는 다음 스테이지들중 어느 하나의 스테이지의 출력 신호를 제1 충전부에 충전시킨다. 이에 따라, 게이트 구동 회로에서 현재 게이트 노드를 방전시키거나, 안정적으로 게이트 오프 레벨로 유지시켜주는 노드의 전압을 스테이지 내의 노드와 연결하여 낮은 전압을 유지할 수 있다.

Description

쉬프트 레지스터와, 이를 이용한 게이트 구동 회로 및 표시 패널{SHIFT REGISTER, AND GATE DRIVE CIRCUIT AND DISPLAY PANEL USING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하는 회로도이다.
도 2a 내지 도 2i는 도 1의 신호 파형도들이다.
도 3a 및 도 3b는 도 1의 회로에 대한 시뮬레이션 결과를 나타낸 파형도들이다.
도 4는 트랜지스터가 열화된 후 게이트 전압과 드레인 전류의 I-V 곡선이다.
도 5는 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하는 회로도이다.
도 6은 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하는 회로도이다.
도 7은 본 발명의 제4 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하는 회로도이다.
도 8은 본 발명의 일실시예에 따른 게이트 구동 회로를 설명하기 위한 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 게이트 구동 회로를 설명하기 위한 블 록도이다.
도 10은 본 발명의 또 다른 실시예에 따른 게이트 구동 회로를 설명하기 위한 블록도이다.
도 11은 본 발명의 실시예에 따른 액정패널을 설명하기 위한 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
110, 210, 310, 410 : 버퍼부 120 : 출력단 충전부
130 : 전원단 충전부 140 : 구동부
150 : 방전부 160, 260, 360, 460 : 방전제어부
170, 270, 370, 470 : 충전제어부 TG1, TG2 : 트랜지스터 그룹
500 : TFT 기판 510 : 표시 셀 어레이 회로
520 : 데이터 구동 회로 522, 524, 532 : 외부연결단자
530 : 게이트 구동 회로 616 : 연성 인쇄회로기판
618 : 통합 제어 및 데이터 구동칩
본 발명은 쉬프트 레지스터와, 이를 갖는 게이트 구동 회로 및 표시 패널에 관한 것으로, 보다 상세하게는 오동작 방지를 위한 쉬프트 레지스터와, 이를 갖는 게이트 구동 회로 및 표시 패널에 관한 것이다.
일반적으로 원가 절감 요구와 내로우 베젤(Narrow Bezel)의 시장 요구에 부응하기 위해 데이터 드라이버 IC나 게이트 드라이버 IC를 액정패널에 집적화하려는 노력이 이루어지고 있다. 상기한 집적화를 구현하기 위해서는 아몰퍼스-실리콘 박막 트랜지스터(이하, a-Si TFT)로 이루어지는 게이트 구동 회로를 회로적으로 단순화할 필요가 있다.
그러나 기존의 쉬프트 레지스터 방식의 회로는 a-Si의 TFT의 게이트에 높은 양의 전압을 인가하여 특정 노드의 전압을 로우 레벨로 유지하는 방법을 사용한다. 이 경우 장시간 높은 레벨의 정극성 전압인 게이트-소스간 전압(Vgs)을 인가하면 TFT의 문턱전압(Vth)이 1 내지 15V까지 이동하여 오동작의 원인이 되는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 현재 게이트 노드를 방전시키거나, 안정적으로 게이트 오프 레벨로 유지시켜주는 노드의 전압을 해당 스테이지 내의 노드와 연결하여 낮은 전압을 유지하기 위한 쉬프트 레지스터를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 쉬프트 레지스터를 갖는 게이트 구동 회로를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 상기한 쉬프트 레지스터를 갖는 표시 패널을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 일실시예에 따른 쉬프트 레지스터는 복수의 스테이지들이 배치되고, 각 스테이지들은 출력 신호를 순차적으로 출력한다. 상기 각 스테이지는 버퍼부, 구동부, 제1 충전부 및 충전제어부를 포함하여 이루어진다. 상기 버퍼부는 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 공급받는다. 상기 구동부는 상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호의 충전에 따라 출력 신호를 출력한다. 상기 제1 충전부는 일단이 상기 구동부에 연결되고, 타단이 제1 전원전압에 연결된다. 충전제어부는 다음 스테이지들중 어느 하나의 스테이지의 출력 신호를 상기 제1 충전부에 충전시킨다.
상기한 본 발명의 목적을 실현하기 위하여 일실시예에 따른 게이트 구동 회로는 복수의 스테이지들이 연결되고, 상기 각 스테이지의 출력 신호들을 게이트 라인에 순차적으로 출력한다. 상기 각 스테이지는 버퍼부, 구동부, 제1 충전부 및 충전제어부를 포함하여 이루어진다. 상기 버퍼부는 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 공급받는다. 상기 구동부는 상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호의 충전에 따라 출력 신호를 출력한다. 상기 제1 충전부는 일단이 상기 구동부에 연결되고, 타단이 제1 전원전압에 연결된다. 충전제어부는 다음 스테이지들중 어느 하나의 스테이지의 출력 신호를 상기 제1 충전부에 충전시킨다.
상기한 본 발명의 목적을 실현하기 위하여 일실시예에 따른 표시 패널은 기판 상에 형성된 표시 셀 어레이 회로와 게이트 구동 회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 게이트 라인들을 포함하며, 각 표시 셀 회로는 대응하는 데이터 및 게이트 라인 쌍에 연결된다. 상기 게이트 구동 회로는 복수의 스테이지들이 연결되고, 상기 각 스테이지의 출력 신호들을 상기 게이트 라인에 순차적으로 출력하며, 상기 각 스테이지는, 버퍼부, 구동부, 제1 충전부 및 충전제어부를 포함하여 이루어진다. 상기 버퍼부는 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 공급받는다. 상기 구동부는 상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호의 충전에 따라 출력 신호를 출력한다. 상기 제1 충전부는 일단이 상기 구동부에 연결되고, 타단이 제1 전원전압에 연결된다. 충전제어부는 다음 스테이지들중 어느 하나의 스테이지의 출력 신호를 상기 제1 충전부에 충전시킨다.
이러한 쉬프트 레지스터와, 이를 갖는 게이트 구동 회로 및 표시 패널에 의하면, 쉬프트 레지스터 방식의 게이트 구동 회로에서 현재 게이트 노드를 방전시키거나, 안정적으로 게이트 오프 레벨로 유지시켜주는 노드의 전압을 스테이지 내의 노드와 연결하여 낮은 전압을 유지할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
<쉬프트 레지스터의 실시예-1>
도 1은 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하는 회로도이고, 도 2a 내지 도 2i는 도 1의 신호 파형도들이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 단위 스테이지(100)는 버퍼부(110), 출력단 충전부(120), 전원단 충전부(130), 구동부 (140), 방전부(150), 방전제어부(160), 충전제어부(170)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 출력신호(Gn-1)를 근거로 게이트 신호(또는 스캔 신호)를 출력한다. 도면에서는 이전 스테이지의 출력신호(Gn-1)를 근거로 게이트 신호를 출력하는 것을 도시하였으나, 이전 스테이지들중 어느 하나의 스테이지의 출력신호(Gn-2, Gn-3, Gn-4,...)를 근거로 게이트 신호를 출력할 수도 있다.
상기 버퍼부(110)는 드레인과 게이트가 공통된 다이오드 구조로 이루어져, 스캔개시신호(STV) 또는 이전 게이트 신호(이전 스테이지의 출력 신호)(Gn-1)를 공급받고, 소스가 제1 노드(N1)를 경유하여 상기 출력단 충전부(120) 및 구동부(140)에 연결되고, 상기 방전부(150)에 연결된 제1 트랜지스터(TR1)로 이루어진다.
상기 출력단 충전부(120)는 일단이 제1 노드(N1)를 경유하여 상기 버퍼부(110), 구동부(140) 및 방전부(150)에 연결되고, 타단이 상기 구동부(140)의 출력단자에 연결된 출력 캐패시터(Cb)로 이루어진다. 상기 출력 캐패시터(Cb)는 별도로 구성될 수도 있고, 기생 캐패시터를 이용할 수도 있다.
상기 전원단 충전부(130)는 일단이 제2 노드(N2)를 경유하여 제1 홀딩부(162) 및 제2 홀딩부(164)에 연결되고, 타단이 제1 전원전압(VOFF)에 연결된 프레임 캐패시터(Ccharge)로 이루어진다. 상기 프레임 캐패시터(Ccharge)는 한 프레임 구간동안 충전된 전하를 저장하기 위한 캐패시턴스를 갖는다. 바람직하게 상기 프레임 캐패시터(Ccharge)의 캐패시턴스는 대략 1[㎊]이다.
상기 구동부(140)는 드레인이 클럭단자(CK)에 연결되고, 게이트가 제1 노드(N1)를 경유하여 출력 캐패시터(Cb)의 일단에 연결되며, 소스가 상기 출력 캐패시 터(Cb)의 타단 및 게이트 출력라인에 연결된 제2 트랜지스터(TR2)와, 드레인이 제2 트랜지스터(TR2)의 소스 및 출력 캐패시터(Cb)의 타단에 연결되고, 소스가 제1 전원전압(VOFF)에 연결된 제3 트랜지스터(TR3)로 이루어진다. 상기 클럭단자(CK)에는 제1 클럭(CKV) 또는 상기 제1 클럭(CK)과 위상이 반대인 제2 클럭(CKVB)이 인가된다.
상기 방전부(150)는 드레인이 제1 트랜지스터(TR1)의 소스에 연결되고, 게이트가 상기 제3 트랜지스터(TR3)의 게이트와 공통되어 상기 프레임 캐패시터(Ccharge), 방전제어부(160) 및 충전제어부(170)에 연결되며, 소스가 제1 전원전압(VOFF)에 연결된 제4 트랜지스터(TR4)로 이루어진다.
상기 방전제어부(160)는 직렬 연결된 복수의 트랜지스터들로 이루어진 제1 트랜지스터 그룹(TG1)으로서, 상기 제1 트랜지스터 그룹(TG1)내의 각 트랜지스터들의 게이트는 공통 연결되어 제1 노드(N1)를 경유하여 상기 출력 캐패시터(Cb)의 일단에 연결되고, 드레인은 상기 프레임 캐패시터(Ccharge)의 일단에 연결되며, 소스는 제1 전원전압(VOFF)에 연결된다.
상기 충전제어부(170)는 직렬 연결된 복수의 트랜지스터들로 이루어진 제2 트랜지스터 그룹(TG2)으로서, 상기 제2 트랜지스터 그룹(TG2)내의 각 트랜지스터들의 게이트는 공통 연결되고, 공통 연결된 게이트는 드레인과 연결되어 다음 게이트 신호(Gn+1)를 공급받으며, 소스는 상기 전원단 충전부(130)의 일단에 연결된다.
상기 충전제어부(170)는 상기 제2 트랜지스터 그룹(TG2)내의 트랜지스터들을 이용하여 트랜지스터들의 문턱전압(Vth)만큼 전압을 강하시키고, 상기 강하된 전압 을 상기 제2 노드(N2)의 바이어스 신호로 이용한다.
상기 방전제어부(160) 및 충전제어부(170)는 해당 게이트 라인(GLn)에 충전된 전하를 방전시키거나, 상기 게이트 라인(GLn)을 오프 레벨로 안정적으로 유지시킨다.
스캔개시신호(STV) 또는 이전 스테이지의 출력신호(Gn-1)가 하이 레벨이면 제1 노드(N1)를 경유하여 출력 캐패시터(Cb)에 전하가 충전되고, 제2 노드(N2)가 하이 레벨이면 상기 출력 캐패시터(Cb)에 충전된 전하는 방전되어 S-R 래치 동작을 수행한다.
상기 출력 캐패시터(Cb)에 전하가 충전되어 있을 때, 상기 클럭단자(CK)에 인가되는 제1 클럭(CKV) 또는 제2 클럭(CKVB)은 턴-온된 제2 트랜지스터(TR2)를 통해 출력되므로 게이트 라인에 연결된 모든 a-Si TFT를 턴-온시킬 수 있고, 상기 제2 노드(N2)의 전압에 의해 상기 제3 트랜지스터(TR3)가 턴-온되어 제1 전원전압(VOFF) 레벨로 풀-다운되므로 앤드 게이트 동작을 수행한다.
동작시, 스캔개시신호(STV) 또는 이전 게이트 신호(Gn-1)가 인가되면 상기 제1 트랜지스터 그룹(TG1)이 턴-온되어, 제2 노드(N2)를 로우 레벨(또는 오프 레벨)로 다운시켜 상기 제3 트랜지스터(TR3)와 제4 트랜지스터(TR4)의 턴-오프 상태를 유지시킨다. 따라서, 상기 제1 노드(N1)는 이전 게이트 신호(Gn-1)의 하이 레벨이 된다.
상기 제2 노드(N2)의 로우 레벨 유지는 상기 제4 트랜지스터(TR4)의 턴-오프 상태를 유지하여 제1 노드(N1)를 하이 레벨로 유지하게 한다. 이때 클럭(CK)이 게 이트 라인으로 방출된다. 상기 제2 노드(N2)가 로우 레벨이므로 상기 제3 트랜지스터(TR3)는 턴-오프 상태에 있게 되어 게이트 라인은 클럭(CK)의 레벨을 그대로 전달한다.
또한, 상기 게이트 라인에 출력되는 게이트 신호(Gn)는 다음 스테이지의 개시신호로 사용되어 다음 게이트 라인에 제1 클럭(CKB)이 인가되며, 이는 다시 이전 스테이지의 제2 트랜지스터 그룹(TG2)을 턴-온시켜, 제2 노드(N2)를 하이 레벨(또는 온 레벨)로 만들고, 상기 프레임 캐패시터(Ccharge)를 충전시킨다. 이때, 상기 제2 트랜지스터 그룹(TG2)은 다이오드 구조로서 다음 게이트 신호(Gn+1)가 로우가 되어도 제2 노드(N2)는 하이 레벨을 유지하게 된다.
상기 제2 노드(N2)의 하이 레벨 유지는 상기 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 턴-온 상태를 유지하여 상기 제1 노드(N1)와 현재 게이트 신호(Gn)를 오프 상태로 유지시킨다. 상기 제2 노드(N2)의 하이 레벨 상태는 이전 게이트 신호(Gn-1)가 들어오기 전까지 유지된다.
다음 게이트 신호(Gn+1)가 하이일 때, 제2 노드(N2)에는 Von-n*Vth(Vth는 제2 트랜지스터 그룹(TG1)의 단위 트랜지스터의 문턱전압)만큼의 전압이 인가되는 구조이다. 여기서, n은 1보다 큰 양수이다. 즉, 상기 제2 트랜지스터 그룹(TG1)의 구조가 듀얼 구조라면 n=2이고, 트리플 구조라면 n=3이다.
도 2a 내지 도 2i에 나타낸 바와 같이, 다음 게이트 신호(Gn+1)가 로우 레벨이 된 이후, 상기 제1 트랜지스터 그룹(TG1)과 제2 트랜지스터 그룹(TG2) 각각의 하나의 트랜지스터의 게이트-소스간 전압(Vgs)은 0이고, 나머지 트랜지스터의 게이 트-소스간 전압(Vgs)은 네거티브 영역의 문턱전압(-Vth)에서 동작하는 구조이다.
만약, 상기 제2 트랜지스터 그룹(TG2)이 3개의 트랜지스터들이 직렬 연결된 트리플 구조라면 하나의 트랜지스터의 게이트-소스간 전압(Vgs)은 0이고, 나머지 두 개의 트랜지스터의 게이트-소스간 전압(Vgs)은 -Vth에서 동작하는 구조이다.
트랜지스터가 네거티브 영역에서 동작되는 게이트-소스간 전압(Vgs)을 갖는다면, 제2 노드(N2)에 누적된 전하량은 최소화되어 제1 트랜지스터 그룹(TG1) 및 제2 트랜지스터 그룹(TG1)을 통해 흐르는 누설 전류 양을 줄여 안정적인 전압을 유지할 수 있다.
도 3a 및 도 3b는 도 1의 회로에 대한 시뮬레이션 결과를 나타낸 파형도들이다. 특히, 도 3a는 단위 픽셀에 인가되는 공통전압(Vcom)이 클럭일 때의 현재 게이트 신호(Gn)와 다음 게이트 신호(Gn+1)의 파형도이고, 도 3b는 단위 픽셀에 인가되는 공통전압(Vcom)이 DC 전압일 때의 현재 게이트 신호(Gn)와 다음 게이트 신호(Gn+1)의 파형도이다.
도 3a에 도시된 바에 의하면, 클럭을 공통전압(Vcom)으로 이용하면 임의의 게이트 신호들이 출력되기 전과 후에 다른 게이트 신호들이 라이징(rising)되거나 폴링(falling)되는 시점에 일정 레벨의 임펄스가 발생된다.
하지만, 도 3b에 도시된 바에 의하면, DC 전압을 공통전압(Vcom)으로 이용하면 임의의 게이트 신호들이 출력되기 전이나 후에도 다른 게이트 신호들에 의해 발생되는 임펄스가 급격히 줄어드는 것을 확인할 수 있다.
따라서, 단위 픽셀에 인가되는 공통전압(Vcom)은 DC 전압을 채용하는 것이 바람직하다.
한편, 제2 트랜지스터 그룹(TG1) 및 제1 트랜지스터 그룹(TG1) 각각을 2개의 TFT로 구성하여 제2 노드(N2)에 인가되는 DC 전압을 낮추면, 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)가 열화되는 것을 방지할 수 있다. 이에 대한 기초 데이터로 측정한 결과를 도 7에 나타내었다.
도 4는 트랜지스터가 열화된 후 게이트 전압과 드레인 전류의 I-V 곡선이다. 특히, ①, ②, ③번 곡선은 각각 20V, 10V, 5V로 DC 전압을 TFT의 게이트에 장시간(예를들어, 1시간 이상) 인가하여 얻은 I-V 곡선이고, ④번 곡선은 TFT의 게이트에 DC 전압을 인가하지 않았을 때 얻은 I-V 곡선이다.
도 4에 도시한 바와 같이, 트랜지스터의 열화 후 게이트 전압이 20V 일 때, 게이트 전압으로 5V DC 전압을 인가할 때 전류량(3.55*10-4[A])은 게이트 전압을 20V DC 전압을 인가할 때의 전류량(5.22*10-5[A])보다 대략 6.8배 많음을 확인할 수 있다.
상기한 측정 결과는 상기한 방전제어부(160) 및 충전제어부(170) 각각을 직렬 연결된 2개의 TFT로 구성하여 제2 노드(N2)에 인가되는 전압을 낮출 때 구동부(140)의 제3 트랜지스터(TR3)와 방전부(150)의 제4 트랜지스터(TR4)에 열화가 적게 발생되는 것을 증명하고 있다.
<쉬프트 레지스터의 실시예-2>
도 5는 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하는 회로도이다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 단위 스테이지(200)는 버퍼부(210), 출력단 충전부(120), 전원단 충전부(130), 구동부(140), 방전부(150), 방전제어부(260), 충전제어부(170)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 출력신호(Gn-1)를 근거로 게이트 신호(또는 스캔 신호)를 출력한다. 상기한 도 1과 비교할 때 동일한 구성요소에 대해서는 동일한 도면 번호를 부여하고, 그 설명은 생략한다.
상기 버퍼부(210)는 드레인과 게이트가 공통된 다이오드 구조로 이루어져, 스캔개시신호(STV) 또는 이전 게이트 신호(이전 스테이지의 출력 신호)(Gn-1)를 공급받고, 소스가 제1 노드(N1)를 경유하여 상기 출력단 충전부(120) 및 구동부(140)에 연결되고, 상기 방전부(150)에 연결된 제1 트랜지스터(TR1)로 이루어진다.
상기 방전제어부(260)는 직렬 연결된 복수의 트랜지스터들로 이루어진 제1 트랜지스터 그룹(TG1)으로서, 상기 제1 트랜지스터 그룹(TG1)내의 각 트랜지스터들의 게이트는 공통 연결되어 제1 트랜지스터(TR1)의 공통 연결된 드레인-게이트에 연결되고, 드레인은 프레임 캐패시터(Ccharge)의 일단에 연결되며, 소스는 제1 전원전압(VOFF)에 연결된다.
<쉬프트 레지스터의 실시예-3>
도 6은 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설 명하는 회로도이다.
도 6을 참조하면, 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 단위 스테이지(300)는 버퍼부(310), 출력단 충전부(120), 전원단 충전부(130), 구동부(140), 방전부(150), 방전제어부(360), 충전제어부(370)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 출력신호(Gn-1)를 근거로 게이트 신호(또는 스캔 신호)를 출력한다. 상기한 도 1과 비교할 때 동일한 구성요소에 대해서는 동일한 도면 번호를 부여하고, 그 설명은 생략한다.
상기 버퍼부(310)는 드레인과 게이트가 공통된 다이오드 구조로 이루어져, 스캔개시신호(STV) 또는 이전 게이트 신호(이전 스테이지의 출력 신호)(Gn-1)를 공급받고, 소스가 제1 노드(N1)를 경유하여 출력단 충전부(120) 및 구동부(140)에 연결되고, 방전부(150)에 연결된 제1 트랜지스터(TR1)로 이루어진다.
상기 방전제어부(360)는 직렬 연결된 복수의 트랜지스터들로 이루어진 제1 트랜지스터 그룹(TG1)으로서, 상기 제1 트랜지스터 그룹(TG1)내의 각 트랜지스터들의 게이트는 공통 연결되어 제1 노드(N1)를 경유하여 출력 캐패시터(Cb)의 일단에 연결되고, 드레인은 프레임 캐패시터(Ccharge)의 일단에 연결되며, 소스는 제1 전원전압(VOFF)에 연결된다.
상기 충전제어부(370)는 직렬 연결된 복수의 트랜지스터들로 이루어진 제2 트랜지스터 그룹(TG2)으로서, 상기 제2 트랜지스터 그룹(TG2)내의 각 트랜지스터들의 게이트는 공통 연결되고, 공통 연결된 게이트는 다음 게이트 신호(Gn+1)를 공급받고, 드레인은 제2 전원전압(Von)을 공급받으며, 소스는 전원단 충전부(130)의 일 단에 연결된다.
<쉬프트 레지스터의 실시예-4>
도 7은 본 발명의 제4 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하는 회로도이다.
도 7을 참조하면, 본 발명의 제4 실시예에 따른 쉬프트 레지스터의 단위 스테이지(400)는 버퍼부(410), 출력단 충전부(120), 전원단 충전부(130), 구동부(140), 방전부(150), 방전제어부(460), 충전제어부(470)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 출력신호(Gn-1)를 근거로 게이트 신호(또는 스캔 신호)를 출력한다. 상기한 도 1과 비교할 때 동일한 구성요소에 대해서는 동일한 도면 번호를 부여하고, 그 설명은 생략한다.
상기 버퍼부(410)는 드레인과 게이트가 공통된 다이오드 구조로 이루어져, 스캔개시신호(STV) 또는 이전 게이트 신호(이전 스테이지의 출력 신호)(Gn-1)를 공급받고, 소스가 제1 노드(N1)를 경유하여 상기 출력단 충전부(120) 및 구동부(140)에 연결되고, 상기 방전부(150)에 연결된 제1 트랜지스터(TR1)로 이루어진다.
상기 방전제어부(460)는 직렬 연결된 복수의 트랜지스터들로 이루어진 제1 트랜지스터 그룹(TG1)으로서, 상기 제1 트랜지스터 그룹(TG1)내의 각 트랜지스터들의 게이트는 공통 연결되어 제1 트랜지스터(TR1)의 공통 연결된 드레인-게이트에 연결되고, 드레인은 프레임 캐패시터(Ccharge)의 일단에 연결되며, 소스는 제1 전원전압(VOFF)에 연결된다.
상기 충전제어부(470)는 직렬 연결된 복수의 트랜지스터들로 이루어진 제2 트랜지스터 그룹(TG2)으로서, 상기 제2 트랜지스터 그룹(TG2)내의 각 트랜지스터들의 게이트는 공통 연결되고, 공통 연결된 게이트는 다음 게이트 신호(Gn+1)를 공급받고, 드레인은 제2 전원전압(Von)을 공급받으며, 소스는 전원단 충전부(130)의 일단에 연결된다.
<게이트 구동 회로의 실시예-1>
도 8은 본 발명의 일실시예에 따른 게이트 구동 회로를 설명하기 위한 블록도로서, 특히 액정 표시 장치(Liquid Crystal Display, 이하 LCD)에 채용되는 게이트 구동 회로의 쉬프트 레지스터의 블록도이다.
도 8을 참조하면, 본 발명의 일실시예에 따른 게이트 구동 회로는 하나의 쉬프트 레지스터로 구성되고, 상기한 쉬프트 레지스터는 복수의 스테이지들(SRC11, SRC12, ..., SRC1N 및 SRC1D)이 종속 연결된다. 각 스테이지의 출력단자(OUT)가 다음 스테이지의 입력단자(IN1)에 연결된다. 스테이지들은 게이트 라인들에 대응하는 N개의 스테이지들(SRC11, SRC12, ..., 및 SRC1N)과 하나의 더미 스테이지(SRC1D)로 구성된다. 각 스테이지들은 제1 및 제2 입력단자(IN1, IN2), 출력단자(OUT), 클럭단자(CK) 및 제1 전원전압단자(VOFF)를 갖는다.
첫 번째 스테이지(SRC11)의 제1 입력단자(IN1)에는 스캔개시신호(STV)가 입력된다. 상기 스캔개시신호(STV)는 외부의 그래픽 콘트롤러와 같은 호스트로부터 출력되어 상기 LCD에 인가되는 수직동기신호(Vsync)에 동기된 펄스이다.
각 스테이지(SRC11, SRC12, ..., 및 SRC1N)의 출력신호는 상기 LCD의 액정 패널, 바람직하게는 복수의 TFT가 배열된 어레이 기판에 구비되는 각 게이트 라인에 연결된다. 홀수번째 스테이지들(SRC11, SRC13, ..., 및 SRC1N-1)에는 상기 클럭단자(CK)를 통해 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지들(SRC12, SRC14, ..., 및 SRC1N)에는 상기 클럭단자(CK)를 통해 제2 클럭(CKVB)이 제공된다. 상기 제1 클럭(CKV)과 제2 클럭(CKVB)은 서로 반대되는 위상을 가진다. 또한 상기 제1 클럭(CKV)과 제2 클럭(CKVB)의 듀티 기간은 16.6/N[ms]의 기간이다.
각 스테이지(SRC11, SRC12, SRC13, ...및 SRC1N)의 제2 입력단자(IN2)에는 다음 스테이지(SRC12, SRC13, SRC14, ...및 SRC1D)의 출력신호가 제어신호로서 입력된다. 즉, 제2 입력단자(IN2)에 입력되는 제어신호는 자신의 출력신호의 듀티 기간만큼 지연된 신호가 된다.
따라서, 각 스테이지의 출력신호들이 순차적으로 액티브 구간(하이 상태)을 가지고 발생되므로, 각 출력신호의 액티브 구간에서 대응되는 수평라인이 선택되게 된다.
한편, 마지막 스테이지(SRC1N)의 제2 입력단자(IN2)에 입력되는 제어신호가 필요하므로 별도의 더미 스테이지(SRC1D)를 구비하여 출력되는 더미 신호(GD)를 마지막 스테이지(SRC1N)의 제2 입력단자(IN2)에 공급하는 것이 바람직하다.
이상에서는 하나의 단위 스테이지에 180도와 같이 서로 반대 위상을 갖는 제1 클럭(CKV) 또는 제2 클럭(CKVB)이 제공되는 것을 설명하였으나, 서로 다른 위상을 갖는 제1 클럭(CKV) 또는 제2 클럭(CKVB)이 제공될 수도 있다.
또한, 2개의 스테이지를 하나의 유니트로하여 홀수번째 스테이지와 짝수번째 스테이지에 제1 및 제2 클럭이 제공되는 것을 설명하였으나, 3개 이상의 스테이지를 하나의 유니트로하여 서로 다른 위상을 갖는 복수의 클럭들이 제공될 수도 있다.
또한, 하나의 단위 스테이지에 하나의 클럭이 제공되는 것을 설명하였으나, 하나의 단위 스테이지에 2개 이상의 클럭이 제공될 수도 있다.
이상에서 설명한 본 발명의 일실시예에 따르면, 게이트 라인을 방전시키거나 안정적으로 오프 레벨로 유지시켜주는 노드 전압을 회로내의 노드와 연결하므로써, 낮은 전압을 유지할 수 있다.
이에 따라, 특정 노드의 전압을 로우 레벨로 유지하기 위해 트랜지스터의 게이트에 높은 양의 전압이 인가되어 장시간 가해지는 경우 발생되는 트랜지스터의 문턱 전압이 1 내지 15V로 이동하여 고전압에 의해 발생되는 트랜지스터의 열화를 방지할 수 있어 신뢰성을 높일 수 있고, a-Si TFT로 이루어지는 게이트 구동 회로가 집적된 액정패널이나 상기 액정패널을 갖는 LCD의 신뢰성을 높일 수 있다.
<게이트 구동 회로의 실시예-2>
도 9는 본 발명의 다른 실시예에 따른 게이트 구동 회로를 설명하기 위한 블록도로서, 특히 LCD에 채용되는 게이트 구동 회로의 쉬프트 레지스터의 블럭도이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 게이트 구동 회로는 하나의 쉬프트 레지스터로 구성되고, 상기한 쉬프트 레지스터는 복수의 스테이지들(SRC21, SRC22, ..., SRC2N, SRC2D)이 종속 연결된다. 즉, 각 스테이지의 출력단자(OUT)가 다음 스테이지의 제1 입력단자(IN1)에 연결된다. 스테이지들은 게이트 라인들에 대응하는 N개의 스테이지들(SRC21, SRC22, ..., 및 SRC2N)과 하나의 더미 스테이지(SRC2D)로 구성된다. 각 스테이지들은 제1 및 제2 입력단자(IN1, IN2), 출력단자(OUT), 제1 및 제2 클럭 입력단자(CK1, CK2) 및 제1 전원전압단자(VOFF)를 갖는다.
첫 번째 스테이지(SRC21)의 제1 입력단자(IN1)에는 스캔개시신호(STV)가 입력된다. 상기 스캔개시신호(STV)는 외부의 그래픽 콘트롤러와 같은 호스트로부터 출력되어 상기 LCD에 인가되는 수직동기신호(Vsync)에 동기된 펄스이다.
각 스테이지(SRC21, SRC22, ..., 및 SRC2N)의 출력신호는 상기 LCD의 액정 패널, 바람직하게는 복수의 TFT가 배열된 어레이 기판에 구비되는 각 게이트 라인에 연결된다.
홀수번째 스테이지들(SRC21, SRC23, ..., 및 SRC2N-1)의 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 제2 클럭단자(CK2)에는 제2 클럭(CKVB)이 제공된다. 짝수번째 스테이지들(SRC22, SRC24, ..., 및 SRC2N)의 제1 클럭단자(CK1)에는 제2 클럭(CKVB)이 제공되고, 제2 클럭단자(CK2)에는 제1 클럭(CKV)이 제공된다. 상기 제1 클럭(CKV)과 제2 클럭(CKVB)은 서로 반대되는 위상을 가진다. 또한 제1 클럭(CKV)과 제2 클럭(CKVB)의 듀티 기간은 16.6/N[ms]의 기간이 될 것이다.
각 스테이지(SRC21, SRC22, SRC23, ..., 및 SRC2N)의 제2 입력단자(IN2)에는 다음 스테이지(SRC22, SRC23, SRC24, ..., 및 SRC2D)의 출력신호(G2, G3, ..., GN 및 GD)가 제어신호로서 입력된다. 즉, 제2 입력단자(IN2)에 입력되는 제어신호는 자신의 출력신호의 듀티 기간만큼 지연된 신호가 된다.
따라서, 각 스테이지의 출력신호들이 순차적으로 액티브 구간(하이 상태)을 가지고 발생되므로, 각 출력신호의 액티브 구간에서 대응되는 수평라인이 선택되게 된다.
한편, 마지막 스테이지(SRC2N)의 제2 입력단자(IN2)에 입력되는 제어신호가 필요하므로 별도의 더미 스테이지(SRC2D)를 구비하여 출력되는 더미 신호(GD)를 마지막 스테이지(SRC2N)의 제2 입력단자(IN2)에 공급하는 것이 바람직하다.
이상에서는 하나의 단위 스테이지에 180도와 같이 서로 반대 위상을 갖는 제1 클럭(CKV) 및 제2 클럭(CKVB)이 제공되는 것을 설명하였으나, 이는 하나의 일례일 뿐 90도나 270도와 같이 서로 다른 위상을 갖는 제1 클럭(CKV) 또는 제2 클럭(CKVB)이 제공될 수도 있다.
또한, 2개의 스테이지를 하나의 유니트로하여 제1 및 제2 클럭이 제공되는 것을 설명하였으나, 3개 이상의 스테이지를 하나의 유니트로하여 서로 다른 위상을 갖는 복수의 클럭들이 제공될 수도 있다. 예를들어, 3개의 스테이지를 하나의 유니트로하여 서로 다른 위상을 갖는 제1 내지 제3 클럭이 제공될 수도 있다.
<게이트 구동 회로의 실시예-3>
도 10은 본 발명의 또 다른 실시예에 따른 게이트 구동 회로를 설명하기 위한 블록도로서, 특히 LCD에 채용되는 게이트 구동 회로의 쉬프트 레지스터의 블록도이다.
도 10을 참조하면, 게이트 구동 회로는 서로 종속적으로 연결된 복수의 스테 이지(SRC1 ~ SRCn+1)로 이루어져 게이트 신호를 순차적으로 출력하는 회로부(CS) 및 상기 회로부(CS)에 각종 제어신호를 제공하는 라인부(LS)를 포함한다. 여기서, n은 짝수이다.
상기 복수의 스테이지(SRC1 ~ SRCn+1) 각각은 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 접지전압단자(V1), 리셋단자(RE) 및 출력단자(OUT)를 포함한다.
상기 복수의 스테이지 중 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 상기 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지(SRC2,...SRCn)의 상기 제1 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 다른 위상을 갖는 제2 클럭(CKVB)이 제공된다. 한편, 상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 상기 제2 클럭단자(CK2)에는 상기 제2 클럭(CKVB)이 제공되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 상기 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다.
상기 첫 번째 구동 스테이지(SRC1)의 제1 입력단자(IN1)에는 이전 스테이지의 출력신호가 아닌 개시신호(STV)가 제공된다. 또한, n번째 스테이지(SRCn)의 제2 입력단자(IN2)에 출력신호를 제공하기 위하여 더미로 마련된 n+1번째 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 다음 스테이지의 출력신호 대신에 상기 개시신호(STV)가 제공된다. 또한, 상기 복수의 스테이지(SRC1 ~ SRCn+1)의 접지전압단자(V1)에는 상기 접지전압(VSS)이 제공되고, 상기 복수의 스테이지(SRC1 ~ SRCn+1)의 상기 리셋단자(RE)에는 상기 n+1번째 스테이지(SRCn+1)로부터 출력된 신호가 제공 된다.
상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 출력단자(OUT)에서는 상기 제1 클럭(CKV)이 출력되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 출력단자(OUT)에서는 상기 제2 클럭(CKVB)이 출력된다. 상기 n 개의 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)는 상기 표시영역(DA, 도 1에 도시됨)에 구비된 제1 내지 제n 게이트 라인(GL1 ~ GLn) 중 대응하는 게이트 라인에 전기적으로 연결된다. 따라서, 상기 회로부(CS)는 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)에 순차적으로 게이트 신호를 출력한다.
상기 라인부(LS)는 상기 회로부(CS)에 인접하여 구비되고, 상기 라인부(LS)는 서로 평행하도록 연장된 개시신호라인(SL1), 제1 클럭라인(SL2), 제2 클럭라인(SL3), 접지전압라인(SL4) 및 리셋라인(SL5)을 포함한다.
상기 리셋라인(SL5)은 각종 신호를 입력받는 각 스테이지의 입력단자들이 구비된 회로부(CS)의 입력부에 가장 인접하도록 구비된다. 상기 개시신호라인(SL1)은 상기 리셋라인(SL5) 다음으로 상기 회로부(CS)에 인접하도록 배치되고, 상기 제2 클럭라인(SL3)은 상기 개시신호라인(SL1) 다음으로 상기 회로부(CS)에 인접하도록 배치된다. 또한, 상기 제1 클럭라인(SL2)은 상기 제2 클럭라인(SL3) 다음으로 상기 회로부(CS)에 인접하여 배치되고, 상기 접지전압라인(SL4)은 상기 회로부(CS)와 가장 멀리 이격되어 상기 라인부(DS)의 최외곽에 배치된다.
상기 개시신호라인(SL1)은 외부로부터 제공된 상기 개시신호(STV)를 상기 첫 번째 스테이지(SRC1)의 제1 입력단자(IN1) 및 상기 마지막 스테이지(SRCn+1)의 제2 입력단자(IN2)로 제공 및 마지막 스테이지(SRCn+1)에 제공한다.
상기 제1 클럭라인(SL2)은 상기 제1 클럭(CKV)을 입력받아 상기 홀수번째 스테이지(SRC1, SRC3, ... SRCn+1)의 제1 클럭단자(CK1) 및 상기 짝수번째 스테이지(SRC2,...SRCn)의 제2 클럭단자(CK2)로 제공한다.
상기 제2 클럭라인(SL3)은 상기 제2 클럭(CKVB)을 입력받아 상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제2 클럭단자(CK2) 및 상기 짝수번째 스테이지(SRC2,...SRCn)의 제1 클럭단자(CK1)로 제공한다.
상기 접지전압라인(SL4)은 상기 접지전압(VSS)을 입력받아 상기 복수의 스테이지(SRC1 ~ SRCn+1)의 접지전압단자(V1)로 제공한다.
상기 리셋라인(SL5)은 상기 마지막 스테이지로(SRCn+1)부터 출력된 게이트 신호를 상기 리셋신호(RESET)로써 상기 복수의 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)로 제공한다.
그러면, 상기한 a-Si TFT로 이루어지는 게이트 구동 회로(또는 쉬프트 레지스터)가 집적된 액정패널을 첨부하는 도면을 참조하여 간략히 설명한다.
도 11은 본 발명의 실시예에 따른 액정패널을 설명하기 위한 블록도이다. 특히 a-Si TFT LCD의 어레이 기판의 구성을 도시한다.
도 11을 참조하면, 본 발명에 따른 액정패널의 어레이 기판(500) 위에는 표시 셀 어레이 회로(510), 데이터 구동 회로(520), 데이터 구동 회로 외부연결단자(522, 524), 게이트 구동 회로(530), 게이트 구동 회로 외부 연결단자부(532)가 TFT 공정시 함께 형성된다. 여기서, 게이트 구동 회로(530)는 도 8 내지 도 9에서 설명한 쉬프트 레지스터이고, 상기 쉬프트 레지스터를 구성하는 단위 스테이지들은 상기한 도 1, 도 5, 6, 7에서 설명한 바와 같다.
연성 인쇄회로기판(616)에 설치된 통합 제어 및 데이터 구동칩(618)과 TFT 기판(500)의 회로들은 연성인쇄회로기판(616)에 의해 전기적으로 연결된다. 연성 인쇄회로기판(616)은 데이터신호, 데이터 타이밍신호, 게이트 타이밍신호 및 게이트 구동전압들을 어레이 기판(500)의 데이터 구동 회로(520) 및 게이트 구동 회로(530)에 제공한다.
표시 셀 어레이 회로(510)는 컬럼 방향으로 연장된 m 개의 데이터 라인들(DL1~DLm)과 로우 방향으로 연장된 n 개의 게이트 라인들(GL1~GLn)을 포함한다.
데이터 라인들과 게이트 라인들의 각 교차점들에는 스위칭 트랜지스터(ST)가 형성된다. 스위칭 트랜지스터(STi)의 드레인은 데이터 라인(DLi)에 연결되고, 게이트는 게이트 라인(GLi)에 연결된다. 스위칭 트랜지스터(STi)의 소스는 화소전극(PE)에 연결된다. 화소 전극(PE)과 칼라 필터 기판(112b)에 형성된 공통 전극(CE)의 사이에 액정(LC)이 위치하게 된다.
그러므로, 화소 전극(PE)과 공통 전극(CE) 사이에 인가된 전압에 의해 액정배열이 제어되어 통과되는 광량을 제어하여 각 픽셀의 계조 표시를 하게 된다.
데이터 구동 회로(520)는 쉬프트 레지스터(526)와 N개의 스위칭 트랜지스터들(SWT)을 포함한다. N개의 스위칭 트랜지스터들(SWT)은 N/8개씩 묶어 8개의 데이터 라인블록(BL1~BL8)을 형성한다.
각 데이터 라인블록(BLi)은 N/8개의 데이터 입력단자로 구성된 외부 입력단 자(524)에 N/8개의 입력단자들이 공통으로 연결되고, 대응하는 N/8개의 데이터 라인들에 N/8개의 출력단자들이 연결된다. 또한, 쉬프트 레지스터(526)의 8개의 출력단자들 중 대응하는 하나의 출력단자에 블록 선택단자가 연결된다.
N개의 스위칭 트랜지스터들(SWT) 각각은 대응하는 데이터 라인에 소스가 연결되고, N/8개의 데이터 입력단자들 중 대응하는 입력단자에 드레인이 연결되고, 게이트에 블록 선택단자에 연결된 a-Si TFT MOS 트랜지스터로 구성된다.
따라서, N개의 데이터 라인들은 N/8개씩 8개의 블록으로 분할되고, 쉬프트 레지스터(526)의 8개의 블록 선택신호에 의해 순차적으로 각 블록들이 선택된다.
쉬프트 레지스터(526)는 3단자의 외부 연결단자(522)를 통하여 제1 클럭(CKH), 제2 클럭(CKHB), 블럭선택 개시신호(STH)를 제공받는다. 쉬프트 레지스터(526)의 출력단자들은 각각 대응하는 라인 블록들의 블록 선택단자에 연결된다.
이상에서는 a-Si TFT로 이루어지는 게이트 구동 회로가 집적된 액정패널을 하나의 실시에로 설명하였으나, 다른 평판 표시 패널에도 적용할 수 있을 것이다. 예를들어, 유기전계발광 소자를 이용한 유기전계발광 표시장치의 경우 단위 픽셀에 구비되는 스위칭 트랜지스터와 드라이브 트랜지스터를 a-Si TFT로 구현한다면 상기 스위칭 트랜지스터를 활성화시키는 스캔 드라이버를 상기 단위 픽셀에 형성되는 기판위에 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 쉬프트 레지스터 방식의 게이트 구동 회로에서 현재 게이트 노드를 방전시키거나, 안정적으로 게이트 오프 레벨 로 유지시켜주는 노드의 전압을 스테이지 내의 노드와 연결하여 낮은 전압을 유지할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 복수의 스테이지들이 배치되고, 각 스테이지들은 출력 신호를 순차적으로 출력하는 쉬프트 레지스터에서, 상기 각 스테이지는,
    개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 공급받는 버퍼부;
    상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호의 충전에 따라 출력 신호를 출력하는 구동부;
    일단이 상기 구동부에 연결되고, 타단이 제1 전원전압에 연결된 제1 충전부; 및
    다음 스테이지들중 어느 하나의 스테이지의 출력 신호를 상기 제1 충전부에 충전시키는 충전제어부를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제1항에 있어서, 상기 각 스테이지가 상기 버퍼부를 경유하는 상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 충전하는 제2 충전부를 더 포함하는 쉬프트 레지스터.
  3. 제1항에 있어서, 상기 각 스테이지가 충전된 상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 방전하는 방전부를 더 포함하는 쉬프트 레지스터.
  4. 제3항에 있어서, 상기 각 스테이지가 상기 개시신호, 이전 스테이지들중 어느 하나의 스테이지의 출력 신호 및 제2 충전부에 충전된 전하중 어느 하나를 근거로 상기 방전부의 동작을 제어하는 방전제어부를 더 포함하는 쉬프트 레지스터.
  5. 제4항에 있어서, 상기 방전제어부는 상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호의 인가에 따라, 턴-온되어 상기 제1 충전부의 레벨을 로우 레벨로 다운시키는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제4항에 있어서, 상기 방전제어부는 직렬 연결된 복수의 트랜지스터들을 포함하는 쉬프트 레지스터.
  7. 제6항에 있어서, 상기 방전제어부는 각 트랜지스터들의 게이트가 공통 연결되어 상기 제2 충전부에 연결되고, 드레인은 상기 제1 충전부에 연결되며, 소스는 제1 전원전압에 연결된 것을 특징으로 하는 쉬프트 레지스터.
  8. 제6항에 있어서, 상기 방전제어부는 각 트랜지스터들의 게이트가 공통 연결되어 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 공급받고, 드레인은 상기 제1 충전부에 연결되며, 소스는 제1 전원전압에 연결된 것을 특징으로 하는 쉬프트 레지스터.
  9. 제1항에 있어서, 상기 충전제어부는 다음 스테이지들중 어느 하나의 스테이지로부터 제공되는 출력 신호에 응답하여 턴-온되어, 상기 제1 충전부를 충전시켜 하이 레벨로 유지하는 것을 특징으로 하는 쉬프트 레지스터.
  10. 제9항에 있어서, 상기 충전제어부는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호가 인가되기 전까지 상기 제1 충전부를 하이 레벨로 유지하는 것을 특징으로 하는 쉬프트 레지스터.
  11. 제9항에 있어서, 상기 충전제어부는 직렬 연결된 복수의 트랜지스터들을 포함하는 쉬프트 레지스터.
  12. 제11항에 있어서, 상기 충전제어부는 각 트랜지스터들의 게이트가 공통 연결되고, 공통 연결된 게이트는 드레인과 공통 연결되어 다음 스테이지의 출력 신호를 공급받고, 소스는 제1 충전부에 연결된 것을 특징으로 하는 쉬프트 레지스터.
  13. 제12항에 있어서, 상기 충전제어부는 각 트랜지스터들의 게이트가 공통 연결되어 다음 스테이지의 출력 신호를 공급받고, 드레인은 제2 전원전압에 연결되며, 소스는 상기 제1 충전부에 연결된 것을 특징으로 하는 쉬프트 레지스터.
  14. 제1항에 있어서, 상기 각 스테이지는 제1 노드를 통해 상기 버퍼부에 연결되어, 상기 버퍼부를 경유하는 상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 충전하는 제2 충전부를 더 포함하고,
    상기 제1 충전부는 제2 노드를 경유하여 상기 구동부 및 충전제어부에 연결되며,
    상기 충전제어부는 상기 제1 노드가 하이 레벨일 때, 상기 제2 노드를 로우 레벨로 유지하는 것을 특징으로 하는 쉬프트 레지스터.
  15. 제1항에 있어서, 상기 제1 충전부는 제2 노드를 경유하여 상기 구동부 및 충전제어부에 연결되고,
    상기 충전제어부는 게이트를 공유하는 2개 이상의 트랜지스터들을 이용하여 상기 2개 이상의 트랜지스터들의 문턱전압만큼 전압을 강하시키고, 상기 강하된 전압을 상기 제2 노드의 바이어스 신호로 이용하는 것을 특징으로 하는 쉬프트 레지스터.
  16. 제1항에 있어서, 상기 구동부는 상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호의 충전에 따라 제1 클럭 또는 제2 클럭에 응답하여 상기 출력 신호를 출력하는 것을 특징으로 하는 쉬프트 레지스터.
  17. 복수의 스테이지들이 연결되고, 상기 각 스테이지의 출력 신호들을 게이트 라인에 순차적으로 출력하는 게이트 구동 회로에서,
    상기 각 스테이지는,
    개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 공급받는 버퍼부;
    상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호의 충전에 따라 출력 신호를 출력하는 구동부;
    일단이 상기 구동부에 연결되고, 타단이 제1 전원전압에 연결된 제1 충전부; 및
    다음 스테이지들중 어느 하나의 스테이지의 출력 신호를 상기 제1 충전부에 충전시키는 충전제어부를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  18. 제17항에 있어서, 상기 각 스테이지는,
    상기 버퍼부를 경유하는 상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 충전하는 제2 충전부; 및
    상기 개시신호, 이전 스테이지들중 어느 하나의 스테이지의 출력 신호 및 제2 충전부에 충전된 전하 중 어느 하나를 근거로 방전부의 동작을 제어하는 방전제어부를 더 포함하고,
    상기 방전제어부는 직렬 연결된 복수의 트랜지스터들을 포함하며,
    상기 복수의 트랜지스터들의 게이트가 공통 연결되어 상기 제2 충전부에 연결되고, 드레인은 제1 충전부에 연결되며, 소스는 제1 전원전압에 연결된 것을 특징으로 하는 게이트 구동 회로.
  19. 제17항에 있어서, 상기 각 스테이지는,
    상기 버퍼부를 경유하는 상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 충전하는 제2 충전부; 및
    상기 개시신호, 이전 스테이지들중 어느 하나의 스테이지의 출력 신호 및 제2 충전부에 충전된 전하 중 어느 하나를 근거로 방전부의 동작을 제어하는 방전제어부를 더 포함하고,
    상기 방전제어부는 직렬 연결된 복수의 트랜지스터들을 포함하고,
    상기 복수의 트랜지스터들의 게이트가 공통 연결되어 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 공급받고, 드레인은 상기 제1 충전부에 연결되며, 소스는 제1 전원전압에 연결된 것을 특징으로 하는 게이트 구동 회로.
  20. 제17항에 있어서, 상기 각 스테이지는,
    상기 버퍼부를 경유하는 상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 충전하는 제2 충전부; 및
    상기 개시신호, 이전 스테이지들중 어느 하나의 스테이지의 출력 신호 및 제2 충전부에 충전된 전하중 어느 하나를 근거로 방전부의 동작을 제어하는 방전제어부를 더 포함하고,
    상기 충전제어부는 직렬 연결된 복수의 트랜지스터들을 포함하고,
    상기 복수의 트랜지스터들의 게이트가 공통 연결되고, 공통 연결된 게이트는 드레인과 공통 연결되어 다음 스테이지의 출력 신호를 공급받고, 소스는 상기 제1 충전부에 연결된 것을 특징으로 하는 게이트 구동 회로.
  21. 제17항에 있어서, 상기 각 스테이지는,
    상기 버퍼부를 경유하는 상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 충전하는 제2 충전부; 및
    상기 개시신호, 이전 스테이지들중 어느 하나의 스테이지의 출력 신호 및 제2 충전부에 충전된 전하 중 어느 하나를 근거로 방전부의 동작을 제어하는 방전제어부를 더 포함하고,
    상기 충전제어부는 직렬 연결된 복수의 트랜지스터들을 포함하고,
    상기 복수의 트랜지스터들의 게이트가 공통 연결되어 다음 스테이지의 출력 신호를 공급받고, 드레인은 제2 전원전압에 연결되며, 소스는 상기 제1 충전부에 연결된 것을 특징으로 하는 게이트 구동 회로.
  22. 기판 상에 형성된 표시 셀 어레이 회로와 게이트 구동 회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 게이트 라인들을 포함하며, 각 표시 셀 회로는 대응하는 데이터 및 게이트 라인 쌍에 연결된 표시 패널에서,
    상기 게이트 구동 회로는 복수의 스테이지들이 연결되고, 상기 각 스테이지의 출력 신호들을 상기 게이트 라인에 순차적으로 출력하며,
    상기 각 스테이지는,
    개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호를 공급받는 버퍼부;
    상기 개시신호 또는 이전 스테이지들중 어느 하나의 스테이지의 출력 신호의 충전에 따라 출력 신호를 출력하는 구동부;
    일단이 상기 구동부에 연결되고, 타단이 제1 전원전압에 연결된 제1 충전부; 및
    다음 스테이지들중 어느 하나의 스테이지의 출력 신호를 상기 제1 충전부에 충전시키는 충전제어부를 포함하는 것을 특징으로 하는 표시 패널.
  23. 제22항에 있어서, 상기 표시 셀 회로는,
    상기 데이터 라인과 게이트 라인을 전기적으로 연결시키는 스위칭 소자; 및
    상기 스위칭 소자에 연결된 액정 캐패시터를 더 포함하고,
    상기 액정 캐패시터의 공통전극단에는 DC 전압이 인가되는 것을 특징으로 하는 표시 패널.
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