JP2010250030A - シフトレジスタおよびそれを備えた表示装置、ならびにシフトレジスタの駆動方法 - Google Patents
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Abstract
【課題】ゲートドライバを構成するシフトレジスタ内の薄膜トランジスタの特性の変化に起因する誤動作の発生を抑止することのできる表示装置を実現する。
【解決手段】シフトレジスタを構成する各双安定回路は、出力端子49の電位を第1クロックに基づいて上昇させるための薄膜トランジスタT1と、薄膜トランジスタT1のゲート端子に接続された領域netAと、領域netAの電位を低下させるための薄膜トランジスタT2と、薄膜トランジスタT2のゲート端子に接続された領域netBと、領域netA−出力端子49間の容量素子Capとを備える。領域netBは、第1クロックよりも位相が120度だけ遅れた第2クロックに基づいて充電され、第2クロックよりも位相が120度だけ遅れた第3クロックに基づいて放電される。容量素子Capの容量値を薄膜トランジスタT1の寄生容量の容量値で除して得られる値は20以上とされる。
【選択図】図1
【解決手段】シフトレジスタを構成する各双安定回路は、出力端子49の電位を第1クロックに基づいて上昇させるための薄膜トランジスタT1と、薄膜トランジスタT1のゲート端子に接続された領域netAと、領域netAの電位を低下させるための薄膜トランジスタT2と、薄膜トランジスタT2のゲート端子に接続された領域netBと、領域netA−出力端子49間の容量素子Capとを備える。領域netBは、第1クロックよりも位相が120度だけ遅れた第2クロックに基づいて充電され、第2クロックよりも位相が120度だけ遅れた第3クロックに基づいて放電される。容量素子Capの容量値を薄膜トランジスタT1の寄生容量の容量値で除して得られる値は20以上とされる。
【選択図】図1
Description
本発明は、アクティブマトリクス型表示装置の駆動回路および駆動方法に関し、更に詳しくは、アクティブマトリクス型表示装置の表示部に配設された走査信号線を駆動する走査信号線駆動回路内のシフトレジスタおよびその駆動方法に関する。
従来よりアモルファスシリコン(a−Si)を用いた薄膜トランジスタ(以下「a−SiTFT」という)を駆動素子として使用する液晶表示装置が知られているが、近年、微結晶シリコン(μc−Si)を用いた薄膜トランジスタ(以下「μc−SiTFT」という)を駆動素子として使用する液晶表示装置の開発が進められている。微結晶シリコンの移動度はアモルファスシリコンの移動度よりも大きく、かつ、μc−SiTFTはa−SiTFTと同様の工程で形成される。このため、駆動素子にμc−SiTFTを採用することにより、額縁面積の縮小やドライバICのチップ数の削減などによるコストの低減,実装歩留まりの向上,表示装置の大型化の実現などが期待される。また、μc−SiTFTについては、ゲート電極に長時間電圧が印加された際の閾値シフト(閾値電圧が変動すること)がa−SiTFTよりも小さいという特徴もある。すなわち、a−SiTFTと比較すると、μc−SiTFTは劣化しにくいという点で信頼性が高くなっている。
ところで、アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスライン(映像信号線)と、複数本のゲートバスライン(走査信号線)と、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成し、各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述の複数本のソースバスラインを駆動するソースドライバ(映像信号線駆動回路)と上述の複数本のゲートバスラインを駆動するゲートドライバ(走査信号線駆動回路)とが設けられている。
画素電圧値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時(同時)に伝達することができない。このため、上述のマトリクス状に配置された画素形成部内の画素容量への映像信号の書き込みは1行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。
各ゲートバスラインは1フレーム期間中に一度(1水平走査期間)だけ選択状態となれば良いので、各ゲートバスラインに印加される走査信号は当該各ゲートバスラインが選択状態とされるべき期間(以下、「選択期間」という。)だけハイレベルの電位にされ、それ以外の期間(以下、「非選択期間」という。)にはローレベルの電位で固定されることが好ましい。ところが、シフトレジスタを構成する回路に形成される寄生容量の影響を受けて、非選択期間に走査信号の電位がローレベルの電位からプラス方向に変動することがある。そこで、特開2006−351171号公報には、寄生容量による影響を従来よりも低減させることのできるシフトレジスタの発明が開示されている。図14は、特開2006−351171号公報に開示されているシフトレジスタの1段分の構成を示す回路図である。この回路によれば、非選択期間中、ゲートバスラインは浮遊(フローティング)状態とはならず、ゲートバスラインには常にゲートオフ電圧が与えられる。これにより、寄生容量による影響を小さくすることができるとされている。
また、本願発明に関連して、以下のような先行技術も知られている。特開平11−86586号公報には、静電気や電磁波等のノイズに起因する誤動作を防止できるシフトレジスタについての発明が開示されている。特開2006−190437号公報には、薄膜トランジスタの劣化に起因する誤動作を防止できるシフトレジスタについての発明が開示されている。特開2000−155550号公報には、4相クロックを採用することによって回路特性の変化を小さくしたシフトレジスタについての発明が開示されている。特開2004−212939号公報には、4つのクロック信号を用いた構成で別途の入力パッドを備えることなく両方向走査を可能としたシフトレジスタについての発明が開示されている。
ところが、上述の構成によっても、図15(特開2006−351171号公報の図9)において符号cで示すように、非選択期間において、走査信号の電位は寄生容量の影響を受けてローレベルの電位からプラス方向に変動している。この理由については以下のようなことが考えられる。上記特開2006−351171号公報においてはゲートバスラインと共通電極との間の寄生容量に着目されているが、シフトレジスタを構成する回路内の薄膜トランジスタの各電極間にも寄生容量は形成される。例えば、図14で符号T1で示す薄膜トランジスタのゲート−ソース間にも寄生容量は形成されている。このため、クロックLCLK1の電位がローレベルからハイレベルに変化すると、その寄生容量を介して薄膜トランジスタT1のゲート電位が上昇する。これにより、薄膜トランジスタT1にリーク電流が流れ、走査信号の電位に変動が生じる。ここで、上記クロックLCLK1は非選択期間にも所定の周期でハイレベルの状態にされるので、所定の周期で走査信号の電位に変動が生じることになる。
また、図14で符号J2で示すノードの電位はクロックLCLK1に応じて変動し、図14で符号J3で示すノードの電位はクロックLCLK2に応じて変動する。ここで、クロックLCLK1とクロックLCLK2とによって2相クロックが構成されているので、各クロックLCLK1およびLCLK2のデューティ比(ここでのデューティ比とは、「ハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合」のことをいう。)は2分の1となっている。このため、ゲート電極にそれらのクロックLCLK1およびLCLK2が与えられる薄膜トランジスタについては、比較的特性の変化が生じやすい。すなわち、図14に示す構成において、符号T4,T5,およびT6で示す薄膜トランジスタについては、他の薄膜トランジスタと比較して、特性の変化(特に閾値電圧の上昇)が生じやすい。これらの薄膜トランジスタT4,T5,およびT6の閾値電圧が上昇すると、薄膜トランジスタT1のゲート電位や走査信号Gout(j)の電位を非選択期間に充分に低くすることができず、シフトレジスタの誤動作を引き起こすこととなる。
そこで本発明は、ゲートドライバを構成するシフトレジスタ内の薄膜トランジスタの特性の変化に起因する誤動作の発生を抑止することのできる表示装置を実現することを目的とする。
第1の発明は、第1の状態と第2の状態とを有し互いに直列に接続された複数の双安定回路を含み、外部から入力され各双安定回路に第1,第2,および第3のクロック信号として与えられる3相のクロック信号に基づいて前記複数の双安定回路を順次に第1の状態とする、表示装置の表示部に配設された複数の走査信号線を駆動するためのシフトレジスタであって、
各双安定回路は、
第2電極に前記第1のクロック信号が与えられ、前記第1の状態または前記第2の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードに第3電極が接続された第1のスイッチング素子を含む、前記状態信号の表す状態を前記第1の状態にするための出力ノード充電部と、
前記状態信号の表す状態を前記第2の状態にするための出力ノード放電部と、
前記第1のスイッチング素子の第1電極に接続された第1ノードを所定の入力信号または当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて充電するための第1ノード充電部と、
前記第1ノードに第2電極が接続され、第3電極に所定の低電位が与えられる第2のスイッチング素子を含む、前記第1ノードを放電するための第1ノード放電部と、
前記第2のスイッチング素子の第1電極に接続された第2ノードを前記第2のクロック信号に基づいて充電するための第2ノード充電部と、
前記第3のクロック信号に基づいて前記第2ノードを放電するための第2ノード放電部と、
前記第1ノードに一端が接続され、前記出力ノードに他端が接続された容量素子と
を有し、
前記第1のクロック信号と前記第2のクロック信号と前記第3のクロック信号とは互いに位相が120度ずつずらされ、かつ、各クロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は3分の1にされ、
前記容量素子の容量値を前記第1のスイッチング素子の寄生容量の容量値で除して得られる値が20以上であることを特徴とする。
各双安定回路は、
第2電極に前記第1のクロック信号が与えられ、前記第1の状態または前記第2の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードに第3電極が接続された第1のスイッチング素子を含む、前記状態信号の表す状態を前記第1の状態にするための出力ノード充電部と、
前記状態信号の表す状態を前記第2の状態にするための出力ノード放電部と、
前記第1のスイッチング素子の第1電極に接続された第1ノードを所定の入力信号または当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて充電するための第1ノード充電部と、
前記第1ノードに第2電極が接続され、第3電極に所定の低電位が与えられる第2のスイッチング素子を含む、前記第1ノードを放電するための第1ノード放電部と、
前記第2のスイッチング素子の第1電極に接続された第2ノードを前記第2のクロック信号に基づいて充電するための第2ノード充電部と、
前記第3のクロック信号に基づいて前記第2ノードを放電するための第2ノード放電部と、
前記第1ノードに一端が接続され、前記出力ノードに他端が接続された容量素子と
を有し、
前記第1のクロック信号と前記第2のクロック信号と前記第3のクロック信号とは互いに位相が120度ずつずらされ、かつ、各クロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は3分の1にされ、
前記容量素子の容量値を前記第1のスイッチング素子の寄生容量の容量値で除して得られる値が20以上であることを特徴とする。
第2の発明は、第1の発明において、
前記第1のスイッチング素子の第1電極−第2電極間の寄生容量の容量値は、前記第1のスイッチング素子の第1電極−第3電極間の寄生容量の容量値よりも小さいことを特徴とする。
前記第1のスイッチング素子の第1電極−第2電極間の寄生容量の容量値は、前記第1のスイッチング素子の第1電極−第3電極間の寄生容量の容量値よりも小さいことを特徴とする。
第3の発明は、第1または第2の発明において、
前記第2のスイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする。
前記第2のスイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする。
第4の発明は、表示装置であって、
前記複数の走査信号線を駆動する走査信号線駆動回路を備え、
前記走査信号線駆動回路は、第1から第3までのいずれかの発明に係るシフトレジスタを含むことを特徴とする。
前記複数の走査信号線を駆動する走査信号線駆動回路を備え、
前記走査信号線駆動回路は、第1から第3までのいずれかの発明に係るシフトレジスタを含むことを特徴とする。
第5の発明は、第1の状態と第2の状態とを有し互いに直列に接続された複数の双安定回路を含み、外部から入力され各双安定回路に第1,第2,および第3のクロック信号として与えられる3相のクロック信号に基づいて前記複数の双安定回路を順次に第1の状態とする、表示装置の表示部に配設された複数の走査信号線を駆動するためのシフトレジスタの駆動方法であって、
各双安定回路を前記第2の状態から前記第1の状態に変化させ所定期間だけ前記第1の状態で維持した後に前記第2の状態に変化させる第1駆動ステップと、
各双安定回路を前記第2の状態で維持する第2駆動ステップと
を含み、
各双安定回路は、
前記第1の状態または前記第2の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードと、
第2電極に前記第1のクロック信号が与えられ、第3電極に前記出力ノードが接続された第1のスイッチング素子と、
前記第1のスイッチング素子の第1電極に接続された第1ノードと、
前記第1ノードに第2電極が接続され、第3電極に所定の低電位が与えられる第2のスイッチング素子と、
前記第2のスイッチング素子の第1電極に接続された第2ノードと
を有し、
前記第1駆動ステップは、
所定の入力信号または各双安定回路の前段の双安定回路から出力される状態信号に基づいて前記第1ノードを充電する第1ノード充電ステップと、
前記第1ノードが充電された状態のときに前記第1のクロック信号の電位をローレベルからハイレベルに変化させることによって、前記状態信号の表す状態を前記第2の状態から前記第1の状態に変化させる出力ノード充電ステップと、
前記状態信号の表す状態を前記第1の状態から前記第2の状態に変化させる出力ノード放電ステップと
を含み、
前記第2駆動ステップは、
前記第2のクロック信号の電位をローレベルからハイレベルに変化させることによって前記第2ノードを充電する第2ノード充電ステップと、
前記第3のクロック信号の電位をローレベルからハイレベルに変化させることによって前記第2ノードを放電する第2ノード放電ステップと
を含み、
前記第1のクロック信号の位相は前記第2のクロック信号の位相よりも120度だけ進められ、
前記第2のクロック信号の位相は前記第3のクロック信号の位相よりも120度だけ進められ、
各クロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は3分の1にされていることを特徴とする。
各双安定回路を前記第2の状態から前記第1の状態に変化させ所定期間だけ前記第1の状態で維持した後に前記第2の状態に変化させる第1駆動ステップと、
各双安定回路を前記第2の状態で維持する第2駆動ステップと
を含み、
各双安定回路は、
前記第1の状態または前記第2の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードと、
第2電極に前記第1のクロック信号が与えられ、第3電極に前記出力ノードが接続された第1のスイッチング素子と、
前記第1のスイッチング素子の第1電極に接続された第1ノードと、
前記第1ノードに第2電極が接続され、第3電極に所定の低電位が与えられる第2のスイッチング素子と、
前記第2のスイッチング素子の第1電極に接続された第2ノードと
を有し、
前記第1駆動ステップは、
所定の入力信号または各双安定回路の前段の双安定回路から出力される状態信号に基づいて前記第1ノードを充電する第1ノード充電ステップと、
前記第1ノードが充電された状態のときに前記第1のクロック信号の電位をローレベルからハイレベルに変化させることによって、前記状態信号の表す状態を前記第2の状態から前記第1の状態に変化させる出力ノード充電ステップと、
前記状態信号の表す状態を前記第1の状態から前記第2の状態に変化させる出力ノード放電ステップと
を含み、
前記第2駆動ステップは、
前記第2のクロック信号の電位をローレベルからハイレベルに変化させることによって前記第2ノードを充電する第2ノード充電ステップと、
前記第3のクロック信号の電位をローレベルからハイレベルに変化させることによって前記第2ノードを放電する第2ノード放電ステップと
を含み、
前記第1のクロック信号の位相は前記第2のクロック信号の位相よりも120度だけ進められ、
前記第2のクロック信号の位相は前記第3のクロック信号の位相よりも120度だけ進められ、
各クロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は3分の1にされていることを特徴とする。
上記第1の発明によれば、シフトレジスタを構成する双安定回路は、各クロック信号のデューティ比が3分の1となる3相のクロック信号に基づいて動作する。このため、双安定回路に設けられているスイッチング素子のうち特性の変化が最も早いスイッチング素子の第1電極(例えば、薄膜トランジスタのゲート電極)に印加される信号のデューティ比は3分の1となる。これにより、デューティ比が2分の1である信号に基づいて動作していた従来構成に比べて、双安定回路内のスイッチング素子の特性の変化が抑制され、回路を長寿命化することが可能となる。また、第2の状態を表す状態信号が出力ノードから出力されるべき期間(非選択期間)にも第1のクロック信号に基づいて第1のスイッチング素子の第1電極の電位が変動するところ、非選択期間に第1のスイッチング素子がオン状態とはならないように、第1のスイッチング素子の閾値電圧および第1のクロック信号の振幅を考慮して、第1のスイッチング素子と容量素子とが構成されている。このため、非選択期間に出力ノードの電位が上昇することが抑止され、走査信号線への不要なパルスの印加に起因するシフトレジスタの誤動作の発生が抑止される。
上記第2の発明によれば、非選択期間における第1のスイッチング素子の第1電極の電位の変動はより小さくなり、走査信号線への不要なパルスの印加に起因するシフトレジスタの誤動作の発生がより効果的に抑止される。
上記第3の発明によれば、第1ノードを放電するための第2のスイッチング素子がマルチチャネル構造の薄膜トランジスタで構成されるので、第1ノードの電位が上昇したときに、第2のスイッチング素子でリーク電流が生じることによる第1ノードの電位の低下が防止される。
上記第4の発明によれば、上記第1から第3までのいずれかの発明と同様の効果が得られるシフトレジスタを備えた表示装置が実現される。
上記第5の発明によれば、シフトレジスタを構成する双安定回路は、各クロック信号のデューティ比が3分の1となる3相のクロック信号に基づいて動作する。ここで、非選択期間にも第1のクロック信号に基づいて第1のスイッチング素子の第1電極の電位(第1ノードの電位)が変動するところ、第1のクロック信号よりも位相が120度だけ遅れている第2のクロック信号に基づき第2ノードが充電されることによって、第1ノードの電荷は第2のスイッチング素子を介して放電される。また、第2ノードの電荷は、第2のクロック信号よりも位相が120度だけ遅れている第3のクロック信号に基づいて放電される。以上より、非選択期間における第1ノードの電位を充分に低いレベルに維持することができ、かつ、双安定回路に設けられているスイッチング素子のうち特性の変化が最も早いスイッチング素子の第1電極に印加される信号のデューティ比を3分の1にすることができる。これにより、シフトレジスタの誤動作の抑止や回路の長寿命化が可能となる。
以下、添付図面を参照しつつ、本発明の一実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子(ゲート電極)は第1電極に相当し、ソース端子(ソース電極)は第2電極に相当し、ドレイン端子(ドレイン電極)は第3電極に相当する。
<1.全体構成および動作>
図2は、本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図2に示すように、この液晶表示装置は、電源100とDC/DCコンバータ110と表示制御回路200とソースドライバ(映像信号線駆動回路)300とゲートドライバ(走査信号線駆動回路)400と共通電極駆動回路500と表示部600とを備えている。なお、典型的には、表示部600と駆動回路であるゲートドライバ400とは同一基板上すなわちモノリシックに形成される。
図2は、本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図2に示すように、この液晶表示装置は、電源100とDC/DCコンバータ110と表示制御回路200とソースドライバ(映像信号線駆動回路)300とゲートドライバ(走査信号線駆動回路)400と共通電極駆動回路500と表示部600とを備えている。なお、典型的には、表示部600と駆動回路であるゲートドライバ400とは同一基板上すなわちモノリシックに形成される。
表示部600には、複数本(j本)のソースバスライン(映像信号線)SL1〜SLjと、複数本(i本)のゲートバスライン(走査信号線)GL1〜GLiと、それらのソースバスラインSL1〜SLjとゲートバスラインGL1〜GLiとの交差点にそれぞれ対応して設けられた複数個(i×j個)の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成し、各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ(TFT)60と、その薄膜トランジスタ60のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ecと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ecとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ecとにより形成される液晶容量により、画素容量Cpが構成される。なお通常、画素容量Cpに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
電源100は、DC/DCコンバータ110と表示制御回路200と共通電極駆動回路500とに所定の電源電圧を供給する。DC/DCコンバータ110は、ソースドライバ300およびゲートドライバ400を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ300およびゲートドライバ400に供給する。共通電極駆動回路500は、共通電極Ecに所定の電位Vcomを与える。
表示制御回路200は、外部から送られる画像信号DATおよび水平同期信号や垂直同期信号などのタイミング信号群TGを受け取り、デジタル映像信号DVと、表示部600における画像表示を制御するためのソーススタートパルス信号SSP,ソースクロック信号SCK,ラッチストローブ信号LS,ゲートスタートパルス信号GSP,ゲートエンドパルス信号GEP,およびゲートクロック信号GCKとを出力する。
ソースドライバ300は、表示制御回路200から出力されるデジタル映像信号DV,ソーススタートパルス信号SSP,ソースクロック信号SCK,およびラッチストローブ信号LSを受け取り、各ソースバスラインSL1〜SLjに駆動用映像信号S(1)〜S(j)を印加する。
ゲートドライバ400は、表示制御回路200から出力されるゲートスタートパルス信号GSPとゲートエンドパルス信号GEPとゲートクロック信号GCKとに基づいて、アクティブな走査信号GOUT(1)〜GOUT(i)の各ゲートバスラインGL1〜GLiへの印加を1垂直走査期間を周期として繰り返す。なお、このゲートドライバ400についての詳しい説明は後述する。
以上のようにして、各ソースバスラインSL1〜SLjに駆動用映像信号S(1)〜S(j)が印加され、各ゲートバスラインGL1〜GLiに走査信号GOUT(1)〜GOUT(i)が印加されることにより、外部から送られた画像信号DATに基づく画像が表示部600に表示される。
<2.ゲートドライバの構成および動作>
次に、図3〜図6を参照しつつ、本実施形態におけるゲートドライバ400の構成および動作の概要について説明する。図3に示すように、ゲートドライバ400は複数段のシフトレジスタ410によって構成されている。表示部600にはi行×j列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と1対1で対応するようにシフトレジスタ410の各段が設けられている。また、シフトレジスタ410の各段は、各時点において2つの状態(第1の状態および第2の状態)のうちのいずれか一方の状態となっていて当該状態を示す信号(以下「状態信号」という。)を出力する双安定回路となっている。このように、このシフトレジスタ410はi個の双安定回路40(1)〜40(i)で構成されている。なお、本実施形態においては、双安定回路が第1の状態となっていれば、当該双安定回路からはハイレベル(Hレベル)の状態信号が出力され、双安定回路が第2の状態となっていれば、当該双安定回路からはローレベル(Lレベル)の状態信号が出力される。
次に、図3〜図6を参照しつつ、本実施形態におけるゲートドライバ400の構成および動作の概要について説明する。図3に示すように、ゲートドライバ400は複数段のシフトレジスタ410によって構成されている。表示部600にはi行×j列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と1対1で対応するようにシフトレジスタ410の各段が設けられている。また、シフトレジスタ410の各段は、各時点において2つの状態(第1の状態および第2の状態)のうちのいずれか一方の状態となっていて当該状態を示す信号(以下「状態信号」という。)を出力する双安定回路となっている。このように、このシフトレジスタ410はi個の双安定回路40(1)〜40(i)で構成されている。なお、本実施形態においては、双安定回路が第1の状態となっていれば、当該双安定回路からはハイレベル(Hレベル)の状態信号が出力され、双安定回路が第2の状態となっていれば、当該双安定回路からはローレベル(Lレベル)の状態信号が出力される。
図4は、ゲートドライバ400内のシフトレジスタ410の構成を示すブロック図である。上述したように、このシフトレジスタ410はi個の双安定回路40(1)〜40(i)で構成されている。各双安定回路には、3相のクロック信号CKA(以下「第1クロック」という。),CKB(以下「第2クロック」という。),およびCKC(以下「第3クロック」という。)を受け取るための入力端子と、セット信号Sを受け取るための入力端子と、リセット信号Rを受け取るための入力端子と、状態信号Qを出力するための出力端子とが設けられている。
このシフトレジスタ410には、ゲートクロック信号GCKとしての3相のクロック信号GCK1(以下「第1ゲートクロック信号」という。),GCK2(以下「第2ゲートクロック信号」という。),およびGCK3(以下「第3ゲートクロック信号」という。)と、ゲートスタートパルス信号GSPと、ゲートエンドパルス信号GEPとが表示制御回路200から与えられる。第1〜第3ゲートクロック信号GCK1〜3については、図5に示すように、互いに1水平走査期間ずつ位相がずれており、いずれも3水平走査期間中の1水平走査期間だけハイレベル(Hレベル)の状態となる。さらに詳しくは、第1ゲートクロック信号GCK1の位相は第2ゲートクロック信号GCK2の位相よりも120度だけ進められており、第2ゲートクロック信号GCK2の位相は第3ゲートクロック信号GCK3の位相よりも120度だけ進められている。
本実施形態においては、シフトレジスタ410の各段(各双安定回路)の入力端子に与えられる信号は次のようになっている。1段目40(1)については、第1ゲートクロック信号GCK1が第1クロックCKAとして与えられ、第2ゲートクロック信号GCK2が第2クロックCKBとして与えられ、第3ゲートクロック信号GCK3が第3クロックCKCとして与えられる。2段目40(2)については、第2ゲートクロック信号GCK2が第1クロックCKAとして与えられ、第3ゲートクロック信号GCK3が第2クロックCKBとして与えられ、第1ゲートクロック信号GCK1が第3クロックCKCとして与えられる。3段目40(3)については、第3ゲートクロック信号GCK3が第1クロックCKAとして与えられ、第1ゲートクロック信号GCK1が第2クロックCKBとして与えられ、第2ゲートクロック信号GCK2が第3クロックCKCとして与えられる。4段目以降については、上述した1段目から3段目までの構成と同様の構成が3段ずつ繰り返される。また、1段目40(1)には、ゲートスタートパルス信号GSPがセット信号Sとして与えられる。2段目40(2)以降については、前段の状態信号Qがセット信号Sとして与えられる。さらに、1〜(i−1)段目には、次段の状態信号Qがリセット信号Rとして与えられる。i段目については、ゲートエンドパルス信号GEPがリセット信号Rとして与えられる。
以上のような構成において、このシフトレジスタ410の1段目40(1)にセット信号Sとしてのゲートスタートパルス信号GSPのパルスが与えられると、上記第1〜第3ゲートクロック信号GCK1〜3に基づいて上記パルス(このパルスは各段から出力される状態信号Qに含まれる)が1段目40(1)からi段目40(i)へと順次に転送される。そして、このパルスの転送に応じて、各段40(1)〜40(i)から出力される状態信号Qが順次にハイレベルとなる。そして、それら各段40(1)〜40(i)から出力される状態信号Qは、走査信号GOUT(1)〜GOUT(i)として各ゲートバスラインGL1〜GLiに与えられる。これにより、図6に示すように、1水平走査期間ずつ順次にハイレベルとなる走査信号GOUT(1)〜GOUT(i)が表示部600内のゲートバスラインGL1〜GLiに与えられる。
<3.双安定回路の構成>
<3.1 構成の概要>
図1は、上述したシフトレジスタ410に含まれている双安定回路の構成(シフトレジスタ410の1段分の構成)を示す回路図である。図1に示すように、この双安定回路は、10個の薄膜トランジスタT1〜T10(第1〜第10のスイッチング素子)と容量素子Cap(以下、この容量素子の容量値にも同一の符号Capを付す)とを備えている。また、この双安定回路は、5個の入力端子43〜47と1個の出力端子(出力ノード)49とを有している。なお、セット信号Sを受け取る入力端子には符号43を付し、リセット信号Rを受け取る入力端子には符号44を付し、第1クロックCKAを受け取る入力端子には符号45を付し、第2クロックCKBを受け取る入力端子には符号46を付し、第3クロックCKCを受け取る入力端子には符号47を付し、状態信号Qを出力する出力端子には符号49を付している。
<3.1 構成の概要>
図1は、上述したシフトレジスタ410に含まれている双安定回路の構成(シフトレジスタ410の1段分の構成)を示す回路図である。図1に示すように、この双安定回路は、10個の薄膜トランジスタT1〜T10(第1〜第10のスイッチング素子)と容量素子Cap(以下、この容量素子の容量値にも同一の符号Capを付す)とを備えている。また、この双安定回路は、5個の入力端子43〜47と1個の出力端子(出力ノード)49とを有している。なお、セット信号Sを受け取る入力端子には符号43を付し、リセット信号Rを受け取る入力端子には符号44を付し、第1クロックCKAを受け取る入力端子には符号45を付し、第2クロックCKBを受け取る入力端子には符号46を付し、第3クロックCKCを受け取る入力端子には符号47を付し、状態信号Qを出力する出力端子には符号49を付している。
<3.2 マルチチャネルTFTについて>
本実施形態においては、薄膜トランジスタT2およびT7は、マルチチャネルTFTで構成されている。以下、図7を参照しつつ、マルチチャネルTFTについて説明する。図7(a)は、マルチチャネルTFTの平面図であり、図7(b)は、図7(a)のA−A’線断面図であり、図7(c)は、マルチチャネルTFTの等価回路図である。
本実施形態においては、薄膜トランジスタT2およびT7は、マルチチャネルTFTで構成されている。以下、図7を参照しつつ、マルチチャネルTFTについて説明する。図7(a)は、マルチチャネルTFTの平面図であり、図7(b)は、図7(a)のA−A’線断面図であり、図7(c)は、マルチチャネルTFTの等価回路図である。
マルチチャネルTFT70は、デュアルゲート構造(ダブルゲート構造)を有し、図7(c)に示すように、電気的には直列に接続された2つのTFTと等価な構造を有している。マルチチャネルTFT70は、基板(例えばガラス基板)71に支持された活性層74を有している。活性層74は、半導体層であり、微結晶シリコン(μc−Si)膜を含んでいる。活性層74は、チャネル領域74c1および74c2と、ソース領域74sと、ドレイン領域74dと、2つのチャネル領域74c1および74c2の間に形成された中間領域74mとを有している。マルチチャネルTFT70は、さらに、ソース領域74sに接するソースコンタクト領域76s,ドレイン領域74dに接するドレインコンタクト領域76d,および中間領域74mに接する中間コンタクト領域76mを有するコンタクト層76と、ソースコンタクト領域76sに接するソース電極78s,ドレインコンタクト領域76dに接するドレイン電極78d,および中間コンタクト領域76mに接する中間電極78mと、2つのチャネル領域74c1,74c2および中間領域74mにゲート絶縁膜73を介して対向するゲート電極72とを有している。また、マルチチャネルTFT70は、これらを覆う保護膜79を更に有している。なお、中間電極78mはフローティング状態となっている。
チャネル領域74c1は、ソース領域74sと中間領域74mとの間に形成されており、チャネル領域74c2は、ドレイン領域74dと中間領域74mとの間に形成されている。2つのチャネル領域74c1,74c2,ソース領域74s,ドレイン領域74d,および中間領域74mは、1つの連続した活性層74に形成されている。また、中間電極78mの、チャネル領域74c1とチャネル領域74c2との間に存在する部分の全体が、中間領域74mおよびゲート絶縁膜73を介してゲート電極72と重なっている。
なお、このマルチチャネルTFT70の活性層74は、微結晶シリコン膜、または、微結晶シリコン膜とアモルファスシリコン膜との積層膜とから形成されており、従来のa−SiTFTの製造プロセスを用いて製造することができる。微結晶シリコン膜は、例えば、水素ガスで希釈したシランガスを原料ガスとして、アモルファスシリコン膜の作製方法と同様のプラズマCVD法を用いて形成できる。
<3.3 構成要素間の接続関係>
次に、この双安定回路内における構成要素間の接続関係について説明する。薄膜トランジスタT1のゲート端子と薄膜トランジスタT2のソース端子と薄膜トランジスタT5のソース端子と薄膜トランジスタT6のゲート端子と薄膜トランジスタT7のソース端子とは互いに接続されている。なお、これらが互いに接続されている領域(配線)のことを便宜上「netA」(第1ノード)という。薄膜トランジスタT2のゲート端子と薄膜トランジスタT3のドレイン端子と薄膜トランジスタT4のソース端子と薄膜トランジスタT6のソース端子とは互いに接続されている。なお、これらが互いに接続されている領域(配線)のことを便宜上「netB」(第2ノード)という。
次に、この双安定回路内における構成要素間の接続関係について説明する。薄膜トランジスタT1のゲート端子と薄膜トランジスタT2のソース端子と薄膜トランジスタT5のソース端子と薄膜トランジスタT6のゲート端子と薄膜トランジスタT7のソース端子とは互いに接続されている。なお、これらが互いに接続されている領域(配線)のことを便宜上「netA」(第1ノード)という。薄膜トランジスタT2のゲート端子と薄膜トランジスタT3のドレイン端子と薄膜トランジスタT4のソース端子と薄膜トランジスタT6のソース端子とは互いに接続されている。なお、これらが互いに接続されている領域(配線)のことを便宜上「netB」(第2ノード)という。
薄膜トランジスタT1については、ゲート端子はnetAに接続され、ソース端子は入力端子45に接続され、ドレイン端子は出力端子49に接続されている。薄膜トランジスタT2については、ゲート端子はnetBに接続され、ソース端子はnetAに接続され、ドレイン端子は電源電圧Vssに接続されている。薄膜トランジスタT3については、ゲート端子およびソース端子は入力端子46に接続され(すなわち、ダイオード接続となっている)、ドレイン端子はnetBに接続されている。薄膜トランジスタT4については、ゲート端子は入力端子47に接続され、ソース端子はnetBに接続され、ドレイン端子は電源電圧Vssに接続されている。薄膜トランジスタT5については、ゲート端子およびドレイン端子は入力端子43に接続され(すなわち、ダイオード接続となっている)、ソース端子はnetAに接続されている。
薄膜トランジスタT6については、ゲート端子はnetAに接続され、ソース端子はnetBに接続され、ドレイン端子は電源電圧Vssに接続されている。薄膜トランジスタT7については、ゲート端子は入力端子44に接続され、ソース端子はnetAに接続され、ドレイン端子は電源電圧Vssに接続されている。薄膜トランジスタT8については、ゲート端子は入力端子44に接続され、ソース端子は出力端子49に接続され、ドレイン端子は電源電圧Vssに接続されている。薄膜トランジスタT9については、ゲート端子は入力端子47に接続され、ソース端子は出力端子49に接続され、ドレイン端子は電源電圧Vssに接続されている。薄膜トランジスタT10については、ゲート端子はnetBに接続され、ソース端子は出力端子49に接続され、ドレイン端子は電源電圧Vssに接続されている。容量素子Capについては、一端はnetAに接続され、他端は出力端子49に接続されている。
<3.4 薄膜トランジスタのサイズ>
次に、薄膜トランジスタT1のサイズについて説明する。図10に示すように、薄膜トランジスタT1のゲート−ソース間には寄生容量Cgs(以下、この寄生容量の容量値にも同一の符号Cgsを付す)が形成されており、また、薄膜トランジスタT1のゲート−ドレイン間には寄生容量Cgd(以下、この寄生容量の容量値にも同一の符号Cgdを付す)が形成されている。また、上述のように、netAと出力端子49との間には容量素子Capが設けられている。本実施形態においては、次式(1)および(2)が成立するように、薄膜トランジスタT1と容量素子Capとが構成されている。なお、Cgは、薄膜トランジスタT1の寄生容量の容量値を示している。
Cap/Cg≧20 ・・・(1)
Cgs<Cgd ・・・(2)
次に、薄膜トランジスタT1のサイズについて説明する。図10に示すように、薄膜トランジスタT1のゲート−ソース間には寄生容量Cgs(以下、この寄生容量の容量値にも同一の符号Cgsを付す)が形成されており、また、薄膜トランジスタT1のゲート−ドレイン間には寄生容量Cgd(以下、この寄生容量の容量値にも同一の符号Cgdを付す)が形成されている。また、上述のように、netAと出力端子49との間には容量素子Capが設けられている。本実施形態においては、次式(1)および(2)が成立するように、薄膜トランジスタT1と容量素子Capとが構成されている。なお、Cgは、薄膜トランジスタT1の寄生容量の容量値を示している。
Cap/Cg≧20 ・・・(1)
Cgs<Cgd ・・・(2)
<3.5 各構成要素の機能>
次に、この双安定回路に含まれる各構成要素の機能について説明する。薄膜トランジスタT1は、netAの電位がハイレベルになっているときに、第1クロックCKAの電位を出力端子49に与える。薄膜トランジスタT2は、netBの電位がハイレベルになっているときに、netAの電位をローレベルにする。薄膜トランジスタT3は、第2クロックCKBがハイレベルになっているときに、netBの電位をハイレベルにする。薄膜トランジスタT4は、第3クロックCKCがハイレベルになっているときに、netBの電位をローレベルにする。薄膜トランジスタT5は、ハイレベルのセット信号Sが入力されたときに、netAの電位を上昇させる。
次に、この双安定回路に含まれる各構成要素の機能について説明する。薄膜トランジスタT1は、netAの電位がハイレベルになっているときに、第1クロックCKAの電位を出力端子49に与える。薄膜トランジスタT2は、netBの電位がハイレベルになっているときに、netAの電位をローレベルにする。薄膜トランジスタT3は、第2クロックCKBがハイレベルになっているときに、netBの電位をハイレベルにする。薄膜トランジスタT4は、第3クロックCKCがハイレベルになっているときに、netBの電位をローレベルにする。薄膜トランジスタT5は、ハイレベルのセット信号Sが入力されたときに、netAの電位を上昇させる。
薄膜トランジスタT6は、netAの電位がハイレベルになっているときに、netBの電位をローレベルにする。薄膜トランジスタT7は、ハイレベルのリセット信号Rが入力されたときに、netAの電位をローレベルにする。薄膜トランジスタT8は、ハイレベルのリセット信号Rが入力されたときに、状態信号Q(出力端子49)の電位をローレベルにする。薄膜トランジスタT9は、第3クロックCKCがハイレベルになっているときに、状態信号Qの電位をローレベルにする。薄膜トランジスタT10は、netBの電位がハイレベルになっているときに、状態信号Qの電位をローレベルにする。容量素子Capは、選択期間中にnetAの電位をハイレベルに維持するための補償容量として機能する。
なお、本実施形態においては、薄膜トランジスタT1によって出力ノード充電部が実現され、薄膜トランジスタT8,T9,およびT10によって出力ノード放電部が実現されている。また、薄膜トランジスタT5によって第1ノード充電部が実現され、薄膜トランジスタT2およびT7によって第1ノード放電部が実現されている。また、薄膜トランジスタT3によって第2ノード充電部が実現され、薄膜トランジスタT4およびT6によって第2ノード放電部が実現されている。
<4.双安定回路の動作>
次に、図1,図8,および図9を参照しつつ、本実施形態における双安定回路の動作について説明する。なお、図8の時点t1から時点t2までの期間が、双安定回路の出力端子49に接続されているゲートバスラインが選択状態とされるべき期間(選択期間)であるものと仮定する。また、図8の時点t0から時点t3までの期間に第1駆動ステップによる駆動が行われ、それ以外の期間に第2駆動ステップによる駆動が行われる。また、図9には、双安定回路内に設けられている薄膜トランジスタT1〜T10に関し、各期間(図8参照)にどの薄膜トランジスタがオン状態になっているのかを示している。例えば、「t0〜t1の期間には、薄膜トランジスタT1,T4,T5,T6,およびT9がオン状態になっている」ということを示している。
次に、図1,図8,および図9を参照しつつ、本実施形態における双安定回路の動作について説明する。なお、図8の時点t1から時点t2までの期間が、双安定回路の出力端子49に接続されているゲートバスラインが選択状態とされるべき期間(選択期間)であるものと仮定する。また、図8の時点t0から時点t3までの期間に第1駆動ステップによる駆動が行われ、それ以外の期間に第2駆動ステップによる駆動が行われる。また、図9には、双安定回路内に設けられている薄膜トランジスタT1〜T10に関し、各期間(図8参照)にどの薄膜トランジスタがオン状態になっているのかを示している。例えば、「t0〜t1の期間には、薄膜トランジスタT1,T4,T5,T6,およびT9がオン状態になっている」ということを示している。
液晶表示装置の動作中、双安定回路の入力端子45〜47にはそれぞれ図8(a)〜(c)に示すような波形の第1クロックCKA,第2クロックCKB,および第3クロックCKCが与えられる。
時点t0になると、入力端子43にセット信号S(ゲートスタートパルス信号GSPまたは前段から出力される状態信号Q)のパルスが与えられる。薄膜トランジスタT5はその入力端子43にダイオード接続された構成となっているので、このセット信号SのパルスによってnetAの電位は上昇する。セット信号Sは時点t1までハイレベルの状態で維持されるので、t0〜t1の期間中にnetAはプリチャージされる。薄膜トランジスタT6のゲート端子はnetAに接続されているので、この期間中、薄膜トランジスタT6はオン状態で維持される。これにより、t0〜t1の期間中、netBの電位はローレベルで維持され、その結果、薄膜トランジスタT2はオフ状態で維持される。また、この期間中、リセット信号R(次段から出力される状態信号またはゲートエンドパルス信号GEP)はローレベルで維持されているので、薄膜トランジスタT7はオフ状態で維持される。従って、プリチャージによって上昇したnetAの電位がこの期間中に低下することはない。
時点t1になると、第1クロックCKAがローレベルからハイレベルに変化する。これにより、入力端子45の電位の上昇に伴い薄膜トランジスタT1のソース電位が上昇する。このとき、薄膜トランジスタT1はオン状態となっているので、状態信号Q(出力端子49)の電位も上昇する。出力端子49の電位が上昇すると、容量素子Capを介して、netAの電位も上昇する。その結果、薄膜トランジスタT1のゲート端子には大きな電圧が印加され、この双安定回路の出力端子49に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで状態信号Qの電位が上昇する。第1クロックCKAがハイレベルにされた状態は時点t2まで維持されるので、t1〜t2の期間中、状態信号Qはハイレベルで維持される。従って、この期間中に、この双安定回路の出力端子49に接続されているゲートバスラインに対応する行の画素形成部において画素容量Cpへの映像信号の書き込みが行われる。
時点t2になると、第1クロックCKAはハイレベルからローレベルに変化する。また、リセット信号Rはローレベルからハイレベルに変化する。これにより、薄膜トランジスタT7およびT8はオン状態となる。薄膜トランジスタT7がオン状態となったことによりnetAの電位は低下し、薄膜トランジスタT8がオン状態となったことにより状態信号Qの電位は低下する。また、時点t2には、第2クロックCKBがローレベルからハイレベルに変化する。これにより、netBの電位が上昇し、薄膜トランジスタT2およびT10がオン状態となる。薄膜トランジスタT2がオン状態となったことによりnetAの電位は低下し、薄膜トランジスタT10がオン状態となったことにより状態信号Qの電位は低下する。このように、netAについては薄膜トランジスタT2およびT7を介して電位の低下が行われ、状態信号Qについては薄膜トランジスタT8およびT10を介して電位の低下が行われる。なお、リセット信号Rおよび第2クロックCKBがハイレベルにされた状態は時点t3まで維持されるので、時点t2になって低下したnetAおよび状態信号Qの電位は、t2〜t3の期間中、ローレベルで維持される。
時点t3になると、リセット信号Rおよび第2クロックCKBはハイレベルからローレベルに変化し、第3クロックCKCがローレベルからハイレベルに変化する。これにより、薄膜トランジスタT3,T7,およびT8はオフ状態となり、薄膜トランジスタT4およびT9がオン状態となる。薄膜トランジスタT4がオン状態となったことにより、netBの電位は低下する。また、薄膜トランジスタT9オン状態となったことにより、状態信号Qの電位はローレベルで維持される。
時点t4になると、第3クロックCKCはハイレベルからローレベルに変化し、第1クロックCKAがローレベルからハイレベルに変化する。t4〜t5の期間中には、図9に示すように薄膜トランジスタT1〜T10はいずれもオフ状態となるので、双安定回路内の状態はt4直前の時点の状態が維持される。
時点t5になると、第1クロックCKAはハイレベルからローレベルに変化し、第2クロックCKBがローレベルからハイレベルに変化する。これにより、netBの電位が上昇し、薄膜トランジスタT2およびT10がオン状態となる。薄膜トランジスタT2がオン状態となったことにより、netAの電位はローレベルで維持される。また、薄膜トランジスタT10オン状態となったことにより、状態信号Qの電位はローレベルで維持される。
時点t6以降の期間については、次にセット信号Sのパルスが入力端子43に与えられるまで、t3〜t6の期間と同様の動作が繰り返される。
<5.効果>
以上のように、本実施形態によれば、シフトレジスタ410を構成する双安定回路は、各クロック信号のデューティ比(ハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合)が3分の1である3相のクロック信号に基づいて動作する。このため、双安定回路に含まれる薄膜トランジスタのうち特性の変化が最も早い薄膜トランジスタのゲート端子に印加される信号のデューティ比は3分の1となる。これにより、デューティ比が2分の1である信号に基づいて動作していた従来構成に比べて薄膜トランジスタの特性の変化が抑制され、回路を長寿命化することが可能となる。これについて、図11および図12を参照しつつ、以下に説明する。
以上のように、本実施形態によれば、シフトレジスタ410を構成する双安定回路は、各クロック信号のデューティ比(ハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合)が3分の1である3相のクロック信号に基づいて動作する。このため、双安定回路に含まれる薄膜トランジスタのうち特性の変化が最も早い薄膜トランジスタのゲート端子に印加される信号のデューティ比は3分の1となる。これにより、デューティ比が2分の1である信号に基づいて動作していた従来構成に比べて薄膜トランジスタの特性の変化が抑制され、回路を長寿命化することが可能となる。これについて、図11および図12を参照しつつ、以下に説明する。
図11は、本実施形態において、双安定回路内の薄膜トランジスタのゲート端子に与えられる信号のデューティ比について説明するための図である。図11において、例えば符号80の矢印で示す行は「薄膜トランジスタT2およびT10のゲート端子にはnetBの電位が与えられ、そのデューティ比は3分の1である」ということを示している。同様に、図12は、上記特開2006−351171号公報に開示された従来構成において、双安定回路内の薄膜トランジスタのゲート端子に与えられる信号のデューティ比について説明するための図である。なお、図11および図12において、「i」はシフトレジスタの段数(ゲートバスラインの本数に等しい)である。
本実施形態においては、図11に示すように、双安定回路内の薄膜トランジスタのうちゲート端子に最も高いデューティ比の信号が与えられるのは薄膜トランジスタT2,T3,T4,T9,およびT10となる。それら薄膜トランジスタT2,T3,T4,T9,およびT10のゲート端子に与えられる信号のデューティ比は3分の1である。すなわち、本実施形態においては、双安定回路内の薄膜トランジスタに関し、最大のONデューティ(薄膜トランジスタがオン状態にされている期間の比率)は3分の1となる。これに対して、従来構成においては、図12に示すように、双安定回路内の薄膜トランジスタのうちゲート端子に最も高いデューティ比の信号が与えられるのは薄膜トランジスタT4,T5,およびT6(図14参照)となる。それら薄膜トランジスタT4,T5,およびT6のゲート端子に与えられる信号のデューティ比は2分の1である。すなわち、従来構成においては、双安定回路内の薄膜トランジスタに関し、最大のONデューティは2分の1となる。薄膜トランジスタについてはONデューティが大きいほど特性が変化しやすいので、本実施形態においては、従来構成と比較して、双安定回路内の薄膜トランジスタの特性の変化が抑制される。従って、本実施形態によれば、従来構成と比較して、回路の寿命を延ばすことができる。
また、図11および図12においてデューティ比が「2/i」,「1/i」以外の信号に着目すると、本実施形態(図11)ではデューティ比が「1/3」の信号のみが存在するのに対し、従来構成(図12)ではデューティ比が「1/2」の信号と「1/4」の信号とが存在する。従って、本実施形態によれば、薄膜トランジスタの特性の変化のばらつきが従来構成よりも小さくなる。このため、本実施形態によれば、双安定回路内の薄膜トランジスタの応答特性が比較的均一化され、回路の動作を安定化させることができる。
さらに、本実施形態によれば、上式(1)が成立するように薄膜トランジスタT1と容量素子Capとが構成されていることにより、非選択期間におけるゲートバスラインへの不要なパルスの印加に起因するシフトレジスタ410の誤動作の発生が抑止されるという効果が得られる。これについて、以下に説明する。
図1に示した構成において、薄膜トランジスタT1のソース端子には、図8(a)に示すような波形の第1クロックCKAが与えられる。また、薄膜トランジスタT1の近傍には、図10に示すように、容量素子Capが設けられているとともに寄生容量CgsおよびCgdが形成されている。このため、非選択期間においても、第1クロックCKAの電位の変動に応じて薄膜トランジスタT1のゲート電位が変動する。ここで、第1クロックCKAの振幅をΔVckとすると、薄膜トランジスタT1のゲート電位の変動量ΔVgは次式(3)で表される。
ΔVg=ΔVck・Cgs/(Cap+Cgs+Cgd) ・・・(3)
ΔVg=ΔVck・Cgs/(Cap+Cgs+Cgd) ・・・(3)
上述のように非選択期間においても薄膜トランジスタT1のゲート電位が変動するところ、非選択期間を通じて薄膜トランジスタT1がオフ状態で維持されるためには、ΔVgが薄膜トランジスタT1の閾値電圧よりも小さくなければならない。すなわち、薄膜トランジスタT1の閾値電圧をVthとすると、次式(4)が成立しなければならない。
ΔVg<Vth ・・・(4)
上式(3)および上式(4)より、次式(5)が成立しなければならない。
Cgs/(Cap+Cgs+Cgd)<Vth/ΔVck ・・・(5)
ここで、「Cgd=Cgs」とすると、上式(5)は次式(6)のように変形される。
Cap/2Cgs>(ΔVck/2Vth)−1 ・・・(6)
ΔVg<Vth ・・・(4)
上式(3)および上式(4)より、次式(5)が成立しなければならない。
Cgs/(Cap+Cgs+Cgd)<Vth/ΔVck ・・・(5)
ここで、「Cgd=Cgs」とすると、上式(5)は次式(6)のように変形される。
Cap/2Cgs>(ΔVck/2Vth)−1 ・・・(6)
薄膜トランジスタT1にa−SiTFTが採用された構成の場合、薄膜トランジスタT1の初期の閾値電圧は1〜2V程度であり、また、第1クロックCKAの振幅は30〜40V程度とされる。そこで、非選択期間に薄膜トランジスタT1が確実にオフ状態で維持されるよう、薄膜トランジスタT1の閾値電圧Vthを1Vとし、第1クロックCKAの振幅を40Vとすると、上式(6)は次式(7)のように変形される。
Cap/2Cgs>19 ・・・(7)
「Cgd=Cgs」としているので、上式(7)の「2Cgs」は上式(1)に示した薄膜トランジスタT1の寄生容量の容量値に相当する。
Cap/2Cgs>19 ・・・(7)
「Cgd=Cgs」としているので、上式(7)の「2Cgs」は上式(1)に示した薄膜トランジスタT1の寄生容量の容量値に相当する。
以上より、上式(1)が成立するように薄膜トランジスタT1と容量素子Capとが構成されることによって、非選択期間を通じて薄膜トランジスタT1がオフ状態で維持される。このため、非選択期間に双安定回路の出力端子49の電位が上昇することが抑止される。これにより、非選択期間におけるゲートバスラインへの不要なパルスの印加が抑止され、その結果、シフトレジスタ410の誤動作の発生が抑止される。
ところで、薄膜トランジスタT1のゲート電位の変動量ΔVgは上式(3)のように表されるところ、本実施形態においては、上式(2)が成立するように薄膜トランジスタT1が構成されている。上式(3)から把握されるように、CgsよりもCgdの方が大きくなるほどΔVgは小さくなる。従って、上式(1)に加えて上式(2)が成立することによって、非選択期間における薄膜トランジスタT1のゲート電位の変動はより小さくなり、ゲートバスラインへの不要なパルスの印加に起因するシフトレジスタ410の誤動作の発生がより効果的に抑止される。
さらにまた、本実施形態においては、netA(図1参照)の電位を低下させるための薄膜トランジスタT2およびT7にはマルチチャネルTFTが採用されている。この構成によると、netAの電位が図8のt1〜t2の期間のように上昇しても、薄膜トランジスタT2およびT7において、ソース−ドレイン間の高電圧に起因してリーク電流が生じることが抑制される。このため、選択期間におけるnetAの電位の低下を防止することができる。
<6.変形例>
<6.1 双安定回路内の構成の変形例>
上記実施形態においては、シフトレジスタ410内の双安定回路には、netAの電位を低下させるための構成要素の1つとして薄膜トランジスタT7が設けられ、状態信号Q(出力端子49)の電位を低下させるための構成要素の1つとして薄膜トランジスタT8が設けられていたが、図1に示した構成からこれら薄膜トランジスタT7およびT8を削除した構成にすることもできる。但し、この構成の場合、図8のt2〜t3の期間に、netAの電荷が薄膜トランジスタT2のみを介して充分に放電されることを要し、また、出力端子49の電荷が薄膜トランジスタT10のみを介して充分に放電されることを要する。従って、そのような放電が可能となるように、薄膜トランジスタT2およびT10のサイズが決定される必要がある。
<6.1 双安定回路内の構成の変形例>
上記実施形態においては、シフトレジスタ410内の双安定回路には、netAの電位を低下させるための構成要素の1つとして薄膜トランジスタT7が設けられ、状態信号Q(出力端子49)の電位を低下させるための構成要素の1つとして薄膜トランジスタT8が設けられていたが、図1に示した構成からこれら薄膜トランジスタT7およびT8を削除した構成にすることもできる。但し、この構成の場合、図8のt2〜t3の期間に、netAの電荷が薄膜トランジスタT2のみを介して充分に放電されることを要し、また、出力端子49の電荷が薄膜トランジスタT10のみを介して充分に放電されることを要する。従って、そのような放電が可能となるように、薄膜トランジスタT2およびT10のサイズが決定される必要がある。
<6.2 ゲートドライバの構成の変形例>
上記実施形態においては表示部600の片側にゲートドライバ400を備える構成(図2,図3参照)としているが、本発明はこれに限定されず、表示部600の両側にゲートドライバを備える構成にすることもできる。図13は、表示部600の両側にゲートドライバを備える構成にしたときのシフトレジスタの構成例を示すブロック図である。このシフトレジスタは、図13に示すように、表示部600の一側に設けられたゲートドライバ内の第1シフトレジスタ411と表示部600の他側に設けられたゲートドライバ内の第2シフトレジスタ412とによって構成される。奇数行目のゲートバスラインに走査信号を与えるための双安定回路は第1シフトレジスタ411内に設けられ、偶数行目のゲートバスラインに走査信号を与えるための双安定回路は第2シフトレジスタ412内に設けられている。なお、各双安定回路40(1)〜40(i)に入出力される信号については、上記実施形態と同様である。
上記実施形態においては表示部600の片側にゲートドライバ400を備える構成(図2,図3参照)としているが、本発明はこれに限定されず、表示部600の両側にゲートドライバを備える構成にすることもできる。図13は、表示部600の両側にゲートドライバを備える構成にしたときのシフトレジスタの構成例を示すブロック図である。このシフトレジスタは、図13に示すように、表示部600の一側に設けられたゲートドライバ内の第1シフトレジスタ411と表示部600の他側に設けられたゲートドライバ内の第2シフトレジスタ412とによって構成される。奇数行目のゲートバスラインに走査信号を与えるための双安定回路は第1シフトレジスタ411内に設けられ、偶数行目のゲートバスラインに走査信号を与えるための双安定回路は第2シフトレジスタ412内に設けられている。なお、各双安定回路40(1)〜40(i)に入出力される信号については、上記実施形態と同様である。
本変形例によれば、シフトレジスタ1段あたりのサイズ(ソースバスラインの延びる方向についてのサイズ)が画素サイズのほぼ2倍となる。このため、上記実施形態と比較して、画素部の設計(アレイ設計)に際してレイアウトパターンの自由度が増す。これにより、例えばパネルの狭額縁化を図ることが可能となる。
<7.その他>
シフトレジスタ410を構成する双安定回路内の薄膜トランジスタについては、a−SiTFTが採用されていても良く、また、μc−SiTFTが採用されていても良い。但し、ゲート端子に長時間電圧が印加された際の閾値シフトがa−SiTFTよりもμc−SiTFTの方が小さいので、薄膜トランジスタの特性の変化に起因する誤動作の発生を抑止するという点では、μc−SiTFTを採用するのが好ましい。
シフトレジスタ410を構成する双安定回路内の薄膜トランジスタについては、a−SiTFTが採用されていても良く、また、μc−SiTFTが採用されていても良い。但し、ゲート端子に長時間電圧が印加された際の閾値シフトがa−SiTFTよりもμc−SiTFTの方が小さいので、薄膜トランジスタの特性の変化に起因する誤動作の発生を抑止するという点では、μc−SiTFTを採用するのが好ましい。
また、上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機EL(Electro Luminescnet)等の他の表示装置にも本発明を適用することができる。
40(1)〜40(i)…双安定回路
43〜47…(双安定回路の)入力端子
49…(双安定回路の)出力端子
200…表示制御回路
300…ソースドライバ(映像信号線駆動回路)
400…ゲートドライバ(走査信号線駆動回路)
410…シフトレジスタ
600…表示部
Cap…容量素子
T1〜T10…薄膜トランジスタ
GL1〜GLi…ゲートバスライン
SL1〜SLj…ソースバスライン
GSP…ゲートスタートパルス信号
GEP…ゲートエンドパルス信号
GOUT(1)〜GOUT(n)…走査信号
CKA…第1クロック
CKB…第2クロック
CKC…第3クロック
Q…状態信号
S…セット信号
R…リセット信号
43〜47…(双安定回路の)入力端子
49…(双安定回路の)出力端子
200…表示制御回路
300…ソースドライバ(映像信号線駆動回路)
400…ゲートドライバ(走査信号線駆動回路)
410…シフトレジスタ
600…表示部
Cap…容量素子
T1〜T10…薄膜トランジスタ
GL1〜GLi…ゲートバスライン
SL1〜SLj…ソースバスライン
GSP…ゲートスタートパルス信号
GEP…ゲートエンドパルス信号
GOUT(1)〜GOUT(n)…走査信号
CKA…第1クロック
CKB…第2クロック
CKC…第3クロック
Q…状態信号
S…セット信号
R…リセット信号
Claims (5)
- 第1の状態と第2の状態とを有し互いに直列に接続された複数の双安定回路を含み、外部から入力され各双安定回路に第1,第2,および第3のクロック信号として与えられる3相のクロック信号に基づいて前記複数の双安定回路を順次に第1の状態とする、表示装置の表示部に配設された複数の走査信号線を駆動するためのシフトレジスタであって、
各双安定回路は、
第2電極に前記第1のクロック信号が与えられ、前記第1の状態または前記第2の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードに第3電極が接続された第1のスイッチング素子を含む、前記状態信号の表す状態を前記第1の状態にするための出力ノード充電部と、
前記状態信号の表す状態を前記第2の状態にするための出力ノード放電部と、
前記第1のスイッチング素子の第1電極に接続された第1ノードを所定の入力信号または当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて充電するための第1ノード充電部と、
前記第1ノードに第2電極が接続され、第3電極に所定の低電位が与えられる第2のスイッチング素子を含む、前記第1ノードを放電するための第1ノード放電部と、
前記第2のスイッチング素子の第1電極に接続された第2ノードを前記第2のクロック信号に基づいて充電するための第2ノード充電部と、
前記第3のクロック信号に基づいて前記第2ノードを放電するための第2ノード放電部と、
前記第1ノードに一端が接続され、前記出力ノードに他端が接続された容量素子と
を有し、
前記第1のクロック信号と前記第2のクロック信号と前記第3のクロック信号とは互いに位相が120度ずつずらされ、かつ、各クロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は3分の1にされ、
前記容量素子の容量値を前記第1のスイッチング素子の寄生容量の容量値で除して得られる値が20以上であることを特徴とする、シフトレジスタ。 - 前記第1のスイッチング素子の第1電極−第2電極間の寄生容量の容量値は、前記第1のスイッチング素子の第1電極−第3電極間の寄生容量の容量値よりも小さいことを特徴とする、請求項1に記載のシフトレジスタ。
- 前記第2のスイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする、請求項1または2に記載のシフトレジスタ。
- 前記複数の走査信号線を駆動する走査信号線駆動回路を備え、
前記走査信号線駆動回路は、請求項1から3までのいずれか1項に記載のシフトレジスタを含むことを特徴とする、表示装置。 - 第1の状態と第2の状態とを有し互いに直列に接続された複数の双安定回路を含み、外部から入力され各双安定回路に第1,第2,および第3のクロック信号として与えられる3相のクロック信号に基づいて前記複数の双安定回路を順次に第1の状態とする、表示装置の表示部に配設された複数の走査信号線を駆動するためのシフトレジスタの駆動方法であって、
各双安定回路を前記第2の状態から前記第1の状態に変化させ所定期間だけ前記第1の状態で維持した後に前記第2の状態に変化させる第1駆動ステップと、
各双安定回路を前記第2の状態で維持する第2駆動ステップと
を含み、
各双安定回路は、
前記第1の状態または前記第2の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードと、
第2電極に前記第1のクロック信号が与えられ、第3電極に前記出力ノードが接続された第1のスイッチング素子と、
前記第1のスイッチング素子の第1電極に接続された第1ノードと、
前記第1ノードに第2電極が接続され、第3電極に所定の低電位が与えられる第2のスイッチング素子と、
前記第2のスイッチング素子の第1電極に接続された第2ノードと
を有し、
前記第1駆動ステップは、
所定の入力信号または各双安定回路の前段の双安定回路から出力される状態信号に基づいて前記第1ノードを充電する第1ノード充電ステップと、
前記第1ノードが充電された状態のときに前記第1のクロック信号の電位をローレベルからハイレベルに変化させることによって、前記状態信号の表す状態を前記第2の状態から前記第1の状態に変化させる出力ノード充電ステップと、
前記状態信号の表す状態を前記第1の状態から前記第2の状態に変化させる出力ノード放電ステップと
を含み、
前記第2駆動ステップは、
前記第2のクロック信号の電位をローレベルからハイレベルに変化させることによって前記第2ノードを充電する第2ノード充電ステップと、
前記第3のクロック信号の電位をローレベルからハイレベルに変化させることによって前記第2ノードを放電する第2ノード放電ステップと
を含み、
前記第1のクロック信号の位相は前記第2のクロック信号の位相よりも120度だけ進められ、
前記第2のクロック信号の位相は前記第3のクロック信号の位相よりも120度だけ進められ、
各クロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は3分の1にされていることを特徴とする、駆動方法。
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-
2009
- 2009-04-15 JP JP2009098548A patent/JP2010250030A/ja active Pending
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