JP3844939B2 - 試験時間を短縮した強誘電体半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般に強誘電体を用いた半導体記憶装置に関し、詳しくは装置試験に要する時間を短縮した強誘電体半導体記憶装置に関する。
【0002】
【従来の技術】
強誘電体半導体記憶装置(FRAM:Ferroelectric Random Access Memory)は、メモリセルとして強誘電体を使用し、強誘電体の結晶構造中での電子の位置の違いとして情報を記録する不揮発メモリである。
【0003】
DRAM(Dynamic Random Access Memory)の場合は、記録データとしてHIGH又はLOWの電圧をメモリキャパシタの一端に印加して、グランドであるもう一端との間にデータに応じた電荷を蓄える。これに対してFRAMにおいては、HIGH又はLOWの電圧を強誘電体素子の一端に印加するだけでは、データは記録されない。情報を記録するためには、強誘電体素子の一端にデータ電圧を印加しながら、強誘電体素子のもう一端に正のパルス電圧を印加することが必要になる。
【0004】
このデータ書き込み時にHIGH電圧を印加する側はプレートと呼ばれ、プレート電圧を制御するプレート線に接続されている。ワード線によるワード選択と同時に、活性化されたワード線に対応してプレート線を選択活性化することで、選択されたメモリセルに対するデータ書き込みが行なわれる。
【0005】
FRAMのデータ書き込み動作は、プレート電圧制御を除けば、DRAMのデータ書き込み動作と略同様である。簡単には、ワード線を活性化してセルトランジスタを導通させ、セルトランジスタを介してビット線のデータをメモリセルに書き込み、データ書き込み後にワード線を非活性化してセルトランジスタを閉じる。FRAMにおいては、ワード線選択と同時にプレート線を選択活性化することで、強誘電体セルに対するデータ書き込みを実行する。
【0006】
強誘電体セルには寄生容量が存在するため、上記のようにデータ書き込み動作を実行すると、強誘電体の記憶機能により記憶されるデータ電圧に加えて、寄生容量に蓄えられる電荷が存在することになる。通常の書き込み動作においては、強誘電体メモリセルの記憶能力(データ保持能力)を増強する効果があるために、寄生容量の電荷の存在はむしろ好ましいファクターとして働いている。
【0007】
【発明が解決しようとする課題】
DRAMやFRAM等においては、製品出荷前に、データ書き込み動作・データ読み出し動作を繰り返して、各メモリセルの記憶保持能力をチェックする試験が行なわれる。この試験においては、強誘電体素子のデータ保持能力をチェックすることが好ましいが、上述のような寄生容量の電荷が存在するため、実際には、強誘電体のデータ保持能力とDRAM的な容量による記憶能力とを足し合わせた能力を試験していることになってしまう。
【0008】
強誘電体のデータ保持能力だけをチェックするためには、寄生容量の電荷が、自然放電によって消え去るまで待たなければならない。具体的には、データ書き込み後に試験中に数秒から数分の待ち時間を取って、電荷が抜けた後にデータ読み出しを行なうことで、寄生容量による影響を受けないデータ保持能力を試験することになる。
【0009】
しかし半導体記憶装置の集積度が高まっていくにつれて、試験時間が長くなり、上述のような試験中の待ち時間を設ける必要があったのでは、更に試験時間が長時間化してしまう。
【0010】
従って本発明においては、試験時間を短縮したFRAMを提供することを目的とする。
【0011】
【課題を解決するための手段】
請求項1の発明では、半導体記憶装置は、強誘電体よりなるメモリセルと、該メモリセルに読み書きするデータを伝送するビット線と、該メモリセルと該ビット線との間に接続されるセルトランジスタと、該セルトランジスタのオン・オフを制御するワード線と、該ワード線を駆動するワード線駆動回路と、該ビット線をプリチャージするプリチャージ回路と、第1の状態ではプリチャージ動作が開始する前にワード線を非活性化し、第2の状態ではプリチャージ動作が開始した後にワード線を非活性化するように該ワード線駆動回路と該プリチャージ回路とを制御するタイミング制御回路を含み、前記第1の状態は通常動作状態であり、前記第2の状態はテスト動作状態であることを特徴とする。
【0012】
上記発明では、第2の状態ではプリチャージ動作が開始した後にワード線を非活性化するようにワード線駆動回路とプリチャージ回路とを制御するので、セルトランジスタが閉じられるときには、データ電圧はビット線から消去されており、メモリセルの寄生容量にはデータの電荷が蓄えられることはない。従って、その後直ちに続くデータ読み出し動作によって、メモリセルのデータ保持能力だけをテストすることが可能になる。この場合、従来のテスト動作の場合のように、データ書き込み動作の後、データ読み出し動作を行う前に、待ち時間を設ける必要がない。従って、短時間でメモリセルの試験を行うことが可能になる。
【0014】
請求項2の発明では、請求項1記載の半導体記憶装置において、前記通常動作状態或いは前記テスト動作状態を示すスイッチ信号を、装置外部から受け取ることを特徴とする。
【0015】
上記発明では、外部から半導体記憶装置の端子へスイッチ信号を供給し、通常動作時とテスト動作時とでスイッチ信号の信号レベルを変えることで、プリチャージ動作が開始する前にワード線を非活性化する動作と、プリチャージ動作が開始した後にワード線を非活性化する動作とを切り替えることが可能になる。
【0016】
請求項3の発明では、請求項1記載の半導体記憶装置において、テスト動作を制御するテスト回路を更に含み、該テスト回路が前記通常動作状態或いは前記テスト動作状態を示すスイッチ信号を、前記タイミング制御回路に供給することを特徴とする。
【0017】
上記発明では、半導体記憶装置がCPU等の制御回路のチップと組み合わされて一つのパッケージとして提供されており、パッケージ外部からは半導体記憶装置の端子に直接アクセスできない場合であっても、半導体記憶装置内部に設けられたテスト回路がスイッチ信号を生成する構成とすることで、CPU等の制御装置からこのテスト回路の動作を制御して、プリチャージ動作が開始する前にワード線を非活性化する動作と、プリチャージ動作が開始した後にワード線を非活性化する動作とを切り替えることが可能になる。
【0018】
請求項4の発明では、請求項1記載の半導体記憶装置において、前記タイミング制御回路は、プリチャージ動作の開始タイミングを固定にして、ワード線を非活性化するタイミングを前記第1の状態と前記第2の状態との間で変化させることを特徴とする。
【0019】
上記発明では、通常動作時と同一のプリチャージ動作のタイミングであるという条件下で、メモリセルの試験を行なうことが可能になる。
【0020】
請求項5の発明では、請求項1記載の半導体記憶装置において、前記タイミング制御回路は、ワード線を非活性化するタイミングを固定にして、プリチャージ動作の開始タイミングを前記第1の状態と前記第2の状態との間で変化させることを特徴とする。
【0021】
上記発明では、通常動作時と同一のワード線活性化・非活性化の動作タイミングであるという条件下で、メモリセルの試験を行なうことが可能になる。
【0022】
請求項6の発明では、請求項1記載の半導体記憶装置において、前記タイミング制御回路は、プリチャージ動作の開始タイミングを固定にしてワード線を非活性化するタイミングを前記第1の状態と前記第2の状態との間で変化させる第1の動作モードと、ワード線を非活性化するタイミングを固定にしてプリチャージ動作の開始タイミングを前記第1の状態と前記第2の状態との間で変化させる第2の動作モードと、何れか一方の選択された動作モードで動作可能であることを特徴とする。
【0023】
上記発明では、ワード線の動作タイミングを通常の書き込み動作時と同一の条件にしてテストを実行したい場合と、プリチャージ動作のタイミングを通常の書き込み動作時と同一の条件にしてテストを実行したい場合と、何れの場合であっても対応することが可能になる。
【0024】
請求項7の発明では、請求項7記載の半導体記憶装置において、前記第1の動作モードと前記第2の動作モードとの何れを選択するかを決定する情報をプログラマブルに設定可能なユニットを更に含むことを特徴とする。
【0025】
上記発明では、プログラマブルな回路を設けることで、ワード線の動作タイミングを通常動作時と同一の条件にする場合と、プリチャージ動作のタイミングを通常動作時と同一の条件にする場合とを、容易に選択設定することが可能になる。
【0026】
【発明の実施の形態】
以下に、本発明の実施例を、添付の図面を用いて詳細に説明する。
【0027】
図1は、本発明が適用される強誘電体半導体記憶装置を示す図である。
【0028】
図1のFRAM10は、アドレス処理ユニット11、データ入出力ユニット12、制御ユニット13、ワードデコーダ14、プレートデコーダ15、コラムデコーダ16、セル回路17、センスアンプユニット18、及びタイミング制御回路19を含む。
【0029】
セル回路17には、強誘電体をメモリ素子とする複数のセルが縦横に配置され、各セルに対してデータを読み書きするためのアドレス指定やデータ増幅等のための回路や配線が設けられている。
【0030】
アドレス処理ユニット11は、アドレスバッファやアドレスプリデコーダ等の回路群よりなり、外部からアドレス信号を受け取り、適当なタイミングでアドレスをワードデコーダ14、プレートデコーダ15、及びコラムデコーダ16に供給する。
【0031】
データ入出力ユニット12は、データバッファ等の回路群よりなり、外部から書き込まれるデータをセンスアンプユニット18に適切なタイミングで供給すると共に、センスアンプユニット18を介してセル回路17から読み出されるデータを適切なタイミングで外部に出力する。センスアンプユニット18は、書き込みデータを増幅してセル回路17に供給すると共に、セル回路17からの読み出しデータを増幅する。
【0032】
制御ユニット13は、コントロール信号バッファやコマンドデコーダ等の回路群よりなり、外部からコントロール信号及びクロック信号を受け取り、コントロール信号で示されるコマンドを解釈し、FRAM10内の各回路の動作及びそのタイミングを制御する。即ち制御ユニット13が、クロック信号やタイミング信号をFRAM10内の各ユニットに供給し、各ユニットが適切なタイミングで動作することによって、FRAM10のデータ書き込み・データ読み出し動作が実現される。図1ではコントロール信号として、便宜上、ライトコントロール信号だけが示されている。
【0033】
ワードデコーダ14は、アドレス処理ユニット11から供給されたローアドレスをデコードし、一つのローアドレスに対応するワード線を活性化する。活性化ワード線に接続されるセルトランジスタが導通され、選択されたワードアドレスのメモリセルに対するデータ書き込み動作・データ読み出し動作が実行される。
【0034】
プレートデコーダ15は、アドレス処理ユニット11から供給されたローアドレスをデコードし、一つのローアドレスに対応するプレート線を活性化する。FRAMにおいては、HIGH又はLOWのデータ電圧を強誘電体素子の一端に印加しながら、プレート線に接続される他端にHIGH電圧を印加することでデータ書き込みが行なわれる。ワード線によるワード選択と同時に、活性化されたワード線に対応してプレート線を選択活性化することで、選択されたメモリセルに対するデータ書き込みが行なわれる。
【0035】
コラムデコーダ16は、アドレス処理ユニット11から供給されたコラムアドレスをデコードし、一つのコラムアドレスに対応するコラム線を活性化する。これによって対応するコラムトランジスタが導通され、センスアンプユニット18の対応するセンスアンプとデータ入出力ユニット12とが接続される。
【0036】
読み出し動作の場合、活性化されたワード線に接続されるメモリセルからビット線にデータが読み出され、センスアンプユニット18によってビット線のデータが増幅される。活性化されたコラム線に対応するセンスアンプから増幅されたデータが読み出され、データ入出力ユニット12に供給される。書き込み動作の場合は、読み出し動作の場合と逆に、活性化されたコラム線で選択されるセンスアンプに、データ入出力ユニット12からデータが供給され、活性化されたワード線に接続されるメモリセルにセンスアンプユニット18からビット線を介してデータが書き込まれる。
【0037】
タイミング制御回路19は本発明に固有の回路であり、スイッチ信号SWに応じて、ワード線活性化タイミングとビット線のプリチャージ動作のタイミングとを制御する。
【0038】
図2は、ワード線活性化タイミング及びビット線プリチャージタイミングを制御する構成を示す回路図である。
【0039】
図2において、タイミング制御回路19は、PMOSトランジスタ21乃至23、NMOSトランジスタ24乃至26、インバータ27、及び遅延回路28及び29を含む。タイミング制御回路19は、FRAM10外部よりスイッチ信号SWを受け取ると共に、制御ユニット13からタイミング信号TSを受け取る。
【0040】
タイミング制御回路19は、タイミング信号TSを遅延回路29によって所定時間遅延した後に、プリチャージ信号PRとしてセンスアンプユニット18に供給する。またスイッチ信号SWがHIGHのときに、PMOSトランジスタ23及びNMOSトランジスタ26よりなるトランスファーゲートを介して、タイミング信号TSをワードデコーダ14に供給する。またスイッチ信号SWがLOWのときには、PMOSトランジスタ21及びNMOSトランジスタ24よりなるトランスファーゲートと、遅延回路28と、PMOSトランジスタ22及びNMOSトランジスタ25よりなるトランスファーゲートを介して、タイミング信号TSをワードデコーダ14に供給する。従って、スイッチ信号SWがLOWの場合のほうが、スイッチ信号SWがHIGHの場合に比較して、ワードデコーダ14に供給される信号のタイミングが遅いことになる。
【0041】
ワードデコーダ14は、PMOSトランジスタ31及び32とNMOSトランジスタ33及び34を含む。図2に示されるのは、ワードデコーダ14の全体構成のうちで、一本のワード線WLに関連する部分のみである。図示される当該ワード線WLに対応するアドレスが指定されると、負論理のアドレスデコード信号がLOWになり、PMOSトランジスタ32が導通されNMOSトランジス33が遮断される。このときタイミング制御回路19から供給される信号はLOWであり、PMOSトランジスタ31は導通しており、NMOSトランジスタ34は閉じている。これにより、ワード線WLがHIGHになる。その後タイミング制御回路19からの信号がHIGHになる。これによりPMOSトランジスタ31が遮断して、NMOSトランジスタ34が導通する。従って、ワード線WLがLOWに戻る。即ち、タイミング制御回路19からのHIGHパルスによって、ワード線WLが非活性化される。
【0042】
ワード線WLは、セル回路17に伸びている。セル回路17は、NMOSトランジスタ41及び42と、強誘電体からなるメモリセル43及び44を含む。図2に示されるセル回路17は、一対のメモリセルに関する部分だけを示している。NMOSトランジスタ41及び42のゲートがワード線WLに接続されており、ワード線WLが活性化されると、メモリセル43及び44のデータがビット線BL及び/BLに読み出される。メモリセル4344の一端は、プレート線PLに接続されている。
【0043】
センスアンプユニット18は、NMOSトランジスタ52乃至54と、センスアンプ51を含む。図2のセンスアンプユニット18は、一つのセンスアンプに対する部分だけを示している。タイミング制御回路19からのプリチャージ信号PRがHIGHになると、NMOSトランジスタ53及び54が導通されて、ビット線BL及び/BLがグランド電圧であるプリチャージ電圧にプリチャージされる。
【0044】
書き込み動作の場合、ワード線WLが活性化されNMOSトランジスタ41及び42が導通されて、ビット線のデータがメモリセル43及び44に書き込まれる。
【0045】
その後、通常の書き込み動作の場合には、スイッチ信号SWがHIGHであり、プリチャージ信号PRがHIGHになる前に、ワード線WLが非活性化される。従ってこの場合には、メモリセル43及び44の寄生容量に、ビット線の電圧に応じた電荷が蓄えられ、メモリセル43及び44のデータ保持能力を高める効果がある。
【0046】
それに対して、テスト動作中の書き込み動作の場合には、スイッチ信号をLOWにすることで、ワード線WLが非活性化される前に、プリチャージ信号PRをHIGHにする。従ってこの場合には、ワード線WLが活性化された状態であってNMOSトランジスタ41及び42が導通している間に、ビット線BL及び/BLがプリチャージされ、ビット線の電圧がグランド電圧に変化する。結果として、メモリセル43及び44の寄生容量には電荷が蓄えられることはなく、その後直ちに続くデータ読み出し動作によって、メモリセル43及び44のデータ保持能力だけをテストすることが可能になる。この場合、従来のテスト動作の場合のように、データ書き込み動作の後に、データ読み出し動作を行う前に待ち時間を設ける必要がない。従って、短時間でメモリセルの試験を行うことが可能になる。
【0047】
図3は、ワード線活性化タイミング及びビット線プリチャージタイミングを制御する動作を説明するタイミングチャートである。
【0048】
クロック信号の立ち上がりエッジで、書き込みデータ及び書き込みアドレスを入力し、書き込み動作であることを示すライトコントロール信号をLOWにする。これにより図3の最初のサイクルで、データが書き込まれる。タイミング信号は、クロック信号を基にして制御ユニット13により生成される信号であり、クロック信号の立ち上がりエッジから所定の遅延時間を有する信号である。タイミング信号は、タイミング制御回路19に入力され、図2において説明したようにして、プリチャージ信号PR及びワード線を非活性化する信号を生成する。
【0049】
上記説明のようにスイッチ信号SWのHIGH又はLOWに応じて、ワード線WLが非活性化されるタイミングが異なる。図3にワード線信号WL1として示すように、スイッチ信号SWがLOWの時には、ワード線WLは、プリチャージ信号PRがHIGHになってもしばらくの間は活性化状態にある。従って、テスト動作中にはスイッチ信号SWをLOWにすることによって、強誘電体からなるメモリ素子に、寄生容量の電荷が蓄えられるのを防ぐことが出来る。またワード線信号WL2として示すように、スイッチ信号SWがHIGHの時には、プリチャージ動作が始まる前にワード線WLを非活性化することで、寄生容量に電荷を蓄えてメモリセルの記憶保持能力を増強する。
【0050】
以上の実施例においては、プリチャージ動作のタイミングを一定として、ワード線を非活性化するタイミング、即ちセルトランジスタを閉じるタイミングを調整していた。これとは逆にワード線を非活性化するタイミングを一定として、プリチャージ信号PRをHIGHにするタイミング、即ちプリチャージ動作を開始するタイミングを調整するようにしても良い。
【0051】
図4は、ワード線を非活性化するタイミングを一定としてプリチャージ信号のタイミングを変化させる実施例の構成図である。図4において、図2と同一の構成要素は同一の符号で参照し、その説明は省略する。
【0052】
図4のタイミング制御回路19Aは、PMOSトランジスタ121乃至123、NMOSトランジスタ124乃至126、インバータ127、及び遅延回路128を含む。
【0053】
タイミング制御回路19は、FRAM10外部よりスイッチ信号SWを受け取ると共に、制御ユニット13からタイミング信号TSを受け取る。
【0054】
タイミング制御回路19Aは、スイッチ信号SWがHIGHのときに、PMOSトランジスタ123及びNMOSトランジスタ126よりなるトランスファーゲートを介して、タイミング信号TSをプリチャージ信号PRとしてセンスアンプユニット18に供給する。またスイッチ信号SWがLOWのときには、PMOSトランジスタ121及びNMOSトランジスタ124よりなるトランスファーゲートと、遅延回路128と、PMOSトランジスタ122及びNMOSトランジスタ125よりなるトランスファーゲートを介して、タイミング信号TSをプリチャージ信号PRとしてセンスアンプユニット18に供給する。従って、スイッチ信号SWがLOWの場合のほうが、スイッチ信号SWがHIGHの場合に比較して、プリチャージ信号PRがHIGHになるタイミングが遅いことになる。
【0055】
ワードデコーダ14Aは、PMOSトランジスタ131とNMOSトランジスタ132を含む。図2に示されるのは、ワードデコーダ14Aの全体構成のうちで、一本のワード線WLに関連する部分のみである。図示される当該ワード線WLに対応するアドレスが指定されると、負論理であるアドレスデコード信号がLOWになり、PMOSトランジスタ131が導通し、NMOSトランジスタ132が閉じる。これによりワード線WLがHIGHになる。その後アドレスデコード信号がHIGHに戻ると、PMOSトランジスタ131が遮断しNMOSトランジスタ132が導通する。従って、ワード線WLがLOWに戻る。即ち、図4の構成においては、ワード線の活性化及び非活性化のタイミングは、アドレスデコード信号に依存しており、スイッチ信号SWによらず固定されている。
【0056】
図4の構成において、セル回路17及びセンスアンプユニット18の回路構成は、図2に示されるものと同一である。
【0057】
図5は、ワード線の活性化タイミングを固定にしてビット線プリチャージタイミングを制御する動作を説明するタイミングチャートである。
【0058】
クロック信号の立ち上がりエッジで、書き込みデータ及び書き込みアドレスを入力し、書き込み動作であることを示すライトコントロール信号をLOWにする。これにより図5の最初のサイクルで、データが書き込まれる。タイミング信号は、クロック信号を基にして制御ユニット13により生成される信号であり、クロック信号の立ち上がりエッジから所定の遅延時間を有する信号である。タイミング信号は、タイミング制御回路19に入力され、図4において説明したようにして、プリチャージ信号PRを生成する。
【0059】
上記説明のようにスイッチ信号SWのHIGH又はLOWに応じて、ワード線WLが非活性化されるタイミングが異なる。図5にプリチャージ信号PR1として示すように、スイッチ信号SWがLOWの時には、プリチャージ動作はワード線WLが非活性化された後に始まる。従って、スイッチ信号SWがLOWの時には、プリチャージ動作が始まる前にワード線WLを非活性化することで、寄生容量に電荷を蓄えてメモリセルの記憶保持能力を増強する。またプリチャージ信号PR1として示すように、テスト動作中にはスイッチ信号SWをHIGHにすることによって、ワード線を非活性化する前にプリチャージ動作を開始して、強誘電体からなるメモリ素子に、寄生容量の電荷が蓄えられるのを防ぐことが出来る。
【0060】
なお図2及び図4で示したように、タイミング制御回路19及び19Aにおいては遅延回路が用いられる。これらの遅延回路は、インバータを数段つなげたものやシュミット回路などで構成することが出来る。この構成において、入力信号の立ち上がりエッジと立ち下がりエッジに対して、各々異なった遅延を与えるように設計しても良い。例えば、遅延回路を構成するインバータのPMOSトランジスタとNMOSトランジスタのゲート幅を適当に調整することによって、或いはPMOSトランジスタとNMOSトランジスタのゲート長を適当に調整することによって、立ち上がりエッジと立ち下がりエッジに対して異なった遅延を与えることが出来る。
【0061】
半導体記憶装置は、単一のメモリチップとして提供されるだけでなく、CPU等の制御回路のチップと組み合わされて、一つのパッケージとして提供される場合がある。このような構成においては、このパッケージの外部から半導体記憶装置の端子に直接アクセスできない場合が多く、このような場合には、CPU等の制御回路からしか半導体記憶装置を制御できない。従って、スイッチ信号SWを供給する端子を設けるのではなく、半導体記憶装置内部にテスト回路を設け、CPU等の制御装置からこのテスト回路の動作を制御するようにすることが好ましい。
【0062】
図6は、CPU等の制御回路に接続された本発明によるFRAMを示す図である。図6において、図1と同一の構成要素は同一の符号で参照され、その説明は省略される。
【0063】
図6のFRAM10Aは、図1の構成に加えて、テスト回路150を含む。またタイミング制御回路19は、FRAM10Aの外部から信号を受け取る端子は有しておらず、スイッチ信号SWをテスト回路150から供給される。
【0064】
テスト回路150は、FRAM10Aに接続されるCPU151からの命令に応じて、FRAM10Aのテスト動作を制御するものである。テスト回路自体は、従来技術のDRAM等でも設けられるものであって、本発明に固有のものではない。但し、本発明においては、テスト回路151がCPU151からの命令に応じて、スイッチ信号SWを出力するように構成してある。ここでスイッチ信号SWは、前述の説明にあるようにHIGH或いはLOWの値をとるだけの信号であり、その生成に関しては、CPU151からの信号をデコードする技術が必要なだけである。従ってここでは、テスト回路150においてスイッチ信号SWを生成する構成については、説明を省略する。
【0065】
図6のFRAM10Aにおいて、テスト信号に応じて、ワード線の非活性化タイミング或いはプリチャージ信号の開始タイミングを制御する構成は、図2或いは図4に示される回路構成を用いればよい。
【0066】
前述の説明においては、プリチャージ動作のタイミングを固定にしてワード線の非活性化タイミングを調整するか、或いはワード線の非活性化タイミングを固定にしてプリチャージ動作のタイミングを調整するかのいずれかであった。しかし装置試験においては、例えばワード線の動作タイミングは通常の書き込み動作時と同一の条件にしてテストを実行したい場合や、或いはプリチャージ動作のタイミングは通常の書き込み動作時と同一の条件にしてテストを実行したい場合などがある。
【0067】
従って、必要に応じてテスト動作中に、プリチャージ動作のタイミングを固定にしてワード線の非活性化タイミングを調整するか、或いはワード線の非活性化タイミングを固定にしてプリチャージ動作のタイミングを調整するのか、テスト動作中の書き込み動作モードを選択できるようにする必要がある。
【0068】
図7は、CPU等の制御回路に接続された本発明によるFRAMを示す図である。図7において、図6と同一の構成要素は同一の符号で参照され、その説明は省略される。
【0069】
図7のFRAM10Bは、図6の構成に対して、タイミング制御回路19B及びテスト回路150Bが各々対応する回路を置き換える形で設けられ、またプログラマブルメモリ152が新たに設けられている。プログラマブルメモリ152は、CPU151からの命令に応じてプログラムされる。図7の構成では、プリチャージ動作のタイミングを固定にしてワード線の非活性化タイミングを調整するか、或いはワード線の非活性化タイミングを固定にしてプリチャージ動作のタイミングを調整するのかを選択するために用いられるので、実際には、CPU151からの命令に応じて、どちらの動作モードを選択するかを示す1ビットの情報を格納すればよく、単純なレジスタで構成することが可能である。
【0070】
プログラマブルメモリ152は、どちらの動作モードを選択するかを示す信号をテスト回路150Bに供給する。テスト回路150Bは、スイッチ信号SWと、選択した動作モードを示す切り替え信号MCとを、タイミング制御回路19Bに供給する。なお切り替え信号MCは、プログラマブルメモリ152が、タイミング制御回路19Bに直接供給する構成としてもよい。
【0071】
図8は、切り替え信号に応じてワード線の活性化タイミングを調整するか或いはプリチャージ動作のタイミングを調整するかが切り替わるタイミング制御回路の回路図である。
【0072】
図8のタイミング制御回路19Bは、図2のタイミング制御回路19に対応するPMOSトランジスタ21乃至23、NMOSトランジスタ24乃至26、インバータ27、遅延回路28及び29、図4のタイミング制御回路19Aに対応するPMOSトランジスタ21乃至23、NMOSトランジスタ24乃至26、インバータ27、遅延回路28及び29、インバータ201、PMOSトランジスタ202乃至205、NMOSトランジスタ206乃至209、及びインバータ210を含む。
【0073】
切り替え信号CMがLOWのとき、PMOSトランジスタ203及びNMOSトランジスタ207よりなるトランスファーゲートが開かれて、タイミング制御回路19に対応する回路部分からの信号が、図2に示されるワードデコーダ14に供給される。またPMOSトランジスタ204及びNMOSトランジスタ208よりなるトランスファーゲートが開かれて、タイミング制御回路19に対応する回路部分からのプリチャージ信号PRが、センスアンプユニット18に供給される。
【0074】
従って、切り替え信号CMがLOWの場合には、プリチャージ動作タイミングが固定となり、ワード線を非活性化するタイミングがスイッチ信号SWに応じて制御される。
【0075】
切り替え信号CMがHIGHのとき、PMOSトランジスタ202及びNMOSトランジスタ206よりなるトランスファーゲートが開かれて、常時LOWである信号が、図2に示されるワードデコーダ14に供給される。またPMOSトランジスタ205及びNMOSトランジスタ209よりなるトランスファーゲートが開かれて、タイミング制御回路19Bに対応する回路部分からのプリチャージ信号PRが、センスアンプユニット18に供給される。
【0076】
従って、切り替え信号CMがHIGHの場合には、ワード線の動作タイミングが固定となり、プリチャージ動作のタイミングがスイッチ信号SWに応じて制御される。
【0077】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【0078】
【発明の効果】
本発明では、テスト動作時にはプリチャージ動作が開始した後にワード線を非活性化するようにワード線駆動回路とプリチャージ回路とを制御するので、セルトランジスタが閉じられるときには、データ電圧はビット線から消去されており、メモリセルの寄生容量にはデータの電荷が蓄えられることはない。従って、その後直ちに続くデータ読み出し動作によって、メモリセルのデータ保持能力だけをテストすることが可能になる。この場合、従来のテスト動作の場合のように、データ書き込み動作の後、データ読み出し動作を行う前に、待ち時間を設ける必要がなく、短時間でメモリセルの試験を行うことが可能になる。
【0079】
また、外部から半導体記憶装置の端子へスイッチ信号を供給し、通常動作時とテスト動作時とでスイッチ信号の信号レベルを変えることで、プリチャージ動作が開始する前にワード線を非活性化する動作と、プリチャージ動作が開始した後にワード線を非活性化する動作とを切り替えることが可能になる。
【0080】
また、半導体記憶装置がCPU等の制御回路のチップと組み合わされて一つのパッケージとして提供されており、パッケージ外部からは半導体記憶装置の端子に直接アクセスできない場合であっても、半導体記憶装置内部に設けられたテスト回路がスイッチ信号を生成する構成とすることで、CPU等の制御装置からこのテスト回路の動作を制御して、プリチャージ動作が開始する前にワード線を非活性化する動作と、プリチャージ動作が開始した後にワード線を非活性化する動作とを切り替えることが可能になる。
【0081】
また、通常動作時と同一のプリチャージ動作のタイミングであるという条件下で、メモリセルの試験を行なうことが可能である。或いは、通常動作時と同一のワード線活性化・非活性化の動作タイミングであるという条件下で、メモリセルの試験を行なうことが可能である。
【0082】
また、ワード線の動作タイミングを通常の書き込み動作時と同一の条件にしてテストを実行したい場合と、プリチャージ動作のタイミングを通常の書き込み動作時と同一の条件にしてテストを実行したい場合と、何れの場合であっても対応することが可能になる。
【図面の簡単な説明】
【図1】本発明が適用される強誘電体半導体記憶装置を示す図である。
【図2】ワード線活性化タイミング及びビット線プリチャージタイミングを制御する構成を示す回路図である。
【図3】ワード線活性化タイミング及びビット線プリチャージタイミングを制御する動作を説明するタイミングチャートである。
【図4】ワード線を非活性化するタイミングを一定としてプリチャージ信号のタイミングを変化させる実施例の構成図である。
【図5】ワード線の活性化タイミングを固定にしてビット線プリチャージタイミングを制御する動作を説明するタイミングチャートである。
【図6】CPU等の制御回路に接続された本発明によるFRAMを示す図である。
【図7】CPU等の制御回路に接続された本発明によるFRAMを示す図である。
【図8】切り替え信号に応じてワード線の活性化タイミングを調整するか或いはプリチャージ動作のタイミングを調整するかが切り替わるタイミング制御回路の回路図である。
【符号の説明】
10 FRAM
11 アドレス処理ユニット
12 データ入出力ユニット
13 制御ユニット
14 ワードデコーダ
15 プレートデコーダ
16 コラムデコーダ
17 セル回路
18 センスアンプユニット
19 タイミング制御回路
Claims (7)
- 強誘電体よりなるメモリセルと、
該メモリセルに読み書きするデータを伝送するビット線と、
該メモリセルと該ビット線との間に接続されるセルトランジスタと、
該セルトランジスタのオン・オフを制御するワード線と、
該ワード線を駆動するワード線駆動回路と、
該ビット線をプリチャージするプリチャージ回路と、
第1の状態ではプリチャージ動作が開始する前にワード線を非活性化し、第2の状態ではプリチャージ動作が開始した後にワード線を非活性化するように該ワード線駆動回路と該プリチャージ回路とを制御するタイミング制御回路
を含み、前記第1の状態は通常動作状態であり、前記第2の状態はテスト動作状態であることを特徴とする半導体記憶装置。 - 前記通常動作状態或いは前記テスト動作状態を示すスイッチ信号を、装置外部から受け取ることを特徴とする請求項1記載の半導体記憶装置。
- テスト動作を制御するテスト回路を更に含み、該テスト回路が前記通常動作状態或いは前記テスト動作状態を示すスイッチ信号を、前記タイミング制御回路に供給することを特徴とする請求項1記載の半導体記憶装置。
- 前記タイミング制御回路は、プリチャージ動作の開始タイミングを固定にして、ワード線を非活性化するタイミングを前記第 1 の状態と前記第 2 の状態との間で変化させることを特徴とする請求項 1 記載の半導体記憶装置。
- 前記タイミング制御回路は、ワード線を非活性化するタイミングを固定にして、プリチャージ動作の開始タイミングを前記第 1 の状態と前記第 2 の状態との間で変化させることを特徴とする請求項 1 記載の半導体記憶装置。
- 前記タイミング制御回路は、プリチャージ動作の開始タイミングを固定にしてワード線を非活性化するタイミングを前記第 1 の状態と前記第 2 の状態との間で変化させる第 1 の動作モードと、ワード線を非活性化するタイミングを固定にしてプリチャージ動作の開始タイミングを前記第 1 の状態と前記第 2 の状態との間で変化させる第 2 の動作モードと、何れか一方の選択された動作モードで動作可能であることを特徴とする請求項 1 記載の半導体記憶装置。
- 前記第 1 の動作モードと前記第 2 の動作モードとの何れを選択するかを決定する情報をプログラマブルに設定可能なユニットを更に含むことを特徴とする請求項 6 記載の半導体記憶装置。
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