JP5106151B2 - 積層型スタックnandメモリ及び半導体装置 - Google Patents
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Description
図1は、第1の実施形態に係るフラッシュメモリ装置の全体構成を示している。このフラッシュメモリ装置は、ホストコントローラ9とフラッシュメモリチップ20を有する。このフラッシュメモリチップ20は、積層型メモリセルアレイ1、カラム制御回路2、ロウ制御回路3、ソース線制御回路4、Pウェル制御回路5、データ入出力バッファ6、コマンド・インターフェイス7及びステートマシン8を有する。これらの要素についてそれぞれ説明する。
4層(Layer0〜3)×1024ブロック×4ページ×4256カラム×2(Even/Odd)=約140Mbit
となる。
2層(Layer0,2)×1024ブロック×4ページ×4256カラム×2(Even/Odd)=約70Mbit
となる。
次に、本発明に係る第2の実施形態を説明する。第1の実施形態との相違点の一つは、第1の実施形態では論理的な隔離(アドレスの変換)をフラッシュメモリチップ20の内部で行うが、本実施形態では外部のホストコントローラ9が行うことである。
(1)NAND型フラッシュメモリ装置の電源が投入される(ステップS11)。
(2)次に、ホストコントローラ9は、フラッシュメモリチップ20内の設定情報等を読
み出す(ステップS12)。
(3)次に、ホストコントローラ9は、フラッシュメモリチップ20からRom Fus
e [3:0]の値を読み出す(ステップS13)。
(4)次に、Rom Fuse [3:0]の値を元に、ホストコントローラ9が使用可能な
アドレスを決定する(ステップS14)。
例えば、ステップS13においてRom Fuse [3:0] = 〔0,1,0,1〕
が読み出されていたとする。これは、前述のように、Layer0,2が不良であ
り、Layer1,3が使用可能であることを意味する。よって、使用可能なブロ
ックは、ブロック1024〜2047及びブロック3072〜4095となる。
次に、ホストコントローラによる論理的な隔離のもう一つの方法について説明する。本実施形態が第2の実施形態と異なる点の一つは、従来のホストコントローラの仕様(後述)と、不良メモリセルレイヤーに属する全てのブロックが予め物理的に隔離されていることと、を利用することによって、ホストコントローラで特別なアドレス処理を行うことなく、不良メモリセルレイヤーの論理的な隔離を行うことである。
(1)NAND型フラッシュメモリ装置の電源が投入される(ステップS21)。
(2)ホストコントローラ9は、フラッシュメモリチップ20内の設定情報等を読み出す (ステップS22)。
(3)ブロック番号jを0とする(ステップ23)
(4)ブロック番号jが4095以下のときはステップS25に進む。それ以外のときは 動作を終了する。
(5)ホストコントローラ9は、ブロック(BLOCKmj)の全ページの読出しを行う (ステップS25)。
このとき、第1の実施形態の物理的な隔離方法で述べたように、フラッシュメモリチップ20は、既に、Rom Fuse [3:0]の情報に従って、不良メモリセルレイヤーの有する全ブロックを物理的に予め隔離しているため、不良メモリセルレイヤーに属するブロックの読出しを行うと、All”0”のデータが読み出される。
(6)ステップS25の読出し結果が、All“0”以外のときはステップS27に進み、All“0”のときはステップS28に進む(ステップS26)。
(7)ホストコントローラ9は、ブロック(BLOCKmj)は使用可能と認識し、ステ ップS29に進む(ステップS27)。
(8)ホストコントローラ9は、ブロック(BLOCKmj)は使用不可能と認識し、ステップS29に進む(ステップS28)。
(9)ブロック数jをインクリメントし、ステップS24に進む(ステップS29)。
1a,1b,1c,1d メモリセルレイヤー
2 カラム制御回路
3 ロウ制御回路
4 ソース線制御回路
5 Pウェル制御回路
6 データ入出力バッファ
7 コマンド・インターフェイス
8 ステートマシン
9 ホストコントローラ
10 Rom Fuse
11 マルチプレクサーアダー回路
12 マルチプレクサー回路
13 レベルシフタ
20 フラッシュメモリチップ
21 センスアンプ
22 ビット線
23 ワード線
25 NAND型メモリユニット
31 p−MOSトランジスタ
32 n−MOSトランジスタ
33 インバータ
M0,M1,M2,M3 メモリセル
S1,S2 選択ゲート
N1 ノード
Claims (7)
- 積層された複数のメモリセルレイヤーを有し、前記各メモリセルレイヤーは複数のブロックを有する、積層型メモリセルアレイと、
前記各メモリセルレイヤーが良メモリセルレイヤーか不良メモリセルレイヤーかのレイヤー良否情報を格納可能なレイヤー良否情報格納回路であって、予め決めた数以上の不良ブロックが存する前記メモリセルレイヤーを不良メモリセルレイヤーとして、それ以外のメモリセルレイヤーを良メモリセルレイヤーとして、レイヤー良否情報を格納するレイヤー良否情報格納回路と、
外部から入力された外部入力アドレスが前記不良メモリセルレイヤーにおける前記ブロックに対応する場合には、前記不良メモリセルレイヤーを除外するように前記外部入力アドレスをアドレス変換して、前記良メモリセルレイヤーにおける前記ブロックに対応させる、アドレス変換回路と、
を備えることを特徴とする積層型スタックNANDメモリ。 - 請求項1に記載の半導体装置であって、
前記レイヤー良否情報格納回路の前記レイヤー良否情報に基づいて、前記不良メモリセルレイヤーの有する前記ブロックのブロックアドレスを生成する、ブロックアドレス生成回路と、
前記ブロックアドレスに対応する前記ブロックとロウ制御回路との接続を阻止する、スイッチング回路と、
を備えることを特徴とする積層型スタックNANDメモリ。 - 請求項1に記載の半導体装置であって、
前記レイヤー良否情報格納回路の前記レイヤー良否情報に基づいて、ロウ制御回路と、前記良メモリセルレイヤーの前記ブロックとの接続を許容し、前記不良メモリセルレイヤーの前記ブロックとの接続を阻止する、スイッチング回路をさらに備えることを特徴とする積層型スタックNANDメモリ。 - 積層された複数のメモリセルレイヤーを有し、前記各メモリセルレイヤーは複数のブロックを有する、積層型メモリセルアレイを備えたメモリチップと、
前記各メモリセルレイヤーが良メモリセルレイヤーか不良メモリセルレイヤーかのレイヤー良否情報を格納可能なレイヤー良否情報格納回路であって、予め決めた数以上の不良ブロックが存する前記メモリセルレイヤーを不良メモリセルレイヤーとして、それ以外のメモリセルレイヤーを良メモリセルレイヤーとして、レイヤー良否情報を格納するレイヤー良否情報格納回路と、
前記メモリチップに制御信号及びアドレスを加え、前記メモリチップとの間でデータを送受するコントローラであって、前記レイヤー良否情報格納回路の前記レイヤー良否情報に基づき、前記メモリチップに加える前記アドレスを、それが前記良メモリセルレイヤーに対応するか、前記不良メモリセルレイヤーに対応するか、を判断し、前記不良メモリセルレイヤーに対応すると判断された前記アドレスを除外するようにアクセスを行わないコントローラと、
を備えることを特徴とする半導体装置。 - 積層された複数のメモリセルレイヤーを有し、前記各メモリセルレイヤーは複数のブロックを有する、積層型メモリセルアレイを備えたメモリチップと、
前記各メモリセルレイヤーが良メモリセルレイヤーか不良メモリセルレイヤーかのレイヤー良否情報を格納可能なレイヤー良否情報格納回路であって、予め決めた数以上の不良ブロックが存する前記メモリセルレイヤーを不良メモリセルレイヤーとして、それ以外のメモリセルレイヤーを良メモリセルレイヤーとして、レイヤー良否情報を格納するレイヤー良否情報格納回路と、
を備えた半導体装置であって、
前記メモリチップは、前記レイヤー良否情報格納回路の前記レイヤー良否情報に基づき、前記不良メモリセルレイヤーの前記ブロックへの動作電圧の供給を停止するものとして構成されており、
前記半導体装置は、さらに、前記メモリチップに制御信号及びアドレスを加え、前記メモリチップとの間でデータを送受するコントローラであって、前記メモリチップが前記不良メモリセルレイヤーの前記ブロックへの前記動作電圧の供給を停止した後、全メモリセルレイヤーについて読み出しを行い、読み出しの結果に基づいて前記不良メモリセルレイヤーを知得し、知得した不良メモリセルレイヤーを除外するようその後アクセスを行わないコントローラを備える、
ことを特徴とする半導体装置。 - 前記複数のメモリセルレイヤーは、前記積層型メモリセルアレイの中に順次作成されたものであることを特徴とする請求項1乃至3のいずれかに記載の積層型スタックNANDメモリ。
- 前記複数のメモリセルレイヤーは、前記積層型メモリセルアレイの中に順次作成されたものであることを特徴とする請求項4又は5に記載の半導体装置。
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