JP5106151B2 - 積層型スタックｎａｎｄメモリ及び半導体装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。

現在、フラッシュメモリ装置においては、冗長ブロックによって不良ブロックを置換して用いている。しかし、出荷検査時に、メモリチップにある一定数以上の不良ブロックがあった場合は、不良チップとして識別される。

なお、障害の発生しているメモリの切り離しによりシステムの信頼性を向上させるメモリ再構成方法が特許文献１に記載されている。

近年、フラッシュメモリ装置の大容量化が進展しているが、さらなる大容量化及びある平面上での小型化に対応するため、メモリセルアレイを有するレイヤー（以下、メモリセルレイヤーという）を、一つのチップの中に複数積層した積層型スタックＮＡＮＤメモリが知られている。
特開平９−１４６８４９

本発明は、複数のメモリセルレイヤーを有する半導体装置において、一部のメモリセルレイヤーが不良と判断されても、使用可能な半導体装置を提供することを目的とする。

本発明によれば、積層された複数のメモリセルレイヤーを有し、前記各メモリセルレイヤーは複数のブロックを有する、積層型メモリセルアレイと、前記各メモリセルレイヤーが良メモリセルレイヤーか不良メモリセルレイヤーかのレイヤー良否情報を格納可能なレイヤー良否情報格納回路であって、予め決めた数以上の不良ブロックが存する前記メモリセルレイヤーを不良メモリセルレイヤーとして、それ以外のメモリセルレイヤーを良メモリセルレイヤーとして、レイヤー良否情報を格納するレイヤー良否情報格納回路と、外部から入力された外部入力アドレスが前記不良メモリセルレイヤーにおける前記ブロックに対応する場合には、前記不良メモリセルレイヤーを除外するように前記外部入力アドレスをアドレス変換して、前記良メモリセルレイヤーにおける前記ブロックに対応させる、アドレス変換回路と、を備えることを特徴とする積層型スタックＮＡＮＤメモリが提供される。

本発明の実施形態を説明する前に、本発明者が本発明をなすに至った経緯について説明する。

図１４に、複数のメモリセルレイヤー１ａ，１ｂ，１ｃ，１ｄとセンスアンプ２１を有する積層型スタックＮＡＮＤメモリの構成を示す。各メモリセルレイヤー１ａ，１ｂ，１ｃ，１ｄは、ビット線２２、ワード線２３及びこれらの交点に位置するメモリトランジスタ（図示せず）を有している。このメモリトランジスタは、予め決められた数ごとにメモリユニットを構成する。このメモリユニット単位で一括消去を行うことができる。センスアンプ２１は、読出し対象のメモリセルのオン、オフ状態に基づく電位の微少な変化を検出し、読出しデータの判定が行われる。このセンスアンプ２１は、図１４では、メモリセルレイヤー１ａ，１ｂ，１ｃ，１ｄの対応するビット線に共通のものとして設け、スイッチ（図示せず）により切替えて使用するようにしている。

このような積層型スタックＮＡＮＤメモリに対して、従来と同様の考え方で検査を行った場合を考える。各ブロックにおいて、所定の数以上の不良メモリトランジスタが存在する場合に、そのブロックを不良ブロックとする。ある一つのレイヤー及び二つ以上のメモリセルレイヤーにおいて、ある一定数（許容値ｎ）以上の不良ブロックが存在すると、当該メモリセルレイヤーは不良と識別される。不良メモリセルレイヤーの数が一つでも存在すると、たとえ他のメモリセルレイヤーが正常であっても不良チップと識別されることにより、歩留まりの低下が避けられない。

一つのチップの中に複数のメモリセルレイヤーを順次作成していくプロセスにおいて、下方のメモリセルレイヤーの素子は上方のメモリセルレイヤーの作成に伴い、従来以上の熱工程を経るため、歩留まりが低下する可能性が高い。例えば、図１４の積層型スタックＮＡＮＤメモリにおいて、メモリセルレイヤーを１ａ、１ｂ、１ｃ、１ｄの順に作成した場合、メモリセルレイヤー１ａはメモリセルレイヤー１ｂ、１ｃ、１ｄを作成する際の熱工程を経ることになる。また、逆に、プロセスの途中で製造条件が変わるなどして、上方のメモリセルレイヤーの歩留まりが低下するおそれもある。先の例ではメモリセルレイヤー１ｄの歩留まりが相対的に低くなることが考えられる。

この技術的課題は、本発明者が独自に認識したもので他の当業者は何ら認識すらしていない課題である。本発明者はこの課題に対して以下のように考えた。

各メモリセルレイヤー（１ａ，１ｂ，１ｃ，１ｄ）を検査した結果、メモリセルレイヤー１ａ及び１ｃに不良ブロックが多発し、許容値を超えた場合を考える。この場合、従来のテストでは、たとえメモリセルレイヤー１ｂ及び１ｄが不良でなくても、全体として不良チップとなってしまう。しかし、不良ブロックの分布にメモリセルレイヤー依存性があるので、不良ブロックが多発したメモリセルレイヤーを除外すれば、半分でも装置として用いることができる。例えば、容量を識別するためのＩＤコードを、管理領域として用いられる不揮発メモリに書き込んでおくことで、外部からはある一定量のメモリデバイスとして扱うことができる。

本発明は、まさにこのようにしようとしたものである。

以下、本発明の実施形態について図面を参照しながら説明する。

第１の実施形態では、フラッシュメモリチップ内部の回路を用いてアドレス変換を行うことにより、不良メモリセルレイヤーの論理的な隔離（論理的なアドレスから除外することを意味する。）を行う。第２の実施形態及び第３の実施形態は、フラッシュメモリチップの外部にあるホストコントローラを使用して、不良メモリセルレイヤーを隔離するものである。

（第１の実施形態）
図１は、第１の実施形態に係るフラッシュメモリ装置の全体構成を示している。このフラッシュメモリ装置は、ホストコントローラ９とフラッシュメモリチップ２０を有する。このフラッシュメモリチップ２０は、積層型メモリセルアレイ１、カラム制御回路２、ロウ制御回路３、ソース線制御回路４、Ｐウェル制御回路５、データ入出力バッファ６、コマンド・インターフェイス７及びステートマシン８を有する。これらの要素についてそれぞれ説明する。

積層型メモリセルアレイ１は、フラッシュメモリのメモリセルがマトリクス上に配置されて構成されるメモリセルレイヤーを、複数有する。

カラム制御回路２（カラムデコーダ）は、積層型メモリセルアレイ１に隣接して設けられている。このカラム制御回路２は、積層型メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。なお、このカラム制御回路２はメモリセルレイヤー毎に設けてもよいし、チップ面積を削減するために複数のメモリセルレイヤーに共通のものとしても良い。

ロウ制御回路３（ロウデコーダ）は、積層型メモリセルアレイ１に隣接して設けられている。このロウ制御回路３は、積層型メモリセルアレイ１のワード線を選択し、メモリセルのデータ消去、書き込み、読み出しに必要な電圧を印加する。なお、このロウ制御回路３はメモリセルレイヤー毎に設けてもよいし、チップ面積の削減のために複数のメモリセルレイヤーに共通のものとしても良い。

また、積層型メモリセルアレイ１のソース線を制御するソース線制御回路４、及び、積層型メモリセルアレイ１が形成されるｐ型ウェルの電位を制御するＰウェル制御回路５が設けられている。

データ入出力バッファ６は、外部Ｉ／Ｏ線を介して外部のホストコントローラ９と接続され、書き込みデータの受信、読み出しデータの送信、並びにアドレスデータ及びコマンドデータの受信を行う。そして、このデータ入出力バッファ６は、ホストコントローラ９から受信した書き込みデータをカラム制御回路２に送信し、逆に、カラム制御回路２から読み出されたデータを受信する。この際、書き込み／読み出しを行うメモリセルを選択するため、ホストコントローラ９から受信したアドレスデータを、ステートマシン８を介して、カラム制御回路２及びロウ制御回路３に送信する。また、ホストコントローラ９からのコマンドデータをコマンド・インターフェイス７に送る。

コマンド・インターフェイス７は、ホストコントローラ９からの外部制御信号を受信し、データ入出力バッファ６に入力されたデータの種別（書き込みデータ、コマンドデータ又はアドレスデータ）を判断する。そして、コマンドデータであれば、受信コマンド信号としてステートマシン８に転送する。

ステートマシン８は、フラッシュメモリチップ２０全体の管理を行うものであり、ホストコントローラ９からのコマンドを受信し、データの読み出し、書き込み、消去、及びデータの入出力管理を行う。

コントローラ９は、外部制御信号（読出し、書込み、消去等）により、フラッシュメモリチップ２０を制御する。

図２（ａ）に、積層型メモリセルアレイ１の構成を示す。本実施形態では、積層型メモリセルアレイ１は、４層のメモリセルレイヤーをスタックした構成となっている。各レイヤー（Ｌａｙｅｒ０〜３）は、それぞれ１０２４個のブロックから構成されており、全体で４０９６ブロックから構成される。なお、ブロックはデータ消去の最小単位である。

図２（ｂ）に各ブロックＢＬＯＣＫｍｉの構成を示す。図２（ｂ）からわかるように、１つのブロックは８５１２個のＮＡＮＤ型メモリユニット２５から構成される。各ＮＡＮＤ型メモリユニット２５は４つのメモリセルＭ０〜Ｍ３が直列に接続されて構成される。各ＮＡＮＤ型メモリユニット２５の一端は、選択ゲート線ＳＧＤ＿ｍｉが制御ゲートに接続された選択ゲートＳ１を介して、ビット線ＢＬ（ＢＬｅ０〜ＢＬｅ４２５５、ＢＬｏ０〜ＢＬｏ４２５５）に接続されている。他端は、選択ゲート線ＳＧＳ＿ｍｉが制御ゲートと接続された選択ゲートＳ２を介して、共通ソース線Ｃ−ｓｏｕｒｃｅに接続されている。各々のメモリセルＭ０〜Ｍ３の制御ゲートは、ワード線ＷＬ（ＷＬ０＿ｍｉ〜ＷＬ３＿ｍｉ）にそれぞれ接続されている。０から数えて偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏは、お互いに独立にデータの書き込み又は読み出しが行われる。１本のワード線ＷＬに繋がる８５１２個のメモリセルのうち、偶数番目のビット線ＢＬｅに接続される４２５６個のメモリセルに対して同時にデータの書き込み又は読み出しが行われる。各メモリセルが記憶する１ビットのデータが４２５６個のメモリセル分となって、ページという単位を構成する。もし１つのメモリセルで２ビットのデータを記憶する場合、４２５６個のメモリセルは２ページ分のデータを記憶する。この場合、偶数番目のビット線ＢＬｅと同様に、奇数番目のビット線ＢＬｏに接続される４２５６個のメモリセルによって、別の２ページが構成され、ページ内のメモリセルに対して同時にデータの書き込み又は読み出しが行われる。

あるブロックの中に、予め決めた数以上のＮＡＮＤ型メモリユニット２５が不良であるとき、そのブロックを不良ブロックという。

次に、このメモリデバイスの容量について具体的に説明する。全てのメモリセルレイヤーのブロックが良品の場合、このメモリデバイスの容量は、
４層（Ｌａｙｅｒ０〜３）×１０２４ブロック×４ページ×４２５６カラム×２（Ｅｖｅｎ／Ｏｄｄ）＝約１４０Ｍｂｉｔ
となる。

それに対して、例えばメモリセルレイヤー１及び３が不良と判断された場合、このメモリセルレイヤー１及び３は隔離され、そのときの容量は、
２層（Ｌａｙｅｒ０，２）×１０２４ブロック×４ページ×４２５６カラム×２（Ｅｖｅｎ／Ｏｄｄ）＝約７０Ｍｂｉｔ
となる。

なお、本実施形態では、１つのメモリセルレイヤーを構成するブロックの数を１０２４個とし、１つのブロックが８５１２個のＮＡＮＤ型メモリユニットを有し、且つ各ＮＡＮＤ型メモリユニットは４つのメモリセルを有するとしたが、これに限定されるものではなく、所望の容量に応じてブロック数、ＮＡＮＤ型メモリユニット数及びメモリセル数を変更することができる。

次に、不良ブロックが多発したメモリセルレイヤー（不良メモリセルレイヤー）を隔離する方法について述べる。メモリセルレイヤーを隔離する内容として、論理的な隔離（アドレスの変換）と物理的な隔離がある。まず、論理的な隔離について説明する。その後に、物理的な隔離について説明する。

論理的に隔離する方法を具体的に述べる。各メモリセルレイヤー（Ｌａｙｅｒ０〜３）をテストした結果、Ｌａｙｅｒ１及び３に不良ブロックが多発し、許容値ｎを超えた場合を考える。図３（ａ）及び図３（ｂ）に、メモリセルのアドレス変換前及び変換後のアドレステーブルをそれぞれ示す。

図３（ｂ）からわかるように、メモリセルレイヤー１，３に対応するブロック１０２４〜２０４７、３０７２〜４０９５は外部のホストコントローラから見えなくなり、メモリセルレイヤー２のブロック２０４８〜３０７１がブロック１０２４〜２０４７へ変換されている。このとき、前述のように、メモリデバイスの容量は不良メモリセルレイヤーがない場合と比べて半分の７０Ｍｂｉｔとなる。

なお、メモリセルレイヤーの良否判断の基準となる許容値ｎは、０＜ｎ＜１０２３の任意の整数を設定することができる。

次に、メモリのアドレスを変換する方法を具体的に説明する。

図４に、メモリセルレイヤーのテスト結果を格納するためのＲｏｍ Ｆｕｓｅの構成を示す。図４からわかるように、本実施形態のメモリセルレイヤーは４つ（Ｌａｙｅｒ０〜３）なので、Ｒｏｍ Ｆｕｓｅは４ｂｉｔのメモリである。このＲｏｍ Ｆｕｓｅは、不揮発のメモリ領域の一部を用いる。なお、Ｒｏｍ Ｆｕｓｅに格納されている情報は、Ｐｏｗｅｒ Ｏｎ時に読み出してレジスタにコピーしておき、それ以降、そのレジスタから読み出してもよい。

Ｒｏｍ Ｆｕｓｅ［０］〜［３］は、各メモリセルレイヤー（Ｌａｙｅｒ０〜３）の良否の情報を格納する。即ち、良レイヤー（ｇｏｏｄ）のときは０、不良レイヤー（ｆａｉｌ）のときは1を格納する。逆に、良レイヤーのときは１、不良レイヤーのときは０を格納してもよい。

以下、不良パターン毎にアドレス変換の内容を説明する。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔０，０，０，０〕のとき、不良のメモリセルレイヤーはないので、アドレスの変換を行わない。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔０，０，０，１〕のとき、Ｌａｙｅｒ０を不良と認識し、Ｌａｙｅｒ０が論理的に隔離される。このとき、アドレスは外部からの入力アドレスに対して１０２４を加えたものをデバイス内部のアドレスとして使用する。図５を用いてこの動作を具体的に説明する。外部のホストコントローラ９から、コマンド・インターフェイス７及びデータ入出力バッファ６を通してアドレス情報がステートマシン８へ転送される。この後、このステートマシン８中のマルチプレクサーアダー回路１１を用いて、転送されたアドレス情報に１０２４を加える。そして、そのようにして生成されたアドレス情報をロウ制御回路３へ転送し、ロウ制御回路３は生成されたアドレスの示すブロックにアクセスする。ここで、マルチプレクサーアダー回路１１はマルチプレクサー回路としても機能し、ロムフューズ（Ｒｏｍ Ｆｕｓｅ[３：０]）１０の情報にしたがって、任意の値を加えること（アドレスを変換しないことも含む）が可能である。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔０，０，１，０〕のとき、Ｌａｙｅｒ１を不良と認識し、Ｌａｙｅｒ１が論理的に隔離される。この場合、マルチプレクサーアダー回路１１は、外部からの入力アドレスが１０２３以下のときはそのままのアドレスをロウ制御回路３へ転送し、１０２４以上のときは１０２４を加えたアドレスをロウ制御回路３へ転送して、ロウ制御回路３はこの転送されたアドレスを使用してブロックにアクセスする。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔０，１，０，０〕のとき、Ｌａｙｅｒ２を不良と認識し、Ｌａｙｅｒ２が論理的に隔離される。この場合、マルチプレクサーアダー回路１１は、外部からの入力アドレスが２０４７以下のときはそのままのアドレスをロウ制御回路３へ転送し、２０４８以上の場合は１０２４を加えたアドレスをロウ制御回路３へ転送して、ロウ制御回路３はこの転送されたアドレスを使用してブロックにアクセスする。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔１，０，０，０〕のとき、Ｌａｙｅｒ３を不良と認識し、Ｌａｙｅｒ３が論理的に隔離される。この場合、マルチプレクサーアダー回路１１はアドレス変換を行わない。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔０，０，１，１〕のとき、Ｌａｙｅｒ０，１を不良と認識し、Ｌａｙｅｒ０，１が論理的に隔離される。この場合、マルチプレクサーアダー回路１１は、外部からの入力アドレスに２０４８を加えたアドレスをロウ制御回路３へ転送して、ロウ制御回路３はこの転送されたアドレスを使用してブロックにアクセスする。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔０，１，０，１〕のとき、Ｌａｙｅｒ０，２を不良と認識し、Ｌａｙｅｒ０，２が論理的に隔離される。この場合、マルチプレクサーアダー回路１１は、外部からの入力アドレスが１０２３以下のときは１０２４を加えたアドレスをロウ制御回路３へ転送し、入力アドレスが１０２４以上のときは２０４８を加えたアドレスをロウ制御回路３へ転送して、ロウ制御回路３はこの転送されたアドレスを使用してブロックにアクセスする。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔１，０，０，１〕のとき、Ｌａｙｅｒ０，３を不良と認識し、Ｌａｙｅｒ０，３が論理的に隔離される。この場合、マルチプレクサーアダー回路１１は、外部からの入力アドレスに１０２４を加えたアドレスをロウ制御回路３へ転送して、ロウ制御回路３はこの転送されたアドレスを使用してブロックにアクセスする。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔０，１，１，０〕のとき、Ｌａｙｅｒ１，２を不良と認識し、Ｌａｙｅｒ１，２が論理的に隔離される。この場合、マルチプレクサーアダー回路１１は、外部からの入力アドレスが１０２３以下のときはそのままのアドレスをロウ制御回路３へ転送し、１０２４以上のときは２０４８を加えたアドレスをロウ制御回路３へ転送して、ロウ制御回路３はこの転送されたアドレスを使用してブロックにアクセスする。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔１，０，１，０〕のとき、Ｌａｙｅｒ１，３を不良と認識し、Ｌａｙｅｒ１，３が論理的に隔離される。この場合、マルチプレクサーアダー回路１１は、外部からの入力アドレスが１０２３以下のときはそのままのアドレスをロウ制御回路３へ転送し、１０２４以上の場合は１０２４を加えたアドレスをロウ制御回路３へ転送して、ロウ制御回路３はこの転送されたアドレスを使用してブロックにアクセスする。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔１，１，０，０〕のとき、Ｌａｙｅｒ２，３を不良と認識し、Ｌａｙｅｒ２，３が論理的に隔離される。この場合、マルチプレクサーアダー回路１１はアドレスの変換を行わない。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔０，１，１，１〕のとき、Ｌａｙｅｒ０，１，２を不良と認識し、Ｌａｙｅｒ０，１，２が論理的に隔離される。この場合、マルチプレクサーアダー回路１１は、外部からの入力アドレスに３０７２を加えたアドレスをロウ制御回路３へ転送して、ロウ制御回路３はこの転送されたアドレスを使用してブロックにアクセスする。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔１，０，１，１〕のとき、Ｌａｙｅｒ０，１，３を不良と認識し、Ｌａｙｅｒ０，１，３が論理的に隔離される。この場合、マルチプレクサーアダー回路１１は、外部からの入力アドレスに２０４８を加えたアドレスをロウ制御回路３へ転送して、ロウ制御回路３はこの転送されたアドレスを使用してブロックにアクセスする。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔１，１，０，１〕のとき、Ｌａｙｅｒ０，２，３を不良と認識し、Ｌａｙｅｒ０，２，３が論理的に隔離される。この場合、マルチプレクサーアダー回路１１は、外部からの入力アドレスに１０２４を加えたアドレスをロウ制御回路３へ転送して、ロウ制御回路３はこの転送されたアドレスを使用してブロックにアクセスする。

Ｒｏｍ Ｆｕｓｅ[３:０]=〔１，１，１，０〕のとき、Ｌａｙｅｒ１，２，３を不良と認識し、Ｌａｙｅｒ１，２，３が論理的に隔離される。この場合、マルチプレクサーアダー回路１１はアドレスの変換を行わない。

以上述べたように、Ｒｏｍ Ｆｕｓｅ[３:０]の情報に従って、どのような不良パターンであっても、アドレス変換が可能であり、不良メモリセルレイヤーを論理的に隔離することができる。

次に、不良メモリセルレイヤーを物理的に隔離する方法について説明する。不良メモリセルレイヤー内の不良ブロックではショート等が起こっているため、テストの際、ワード線ＷＬなどに不要なストレスがかかり、それにより電流が増加する。また、不良メモリセルレイヤー内のブロックは、検査時に良ブロックであっても、潜在的な不良ブロックのおそれがある。よって、不良メモリセルレイヤーに属する全てのブロックを物理的に隔離しておくことが望ましい。

以下、図６乃至図８を用いて具体的に説明する。まず、１つのブロックの物理的な隔離について説明する。

図６はブロックデコーダの回路図を示している。このブロックデコーダはロウ制御回路３の中にあり、各ブロックに一つ備わっている。前述のように、外部のホストコントローラから入力されたアドレスがロウ制御回路３へ転送されることによって、そのアドレスに対応したブロックが選択される。ブロックが選択されると、レイヤー選択端子（Ｌａｙｅｒ Ｓｅｌｅｃｔ）及びブロック選択端子（Ｂｌｏｃｋ Ｓｅｌｅｃｔ）が選択（Ｖ_ＤＤ）となる。その選択されたアドレスの示すブロックが良品の場合は、ブロックデコーダ内のノードＮ１がＶ_ＤＤとなっている。この状態で、トリガー端子（Ｔｒｉｇｇｅｒ）をオン（Ｏｎ）にすると、トランスファーゲート選択端子（Ｔｒａｎｓｆｅｒ Ｇａｔｅ Ｓｅｌｅｃｔ）がＶ_ＤＤ、トランスファーゲート選択端子ｎ（Ｔｒａｎｓｆｅｒ Ｇａｔｅ Ｓｅｌｅｃｔ ｎ）がＶ_ＳＳとなる。そして、これらの信号が図７に示す回路に転送される。これによって、トランスファーゲート部（Ｔｒａｎｓｆｅｒ Ｇａｔｅ）が高電圧Ｖ_ＰＧＭＨとなる。その結果、選択されたブロックＢＬＯＣＫｍｉの選択ゲート（ＳＧＤ＿ｍｉ及びＳＧＳ＿ｍｉ）及びワード線ＷＬ（ＷＬ０＿ｍｉ〜ＷＬ３＿ｍｉ）に電圧Ｖ_ＰＧＭを転送することが出来る。即ち、図７に示す回路はローカルポンプのように動作する。ここで、Ｖ_ＰＧＭＨ＞Ｖ_ＰＧＭである。

次に、選択ブロックが不良ブロックの場合について説明する。この場合、後述のように、不良ブロック設定端子（Ｂａｄ Ｂｌｏｃｋ Ｓｅｔ）がセットされることにより、図６のノードＮ１がＶ_ＳＳとなるので、トランスファーゲート選択端子（Ｔｒａｎｓｆｅｒ Ｇａｔｅ Ｓｅｌｅｃｔ）がＶ_ＳＳ、トランスファーゲート選択端子ｎ（Ｔｒａｎｓｆｅｒ Ｇａｔｅ Ｓｅｌｅｃｔ ｎ）がＶ_ＤＤとなる。よって、図7のトランスファーゲート部（Ｔｒａｎｓｆｅｒ Ｇａｔｅ）は高電圧Ｖ_ＰＧＭＨにならず、選択ブロックの選択ゲート及びワード線ＷＬに電圧は転送されない。

次に、不良メモリセルレイヤーの物理的な隔離について説明する。前述のＲｏｍ Ｆｕｓｅ[３:０]を用いて、不良メモリセルレイヤーの有する全てのブロックを物理的に隔離する。

図８に、不良メモリセルレイヤーを物理的に隔離する場合の状態遷移図を示す。状態０（ｂｂｆ＿ｉｄｌｅ）はアイドル状態である。状態１（ｂｂｆｓｅｔ＿ｉｎｉｔ）において、回路の設定及び初期リセット動作を行う。次に、状態２（ｂｂｆｓｅｔ＿ａｄｄｓｅｔ）において、Ｒｏｍ Ｆｕｓｅ[３:０]の不良メモリセルレイヤーの情報を元にしてアドレスのセットを行う。この際、アドレスのセットは、前述のステートマシン８におけるアドレス変換と同様の方法によって作成され、ロウ制御回路３へ転送される。この状態２の動作を行う回路はアドレスの作成を行い、アダー回路を含む。次に、状態３（ｂｂｆｓｅｔ＿ｒｄｅｃ）において、ステートマシン８からロウ制御回路３へ転送されてきたアドレスを用いて、そのアドレスの示すブロックの物理的な隔離を行う。この物理的な隔離の動作は、図６の不良ブロック設定端子（Ｂａｄ Ｂｌｏｃｋ Ｓｅｔ）をセットすることにより行われる。まず、アドレスが選択されることにより、選択ブロックのブロック選択端子（Ｂｌｏｃｋ Ｓｅｌｅｃｔ）及びレイヤー選択端子（Ｌａｙｅｒ Ｓｅｌｅｃｔ）がセットされ、トランスファーゲート選択端子（Ｔｒａｎｓｆｅｒ Ｇａｔｅ Ｓｅｌｅｃｔ）がセットされる。そして、この状態で不良ブロック設定（Ｂａｄ Ｂｌｏｃｋ Ｓｅｔ）がセットされると、図６のノードＮ１がＶ_ＳＳとなり、ラッチが反転される。以降の動作は前述と同様であり、選択ブロックの選択ゲート及びワード線ＷＬに電圧が転送されない。このようにして物理的な隔離が実現される。

不良メモリセルレイヤーの全てのブロックに対して、上記の状態２のアドレスセットと状態３の物理的な隔離を繰り返し行う。これにより、不良メモリセルレイヤーをセルフテスト的に一括して物理的に隔離することが出来る。ここで、“セルフテスト的に”とは、フラッシュメモリチップ２０がホストコントローラ９等の外部の制御を受けずに、上記の動作を実行することを意味する。

さらに、上記の隔離動作について、具体例を用いて説明する。

例えば、Ｒｏｍ Ｆｕｓｅ[３:０]=〔０，１，０，１〕のとき、Ｌａｙｅｒ０，２を物理的に隔離する必要がある。ここで、初めに状態２のアドレスセットでブロック０をセットした後、状態３でブロック０の物理的な隔離を行う。その後、アドレスを1つずつインクリメントしていき、順次、物理的な隔離を行っていく。そして、Ｌａｙｅｒ０の最後のブロックである、ブロック１０２３の物理的な隔離が行われ、Ｌａｙｅｒ０のブロックの全てについて物理的な隔離が完了すると、次の状態２のアドレスセットではＬａｙｅｒ２の先頭であるブロック２０４８をセットする。同様にして、ブロック３０７１まで物理的な隔離を行い、Ｌａｙｅｒ２のブロックの全てについて物理的な隔離を完了する。その後、状態４（ｂｂｆｓｅｔ＿ｅｎｄ）の状態遷移のエンドへ遷移し、不良メモリセルレイヤーの物理的な隔離動作を完了する。

その他の不良メモリセルレイヤーの組み合わせでも同様にして、物理的な隔離を行うことができる。

また、不良ブロックのブロック選択端子（Ｂｌｏｃｋ Ｓｅｌｅｃｔ）とレイヤー選択端子（Ｌａｙｅｒ Ｓｅｌｅｃｔ）を一括で選択できるようにし、その後、不良ブロック設定端子（Ｂａｄ Ｂｌｏｃｋ Ｓｅｔ）をセットすることによっても、不良メモリセルレイヤーを一括して物理的に隔離することができる。

次に、不良メモリセルレイヤーの物理的な隔離方法について、別の方法を説明する。この方法では、各メモリセルレイヤーは一つのレイヤー選択端子（Ｌａｙｅｒ Ｓｅｌｅｃｔ）を持つ。即ち、Ｌａｙｅｒ Ｓｅｌｅｃｔ[３:０]の形で持ち、このＬａｙｅｒ Ｓｅｌｅｃｔ[３:０]が、不良メモリセルレイヤーではセットされないようにする。つまり、Ｒｏｍ Ｆｕｓｅ [３:０]の対応する成分の値が１（Ｆａｉｌ）のときは、Ｌａｙｅｒ Ｓｅｌｅｃｔ[３:０]の対応する成分の値が０となるようにする。逆に、Ｒｏｍ Ｆｕｓｅ [３:０]の対応する成分の値が０（ｇｏｏｄ）のときは、Ｌａｙｅｒ Ｓｅｌｅｃｔ[３:０]の対応する成分の値が1となるようにする。

図９を用いてより具体的に説明する。図９はマルチプレクサー回路１２を用いることによって、上記のＲｏｍ Ｆｕｓｅ [３:０]を元にＬａｙｅｒ Ｓｅｌｅｃｔ[３:０]を生成する方法を示している。マルチプレクサー回路１２は、Ｒｏｍ Ｆｕｓｅ [３:０]を入力信号とし、対応する成分の値を反転した値を、各メモリセルレイヤーのＬａｙｅｒ Ｓｅｌｅｃｔ［０］〜Ｌａｙｅｒ Ｓｅｌｅｃｔ［３］信号として出力する。Ｌａｙｅｒ Ｓｅｌｅｃｔ［ｉ］信号（ｉ＝０〜３）が０になると、対応する不良メモリセルレイヤーの有する全てのブロックのレイヤー選択端子（Ｌａｙｅｒ Ｓｅｌｅｃｔ）がＶ_ＳＳとなる。その結果、トランスファーゲート選択端子（Ｔｒａｎｓｆｅｒ Ｇａｔｅ Ｓｅｌｅｃｔ）がセットされず、不良メモリセルレイヤーは常時、物理的に隔離されることになる。

この方法によれば、不良ブロック設定端子（Ｂａｄ Ｂｌｏｃｋ Ｓｅｔ）を設定する必要が無く、より高速に一括して不良メモリセルレイヤーを物理的に隔離することができる。

次に、不良メモリセルレイヤーの物理的な隔離方法について、さらに別の方法を説明する。この方法では、図７の高電圧Ｖ_ＰＧＭＨをメモリセルレイヤー毎に持つ。即ち、Ｖ_ＰＧＭＨ[３:０]の形で持ち、不良メモリセルレイヤーでは対応する成分がセットされないようにする。図１０を用いてさらに具体的に説明する。図１０は、レベルシフタ回路１３を用いて、一つのＶ_ＰＧＭＨからメモリセルレイヤー毎のＶ_ＰＧＭＨ［ｉ］（ｉ＝０〜３）に変換する方法を示している。ロウ制御回路３で生成された高電圧Ｖ_ＰＧＭＨは、Ｒｏｍ Ｆｕｓｅ[３:０]を入力信号とするレベルシフタ回路１３により、Ｖ_ＰＧＭＨ[３:０]へ分配される。つまり、Ｒｏｍ Ｆｕｓｅ[ｉ]の値が1（不良メモリセルレイヤー）の場合、対応するＶ_ＰＧＭＨ[ｉ]に高電圧は転送されず、逆に、Ｒｏｍ Ｆｕｓｅ[ｉ]の値が０（良メモリセルレイヤー）の場合、Ｖ_ＰＧＭＨ[ｉ]に高電圧が転送される。

図１１に、この際に使用されるレベルシフタ回路１３の等価回路を示す。入力信号Ｒｏｍ Ｆｕｓｅ [ｉ]の値によってＶ_ＰＧＭＨ[ｉ]に高電圧を転送するか否かを決定している。

この方法により、不良メモリセルレイヤーのトランスファーゲート部（Ｔｒａｎｓｆｅｒ Ｇａｔｅ）に高電圧Ｖ_ＰＧＭＨが転送されず、物理的な隔離を行うことができる。

この方法によれば、不良ブロック設定端子（Ｂａｄ Ｂｌｏｃｋ Ｓｅｔ）を設定する必要が無く、より高速に一括して不良メモリセルレイヤーを物理的に隔離することができる。

以上、不良メモリセルレイヤーの論理的な隔離方法、及び物理的な隔離方法を述べた。このような方法により、積層型メモリセルアレイ内の一つ以上のメモリセルレイヤーにおいて、ある一定数以上の不良ブロックが存在した場合に、そのメモリセルレイヤーを論理的かつ物理的に隔離することができる。これにより、外部から不良メモリセルレイヤーを見えないようにすることができ、低容量の良品として使用することが可能となる。また、レイヤー全体を隔離することで潜在的な不良ブロックもリジェクトすることが出来る。その際も、低容量品として使用することが可能である。

（第２の実施形態）
次に、本発明に係る第２の実施形態を説明する。第１の実施形態との相違点の一つは、第１の実施形態では論理的な隔離（アドレスの変換）をフラッシュメモリチップ２０の内部で行うが、本実施形態では外部のホストコントローラ９が行うことである。

以下、具体的に説明する。ＮＡＮＤ型フラッシュメモリ装置では、電源投入後に、ホストコントローラ９は設定情報等の読み出しを行う（Ｐｏｗｅｒ ｏｎ Ｒｅａｄ）。この際、Ｒｏｍ Ｆｕｓｅ[３:０]の値を読み出すことにより、どのメモリセルレイヤーが不良なのかを確認する。そして、その確認結果を元に、アクセスできる良品のメモリセルレイヤーのアドレスに対してのみ、データの読出し、書込み、消去の動作を実行するように制御する。

図１２に、上記の動作のフローチャートを示す。
（１）ＮＡＮＤ型フラッシュメモリ装置の電源が投入される（ステップＳ１１）。
（２）次に、ホストコントローラ９は、フラッシュメモリチップ２０内の設定情報等を読
み出す（ステップＳ１２）。
（３）次に、ホストコントローラ９は、フラッシュメモリチップ２０からＲｏｍ Ｆｕｓ
ｅ [３:０]の値を読み出す（ステップＳ１３）。
（４）次に、Ｒｏｍ Ｆｕｓｅ [３:０]の値を元に、ホストコントローラ９が使用可能な
アドレスを決定する（ステップＳ１４）。
例えば、ステップＳ１３においてＲｏｍ Ｆｕｓｅ [３:０] = 〔０，１，０，１〕
が読み出されていたとする。これは、前述のように、Ｌａｙｅｒ０，２が不良であ
り、Ｌａｙｅｒ１，３が使用可能であることを意味する。よって、使用可能なブロ
ックは、ブロック１０２４〜２０４７及びブロック３０７２〜４０９５となる。

ホストコントローラ９は、ステップＳ１４で決定された使用可能アドレスに対してのみ、フラッシュメモリチップ２０へのアクセス（データの読出し、書込み、消去）を行う。

上記のようにすることで、ホストコントローラ９がＲｏｍ Ｆｕｓｅ [３:０]の情報を参照してメモリセルレイヤーの良否を認識し、良メモリセルレイヤーに属する使用可能なアドレスに対してのみアクセスすることができる。

これによって、第１の実施形態のようにフラッシュメモリチップ２０内でアドレス変換動作を行うことなく、フラッシュメモリ装置のユーザーからは認識できないように、不良メモリセルレイヤーの論理的な隔離を行うことが可能である。

また、上記から明らかなように、本実施形態によれば、フラッシュメモリチップ２０内にアドレス変換回路を設ける必要がないという利点が得られる。

本実施形態で説明した論理的な隔離を行い、さらに、第１の実施形態で説明した物理的な隔離を行ってもよい。

（第３の実施形態）
次に、ホストコントローラによる論理的な隔離のもう一つの方法について説明する。本実施形態が第２の実施形態と異なる点の一つは、従来のホストコントローラの仕様（後述）と、不良メモリセルレイヤーに属する全てのブロックが予め物理的に隔離されていることと、を利用することによって、ホストコントローラで特別なアドレス処理を行うことなく、不良メモリセルレイヤーの論理的な隔離を行うことである。

従来のホストコントローラの仕様について説明する。従来、ホストコントローラは、電源投入時に全ブロックの情報の読出しを行うことで、不良ブロックを認識している。不良ブロックのワード線ＷＬ及び選択ゲートＳＧには電圧が転送されないため、読み出しを行うとＡｌｌ”０”のデータが読み出されることになる。ホストコントローラは、あるブロックを読み出した結果がＡｌｌ”０”であった場合、そのブロックを不良ブロックと認識し、それ以降、そのブロックに対してアクセスしない仕様になっている。

本実施形態では、第1の実施形態で説明した不良メモリセルレイヤーの物理的隔離が予めなされているため、不良メモリセルレイヤーに属するブロックは全て、Ａｌｌ“０”で読み出される。したがって、ホストコントローラは、従来の仕様に従って、不良メモリセルレイヤーにアクセスしない（即ち、論理的に隔離する）。

以下、図１３のフローチャートを用いて、さらに詳細に説明する。図２（ａ）に示す積層型メモリセルアレイの構成（ブロック総数４０９６）を前提とする。
（１）ＮＡＮＤ型フラッシュメモリ装置の電源が投入される（ステップＳ２１）。
（２）ホストコントローラ９は、フラッシュメモリチップ２０内の設定情報等を読み出す （ステップＳ２２）。
（３）ブロック番号ｊを０とする（ステップ２３）
（４）ブロック番号ｊが４０９５以下のときはステップＳ２５に進む。それ以外のときは 動作を終了する。
（５）ホストコントローラ９は、ブロック（ＢＬＯＣＫｍｊ）の全ページの読出しを行う （ステップＳ２５）。
このとき、第１の実施形態の物理的な隔離方法で述べたように、フラッシュメモリチップ２０は、既に、Ｒｏｍ Ｆｕｓｅ [３:０]の情報に従って、不良メモリセルレイヤーの有する全ブロックを物理的に予め隔離しているため、不良メモリセルレイヤーに属するブロックの読出しを行うと、Ａｌｌ”０”のデータが読み出される。
（６）ステップＳ２５の読出し結果が、Ａｌｌ“０”以外のときはステップＳ２７に進み、Ａｌｌ“０”のときはステップＳ２８に進む（ステップＳ２６）。
（７）ホストコントローラ９は、ブロック（ＢＬＯＣＫｍｊ）は使用可能と認識し、ステ ップＳ２９に進む（ステップＳ２７）。
（８）ホストコントローラ９は、ブロック（ＢＬＯＣＫｍｊ）は使用不可能と認識し、ステップＳ２９に進む（ステップＳ２８）。
（９）ブロック数ｊをインクリメントし、ステップＳ２４に進む（ステップＳ２９）。

ホストコントローラ９は、従来の動作の通り、使用可能と認識されたブロックのアドレスに対して、読出し、書込み又は消去を行い、使用不可能と認識されたブロックに対しては、それ以降アクセスを行わない。

上記のようにすることで、フラッシュメモリチップ２０によって行われる、Ｒｏｍ Ｆｕｓｅ [３:０]の情報に基づく、不良メモリセルレイヤーの物理的な隔離を利用して、ホストコントローラ９は不良メモリセルレイヤーの全ブロックを不良ブロックとして認識し、不良メモリセルレイヤーにアクセスしない。

例えば、Ｒｏｍ Ｆｕｓｅ [３:０] = 〔０，１，０，１〕の場合、不良メモリセルレイヤー０及び２に属する全てのブロックについて、ステップＳ２５でＡｌｌ“０”が読出されるため、ホストコントローラ９は不良ブロックと認識して、それ以降、アクセスしない。その結果、ホストコントローラ９は、両メモリセルレイヤーのブロック、即ち、ブロック１０２４〜２０４７及びブロック３０７２〜４０９５に対してのみアクセスを行う。

以上の説明から明らかなように、本実施形態によれば、第２の実施形態の場合と同様に、フラッシュメモリチップ２０内でアドレス変換動作を行うことなく、フラッシュメモリ装置のユーザーからは認識できないように、論理的な隔離を行うことが可能である。

このことから、フラッシュメモリチップ２０にアドレス変換回路を設ける必要がないという利点が得られる。さらに、本実施形態によれば、ホストコントローラは特別なアドレス処理を行う必要がなく、従来のホストコントローラをそのまま使用できるという利点も有する。

なお、上記の第１乃至第３の実施形態に係る不良メモリセルレイヤーの隔離は、メモリセルレイヤーの積層方法に依存するものではない。従って、メモリセルレイヤーの積層方法として、様々な方法（平坦タイプの積層、クロスポイントタイプの積層、階段型の積層、トレンチタイプの積層、縦型の積層、基板側への積層）を想定することができる。

また、上記の説明では、メモリセルレイヤーを単位として隔離する方法を説明したが、本発明はこれに限定されるものではない。例えば、各メモリセルレイヤーをＮ分割してなるサブレイヤーを考える。このサブレイヤーを単位として良否判断を行い、その情報をＲｏｍ Ｆｕｓｅ［４Ｎ−１：０］（メモリセルレイヤー数が４の場合）に保持し、不良とされたサブレイヤーを上述した方法で論理的に、及び／又は物理的に隔離することも可能である。

フラッシュメモリ装置の全体構成を示す図である。 積層型メモリセルアレイの構成を示す図である。 各ブロック（ＢＬＯＣＫｍｉ）の構成を示す図である。 アドレス変換前のアドレステーブルを示す図である。 アドレス変換後のアドレステーブルを示す図である。 Ｒｏｍ Ｆｕｓｅの構成を示す図である。 第１の実施形態に係るアドレス変換の動作を示す図である。 ブロックデコーダの回路を示す図である。 トランスファーゲート部（Ｔｒａｎｓｆｅｒ Ｇａｔｅ）を示す図である。 ブロックの物理的な隔離の動作を示す状態遷移図である。 マルチプレクサー回路によるレイヤー選択信号（Ｌａｙｅｒ Ｓｅｌｅｃｔ［０］〜［３］）の生成を示す図である。 レベルシフタ回路によるＶ_ＰＧＭＨ信号の生成を示す図である。 図１０のレベルシフタ回路の等価回路を示す図である。 第２の実施形態に係るフローチャートである。 第３の実施形態に係るフローチャートである。 積層型スタックＮＡＮＤメモリの構成を示す図である。

符号の説明

１ 積層型メモリセルアレイ
１ａ，１ｂ，１ｃ，１ｄ メモリセルレイヤー
２ カラム制御回路
３ ロウ制御回路
４ ソース線制御回路
５ Ｐウェル制御回路
６ データ入出力バッファ
７ コマンド・インターフェイス
８ ステートマシン
９ ホストコントローラ
１０ Ｒｏｍ Ｆｕｓｅ
１１ マルチプレクサーアダー回路
１２ マルチプレクサー回路
１３ レベルシフタ
２０ フラッシュメモリチップ
２１ センスアンプ
２２ ビット線
２３ ワード線
２５ ＮＡＮＤ型メモリユニット
３１ ｐ−ＭＯＳトランジスタ
３２ ｎ−ＭＯＳトランジスタ
３３ インバータ
Ｍ０，Ｍ１，Ｍ２，Ｍ３ メモリセル
Ｓ１，Ｓ２ 選択ゲート
Ｎ１ ノード

Claims (7)

1. 積層された複数のメモリセルレイヤーを有し、前記各メモリセルレイヤーは複数のブロックを有する、積層型メモリセルアレイと、
   前記各メモリセルレイヤーが良メモリセルレイヤーか不良メモリセルレイヤーかのレイヤー良否情報を格納可能なレイヤー良否情報格納回路であって、予め決めた数以上の不良ブロックが存する前記メモリセルレイヤーを不良メモリセルレイヤーとして、それ以外のメモリセルレイヤーを良メモリセルレイヤーとして、レイヤー良否情報を格納するレイヤー良否情報格納回路と、
   外部から入力された外部入力アドレスが前記不良メモリセルレイヤーにおける前記ブロックに対応する場合には、前記不良メモリセルレイヤーを除外するように前記外部入力アドレスをアドレス変換して、前記良メモリセルレイヤーにおける前記ブロックに対応させる、アドレス変換回路と、
   を備えることを特徴とする積層型スタックＮＡＮＤメモリ。
2. 請求項１に記載の半導体装置であって、
   前記レイヤー良否情報格納回路の前記レイヤー良否情報に基づいて、前記不良メモリセルレイヤーの有する前記ブロックのブロックアドレスを生成する、ブロックアドレス生成回路と、
   前記ブロックアドレスに対応する前記ブロックとロウ制御回路との接続を阻止する、スイッチング回路と、
   を備えることを特徴とする積層型スタックＮＡＮＤメモリ。
3. 請求項１に記載の半導体装置であって、
   前記レイヤー良否情報格納回路の前記レイヤー良否情報に基づいて、ロウ制御回路と、前記良メモリセルレイヤーの前記ブロックとの接続を許容し、前記不良メモリセルレイヤーの前記ブロックとの接続を阻止する、スイッチング回路をさらに備えることを特徴とする積層型スタックＮＡＮＤメモリ。
4. 積層された複数のメモリセルレイヤーを有し、前記各メモリセルレイヤーは複数のブロックを有する、積層型メモリセルアレイを備えたメモリチップと、
   前記各メモリセルレイヤーが良メモリセルレイヤーか不良メモリセルレイヤーかのレイヤー良否情報を格納可能なレイヤー良否情報格納回路であって、予め決めた数以上の不良ブロックが存する前記メモリセルレイヤーを不良メモリセルレイヤーとして、それ以外のメモリセルレイヤーを良メモリセルレイヤーとして、レイヤー良否情報を格納するレイヤー良否情報格納回路と、
   前記メモリチップに制御信号及びアドレスを加え、前記メモリチップとの間でデータを送受するコントローラであって、前記レイヤー良否情報格納回路の前記レイヤー良否情報に基づき、前記メモリチップに加える前記アドレスを、それが前記良メモリセルレイヤーに対応するか、前記不良メモリセルレイヤーに対応するか、を判断し、前記不良メモリセルレイヤーに対応すると判断された前記アドレスを除外するようにアクセスを行わないコントローラと、
   を備えることを特徴とする半導体装置。
5. 積層された複数のメモリセルレイヤーを有し、前記各メモリセルレイヤーは複数のブロックを有する、積層型メモリセルアレイを備えたメモリチップと、
   前記各メモリセルレイヤーが良メモリセルレイヤーか不良メモリセルレイヤーかのレイヤー良否情報を格納可能なレイヤー良否情報格納回路であって、予め決めた数以上の不良ブロックが存する前記メモリセルレイヤーを不良メモリセルレイヤーとして、それ以外のメモリセルレイヤーを良メモリセルレイヤーとして、レイヤー良否情報を格納するレイヤー良否情報格納回路と、
   を備えた半導体装置であって、
   前記メモリチップは、前記レイヤー良否情報格納回路の前記レイヤー良否情報に基づき、前記不良メモリセルレイヤーの前記ブロックへの動作電圧の供給を停止するものとして構成されており、
   前記半導体装置は、さらに、前記メモリチップに制御信号及びアドレスを加え、前記メモリチップとの間でデータを送受するコントローラであって、前記メモリチップが前記不良メモリセルレイヤーの前記ブロックへの前記動作電圧の供給を停止した後、全メモリセルレイヤーについて読み出しを行い、読み出しの結果に基づいて前記不良メモリセルレイヤーを知得し、知得した不良メモリセルレイヤーを除外するようその後アクセスを行わないコントローラを備える、
   ことを特徴とする半導体装置。
6. 前記複数のメモリセルレイヤーは、前記積層型メモリセルアレイの中に順次作成されたものであることを特徴とする請求項１乃至３のいずれかに記載の積層型スタックＮＡＮＤメモリ。
7. 前記複数のメモリセルレイヤーは、前記積層型メモリセルアレイの中に順次作成されたものであることを特徴とする請求項４又は５に記載の半導体装置。

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