JP5403292B2 - 外部アドレスに応える不良メモリブロックの置き換え - Google Patents

Description

本開示は、概してメモリデバイスに関し、具体的には、本開示は、外部アドレスに応える不良メモリブロックの置き換えに関する。

メモリデバイスは、典型的には、コンピュータまたは他の電子デバイスの内部、半導体、集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、およびフラッシュメモリを含む、多くの異なる種類のメモリがある。

フラッシュメモリデバイスは、広範囲の電子応用のための不揮発性メモリの一般的な供給源に発展している。フラッシュメモリデバイスは、典型的には、高いメモリ密度、高い信頼性、および少ない電力消費を可能にする、１トランジスタメモリセルを用いる。トラッピング層または他の物理現象（しばしば書き込みと称される）等の電荷貯蔵ノードのプログラミングを通じたセルの閾値電圧の変化が、各セルのデータ値を決定する。フラッシュメモリの一般的用法は、パソコン、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤー、携帯電話、および着脱式メモリモジュールを含む。

ＮＡＮＤフラッシュメモリデバイスは、フラッシュメモリデバイスの普通形であり、いわゆるベーシックメモリセル構成が配置される論理形式である。典型的には、ＮＡＮＤフラッシュメモリデバイスのメモリセルのアレイは、アレイ一行の各メモリセルの制御ゲートがワード線等のアクセス線を形成するように一緒に結合されるように配置されている。アレイのカラムは、ソースからドレイン、一対の選択線の間、ソース選択線、およびドレイン選択線を相互を直列につなぐメモリセルの文字列（しばしばＮＡＮＤ文字列と呼ばれる）を含む。ソース選択線は、ＮＡＮＤ文字列とソース選択線との間の各交点でソース選択ゲートを含み、かつ、ドレイン選択線は、ＮＡＮＤ文字列とドレイン選択線との間の各交点でドレイン選択ゲートを含む。選択ゲートは、典型的には電界効果トランジスタである。各ソース選択ゲートは、ソース線と接続されるが、一方で各ドレイン選択ゲートはカラムビット線等のデータ線と接続される。

メモリアレイは、メモリセルの制御ゲートに接続されているワード線を選択し、メモリセルの行を活性化させる、行デコーダによりアクセスされる。さらに、各文字列の選択されていないメモリセルの制御ゲートに接続されているワード線は、トランジスタを通過する時、各文字列の選択されていないメモリセルを動作させるよう駆動させられ、格納されたデータ値に制限されない方法で電流を流す。そして、電流は、カラムビット線からソース線に反応選択ゲートを通る各ＮＡＮＤ文字列を介して流れ、各文字列の選択されたメモリセルによってのみ制限される。これは、カラムビット線上の選択されたメモリセルの行の電流でエンコードされたデータ値を配置する。

メモリデバイスは通常、例えば電子システムの一部を形成するための入力／出力インターフェイスを通じ、プロセッサ、ホストコントローラ、または他の外部ホストデバイス等のコントローラと通信して配置される。メモリデバイスは、コントローラおよびコントローラへの出力データからの、制御信号、コマンド信号（しばしばコマンドと称される）、アドレス信号（しばしばアドレスと称される）、データ信号（しばしばデータと称される）、を受信する。

不良は、行およびメモリセルのカラムを有するメモリアレイの製造中に起こる可能性があり、不良行または不良カラムをもたらす。この問題は、通常不良要素を選択的に置き換えるメモリに冗長成分を組み込むことで解決される。冗長行は、不良プライマリ行を置き換えるフラッシュメモリで使用される冗長要素の普通形である。例えば、ＮＡＮＤフラッシュメモリアレイで、冗長行のブロック（通常冗長ブロックと称される）は不良なプライマリ行のブロック（通常プライマリブロックと称される）を置き換える。

冗長ブロックは、典型的には、プライマリブロックとは異なるメモリアレイの部分に配置される。概して、冗長回路は、不良プライマリブロックへと向けられたアクセス要求を、アレイの異なる部分に位置する冗長ブロックに選択的に送るために使用される。いくつかのフラッシュメモリデバイスを含むいくつかのメモリデバイスの中には、置き換えられるように指示されたプライマリブロックのアドレスを格納するために不揮発性レジスタを利用するものもある。ホストコントローラから要求されたアドレスは、例えば、冗長回路等のメモリデバイスでレジスタに格納された不良プライマリブロックのアドレスと比較される。アドレス要求が、レジスタに格納された不良プライマリブロックのアドレスに一致する場合、冗長回路は不良プライマリブロックに代えて冗長ブロックへのアクセス要求を指示またはマッピングする。

不良プライマリブロックを冗長ブロックに置き換える過程は、典型的には、ホストコントローラがメモリデバイスに送るアドレスは不良ブロックのアドレスであることを知らないという点で、ホストコントローラに対しトランスペアレントである。すなわち、ホストコントローラがメモリデバイスに送信するアドレスに応じて、メモリアレイの位置（不良ブロックの位置）でホストコントローラがメモリブロックにアクセスすると考える。しかし、ホストコントローラは、アレイ内で異なった位置に配置される冗長ブロックにアクセスしている。

典型的に、電圧が、抵抗効果および容量効果のためにワード線に適用される場合、ワード線の長さに応じて電圧遅延が起こる（通常ＲＣ遅延と称される）。ＲＣ遅延はワード線の端から電圧が適用される場所までの距離、例えば行デコーダに最も近い端からの距離が伸びるのに伴い増大する。さらに、典型的には、ビット線に沿った電圧遅延が発生し、センス増幅器からビット線に沿った距離が伸びるのに伴い増大する遅延を伴う。

いくつかの事例では、ホストコントローラは行デコーダおよび／またはセンス増幅器からのメモリセルの距離によってメモリセルで電圧遅延を補償するようプログラムされていてもよい。しかし、補償されるメモリセルを含むブロックが、アドレスがアレイの異なる位置に配置されている冗長ブロックにマッピングされた不良ブロックである場合、問題が生じる可能性がある。これは、ホストコントローラが冗長ブロックの位置ではなく、アレイ内の不良メモリブロックの位置に基づいて遅延を補償するようプログラムされているためである。つまり、補償は、あたかもそれが不良ブロックの位置に配置されているかのように冗長ブロックのメモリセルに適用されることになる。

上述した理由から、また、本明細書を読み、理解した際に当業者に明らかとなる、以下に述べる他の理由から、冗長スキームの代替物に対する必要性が、当該技術分野に存在する。

本開示の一実施形態による、電子システムの一実施形態の簡易ブロック図である。 本開示の別の実施形態による、メモリアレイの一実施形態を示す図である。 先行技術のメモリアレイを示す図である。

以下の詳細な説明では、本明細書の一部を形成し、本発明が実践されてもよい具体的な実施形態が例示的に示される、添付図面を参照する。図中、いくつかの図を通じて、同様の参照番号は、実質的に同様な構成要素を示す。これら実施形態は、当業者が本発明を実施可能であるよう十分詳細に記載される。本開示の範囲から逸脱することなく、他の実施形態が用いられてもよく、また、構造的、論理的、および電気的な変更が行われてもよい。したがって、以下の発明を実施するための形態は、限定する意味で捉えられるものではなく、本開示の範囲は添付の特許請求の範囲およびその均等物によってのみ定義される。

図１は、一実施形態による、例えば携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤー、携帯電話等の電子システムの一部として、コントローラ１３０に結合されるＮＡＮＤフラッシュメモリデバイス１００の簡易ブロック図である。コントローラ１３０は、プロセッサ、メモリコントローラ、または他の外部ホストデバイスであってもよい。メモリデバイス１００は、行およびアレイに配置されたメモリセル１０４のアレイを含む。行デコーダ１０８およびカラムデコーダ１１０はアドレス信号をデコードするために提供される。アドレス信号はメモリアレイ１０４にアクセスするために受信されデコードされる。

メモリデバイス１００は、メモリデバイス１００からのデータおよび状況情報の出力だけでなく、メモリデバイス１００へのコマンド、アドレス、およびデータの入力を管理する入力／出力（Ｉ／Ｏ）制御回路１１２も含む。一実施形態では、制御回路１１２は、例えば、メモリアレイ１０４のメモリセルの１つ以上の不良行を含む、メモリセルの１つ以上の不良ブロックのアドレスのコントローラ１３０への出力を管理するよう構成されている。

アドレスレジスタ１１４は、Ｉ／Ｏ制御回路１１２と、行デコーダ１０８およびカラムデコーダ１１０との間に結合され、デコードする前にアドレス信号をラッチする。コマンドレジスタ１２４は、Ｉ／Ｏ制御回路１１２と制御論理１１６との間に結合され、着信コマンドをラッチする。制御論理１１６は、コマンドに応じたメモリアレイ１０４へのアクセスを制御し、コントローラ１３０の状況情報を生成する。制御論理１１６は、行デコーダ１０８およびカラムデコーダ１１０に結合され、アドレスに応じて行デコーダ１０８およびカラムデコーダ１１０を制御する。

制御論理１１６は、キャッシュレジスタ１１８にも結合される。キャッシュレジスタ１１８は、メモリアレイ１０４がそれぞれ他のデータの書き込みまたは読み取りで使用中である間、制御論理１１６で指示されたように、一時的な格納データに着信または発信のいずれかのデータをラッチする。書き込み操作中、メモリアレイ１０４を転送するために、データがキャッシュレジスタ１１８からデータレジスタ１２０まで通過した後、新しいデータがキャッシュレジスタ１１８にＩ／Ｏ制御回路１１２からラッチされる。読み取り操作中、コントローラ１３０に出力するために、データがキャッシュレジスタ１１８からＩ／Ｏ制御回路１１２まで通過した後、新しいデータがデータレジスタ１２０からキャッシュレジスタ１１８まで通過する。状況レジスタ１２２は、Ｉ／Ｏ制御回路１１２と制御論理１１６との間に結合され、コントローラ１３０に出力する状況情報をラッチする。

メモリデバイス１００は、制御リンク１３２を通じコントローラ１３０からの制御論理１１６で制御信号を受信する。制御信号は、少なくとも１つのチップ可能ＣＥ＃、コマンドラッチ可能ＣＬＥ、アドレスラッチ可能ＡＬＥ、および書き込み可能ＷＥ＃を含んでもよい。メモリデバイス１００は、マルチプレックス入力／出力（Ｉ／Ｏ）リンク１３４（しばしばＩ／Ｏバスと称される）を通じて、コントローラ１３０から、コマンド信号（しばしばコマンドと称される）、アドレス信号（しばしばアドレスと称される）、およびデータ信号（しばしばデータと称される）を受信し、Ｉ／Ｏリンク１３４を通じてコントローラ１３０にデータを出力する。

具体的には、コマンドは、Ｉ／Ｏ制御回路１１２でＩ／Ｏリンク１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を通じて受信され、コマンドレジスタ１２４に書き込まれる。アドレスは、Ｉ／Ｏ制御回路１１２でバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を通じて受信され、アドレスレジスタ１１４に書き込まれる。データは、Ｉ／Ｏ制御回路１１２で、８ビットデバイスの入力／出力（Ｉ／Ｏ）ピン［７：０］、または１６ビットデバイスの入力／出力（Ｉ／Ｏ）ピン［１５：０］を通じて受信され、キャッシュレジスタ１１８に書き込まれる。データは続いてメモリアレイ１０４をプログラミングするようにデータレジスタ１２０に書き込まれる。別の実施形態では、キャッシュレジスタ１１８は省略されてよく、データはデータレジスタ１２０に直接書き込まれる。データはまた、８ビットデバイスの入力／出力（Ｉ／Ｏ）ピン［７：０］、または１６ビットデバイスの入力／出力（Ｉ／Ｏ）ピン［１５：０］を通じて出力される。

一実施形態では、不良ブロックアドレスレジスタ１４０は、Ｉ／Ｏ制御回路１１２と制御論理１１６との間に結合される。不良ブロックアドレスレジスタ１４０は、例えば、それぞれのメモリセルの１つ以上の不良行を有する、メモリアレイ１０４のメモリセルの１つ以上の不良ブロックのアドレスを格納するよう構成される。操作中、不良ブロックアドレスレジスタ１４０は、例えば、入力／出力（Ｉ／Ｏ）リンク１３４を通じて、後に続くコントローラ１３０の出力のために、制御論理１１６から、Ｉ／Ｏ制御回路１１２への信号受信に少なくとも部分的に応じる、１つ以上の不良ブロックのアドレスをラッチする。一実施形態では、１つ以上の不良ブロックのアドレスは、メモリデバイス１００の電源投入に少なくとも部分的に応じる出力コントローラ１３０の出力である。別の実施形態では、制御論理１１６がメモリデバイスの電源投入を決定する時に、制御論理１１６が不良ブロックアドレスレジスタ１４０に信号を送信する。

当業者には、追加の回路および制御信号を提供することが可能であり、図１のメモリデバイスは本発明に焦点を合わせることを助けるよう簡素化されていることが理解されよう。加えて、具体的なＩ／Ｏピンは、様々の信号の受信および出力のための一般的な慣例に従って記載されるが、様々の実施形態では、他の組み合わせまたは他の数のＩ／Ｏピンを使用してもよいことに留意されたい。

図２は、一実施形態に関する、メモリアレイ１０４を示す。メモリアレイ１０４は、シーケンシャルプライマリメモリブロック２１０_０〜２１０_Ｎを伴うプライマリメモリアレイ２０５、および、追加的（例えば冗長）シーケンシャルプライマリメモリブロック２１０_Ｎ＋１〜２１０_{Ｎ＋１＋Ｐ}を伴う追加的（例えば冗長）アレイ２１５を含み、追加的メモリブロックは、１つ以上のプライマリブロックに不良がある時にのみ使用される。プライマリメモリブロック２１０_１〜２１０_Ｎは、それぞれ、シーケンシャルブロックアドレスＡ_０〜Ａ_Ｎを有し、追加的シーケンシャルメモリブロック２１０_Ｎ＋１〜２１０_{Ｎ＋１＋Ｐ}は、それぞれ、ブロックアドレスＡ_Ｎ＋１〜Ａ_{Ｎ＋１＋Ｐ}を有する。

メモリブロックのそれぞれのアドレスであるＡ_０〜Ａ_{Ｎ＋１＋Ｐ}がアドレスＡ_０から連続して増大するにつれて、メモリアレイ内の、例えばアレイの上端にあるブロック２１０_０などの参照箇所からのメモリブロック２１０_０〜２１０_{Ｎ＋１＋Ｐ}の物理的な距離は、連続して増大する。例えば、ブロックアドレスがより大きくなるにつれ、ブロック２１０_０からのブロックの距離はより大きくなる。例えば、アドレスＡ_３は、アドレスＡ_２より大きいので、メモリブロック２１０_３のメモリブロック２１０_０からの距離はメモリブロック２１０_２より大きい。換言すれば、シーケンシャルアドレスＡ_０〜Ａ_{Ｎ＋１＋Ｐ}は、メモリブロック２１０_０のアドレスＡ_０で始まるメモリアレイ内で、メモリブロック２１０_０〜２１０_{Ｎ＋１＋Ｐ}のシーケンシャル順序をそれぞれ規定する。

１つ以上のプライマリメモリブロック２１０が、例えば１つ以上の不良行を持つ、不良であると判定される事象では、不良ブロックのアドレスは、不良ブロックアドレスレジスタ１４０（図１）に格納することができる。それぞれアドレスＡ_２およびＡ_５を有するプライマリブロック２１０_２および２１０_５が、例えばメモリデバイス１００を生成する間の、テスト中などに、不良であると判定される時、例えば、アドレスＡ_２およびＡ_５は、不良ブロックアドレスレジスタ１４０（例えば、メモリデバイス１００を生成する間）に格納される。不良プライマリブロック２１０_２〜２１０_５のアドレスＡ_２およびＡ_５は、その後、例えばメモリデバイス１００の電源投入時に、入力／出力（Ｉ／Ｏ）制御回路１１２および入力／出力（Ｉ／Ｏ）リンク１３４を通じて、コントローラ１３０に送信される。一実施形態では、コントローラ１３０は、例えば取り外し可能なようにコントローラ１３０結合されてもよい、揮発性メモリ（例えば、揮発性レジスタ）１４５に、不良ブロックのアドレスを格納してもよい。

コントローラ１３０は、ブロック２１０のアドレスを揮発性メモリ１４５内に格納される不良ブロックのアドレスと比較するよう構成されてもよい。例えばコントローラ１３０は、メモリデバイス１００に送信されるアドレスを、揮発性メモリ１４５に格納される不良ブロックのアドレスと比較してもよい。コントローラ１３０は、メモリコントローラに送信されるべきアドレスがその不良ブロックのアドレスに一致する場合、メモリデバイス１００に送信されるべきアドレスを、例えば、不良ブロックと置き換えるために利用可能である、不良ブロックに続くブロックシーケンス内の最初の良品ブロックの、例えば、置き換えブロックとして以前に使用されていない、隣接のアドレスに置き換えるようにさらに構成されてもよい。コントローラ１３０もまた、不良ブロックのアドレスに続く良品ブロックの、メモリデバイス１００に送信されるべき各アドレスを、ブロックシーケンス内のその良品ブロックに続く次の利用可能な良品ブロックのアドレスで、置き換えるように構成されてもよい。コントローラは、すでに置き換えに使用したアドレスを使用しようとしないように、置き換えたアドレスの記録を保持してもよい。

一実施形態では、コントローラ１３０が不良ブロックのアドレスに遭遇した場合、コントローラ１３０は、ブロックシーケンス内の不良ブロックに続く隣接した良品ブロックのアドレスに、そのアドレスをインクリメントする。例えば、コントローラ１３０が不良ブロック２１０_２のアドレスＡ_２に遭遇した場合、コントローラ１３０は、図２で示すように不良ブロック２１０_２に続くブロックシーケンス内の最初の利用可能な良品ブロックである良品ブロック２１０_３のアドレスＡ_３に、アドレスＡ_２を１アドレス分インクリメントし、続くアドレスＡ_３を、置き換えに利用可能なブロックシーケンス内で、次の良品ブロック２１０_４のアドレスであり、例えば過去に置き換えブロックとして使用されていない、アドレスＡ_４へ１アドレス分インクリメントする。アドレスＡ_５は不良ブロック２１０_５のアドレスなので、例えば過去に置き換えブロックとして使用されていない不良ブロック２１０_５に続くブロックシーケンス内の、次の利用可能な良品ブロックである良品ブロック２１０_６のアドレスＡ_６に、アドレスＡ_４が２アドレス分インクリメントされる。アドレスＡ_５は、例えば過去に置き換えブロックとして使用されていない不良ブロック２１０_５に続くブロックシーケンス内の、次の利用可能な良品ブロック２１０_７のアドレスＡ_７に、２アドレス分インクリメントされる。（注意、ブロック２１０_６はブロック２１０_４を置き換えるブロックシーケンスの次の利用可能な良品ブロックではない）。アドレスのインクリメントは、アドレスＡ_Ｎ−１が良品追加的ブロック２１０_Ｎ＋１のアドレスＡ_Ｎ＋１に２アドレス分インクリメントされ、アドレスＡ_Ｎが良品追加的ブロック２１０_Ｎ＋２のアドレスＡ_Ｎ＋２に２アドレス分インクリメントされるまで続く。ここで注意すべきは、プライマリアレイ２０５のアドレススペースＡ［０：Ｎ］は、不良ブロック２１０_２および２１０_５を収容するためにＡ［０：Ｎ＋２］まで拡大する。つまり、アドレススペースは不良ブロックのアドレス数によって変えられる。

上記のようにアドレスを連続してインクリメントした後、コントローラ１３０はメモリデバイス１００にインクリメントされたアドレスを送信する。不良ブロックのアドレスからインクリメントされたアドレスは、不良ブロックに代わる不良ブロックに続くブロックシーケンス内の良品ブロックで、例えば最初の利用可能な隣接したアドレスを指定するのに使うことができ、隣接した良品ブロックは不良ブロックを置き換える。例えば、良品ブロック２１０_３のアドレスＡ_３に不良ブロック２１０_２のアドレスＡ_２をインクリメントした後、アドレスＡ_３は不良ブロック２１０_２の代わりに良品ブロック２１０_３のアドレスを指定するのに使うことができ、そのようにして不良ブロック２１０_２を良品ブロック２１０_３に置き換える。これは、コントローラ１３０が、不良ブロック２１０_２の代わりに良品ブロック２１０_３にアクセスするようメモリデバイス１００に指示することを意味する。

ブロックの置き換えに順応するために、不良ブロックに連続して続く各良品ブロックは、ブロックシーケンス内の次の利用可能な良品ブロックによって置き換えられる。例えば、良品ブロック２１０_４のアドレスＡ_４に良品ブロック２１０_３のアドレスＡ_３をインクリメントした後、アドレスＡ_４は良品ブロック２１０_３の代わりに良品ブロック２１０_４のアドレスを指定するために使うことができ、そのようにして良品ブロック２１０_３を良品ブロック２１０_４に置き換える。ブロック２１０_５が不良なので、良品ブロック２１０_４は、ブロックシーケンス内で次の利用可能な良品ブロックである、良品ブロック２１０_６によって置き換えられ、そうして良品ブロック２１０_６は良品ブロック２１０_４の代わりにアクセスされ得る。例えば、良品ブロック２１０_４のアドレスＡ_４を良品ブロック２１０_６のアドレスＡ_６をインクリメントした後に、アドレスＡ_６は良品ブロック２１０_４の代わりに良品ブロック２１０_６にアドレスを指定するのに使用することができ、そうして良品ブロック２１０_４を良品ブロック２１０_６と置き換える。同様に、不良ブロック２１０_５は良品ブロック２１０_７によって置き換えられ、良品ブロック２１０_６は良品ブロック２１０_８によって置き換えられる等、良品ブロック２１０_Ｎが良品追加的ブロック２１０_Ｎ＋２に置き換えられるまで続く。

ここで注意すべきは、不良メモリブロックに続くブロックシーケンス内の次の利用可能な良品ブロックによって不良ブロックを置き換えるスキーム、例えば、メモリアレイの参照ブロックから離れた方向に、１番目のブロックがアドレスシーケンス内の最初のアドレスを有するようなスキームは、置き換えた不良ブロックにより近いブロックを置き換える点で、従来の冗長スキームと異なっていることである。例えば、図３で示す先行技術の従来の冗長スキームでは、プライマリアレイ３０５内の不良ブロック、例えば不良ブロック３１０_２および３１０_５は、コントローラがＡ´_２およびＡ´_５のアドレスをメモリデバイスに送信することに応じて、それぞれ冗長アレイ３１５の冗長ブロック３２０_０および３２０_１によって置き換えられる。しかし、不良ブロック３１０_２および３１０_５と置き換えブロック３２０_０および３２０_１の距離は、不良ブロック２１０_２および２１０_５と置き換えブロック２１０_３および２１０_７（図２）との距離よりも離れている。

いくつかのメモリデバイスでは、コントローラが、アレイ内のブロック位置に従ってビット線（例えばカラム線）等のデータ線に沿って電圧遅延を補正することに留意されたい。これは、図３の先行技術の冗長スキームでは、コントローラが、不良ブロック３１０_２および３１０_５のそれぞれの位置に従って、冗長ブロック３２０_０および３２０_１の補正を適用することを意味する。しかし、図２の置き換えスキームの実施形態では、コントローラが、一実施形態において、不良ブロック２１０_２および２１０_５のそれぞれの位置に応じて、例えば、補正を適用するためにメモリデバイス１００に信号を送信して、良品ブロック２１０_３および２１０_７に補正を適用することになる。

置き換えブロックがその置き換える不良ブロックから離れれば離れるほど、置き換えブロックに適用される電圧遅延補正の誤差が大きくなることが予想される。良品ブロック２１０_３および２１０_７と不良ブロック２１０_２および２１０_５との距離が、冗長ブロック３２０_０および３２０_１と不良ブロック３１０_２と３１０_５との距離より近いため、良品ブロック２１０_３および２１０_７に適用される電圧遅延補正の誤差は、冗長ブロック３２０_０および３２０_１に適用される電圧遅延補正の誤差より少ないことが予想される。

別の実施形態では、コントローラ１３０がそのブロックの位置を分かっているので、コントローラ１３０は、実際の位置に従って、例えば補正を適用するためにメモリデバイス１００に信号を送信することによって、置き換えブロックに電圧補正を適用することができる。つまり、置き換えブロックに補正を適用する代わりに、置き換えブロックがその置き換えるブロックの場所に配置されているかのように、コントローラが実際の位置に基づいて置き換えブロックに補正を適用することができる。例えば不良ブロック２１０_２および２１０_５のそれぞれの位置に応じて、良品ブロック２１０_３および２１０_７に補正を適用する代わりに、その実際の位置に従って良品ブロック２１０_３および２１０_７に補正を適用することができる。

結論
本願明細書にて本開示の具体的な実施形態を図示および説明したが、当業者には、同じ目的が達成されると予測されるあらゆる機構が、示された特定の実施形態のために代用されてもよいことが理解されよう。本実施形態の多数の適合例が、当業者には明らかである。したがって、本出願は、本実施形態のあらゆる適合例または変形例を対象とすることを意図するものである。以下の特許請求の範囲およびその均等物によってのみ本実施形態が限定されることを明白に意図するものである。

Claims (13)

1. メモリデバイスを動作させる方法であって、
   外部デバイスに前記メモリデバイスのメモリブロックのシーケンスの不良メモリブロックのアドレスを送信することと、
   前記メモリデバイスの前記メモリブロックのシーケンスの良品メモリブロックのアドレスを、前記メモリブロックのシーケンスの前記不良メモリブロックの代わりに指定して、前記良品メモリブロックが前記不良メモリブロックと置き換わるようにする、前記外部デバイスからの外部アドレスを受信することと、
   前記良品メモリブロックの前記実際の位置に基づいて、前記不良メモリブロックと置き換わる前記良品メモリブロックに電圧遅延補正を適用することと、
   を含み、前記良品メモリブロックは、前記不良メモリブロックと置き換えるために利用可能である、前記メモリブロックのシーケンス内で前記不良メモリブロックに続く、隣接した良品メモリブロックである、方法。
2. 前記良品メモリブロックのアドレスを指定する前記外部アドレスが、前記不良メモリブロックの前記アドレスを前記良品メモリブロックのアドレスにインクリメントすることで得られる、請求項１に記載の方法。
3. 前記隣接した良品メモリブロックの代わりに、前記メモリブロックのシーケンス内の他の良品メモリブロックのアドレスを指定して、前記他の良品メモリブロックが前記隣接した良品メモリブロックと置き換わるようにする、外部アドレスを受信することをさらに含み、前記他の良品メモリブロックが、前記隣接した良品メモリブロックと置き換えるために利用可能である、前記メモリブロックのシーケンス内で前記隣接した良品メモリブロックに続く次の良品メモリブロックである、請求項１に記載の方法。
4. 前記不良メモリブロックの前記アドレスを前記外部デバイスに送信することが、メモリデバイスの電源投入時に生じる、請求項１〜３のいずれか１項に記載の方法。
5. 電子システムであって、
   コントローラと、
   メモリデバイスと、
   前記コントローラと前記メモリデバイスとの間に結合された入力／出力リンクと、を備え、
   前記コントローラが、
   前記入力／出力リンクを通じて、前記メモリデバイスから前記メモリデバイスのメモリセルの少なくとも１つの不良ブロックのアドレスを受信することと、
   メモリセルの前記少なくとも１つの不良ブロックの前記アドレスを、前記コントローラで、前記メモリデバイスのメモリセルの良品ブロックのアドレスと置き換えることと、
   前記少なくとも１つの不良ブロックの代わりに前記良品ブロックをアドレスを指定するために、前記入力／出力リンクを通じて、前記メモリデバイスにメモリセルの前記良品ブロックの前記アドレスを送信することと、を含む、方法を実行するように構成され、
   前記コントローラが、前記良品ブロックの前記実際の位置に基づいて、前記良品ブロックに電圧遅延補正を適用するようにさらに構成される、電子システム。
6. 前記メモリデバイスが、メモリセルの前記少なくとも１つの不良ブロックの前記アドレスを格納するよう構成されたレジスタをさらに備える、請求項５に記載の電子システム。
7. 前記コントローラが、前記メモリデバイスのメモリセルの良品ブロックのアドレスを指定することを意図したアドレスを、前記コントローラで前記メモリデバイスのメモリセルの他の良品ブロックのアドレスに置き換えることをさらに含む、請求項５に記載の電子システム。
8. 前記良品メモリブロックが、メモリセルの前記少なくとも１つの不良ブロックを置き換えるために利用可能なメモリセルのブロックのシーケンスで、メモリセルの前記少なくとも１つの不良ブロックに続く、メモリセルの最初の良品ブロックであり、かつ、他の良品ブロックがメモリセルの最初の良品ブロックと置き換えるために利用可能であるメモリセルのブロックのシーケンス内で、メモリセルの最初の良品ブロックに続く、メモリセルの次の良品ブロックである、請求項７に記載の電子システム。
9. 前記良品ブロックおよびメモリセルの前記少なくとも１つの不良ブロックが、前記メモリデバイスのプライマリメモリアレイの一部であって、前記他の良品ブロックが前記メモリデバイスの冗長メモリアレイの一部である、請求項８に記載の電子システム。
10. 前記コントローラが、メモリセルの前記良品ブロックの代わりにメモリセルの前記他の良品ブロックのアドレスを指定するために、前記入力／出力リンクを通じて前記メモリデバイスに、メモリセルの前記他の良品ブロックの前記アドレスを送信するようにさらに構成される、請求項７に記載の電子システム。
11. 前記コントローラで受信されたメモリセルの前記少なくとも１つの不良ブロックの前記アドレスを格納するために、前記コントローラを結合した揮発性メモリをさらに備える、請求項５〜７のいずれか１項に記載の電子システム。
12. 前記コントローラで、メモリセルの前記少なくとも１つの不良ブロックの前記アドレスを、前記メモリデバイスのメモリセルの前記良品ブロックの前記アドレスと置き換えることは、前記コントローラから前記メモリデバイスに送信されるアドレスのシーケンスのアドレスが、メモリセルの前記少なくとも１つの不良ブロックの前記アドレスに一致する時に生じる、請求項５〜７のいずれか１項に記載の電子システム。
13. 前記コントローラで、メモリセルの前記少なくとも１つの不良ブロックの前記アドレスを、前記メモリデバイスのメモリセルの前記良品ブロックの前記アドレスと置き換えることは、前記コントローラから前記メモリデバイスに送信される前記アドレスのシーケンスの前記アドレスが、メモリセルの前記少なくとも１つの不良ブロックの前記アドレスに一致する時、メモリセルの前記少なくとも１つの不良ブロックの前記アドレスを前記良品ブロックの前記アドレスにインクリメントすることを含む、請求項１２に記載の電子システム。