JP2005100542A - 半導体記憶装置とそのテスト方法 - Google Patents
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Abstract
【解決手段】DRAM等のテストに際して、外部入力した書き込みデータあるいは内蔵したパターンデータを書き込んだ後、1行分のデータを読み出し、書き込みデータあるいは外部入力した参照データと比較することにより良否(Pass/Fail) 判定を行う。
【選択図】 図7
Description
東芝CMOSメモリデータブック,1996 年版, p92,(株)東芝発行
図1は、本発明の第1の実施形態に係るDRAMの一部を示している。
まず、データの書き込み動作に際して、入力データを書き込みラッチ回路14に書き込み、書き込みラッチ回路14のデータをセンスアンプ回路12に転送し、この後、セルアレイ内に1行単位でデータを書き込む。
動作例2は、前述した動作例1と比べて、読み出し動作に先立って書き込みラッチ回路14の内容を比較データに書き替えることをしないで、予め書き込み動作に際して書き込みラッチ回路14に書き込んだデータを保持しておいて比較データとして用いる点が異なり、その他は同じである。
図3は、本発明の第2の実施形態に係るDRAMの一部を示している。
図4は、本発明の第3の実施形態に係るDRAMの一部を示している。
図5は、本発明の第4の実施形態に係るDRAMの一部を示している。
図6は、本発明の第5の実施形態に係るDRAMの一部を示している。
図7は、本発明の第6の実施形態に係るDRAMの一部を示している。
まず、データの書き込み動作に際して、入力データを書き込みラッチ回路14に書き込み、このデータをセンスアンプ回路12に転送し、この後、セルアレイ10内に1行単位でデータを書き込む。
動作例4は、前述した動作例3と比べて、図10中に示したように、不良状況判定回路26で得られた不良状況判定情報が書き込み回路によってテストサイクル(Cycle1,Cycle2,Cycle3,…)毎にヒューズラッチ(Fuse Latch)回路(図示せず)に書き込まれ、その後、ヒューズラッチ回路の記憶データが読み出され、冗長回路のレーザビーム溶断用のヒューズ素子(図示せず)を溶断制御するヒューズデータ(Fuse Data) として用いられる点が異なり、その他は同じである。
図11は、第6の実施形態に係るDRAMにおける動作例5で必要とする構成を概略的に示している。
第7の実施形態に係るDRAMは、第6の実施形態に係るDRAMと比べて、カラム不良判定の際に一度に比較したい行の数だけ行内データ比較結果格納用の比較結果レジスタを増やす(図示せず)点が異なり、その他は同じである。
図12は、本発明の第8の実施形態に係るDRAMの一部を示している。
第9の実施形態のDRAMは、図7を参照して前述した第6の実施形態に係るDRAMと比べて、不良状況判定回路26で得られた判定結果(Pass、ロウ不良、カラム不良、ビット不良、チップ不良の有無)を図7中に示すようにステータスレジスタ(Status Reg.) 27に格納し、必要に応じてステータスレジスタ27の内容を外部に読み出すことを可能にしている点が異なり、その他は同じである。
第10の実施形態に係るDRAMは、図7を参照して前述した第6の実施形態に係るDRAMと比べて、図6を参照して前述した第5の実施形態に係るDRAMと同様に、メモリセルアレイがn(正の整数)個のサブセルアレイに分割されており、センスアンプ回路12はメモリセルアレイ10の列数と同数設けられているが、書き込みラッチ回路14、読み出しラッチ回路15および比較回路16は、センスアンプ回路12の数のn分の1の数だけ設置されており、サブセルアレイを選択指定するエリアデコーダ50が付加されている点が異なり、その他は同じである。
Claims (5)
- メモリセルが行列状に配列されたメモリセルアレイと、
前記メモリセルアレイの同一行のメモリセルに共通に接続されている行線と、
前記メモリセルアレイの同一列のメモリセルに共通に接続されている列線と、
前記メモリセルアレイの任意の行および列を選択するための行デコーダおよび列デコーダと、
前記メモリセルアレイの列の数と同数設けられたセンスアンプ回路と、
外部から入力された任意の入力データを格納し、テスト時には前記セルアレイの1行分のデータを前記センスアンプ回路に設定する書き込みラッチ回路と、
テスト時に前記メモリセルアレイから前記センスアンプ回路に読み出された1行分のデータを格納する読み出しラッチ回路と、
前記書き込みラッチ回路に格納されているデータと前記読み出しラッチ回路に格納されているデータを比較するための第1の比較回路と、
前記第1の比較回路の比較結果を記憶する第1の比較結果レジスタ
とを具備することを特徴とする半導体記憶装置。 - メモリセルが行列状に配列されたメモリセルアレイと、
前記メモリセルアレイの同一行のメモリセルに共通に接続されている行線と、
前記メモリセルアレイの同一列のメモリセルに共通に接続されている列線と、
前記メモリセルアレイの任意の行および列を選択するための行デコーダおよび列デコーダと、
前記メモリセルアレイの列の数と同数設けられたセンスアンプ回路と、
前記メモリセルアレイ内に配置され、前記センスアンプ回路と同じビット数の複数パターンデータを記憶可能な記憶部と、
テスト時に前記記憶部に記憶された複数のパターンデータからいずれか1つのパターンデータを選択指定するパターン選択用デコーダと、
前記パターン選択用デコーダにより選択指定されたパターンデータを格納し、前記セルアレイの1行分のデータとして前記センスアンプ回路に設定する書き込みラッチ回路と、
テスト時に前記セルアレイから前記センスアンプ回路に読み出された1行分のデータを格納する読み出しラッチ回路と、
前記書き込みラッチ回路に格納されているデータと前記読み出しラッチ回路に格納されているデータを比較するための第1の比較回路と、
前記第1の比較回路の比較結果を記憶する第1の比較結果レジスタ
とを具備することを特徴とする半導体記憶装置。 - あるテストサイクルで前記第1の比較結果レジスタに格納された内容が次のテストサイクルで転送され、これを格納する第2の比較結果レジスタと、
前記第1の比較結果レジスタに格納されている比較結果と前記第2の比較結果レジスタに格納されている比較結果を比較するための第2の比較回路と、
前記第2の比較回路の比較結果を格納する第3の比較結果レジスタと、
前記第1の比較結果レジスタの内容に基づいて前記メモリセルアレイのロウ不良の有無を判定するロウ不良判定回路と、
前記第2の比較結果レジスタの内容に基づいて前記メモリセルアレイのカラム不良の有無を判定するカラム不良判定回路と、
前記各判定回路の判定結果に基づいて、ロウ不良、カラム不良、ビット不良、チップ不良を判定する不良状況判定回路
とをさらに具備することを特徴とする請求項1または2記載の半導体記憶装置。 - テストサイクル毎に前記不良状況判定回路で得た判定情報を第1のヒューズラッチ回路に書き込んだ後、前記第1のヒューズラッチ回路から読み出したデータを第2のヒューズラッチ回路に書き込み、この後、前記第2のヒューズラッチ回路から読み出したデータを不良救済用の冗長回路の電気的ヒューズ素子の導通/非導通状態を制御するためのヒューズデータとして用いるヒューズ制御回路
をさらに具備することを特徴とする請求項3記載の半導体記憶装置。 - 半導体記憶装置のテストに際して、
入力データを書き込みラッチ回路に書き込み、前記書き込みラッチ回路のデータをセンスアンプ回路に転送し、メモリセルが行列状に配置されたメモリセルアレイ内に1行単位でデータを書き込む第1のステップと、
前記メモリセルアレイからデータを読み出す際に、前記書き込みラッチ回路の内容をそのままにし、あるいは、外部から入力した比較データに書き換え、前記メモリセルアレイからデータを1行単位で前記センスアンプ回路に読み出して読み出しラッチ回路に転送する第2のステップと、
前記読み出しラッチ回路の内容と前記書き込みラッチ回路の内容を比較し、比較結果を第1の比較結果レジスタに格納する第3のステップと、
前記第1の比較結果レジスタにあるテストサイクルで格納した内容を次のテストサイクルで第2の比較結果レジスタに転送して格納する第4のステップと、
前記第1の比較結果レジスタに格納されている比較結果と前記第2の比較結果レジスタに格納されている比較結果を第2の比較回路で比較し、比較結果を第3の比較結果レジスタに格納する第5のステップと、
前記第1の比較結果レジスタの内容に基づいて前記メモリセルアレイのロウ不良の有無を判定し、前記第2の比較結果レジスタの内容に基づいて前記メモリセルアレイのカラム不良の有無を判定する第6のステップ
とを具備することを特徴とする半導体記憶装置のテスト方法。
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