JPH09146849A - 情報処理システム及びそのメモリ再構成方法 - Google Patents

情報処理システム及びそのメモリ再構成方法

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JPH09146849A
JPH09146849A JP7302399A JP30239995A JPH09146849A JP H09146849 A JPH09146849 A JP H09146849A JP 7302399 A JP7302399 A JP 7302399A JP 30239995 A JP30239995 A JP 30239995A JP H09146849 A JPH09146849 A JP H09146849A
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JP
Japan
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memory
error
memory card
information processing
processing system
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Yoshinori Shingo
美紀 新郷
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NEC Corp
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    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
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  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】 【課題】 間欠的な障害及び致命的ではない障害につい
てもメモリ切離しの対象とすることにより、システムの
信頼性を向上させるとともに、システムの性能を向上さ
せる。 【解決手段】 エラー発生時には、エラー発生時刻、エ
ラー発生カード番号及びエラー状況からなるエラー情報
を、システムバス４００に接続されたＲＡＭ２００内の
エラー履歴情報に順次記憶していく。このエラー履歴情
報に基づいてエラーの発生したメモリカードのエラー回
数及びエラー間隔を計算し、規定値からはずれた場合に
は、間欠障害または障害発生頻度の高いメモリカードと
して切り離す。メモリアクセス時には、アドレスデコー
ドレジスタ３１２が参照され、アドレスの上位部分から
メモリカード番号が判明する。

Description

【発明の詳細な説明】
【発明の属する技術分野】本発明は、情報処理システム
に関し、特にメモリカード単位の切離しが可能な情報処
理システムに関する。
【０００１】
【従来の技術】従来この種の技術では、メモリの固定障
害によるエラー発生を検出することにより、そのエラー
に係るメモリ部分を切り離すようにしている。たとえ
ば、特開昭６０−１２３９４９号公報には、固定障害発
生時にバッファメモリをブロック単位で切り離す記憶装
置制御方式の技術が記載されている。この従来技術で
は、切り離しブロックのカラムアドレス及びロー番号を
デリートカラムアドレスレジスタ及びデリートローアド
レスレジスタに登録しておくことにより、当該切り離し
ブロックへのアクセスを抑止する。
【０００２】
【発明が解決しようとする課題】上述の従来技術では、
システム立上げ時にメモリチェックを行うか、運用時に
パリティチェック等によりメモリ障害を検出して、障害
を有するメモリ部分を切り離している。従って、固定障
害であればこのチェックにより検出することができる。
一方、間欠的な障害の場合には、チェック時に障害が発
生しなければそのまま運用を継続することになる。
【０００３】また、障害の内容として、例えば２ビット
以上のエラーが同時に発生した場合には修復不可能であ
り致命的なものとして扱われるが、１ビットエラーの場
合には修復が可能なので特に致命的なものとして扱わな
くても運用を継続することはできる。
【０００４】しかし、間欠的障害であってもそれが頻繁
に発生する場合には、システムの信頼性を損なうおそれ
がある。また、そのような頻繁に障害を発生するメモリ
は、当初は致命的な障害ではなくても、いずれ致命的な
障害を引き起こす可能性を含んでおり、システムの信頼
性を低下させるのみならず、エラー訂正等による障害回
復に時間を要してシステム性能が低下するという問題が
ある。
【０００５】本発明の目的は、間欠的な障害及び致命的
ではない障害についてもメモリ切離しの対象とすること
により、システムの信頼性を向上させることにある。
【０００６】また、本発明の他の目的は、エラー訂正等
による障害回復を回避することにより、システムの性能
を向上させることにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明の情報処理システムは、エラー履歴情報に基づ
いて間欠的または致命的ではないが発生頻度の高い障害
に係るメモリ部分を切り離す。
【０００８】また、本発明の他の情報処理システムは、
少なくとも一つのメモリ制御回路とこのメモリ制御回路
にそれぞれ少なくとも一つ接続されたメモリカードとを
有するメモリと、前記メモリカードにおいて発生したエ
ラーの履歴を保持する不揮発性メモリとを含み、前記メ
モリ制御回路は、前記不揮発性メモリに保持されたエラ
ーの履歴に基づいて間欠的または致命的ではないが発生
頻度の高い障害に係るメモリカードを切り離す。
【０００９】また、本発明の他の情報処理システムにお
いて、前記不揮発性メモリに保持されたエラーの履歴
は、エラー発生時刻とエラー発生カード番号とエラー状
況とをさらに含んで構成される。
【００１０】また、本発明の他の情報処理システムにお
いて、前記不揮発性メモリは、前記メモリカードが実装
されているか否かを示すメモリ実装情報をさらに保持す
る。
【００１１】また、本発明の他の情報処理システムにお
いて、前記メモリ制御回路は、アドレスとメモリカード
番号との対応関係を保持するアドレスデコードレジスタ
を含む。
【００１２】また、本発明のメモリ再構成方法は、少な
くとも一つのメモリ制御回路とこのメモリ制御回路にそ
れぞれ少なくとも一つ接続されたメモリカードとを有す
るメモリと、前記メモリカードにおいて発生したエラー
の履歴を保持する不揮発性メモリとを有する情報処理シ
ステムにおいて、エラーの発生したメモリカードの番号
と発生したエラーの状況とその時刻とをエラーの履歴と
して前記不揮発性メモリに追加するステップと、前記発
生したエラーが間欠的または致命的ではないが発生頻度
の高いものであるか否かを判断するステップと、前記発
生したエラーが間欠的または致命的ではないが発生頻度
の高いものである場合にはそのメモリカードの切り離す
ステップとを含む。
【００１３】
【発明の実施の形態】次に本発明の情報処理システムの
一実施例について図面を参照して詳細に説明する。
【００１４】図１を参照すると、本発明の第１の実施例
である情報処理システムは、情報処理を行うＣＰＵ１１
０を含むＣＰＵボード１００と、主記憶として機能する
メモリボード３００と、これらＣＰＵボード１００及び
メモリボード３００を接続するシステムバス４００とを
含む情報処理システムであって、さらに不揮発性メモリ
であるＲＡＭ２００をシステムバス４００に接続して構
成される。
【００１５】ＣＰＵボード１００は、メモリ制御のため
の各種プログラムを格納するＲＯＭ１２０を含んでい
る。このプログラムには、メモリカードの実装状態をチ
ェックする実装チェックプログラム、メモリエラーの状
態を解析するメモリエラー解析プログラム、メモリエラ
ーの状態に応じてメモリの実装状態を変更するメモリ縮
退制御プログラム、及び、アドレスとメモリカードとの
対応関係を変更するメモリ再構成プログラム等が含まれ
ている。
【００１６】メモリボード３００は、少なくとも一つの
メモリ制御回路３１０を含み、メモリ制御回路３１０の
配下には少なくとも一つのメモリカード３２０が接続さ
れる。図１の構成では、２つのメモリ制御回路のそれぞ
れに４つのメモリカードが接続されている。各メモリカ
ードには、＃０から＃７までの識別番号がふられてい
る。
【００１７】メモリ制御回路３１０は、メモリカードに
おいてエラーが発生したことを検出するエラー検出回路
３１１と、システムバス４００側から与えられたアドレ
スに基づいて物理的にどのメモリカードにアクセスすべ
きかを判断するアドレスデコードレジスタ３１２とを含
んでいる。アドレスデコードレジスタ３１２において、
実装されていないメモリ空間へのアクセスが検出され
て、エラー検出回路３１１に報告される。
【００１８】図２を参照すると、アドレスデコードレジ
スタ３１２は、複数語からなるレジスタ群であり、各々
の語は対応するメモリカード番号を記憶する。システム
バス４００からのアドレス３０１は、上位部分３０２と
下位部分３０３に分けられる。上位部分３０２は、アド
レスデコードレジスタ３１２を索引するために使用され
る。下位部分３０３は、各メモリカード３２０において
メモリアクセスにそのまま使用される。
【００１９】例えば、メモリカード１枚当たり１６ＭＢ
である場合、１６進数表記で下位６桁が下位部分３０３
に相当し、残りの部分が上位部分３０２に相当する。上
位部分が”０”であればアドレスデコードレジスタ３１
２の第０語を、上位部分が”１”であればアドレスデコ
ードレジスタ３１２の第１語を参照することにより、配
下のいずれのメモリカードにアクセスすべきかが判明す
る。アドレスデコードレジスタ３１２は原則として、対
応するメモリカード番号を記憶するが、対応するメモリ
空間にメモリカードが実装されていない場合には、メモ
リ空間として使用されていない番号を記憶することによ
り未実装であることを表現することができる。
【００２０】なお、このアドレスデコードレジスタ３１
２は、独立したレジスタとして実現してもよく、また、
メモリ空間の一部に割り当てるようにしてもよい。
【００２１】ＲＡＭ２００は不揮発性メモリであり、例
えば電池を内蔵して外部からの電源が断になってもその
記憶内容を維持する機能を有するものである。このＲＡ
Ｍ２００は、メモリにおいて発生したエラーの履歴を保
持するエラー履歴情報と、メモリカードの実装状態を表
示するメモリ実装情報とを格納する。
【００２２】図３を参照すると、エラー履歴情報は、発
生した各エラーに対応したエラー情報を記憶する。この
エラー情報は、エラーの発生した時刻であるエラー発生
時刻と、エラーの発生したメモリカードのカード番号で
あるエラー発生カード番号と、発生したエラーの状況で
あるエラー状況とを含んでいる。図３の例では、１９９
５年１２月１日午前３時３分３秒にカード番号７番で１
ビットエラーが発生し、修復されたことがわかる。ま
た、１９９５年１２月２日午前１１時３３秒にカード番
号３番でタイムアウトが発生したことがわかる。
【００２３】図４を参照すると、メモリ実装情報は、対
応する配下のメモリカードが実装状態にあれば”１”、
未実装状態であれば”０”を示す。この図４の例では各
カード毎に１つのフィールドを使用しているが、例えば
カード２枚毎を切離し単位としてカード２枚毎に１つの
フィールドを使用するようにしてもよい。
【００２４】次に本発明の情報処理システムの上記第１
の実施例の動作について図面を参照して説明する。
【００２５】図５を参照すると、システム立上げ時に、
メモリ実装チェックが行われ、いずれのメモリカードが
実装されているのかが得られる（ステップＳ９０１）。
このメモリ実装に関する情報は、ＲＡＭ２００内にメモ
リ実装情報として設定される（ステップＳ９０２）。
【００２６】上記設定後、運用中にメモリカード３２０
においてエラーが発生すると、エラー検出回路３１１を
介してＣＰＵ１１０に報告される。メモリカード未実装
のアドレス空間へのアクセスはアドレスデコードレジス
タ３１２によって検出されて、同様にエラー検出回路３
１１を介してＣＰＵ１１０に報告される。ＣＰＵ１１０
にエラーが報告されると（ステップＳ９０３）、ＣＰＵ
１１０はエラー発生処理（Ｓ９１０）として図７に示さ
れる動作を行う。
【００２７】図６を参照すると、ＣＰＵ１１０は、エラ
ーの発生したメモリカードのカード番号と発生したエラ
ーの状況とをエラー検出回路３１１から受け取り（ステ
ップＳ９１１）、その時の時刻とともに、エラー情報と
してＲＡＭ２００内のエラー履歴情報に追加する（ステ
ップＳ９１２）。
【００２８】ＣＰＵ１１０は、この発生したエラーが致
命的か否かを判断する（ステップＳ９１３）。ここで致
命的なエラーとは、修復が不可能または困難なエラーを
いう。例えば、２ビットエラーや、タイムアウトとして
検出されたエラーがこれに該当する。逆に、１ビットエ
ラー等は通常は修復可能なのでその場合には致命的なエ
ラーとして扱わない。ステップＳ９１３で致命的と判断
された場合には、当該メモリを切り離すべく、ＲＡＭ２
００内のメモリ実装情報の対応するフィールドを”０”
に設定する（ステップＳ９１６）。そして、アドレスデ
コードレジスタ３１２の設定を変更して、切り離したメ
モリカードにアクセスしないように再構成する（ステッ
プＳ９１７）。
【００２９】一方、ステップＳ９１３において致命的で
ないと判断した場合には、ＲＡＭ２００内のエラー履歴
情報を参照することにより、当該メモリカードに関する
エラーの回数や、前回のエラーとの時間的間隔を計算す
る（ステップＳ９１４）。この計算の結果、エラーの回
数が所定の値よりも多くなった場合、または、エラーの
間隔が所定の値よりも小さくなった場合には、故障頻度
が高いと考えて当該メモリの切り離しを行う（ステップ
Ｓ９１５）。すなわち、この場合も致命的エラーと同様
に、ＲＡＭ２００内のメモリ実装情報の対応するフィー
ルドを”０”に設定するとともに（ステップＳ９１
６）、アドレスデコードレジスタ３１２の設定を変更し
てメモリを再構成する（ステップＳ９１７）。
【００３０】なお、ここでは、全体の処理についてまと
めて説明したが、ステップＳ９０１とＳ９０２を実装チ
ェックプログラムで、ステップＳ９１１とＳ９１２をメ
モリエラー解析プログラムで、ステップＳ９１３からＳ
９１６をメモリ縮退制御プログラムで、ステップＳ９１
７をメモリ再構成プログラムで行うようにしてもよい。
【００３１】このように、本発明の第１の実施例である
情報処理システムによれば、ＲＡＭ２００内のエラー履
歴情報を参照することにより、間欠的障害を発生するメ
モリカードや、致命的ではないが発生頻度の高いメモリ
カードをアドレスデコードレジスタ３１２によって切り
離すことができるため、システムの信頼性が向上する。
また、かかるメモリカードについても、エラー訂正等に
よる障害回復を回避できるため、システムの性能を向上
することができる。
【００３２】次に本発明の情報処理システムの第２の実
施例について図面を参照して説明する。
【００３３】図７を参照すると、本発明の第２の実施例
である情報処理システムは、システムバス４００上に診
断制御装置５００を接続する点以外は第１の実施例と同
様である。診断制御装置５００は、エラー検出後の処理
を行う診断処理装置５１０と、メモリ制御のための各種
プログラムを格納するＲＯＭ５２０とを含んでいる。
【００３４】診断制御装置５００は、第１の実施例とし
て説明した図５及び図６の動作を行う。この際、ＲＯＭ
５２０に格納されたプログラムを使用することができ
る。この診断制御装置５００は、第１の実施例のＣＰＵ
ボード１００よりも少ない部品点数で実現され、故障率
が低い。
【００３５】この第２の実施例の構成によれば、メモリ
制御を行う装置５００を独立して有することにより、よ
り信頼性の高いシステムを構築することができる。
【００３６】
【発明の効果】以上の説明で明らかなように、本発明に
よると、間欠的障害を発生するメモリカードや、致命的
ではないが発生頻度の高いメモリカードを切り離すこと
ができるため、システムの信頼性が向上する。また、か
かるメモリカードについても、エラー訂正等による障害
回復を回避できるため、システムの性能を向上すること
ができる。
【図面の簡単な説明】
【図１】本発明の情報処理システムの一実施例の構成を
示すブロック図である。
【図２】本発明におけるアドレスデコーダの働きを説明
するための図である。
【図３】本発明におけるエラー履歴情報の内容を示す図
である。
【図４】本発明におけるメモリ実装情報の内容を示す図
である。
【図５】本発明の一実施例の情報処理システムにおける
全体動作を表す図である。
【図６】本発明の一実施例の情報処理システムにおける
メモリ再構成方法の動作を表す図である。
【図７】本発明の情報処理システムの他の実施例の構成
を示すブロック図である。
【符号の説明】
１００ ＣＰＵボード １１０ ＣＰＵ １２０ ＲＯＭ ２００ ＲＡＭ ３００ メモリボード ３１０ メモリ制御回路 ３１１ エラー検出回路 ３１２ アドレスデコードレジスタ ３２０ メモリカード ４００ システムバス ５００ 診断制御装置

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 エラー履歴情報に基づいて間欠的または
    致命的ではないが発生頻度の高い障害に係るメモリ部分
    を切り離すことを特徴とする情報処理システム。
  2. 【請求項２】 少なくとも一つのメモリ制御回路とこの
    メモリ制御回路にそれぞれ少なくとも一つ接続されたメ
    モリカードとを有するメモリと、 前記メモリカードにおいて発生したエラーの履歴を保持
    する不揮発性メモリとを含み、 前記メモリ制御回路は、前記不揮発性メモリに保持され
    たエラーの履歴に基づいて間欠的または致命的ではない
    が発生頻度の高い障害に係るメモリカードを切り離すこ
    とを特徴とする情報処理システム。
  3. 【請求項３】 前記不揮発性メモリに保持されたエラー
    の履歴は、エラー発生時刻とエラー発生カード番号とエ
    ラー状況とを含むことを特徴とする請求項２記載の情報
    処理システム。
  4. 【請求項４】 前記不揮発性メモリは、前記メモリカー
    ドが実装されているか否かを示すメモリ実装情報をさら
    に保持することを特徴とする請求項３記載の情報処理シ
    ステム。
  5. 【請求項５】 前記メモリ制御回路は、アドレスとメモ
    リカード番号との対応関係を保持するアドレスデコード
    レジスタを含むことを特徴とする請求項４記載の情報処
    理システム。
  6. 【請求項６】 少なくとも一つのメモリ制御回路とこの
    メモリ制御回路にそれぞれ少なくとも一つ接続されたメ
    モリカードとを有するメモリと、前記メモリカードにお
    いて発生したエラーの履歴を保持する不揮発性メモリと
    を有する情報処理システムにおいて、 エラーの発生したメモリカードの番号と発生したエラー
    の状況とその時刻とをエラーの履歴として前記不揮発性
    メモリに追加するステップと、 前記発生したエラーが間欠的または致命的ではないが発
    生頻度の高いものであるか否かを判断するステップと、 前記発生したエラーが間欠的または致命的ではないが発
    生頻度の高いものである場合にはそのメモリカードの切
    り離すステップとを含むことを特徴とするメモリ再構成
    方法。
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