KR102137934B1 - 메모리 컨트롤러 구동방법 및 메모리 컨트롤러를 포함하는 메모리 시스템 - Google Patents

메모리 컨트롤러 구동방법 및 메모리 컨트롤러를 포함하는 메모리 시스템 Download PDF

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Abstract

비휘발성 메모리 장치의 배드 영역 관리를 하는 메모리 컨트롤러의 구동방법은, 비휘발성 메모리 장치를 블록 단위로 이레이즈하고, 이레이즈 후에, 비휘발성 메모리 장치를 이레이즈 베리파이하여, 배드 메모리 셀을 서치한다. 그리고, 배드 메모리 셀의 문턱 전압과 기준 전압을 비교하여, 그 결과에 따라 상기 배드 메모리 셀을 포함하는 워드라인을 배드 영역으로 관리하거나, 배드 메모리 셀을 포함하는 블록을 배드 영역으로 관리한다.

Description

메모리 컨트롤러 구동방법 및 메모리 컨트롤러를 포함하는 메모리 시스템 {Operation method of memory controller and the memory system including it}
본 발명은 비휘발성 메모리를 제어하는 메모리 컨트롤러의 구동 방법 및 메모리 컨트롤러를 포함하는 메모리 시스템에 관한것이다.
메모리 장치는 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원(power)이 제거될 때 데이터는 유지되지 않는다. 그러나, 비휘발성 메모리 장치는 전원이 제거되더라도 데이터는 유지된다.
비휘발성 메모리 장치의 예들로서 ROM(read only memory), 또는 EEPROM (Electrically Erasable Programmable Read-Only Memory) 등이 있다.
플래시(flash) EEPROM으로 소개된 플래시 메모리 장치의 구조와 동작은 종래의 EEPROM의 구조와 동작과 서로 다르다. 플래시 메모리 장치는 블락(block) 단위로 전기적 소거(electric erase) 동작을 수행하고 비트 단위로 프로그램 동작을 수행할 수 있다.
본 발명이 해결하려는 기술적 과제는, 메모리 컨트롤러의 비휘발성 메모리 장치의 배드 영역을 관리하는 방법 및 배드 영역 관리 유닛을 포함한 메모리 시스템을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 메모리 컨트롤러의 구동방법의 몇몇 태양(aspect)들은 비휘발성 메모리 장치를 블록 단위로 이레이즈하고, 이레이즈 후에, 비휘발성 메모리 장치를 이레이즈 베리파이하여, 배드 메모리 셀을 서치한다. 그리고, 메모리 컨트롤러는 배드 메모리 셀의 문턱 전압과 기준 전압을 비교하여, 그 결과에 따라 배드 메모리 셀을 포함하는 워드라인을 배드 영역으로 관리하거나, 배드 메모리 셀을 포함하는 블록을 배드 영역으로 관리한다. 블록은 기판으로부터 수직 방향으로 적층된 복수의 메모리 레이어를 포함하고, 복수의 메모리 레이어는, 서로 다른 워드라인과 전기적으로 연결되고, 배드 메모리 셀을 포함하는 워드라인을 배드 영역으로 관리하는 것은, 배드 메모리 셀이 포함되는 메모리 레이어를 배드 영역으로 관리하는 것이다. 메모리 컨트롤러는 배드 메모리 셀의 문턱전압이 기준전압보다 낮으면, 배드 메모리 셀을 포함하는 워드라인을 배드 영역으로 관리한다. 기준 전압은 제 1 기준 전압과 제 2 기준 전압을 포함하고, 제2 기준 전압은 상기 제 1 기준 전압보다 높다. 메모리 컨트롤러는 배드 메모리 셀의 문턱전압이 제 1 기준 전압과 제 2 기준 전압 사이에 해당하면, 배드 메모리 셀을 포함하는 워드라인을 배드 영역으로 관리하되, 비휘발성 메모리 장치의 리드 동작 또는 프로그램 동작시, 배드 영역에 해당하는 워드라인에, 블록 내의 노말 메모리 셀의 패스 전압보다 높은 패스 전압을 제공한다. 그리고 메모리 컨트롤러는 배드 메모리 셀의 문턱전압이 제 2 기준 전압보다 더 높으면, 배드 메모리 셀을 포함하는 블록을 배드 영역으로 관리한다.
상기 과제를 해결하기 위한 본 발명의 메모리 컨트롤러의 구동방법의 다른 태양(aspect)은 비휘발성 메모리 장치를 블록 단위로 이레이즈하고, 이레이즈 후에, 비휘발성 메모리 장치를 이레이즈 베리파이하여, 노말 메모리 셀과 배드 메모리 셀을 서치하고, 그리고 상기 배드 메모리 셀의 문턱전압을 제1 기준 전압과 비교하고, 그 결과에 따라 상기 노말 메모리 셀에 제1 패스 전압을 인가하되, 상기 배드 메모리 셀에 상기 제1 패스 전압 또는 상기 제 1 패스 전압과 다른 제2 패스 전압을 인가한다. 또는, 배드 메모리 셀의 문턱전압이 제1 기준 전압보다 크고 제2 기준전압보다 작은 경우, 배드 메모리 셀에 제2 패스 전압을 인가하고, 제 2 패스 전압은 제 1 패스 전압보다 더 높다.
상기 과제를 해결하기 위한 본 발명의 메모리 시스템의 태양(aspect) 은
기판으로부터 수직방향으로 적층된 메모리 셀 레이어들을 포함한 블록을 포함하는 비휘발성 메모리 장치 및 비휘발성 메모리 장치를 제어하는 컨트롤러를 포함한다. 컨트롤러는 블록을 이레이즈하고, 배드 셀 메모리 셀을 포함하는 메모리 셀 레이어를 선택하고, 상기 배드 메모리 셀의 문턱전압과 기준 전압과 비교하여, 그 결과에 따라 배드 메모리 셀을 포함하는 배드 메모리 셀 레이어를 배드 영역으로 관리하거나, 배드 메모리 셀을 포함하는 블록을 배드 영역으로 관리하는 배드 영역 관리 유닛을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
메모리 컨트롤러는 이레이즈 및 이레이즈 베리파이를 수행하여, 배드 메모리 셀을 선택하고, 배드 메모리 셀의 문턱전압에 기초하여, 비휘발성 메모리 장치의 배드 영역을 선택적으로 워드라인 또는 블록 전체를 배드 영역으로 관리한다. 따라서, 선택적으로 비휘발성 메모리 장치의 배드 영역을 관리하는 것은 블록 전체를 배드 영역으로 관리 하는것보다, 비휘발성 메모리 장치의 저장 공간을 증가 시킬 수 있어, 메모리 시스템의 성능을 향상시킨다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 시스템을 보여준다.
도 2는 복수개의 이레이즈 스테이트의 문턱전압의 산포를 보여준다.
도 3은 도 1의 메모리 컨트롤러를 상세히 도시한 블록도이다.
도 4 내지 도 7은 본 발명에 따른 비휘발성 메모리 장치를 3차원으로 구현한 예를 보여준다.
도 8은 본 발명의 몇몇 실시예들에 의한 메모리 컨트롤러 구동 방법을 보여주는 순서도이다.
도 9는 본 발명의 실시예들에 따른 배드 메모리 셀의 문턱전압과 기준 전압과의 관계를 보여준다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른, 배드 메모리 셀을 서치하는 방법을 보여주는 개념도이다.
도 11a 내지 도 11c는 본 발명의 다른 실시예에 따른, 배드 메모리 셀을 서치하는 방법을 보여주는 개념도이다.
도 12는 본 발명의 다른 실시예에 따른 실시예들에 의한 메모리 컨트롤러 구동 방법을 보여주는 순서도이다.
도 13은 본 발명의 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 14은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 15은 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 16는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 17은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 18는 도 17에 도시된 전자 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 시스템을 보여준다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 시스템(1000)은 메모리 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)를 포함한다.
메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 전반적으로 제어 한다. 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 이를 위해 비휘발성 메모리 장치(1100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력 받는다. 또한, 비휘발성 메모리 장치(1100)는 전원 라인을 통해 전원(PWR)을 입력 받고, 제어 라인을 통해 제어 신호(CTRL)를 입력받는다. 제어 신호(CTRL)은 예를 들어, 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함할 수 있다.
비휘발성 메모리 장치(1100)는 플래시 메모리(Flash Memory), EEPROM(electrically Erasable Programmable Read-Only Memory), FRAM(ferroelectrics random access memory), PRAM(phase change random access memory), MRAM(magneto resistive random access memory)를 포함할 수 있으나, 이에 한정되지 않는다. 도 1에서는 예시적으로 낸드 플래시 메모리 장치를 도시한다. 도 1을 참조하면, 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(1200)부터 제공받은 데이터를 저장하는 스토리지 유닛(storage unit) 역할을 할 수 있다. 비휘발성 메모리 장치(1100)는 데이터를 저장하는 복수개의 셀 어레이를 포함할 수 있다. 셀 어레이는 복수개의 플래인(PL1~PLn)(단, n은 자연수)을 포함할 수 있다. 각각의 플래인(PL1~PLn)은 복수개의 블록(BLK1~BLKm)(단, m은 자연수)을 포함하며, 각각의 블록(BLK1~BLKm)은 복수개의 워드라인(WL1~WLk)(단, k는 자연수)를 포함한다. 여기서, 블록(BLK1~BLKm)은 이레이즈 명령어를 수행하는 단위, 즉 이레이즈 동작이 동시에 이루어지는 단위이다. 워드라인은 프로그램 및 리드 명령어를 수행하는 단위, 즉, 프로그램 및 리드 동작이 동시에 이루어지는 단위일 수 있다.
복수개의 블록들(BLK1~BLKm)은 기판으로부터 수직 방향으로 메모리 셀들이 적층된 3차원 구조를 포함할 수 있다.
한편, 비휘발성 메모리 장치(1100)로 예를 들면, 플래시 메모리의 메모리 블록에는 결함이 생겨, 배드 영역(bad area)를 포함할 수 있다. 배드 영역은 다양한 원인에 의해 발생할 수 있다. 예시적으로, 열 페일(column fail), 간섭 문제(disturbance), 마모(wear-out) 등에 의해 배드 영역이 발생될 수 있다.
메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 배드 영역을 관리하는 배드 영역 관리 유닛(1270)을 포함한다.
배드 영역 관리 유닛(1270)은 배드 영역을 선택적으로 관리한다. 배드 영역 관리 유닛(1270)은 메모리 셀 어레이의 제 1 블록을 이레이즈하고, 이레이즈 베리파이를 수행하여, 제 1 블록의 복수개의 워드라인들 중에서 배드 메모리 셀을 포함하는 제 1 워드라인을 판별한다. 그리고, 배드 영역 관리 유닛(1270)은 배드 메모리 셀의 문턱전압을 확인하여, 배드 메모리 셀의 문턱전압과 기준 전압들과 비교하여, 선택적으로 제 1 워드라인을 배드 영역으로 관리할 것인지, 제 1 블록 전체를 배드 영역으로 관리할것인지 결정한다. 제 2 워드라인은 배드 메모리 셀이 아닌 노말 메모리 셀을 포함하는 것으로 정의된다. 따라서, 배드 영역 관리 유닛(1270)이 선택적으로 서브 블록을 배드 영역으로 관리함으로서, 메모리 셀 어레이의 저장 데이터 영역을 증가시킬 수 있다. 이에 대하여는 도 3 이하에서 상세히 설명하도록 한다.
도 2는 복수개의 이레이즈 스테이트의 문턱전압의 산포를 보여준다. 도 2를 참조하면, X축은 전압값을 나타내며, Y축은 비휘발성 메모리 셀의 개수를 나타낸다. 도 2에서 제 1 이레이즈 산포(1-a)는 이레이즈 동작이 실패없이 수행되었을 때의 이레이즈 스테이트 산포를 나타낸다. 따라서 제 1 이레이즈 산포에 대응되는 메모리 셀들은 노말 메모리 셀이다. 제 1 이레이즈 산포(1-a)에 대응되는 메모리 셀들의 문턱전압은 이레이즈 베리파이 전압(Vverify)보다 작은 값을 가진다. 따라서, 제 1 이레이즈 산포(1-a)는 이레이즈 페일이된 메모리 셀을 포함하지 않는다. 제 2 이레이즈 산포(1-b)는 이레이즈 페일이 된 메모리 셀들을 포함하는 산포이다. 제 1 이레이즈 산포(1-b)는 메모리 셀의 문턱전압이 이레이즈 베리파이 전압(Vverify)보다 큰 영역(1-c)을 포함한다. 따라서, 이레이즈 페일된 메모리 셀들(1-c)은 배드 셀로 분류된다.
도 3은 도 1의 메모리 컨트롤러(1200)를 상세히 도시한 블록도이다.
도 3을 참조하면, 메모리 컨트롤러(1200)는 호스트 인터페이스(1210), 램(RAM;1220), 롬(ROM;1230), 마이크로 프로세서(microprocessor;1240), 비휘발성 메모리 인터페이스(1250), ECC 엔진(1260) 및 배드 영역 관리 유닛(1270)을 포함한다. 상기 컨트롤러(1200)의 구성요소들(1210, 1220, 1230, 1240, 1250, 1260, 1270)은 버스(bus)를 통해서 전기적으로 연결될 수 있다.
호스트 인터페이스(1210)는 미리 결정된 프로토콜에 따라서 상기 메모리 컨트롤러(1200)를 포함한 메모리 시스템(1000)과 호스트 사이의 인터페이스를 수행할 수 있다. 호스트 인터페이스(1210)는 외부 호스트와 USB (Universal Serial Bus), SCSI (Small Computer System Interface), PCI express, ATA, PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI) 등을 통해서 통신할 수 있다.
램(1220)은 버퍼(buffer)역할을 하는 메모리로, 호스트 인터페이스(1210) 를 통하여 입력되는 최초 명령어, 데이터, 각종 변수들를 저장하거나 비휘발성 메모리 장치(1100)에서 출력되는 데이터들을 저장할 수 있다. 그리고, 비휘발성 메모리 장치(1100)로 입력되는 데이터, 비휘발성 메모리 장치(1100)로 출력되는 데이터, 각종 파라미터 및 변수들을 저장할 수 있다.
롬(1230)은 메모리 시스템(1000)의 구동 펌웨어 코드를 저장할 수 있으며, 본 발명의 범위가 이에 한정되는 것은 아니다. 펌웨어 코드는 롬(1230)이외의 비휘발성 메모리 장치(1100) 내에, 예를 들면, 낸드 플래시 메모리 장치에 저장될 수도 있다.
마이크로 프로세서(1240)는 회로, 로직, 코드 또는 이들의 조합으로 구현가능하며, 마이크로 컨트롤러(1240)를 포함한 메모리 시스템(1000)의 동작을 전반적으로 제어한다. 메모리 시스템(1000)에 전원이 인가되면, 마이크로 프로세서(1240)는 롬(1230)에 저장된 상기 메모리 시스템(1000) 동작을 위한 펌웨어(firmware)를 램(1220)상에서 구동시킴으로써 상기 메모리 시스템(1000)의 전반적인 동작을 제어할 수 있다. 또한, 마이크로 프로세서(1240)는 호스트에서 인가되는 명령어를 해석하고, 해석 결과에 따라 비휘발성 메모리 장치(1100)의 전반적인 동작을 제어할 수 있다.
마이크로 프로세서(1240)의 제어 또는 개입이란, 마이크로 프로세서(1240)의 하드웨어적인 직접적 제어뿐만 아니라, 마이크로 프로세서(1240)에의해서 구동되는 소프트웨어인 펌웨어의 간섭도 포함 할 수 있다.
비휘발성 메모리 인터페이스(1250)는 메모리 컨트롤러(1200)와 비휘발성 메모리 장치(1100) 사이에 인터페이스를 수행할 수 있다.
비휘발성 메모리 인터페이스(1250)를 통해서 도 1에서 개시한 바와 같이, 마이크로 프로세서(1240)가 제어하는 명령어가 비휘발성 메모리 장치(1100)로 제공될 수 있으며, 또한 컨트롤러(1200)로부터 비휘발성 메모리 장치(1100)로 데이터가 전송될 수 있다. 또한, 비휘발성 메모리 장치(1100)로부터 출력되는 데이터는 비휘발성 메모리 인터페이스(1250)를 통해서 컨트롤러(1200)로 제공된다.
ECC 엔진(1260)은 에러 비트 정정을 수행한다. ECC 엔진(1260)은 ECC 인코더(1261)와 ECC 디코더(1262)를 포함한다.
ECC 인코더(1261)는 메모리 시스템(1000)의 호스트 인터페이스(1210)를 통해 입력되는 데이터의 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 코드워드(codeword)를 생성한다. 코드워드는 비휘발성 메모리 장치(1100)에 저장될 수 있다.
ECC 디코더(1262)는 출력된 데이터에 대하여 에러 정정 디코딩을 수행하고 수행 결과에 따라 상기 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력한다. 리드한 데이터는 ECC 디코더(1262)로 전송되고, ECC 디코더(1262)는 페리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정 할 수 있다. 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, ECC 디코더(1262)는 에러 비트를 정정할 수 없고, 에러 정정 실패(fail)가 발생한다.
ECC 엔진(1260)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 할 수 있다. ECC 엔진(1260)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
배드 영역 관리 유닛(1270)은 비휘발성 메모리 장치(1100)의 배드 영역을 선택적으로 관리한다. 배드 영역 관리 유닛(1270)은 메모리 셀 어레이의 제 1 블록을 이레이즈한다. 비휘발성 메모리 장치(1100)의 이레이즈 동작은 블록단위로 수행된다. 그리고, 배드 영역 관리 유닛(1270)은 이레이즈 베리파이 전압을 비휘발성 메모리 장치(1100)로 제공하여, 이레이즈 베리파이 동작을 수행한다. 이레이즈 베리파이 동작 수행결과를 참조하여, 제 1 블록의 복수개의 워드라인들 중에서 배드 메모리 셀을 포함하는 제 1 워드라인을 선택한다. 배드 메모리 셀은 이레이즈 동작이 페일(fail)된 메모리 셀들로, 도 2에서 설명한 배드 메모리 셀 영역(1-c)에 해당한다. 배드 메모리 셀을 포함 하지 않고, 노말 메모리 셀을 포함한 워드라인은 제 2 워드라인으로 정의된다. 그리고 노말 메모리 셀들은 도 2에서 제 1 이레이즈 산포(1-a)에 해당한다.
그리고, 배드 영역 관리 유닛(1270)은 복수개의 리드 전압을 사용하여, 리드 동작을 수행함으로서, 배드 메모리 셀의 문턱전압을 확인한다. 배드 영역 관리 유닛(1270)은 배드 메모리 셀의 문턱전압과 기준 전압들과 비교하여, 선택적으로 제 1 워드라인을 배드 영역으로 관리할 것인지, 제 1 블록 전체를 배드 영역으로 관리할것인지를 결정한다. 기준 전압은 메모리 컨트롤러 또는 비휘발성 메모리 장치(1100) 제조시에 결정되어, 메모리 컨트롤러 내부 또는 비휘발성 메모리 장치(1100)에 저장될 수 있다.
배드 영역 관리 유닛(1270)은 배드 메모리 셀의 문턱 전압이 기준 전압보다 작은경우, 배드 메모리 셀을 포함하는 제 1 워드라인만을 배드 영역으로 관리한다. 배드 메모리 셀을 포함하는 제 1 워드라인은 배드 메모리 셀에 전기적으로 연결된 워드라인을 의미한다.
기준 전압은 제 1 기준 전압 및 제 2 기준 전압을 포함 할 수 있으며, 제 2 기준 전압은 제 1 기준 전압보다 높은 전압이다.
배드 영역 관리 유닛(1270)은 배드 메모리 셀의 문턱전압이 제 1 기준 전압보다 낮을때는, 배드 메모리 셀을 포함하는 제 1 워드라인만을 배드 영역으로 관리한다. 예를 들면, 제 1 기준 전압은 5볼트가 될 수 있고, 제 2 기준 전압은 7볼트가 될 수 있다. 배드 메모리 셀의 문턱전압을 1볼트라고 가정하면, 배드 영역 관리 유닛(1270)은 배드 셀을 포함한 제 1 워드라인만 배드 영역으로 관리한다. 따라서, 배드 메모리 셀의 문턱전압이 제 1 기준 전압 보다 낮은 경우, 배드 메모리 셀을 포함하는 제 1 워드라인만을 배드 영역으로 관리하되, 제 1 블록이 프로그램 또는 리드 동작시에, 배드 메모리 셀은 제 2 워드라인과 동일한 패스 전압을 제공받는다.
또한, 배드 영역 관리 유닛(1270)은 배드 메모리 셀의 문턱 전압이 제 1 기준 전압보다 크고 제 2 기준 전압보다 작을때는, 제 1 워드라인을 배드 영역으로 관리하되, 리드 또는 프로그램 동작 시 상기 제 1 워드라인에 제 2 워드라인보다 높은 패스 전압을 제공한다. 예를 들면, 제 1 기준 전압은 5볼트가 될 수 있고, 제 2 기준 전압은 7볼트가 될수 있고, 배드 메모리 셀의 문턱전압이 6볼트라고 가정한다. 배드 영역 관리 유닛(1270)은 제 1 워드라인만 배드 영역으로 관리하되, 리드 또는 프로그램 동작시에 제 1 워드라인에 제 2 워드라인의 패스 전압보다 높은 전압의 패스 전압을 제공한다. 배드 메모리 셀의 문턱전압 값이 일정 기준치보다 크면, 비휘발성 메모리 장치(1100)의 리드 또는 프로그램 동작시에 배드 메모리 셀에는 충분한 전류가 흐르지 않아서, 리드 또는 프로그램 동작의 실패를 유발 할 수 있다. 따라서, 배드 메모리 셀이 제 1 기준 전압과 제 2 기준 전압 사이에 대응되면, 노말 메모리 셀에 제공되는 제 1 패스 전압보다 높은 제 2 패스 전압을 제공하여, 리드 또는 프로그램 동작시에, 배드 메모리 셀이 충분한 전류를 흐를 수 있도록 한다.
그리고, 배드 영역 관리 유닛(1270)은 배드 메모리 셀의 문턱전압이 제 2 기준 전압보다 높은 전압인 경우에는, 제 1 블록 전체를 배드 영역으로 관리할 수 있다. 왜냐하면, 배드 메모리 셀의 문턱전압 값이 일정 기준치보다 크면, 비휘발성 메모리 장치(1100)의 리드 또는 프로그램 동작시에 배드 메모리 셀에는 전류가 흐르지 않아서, 블록 전체의 프로그램 리드 동작등의 실패를 야기할 수 있다.
배드 영역 관리 유닛(1270)은 이레이즈 수행후에, 배드 메모리 셀의 문턱전압의 범위에 기초하여, 서브 블록 또는 블록 전체를 배드 영역으로 관리 할 수 있다. 따라서, 배드 영역 관리 유닛(1270)이 선택적으로 서브 블록을 배드 영역으로 관리함으로서, 메모리 셀 어레이의 저장 데이터 영역을 증가시킬 수 있다.
배드 영역 관리 유닛(1270)은 복수개의 리드 전압을 사용하여, 반복적으로 리드 동작을 하여, 배드 메모리 셀의 문턱전압 값을 구할 수 있다.
배드 영역 관리 유닛(1270)은 비휘발성 메모리 장치(1100)가 프로그램 동작을 수행한다. 그리고 배드 영역 관리 윤닛은 베리파이 동작을 통하여, 프로그램 실패한 메모리 셀을 확인한다. 배드 영역 관리 유닛(1270)은 프로그램 실패한 메모리 셀을 포함하는 워드라인을 배드 영역으로 관리할 수 있다.
도 4 내지 도 7은 본 발명에 따른 비휘발성 메모리 장치(1100)를 3차원으로 구현한 예를 보여준다. 도 4는 도 2에 도시된 메모리 셀 어레이(1110)를 보여주는 블록도이다. 도 4를 참조하면, 메모리 셀 어레이(1110)는 복수의 메모리 블록들(BLK1~BLKh)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다. 각 낸드 스트링(NS)은 비트 라인(BL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 적어도 하나의 더미 워드 라인(DWL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKh)은 도 5을 참조하여 더 상세하게 설명된다.
도 5은 도 4의 메모리 블록(BLKi)을 예시적으로 보여주는 사시도이고, 도 6은 도 5의 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 5 및 도 6을 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함하거나, p 타입 웰(예를 들면, 포켓 p 웰)일 수 있고, p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 것이다. 예를 들면, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 충진될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부 면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부 면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부 면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부 면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부 면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 5 및 도 6에서, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다.
메모리 블록(BLKi)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.
각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.
제 3 방향으로 신장된 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.
요약하면, 메모리 블록(BLKi)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 5 내지 도 6에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수 개일 수 있다.
도 5 내지 도 6에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절될 것이다.
도 5 내지 도 6에서, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.
도 7은 도 5 내지 도 6를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다. 도 5 내지 도 7을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 1 비트 라인(BL1)은 제 3 방향으로 신장된 도전 물질(331)에 대응할 것이다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 2 비트 라인(BL2)은 제 3 방향으로 신장된 도전 물질(332)에 대응할 것이다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 제 3 비트 라인(BL3)은 제 3 방향으로 신장된 도전 물질(333)에 대응할 것이다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다. 하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다.
동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드라인(WL)을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 메모리 셀들(MC)에 연결된 워드 라인들(WL)은 공통으로 연결된다. 워드라인(WL)은 메모리 셀 레이어를 의미한다. 동일한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유한다. 즉, 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)은 접지 선택 라인(GSL)에 공통으로 연결된다. 따라서, 배드 메모리 셀을 포함하는 워드라인을 배드 영역으로 관리하는 것은, 상기 배드 메모리 셀이 포함되는 메모리 레이어를 배드 영역으로 관리하는것이다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 기판(111) 상의 활성 영역에서, 제 1 내지 제 4 도핑 영역들(311~314)이 연결될 것이다. 예를 들면, 제 1 내지 제 4 도핑 영역들(311~314)은 콘택을 통해 상부 층에 연결될 것이다. 상부 층에서 제 1 내지 제 4 도핑 영역들(311~314)이 공통으로 연결될 수 있다.
도 7에 도시된 바와 같이, 동일 높이의 메모리 셀들을 연결한 메모리 셀 레이어인 워드 라인들(WL)은 공통으로 연결된다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
도 2 내지 도 7을 참조하면, 배드 영역 관리 유닛(1270)은 배드 메모리 셀인 제 1 메모리 셀(MC1)을 포함한 제 1 워드라인(WL1)을 선택하고, 제 1 메모리 셀의 문턱전압을 확인한다. 제 1 메모리 셀의 문턱전압이 기준값보다 높다고 가정한다. 제 1 메모리 셀은 제 2 워드라인의 리드 또는 프로그램 동작을 위한 패스 전압을 제공받는다. 그리고, 제 1 메모리 셀은 프로그램 또는 리드 동작을 위한 전류가 흐르지 않게 되어, 낸드 스트링(NS11) 전체의 메모리 셀들의 동작 페일을 유발 할 수 있다. 또한, 제 1 메모리 셀의 문턱전압이 제 1 기준 전압보다 크고 제 2 기준 전압보다 작은 경우, 제 1 워드라인은 제 2 워드라인의 패스 전압보다 높은 패스 전압을 인가하여, 제 1 메모리셀이 충분한 전류를 흐를 수 있게 하여, 제 2 워드라인의 리드 또는 프로그램 동작을 가능하게 할 수 있다.
배드 영역 관리 유닛(1270)은 배드 메모리 셀의 문턱전압의 크기에 기초하여, 선택적으로 서브 블락 또는 블락 전체를 배드 영역으로 관리 할 수 있다.
도 8은 본 발명의 몇몇 실시예들에 의한 메모리 컨트롤러 구동 방법을 보여주는 순서도이다. 의 배드 영역 관리의 동작 방법을 보여준다. 배드 영역 관리 유닛(1270)은 제 1 블록의 이레이즈 동작을 수행한다. (S100) 배드 영역 관리 유닛(1270)은 이레이즈 실패한 배드 메모리 셀을 확인하고, 배드 메모리 셀을 포함하는 제 1 워드라인을 선택한다. (S110) 배드 메모리 셀을 확인 하는 것은 배드 이레이즈 베리파이 동작에 의해서 확인한다. 그리고 배드 영역 관리 유닛(1270)은 배드 메모리 셀의 문턱전압을 확인한다.(S120) 배드 메모리 셀의 문턱전압은 복수회의 리드 동작을 통하여 확인한다. 그리고 배드 영역 관리 유닛(1270)은 메모리 셀의 문턱 전압과 기준 전압을 비교하여, 그 결과에 따라 상기 배드 메모리 셀을 포함하는 제 1 워드라인을 배드 영역으로 관리하거나, 상기 배드 메모리 셀을 포함하는 블록을 배드 영역으로 관리한다.(S130) 또는, 배드 영역 관리 유닛(1270)은 제 1 워드라인을 포함하는 서브 블락 단위로 배드 영역을 관리 할 수 있다.
도 9는 본 발명의 실시예들에 따른 배드 메모리 셀의 문턱전압과 기준 전압과의 관계를 보여준다. 도 9의 가로축은 문턱전압을 나타낸다. 도 9를 참조하면, 제 1 기준전압(Ref1)과 제 2 기준전압(Ref2)을 보여주며, 제 2 기준 전압이 제 1 기준 전압보다 더 높다. 0 볼트는 이레이즈 베리파이 전압을 예시적으로 보여준다. 이레이즈 베리파이 전압은 0볼트 이외에 네거티브 전압이 될 수도 있고, 0볼트보다 높은 전압이 될 수도 있다. 배드 메모리 셀 문턱 전압이 0볼트 보다 높고, 제 1 기준 전압보다 낮은 경우를 제 1 케이스(Case 1)이라고 정의된다. 배드 메모리 셀 문턱전압이 제 1 기준 전압보다 높고 제 2 기준 전압보다 낮은 경우는 제 2 케이스(Case 2)로 정의된다. 그리고 배드 메모리 셀의 문턱전압이 제 2 기준 전압보다 높은 경우를 제 3 케이스(Case 3)로 정의된다. 도 2 내지 9를 참조하면, 제 1 케이스인경우, 배드 메모리 셀을 포함하는 워드라인 또는 메모리 셀 레이어는 배드 영역으로 관리된다. 제 1 케이스에 해당하는 배드 메모리 셀은 노말 메모리 셀이 프로그램 또는 리드 동작수행시에, 해당 동작에 필요한 충분한 전류를 흘려 줄 수 있다. 따라서, 제 1 케이스에 해당하는 배드 메모리 셀은 비휘발성 메모리 장치(1100)의 프로그램 또는 리드 동작시에, 제 1 패스 전압을 제공받는다. 제 1 패스 전압은 노말 메모리 셀들이 제공받는 패스 전압으로, 비휘발성 메모리 장치(1100) 제조 당시에 결정되어 있을 수 있다.
제 2 케이스인 경우, 배드 메모리 셀을 포함하는 워드라인 또는 메모리 셀 레이어는 배드 영역으로 관리된다. 제 2 케이스에 해당하는 배드 메모리 셀은 노말 메모리 셀이 프로그램 또는 리드 동작수행시에, 해당 동작에 필요한 충분한 전류를 흘려 줄 수 없다. 따라서, 제 2 케이스에 해당하는 배드 메모리 셀은 노말 메모리 셀이 프로그램 또는 리드 동작시에 제 1 패스 전압보다 더 높은 제 2 패스 전압을 제공받는다.
제 3 케이스인 경우, 배드 메모리 셀을 포함하는 블록이 배드 영역으로 관리된다. 배드 메모리 셀의 문턱전압이 제 2 기준 전압보다 높으면, 3차원 비휘발성 메모리 장치(1100)의 경우, 배드 메모리 셀은 제 1 또는 제 2 패스 전압을 제공받고 동작수행에 충분한 전류를 흐르지 않는다. 따라서, 배드 메모리 셀을 포함한 낸드 스트링 자체가 동작에 실패 할 수 있다.
배드 영역 관리 유닛(1270)은 배드 메모리 셀의 문턱전압 값의 크기에 따라서, 워드라인 단위 또는 블록 단위로 배드 영역을 관리 할 수 있고, 배드 메모리 셀에 인가되는 패스 전압을 조정할 수 있다.
배드 영역 관리 유닛(1270)이 배드 메모리 셀의 문턱전압 값의 크기에 기초하여 워드라인 단위로 배드 영역을 관리 함으로서, 3차원 비휘발성 메모리 장치(1100)의 데이터 저장 공간을 효율적으로 사용할 수 있다. 왜냐하면, 3차원 비휘발성 메모리 장치(1100)는 하나의 블록의 사이즈가 크게 되므로, 블록단위로 배드 영역을 관리하는 것은 저장 공간의 손실을 초래할 수 있다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른, 배드 메모리 셀을 서치하는 방법을 보여주는 개념도이다.
도 10a 내지 도 10c는 예시적으로 하나의 블록을 도시하고 있으며, 하나의 블록은 제 1 내지 제 8 워드라인(WL1~WL8)을 포함한다. 배드 영역 관리 유닛(1270)은 블록단위로 배드 메모리 셀을 처치한다. 도 10a를 참조하면, 배드 영역 관리 유닛(1270)은 기판으로부터 수직 방향으로 적층된 워드라인을 순차적으로 이레이즈 베리파이를 수행하여 서치한다. 따라서, 배드 영역 관리 유닛(1270)은 제 1 워드라인(WL1)에 이레이즈 베리파이 전압(Vers_vfy)을 제공하여, 이레이즈 베리파이 동작을 수행한다. 제 1 워드라인의 이레이즈 베리파이가 패일이면, 나머지 워드라인에도 배드 메모리 셀이 존재하는지 확인한다. 도 10b를 참조하면, 제 1 워드라인은 패스 전압을 제공받고, 제 2 내지 재 8 워드라인들은 이레이즈 베리파이 전압(Vers_vfy)을 제공받는다. 배드 영역 관리 유닛(1270)은 재 2 내지 제 8 워드라인들 중에서 배드 메모리 셀을 서치한다.
또한, 도 10a를 참조하면, 제 1 워드라인이 이레이지 베리파이가 성공하여, 배드 메모리 셀을 포함하고 있지 않으면, 제 2 워드라인부터 제 8 워드라인까지 순차적으로 이레이즈 베리파이(Vers_vfy)전압이 제공된다. 또는 제 1 워드라인이 배드 메모리 셀을 배드 메모리 셀을 포함하면, 배드 메모리 셀을 서치하는 것은 중단된다.
도 10c를 참조하면, 제 1 워드라인은 배드 메모리 셀을 포함하지 않고, 패스 전압을 제공받는다. 그리고, 제 1 워드라인과 인접한 제 2 워드라인은 이레이즈 베리파이 전압(Vers_vfy)을 제공받고, 이레이즈 베리파이 동작이 수행된다. 그리고, 제 3 내지 제 8 워드라인들은 패스 전압을 제공받는다. 3차원 비휘발성 메모리 장치(1100)의 워드라인은 메모리 레이어를 의미한다. 제 1 워드라인이 배드 메모리 셀을 포함한다는 의미는 제 1 워드라인이 배드 메모리셀에 전기적으로 연결된 것을 의미한다.
그리고, 배드 영역 관리 유닛(1270) 은 배드 메모리 셀을 서치할 때, ECC 디코딩 결과를 참조하여, 이레이즈 실패할 확률이 가장 높은 워드라인 또는 메모리 셀 레이어부터 베리파이를 수행할 수 있다.
도 11a 내지 도 11c는 본 발명의 다른 실시예에 따른, 배드 메모리 셀을 서치하는 방법을 보여주는 개념도이다. 도 11a 내지 도11C를 참조하면, 배드 영역 관리 유닛(1270)은 블록단위로 배드 메모리 셀을 처치한다. 도 10a를 참조하면, 배드 영역 관리 유닛(1270)은 기판으로부터 수직 방향으로 적층된 워드라인을 복수의 그룹으로 구분하고, 그룹별로 이레이즈 베리파이를 수행하여 배드 메모리 셀을 서치할 수 있다. 배드 영역 관리 유닛(1270)은 ECC 디코딩 결과를 참조하여, 이레이즈 실패할 확률이 높은 영역을 제 1 그룹으로 구분하여, 베리파이를 수행할 수 있다.
도 11a를 참조하면, 제 1 내지 제 4 워드라인은 제 1 영역으로 패스 전압(Vpass)를 제공받는다. 그리고, 재 5 워드라인 내지 제 8 워드라인은 제 2 영역으로 이레이즈 베리파이 전압(Vers_vfy)을 제공받는다. 배드 영역 관리 유닛(1270)은 제 2 영역의 복수개의 워드라인을 동시에 이레이즈 베리파이 동작을 수행하고, 배드 메모리 셀을 서치한다. 도 11b를 참조하면, 제 1 영역에서 제 3 워드라인 내지 제 4 워드라인은 이레이즈 베리파이 전압(Vers_vfy)을 제공받는다. 그리고, 제 1 내지 제 2 워드라인은 패즈 전압(Vpass)을 제공받는다. 배드 영역 관리 유닛(1270)은 제 3 내지 제 4 워드라인 중에서 배드 메모리 셀을 서치한다. 도 11b내지 도 11c를 참조하면, 배드 영역 관리 유닛(1270)은 제 3 내지 제 4 워드라인에서 배드 메모리 셀을 서치하고, 그리고, 제 1 내지 제 2 워드라인에 이레이즈 베리파이 전압(Vers_vfy)을 제하되, 제 3 내지 제 4 워드라인은 패스 전압(Vpass)을 제공받는다. 3차원 비휘발성 메모리 장치(1100)의 워드라인은 메모리 레이어를 의미한다.
도 12는 본 발명의 다른 실시예에 따른 실시예들에 의한 메모리 컨트롤러 구동 방법을 보여주는 순서도이다. 배드 영역 관리 유닛(1270)은 비휘발성 메모리 장치를 프로그램 동작을 수행하여(S200), 프로그램 실패한 배드 메모리 셀을 확인한다.(S210) 프로그램 베리파이 동작에 의해서, 배드 메모리 셀은 확인된다. 그리고, 배드 메모리 셀을 포함하는 워드 라인을 배드 영역으로 관리한다.(S220) 프로그램 실패 메모리 셀은 문턱전압이 목표 전압보다 낮으므로, 별도의 기준 전압과의 비교 없이, 배드 영역 관리 유닛(1270)은 배드 메모리 셀을 포함하는 워드라인을 배드 영역로 관리한다. 또한, 배드 영역 관리 유닛(1270)은 배드 메모리 셀에 연결된 워드라인에 인접한 워드라인에 연결된 메모리 셀의 문턱전압을 확인하여, 인접 워드라인도 배드 영역으로 관리 할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 컨트롤러(15000) 및 비휘발성 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도를 나타낸다.
도 13을 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 플래시 메모리 장치로 구현될 수 있는 비휘발성 메모리 장치(16000)와, 비휘발성 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
비휘발성 메모리 장치(16000)는 도 1 에서 도시한 비휘발성 메모리 장치(1100)를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어된다.
비휘발성 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 비휘발성 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 비휘발성 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 14은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러(24000)및 비휘발성 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도를 나타낸다.
도 14을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치(25000)와, 비휘발성 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함한다.
비휘발성 메모리 장치(16000)는 도 1 및 도 13에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어된다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 비휘발성 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 15은 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도를 나타낸다.
도 15을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 비휘발성 메모리 장치(34000), 예컨대 플래시 메모리 장치를 포함한다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 실시 예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000)와 접속된다. 실시 예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 비휘발성 메모리 장치(34000)로 전송한다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 비휘발성 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송한다.
비휘발성 메모리 장치(16000)는 도 1에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
도 15의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 비휘발성 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 16는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 16를 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치(45000), 비휘발성 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함한다.
비휘발성 메모리 장치(16000)는 도 1 및 도 17에서 도시한 비휘발성 메모리 장치를 의미할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 비휘발성 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이된다. 또한, 비휘발성 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이된다.
도 17은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러(61000) 및 비휘발성 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도를 나타낸다.
도 17을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 비휘발성 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 비휘발성 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
비휘발성 메모리 장치(16000)는 도 1 및 도 17에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
실시 예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 18은 도 17에 도시된 전자 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.
도 17과 도 18을 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B ~72000N; N는 자연수)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72999B ~72000N) 각각은 도 15에 도시된 전자 장치 (700)일 수 있다. 다수개의 메모리 시스템들(72000A, 72999B ~72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72999B ~72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템중(72000A, 72999B ~72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1000: 비휘발성 메모리 시스템 1100: 비휘발성 메모리 장치
1200: 메모리 컨트롤러
1270: 배드 영역 관리 유닛
1260 : ECC 엔진

Claims (20)

  1. 비휘발성 메모리 장치를 블록 단위로 이레이즈하고,
    상기 이레이즈 후에, 상기 비휘발성 메모리 장치를 이레이즈 베리파이하여, 배드 메모리 셀을 서치하고,
    상기 배드 메모리 셀의 문턱 전압과 기준 전압을 비교하여, 그 결과에 따라 상기 배드 메모리 셀을 포함하는 워드라인을 배드 영역으로 관리하거나, 상기 메모리 셀을 포함하는 블록을 배드 영역으로 관리하는 것을 포함하되,
    상기 배드 메모리 셀을 포함하는 워드라인을 배드 영역으로 관리하는 것은, 상기 배드 메모리 셀의 문턱 전압과 기준 전압의 비교 결과에 따라 상기 배드 메모리 셀을 포함하는 워드라인에 인가하는 패스 전압을 결정하는 것을 포함하는 메모리 컨트롤러의 구동 방법.
  2. 제 1항에 있어서,
    상기 블록은 기판으로부터 수직 방향으로 적층된 복수의 메모리 레이어를 포함하고, 상기 복수의 메모리 레이어는, 서로 다른 워드라인과 전기적으로 연결되고,
    상기 배드 메모리 셀을 포함하는 워드라인을 배드 영역으로 관리하는 것은, 상기 배드 메모리 셀이 포함되는 메모리 레이어를 배드 영역으로 관리하는 것을 더 포함하는 메모리 컨트롤러의 구동방법.
  3. 제 2항에 있어서,
    상기 배드 메모리 셀을 서치하는 것은, ECC 디코딩 결과 값을 참조하여, 적층된 상기 복수의 메모리 레이어들을 선택적으로 상기 이레이즈 베리파이를 수행하여 서치하는 것을 포함하는 메모리 컨트롤러의 구동방법.
  4. 제 2항에 있어서,
    상기 배드 메모리 셀을 서치하는 것은, 상기 복수의 메모리 레이어를 복수의 그룹으로 구분하고, 상기 그룹별로 이레이즈 베리파이를 수행하여 서치하는 것을 포함하는 메모리 컨트롤러의 구동방법.
  5. 제 1항에 있어서,
    상기 배드 메모리 셀의 문턱 전압이 상기 기준 전압보다 낮으면, 상기 배드 메모리 셀을 포함하는 워드라인을 배드 영역으로 관리하는 메모리 컨트롤러의 구동방법.
  6. 제 5항에 있어서,
    상기 기준 전압은 제 1 기준 전압과 제 2 기준 전압을 포함하고, 제 2 기준 전압은 상기 제 1 기준 전압보다 높은 전압인 메모리 컨트롤러의 구동방법.
  7. 제 6항에 있어서,
    상기 배드 메모리 셀의 문턱 전압이 상기 제 1 기준 전압과 상기 제 2 기준 전압 사이에 해당하면, 상기 배드 메모리 셀을 포함하는 워드라인을 배드 영역으로 관리하고,
    상기 비휘발성 메모리 장치의 리드 동작 또는 프로그램 동작시, 상기 배드 영역에 해당하는 상기 워드라인에, 블록 내의 노말 메모리 셀의 패스 전압보다 높은 패스 전압을 제공하는 메모리 컨트롤러의 구동방법.
  8. 제 6항에 있어서,
    상기 배드 메모리 셀의 문턱 전압이 상기 제 2 기준 전압보다 더 높으면, 상기 배드 메모리 셀을 포함하는 블록을 배드 영역으로 관리하는 메모리 컨트롤러의 구동방법.
  9. 비휘발성 메모리 장치를 블록 단위로 이레이즈하고,
    상기 이레이즈 후에, 상기 비휘발성 메모리 장치를 이레이즈 베리파이하여, 노말 메모리 셀과 배드 메모리 셀을 서치하고, 그리고
    상기 배드 메모리 셀의 문턱 전압을 제 1 기준 전압과 비교하고, 그 결과에 따라 상기 노말 메모리 셀에 제 1 패스 전압을 인가하되, 상기 배드 메모리 셀에 상기 제 1 패스 전압 또는 상기 제 1 패스 전압과 다른 제 2 패스 전압을 인가하는 것을 포함하는 메모리 컨트롤러의 구동 방법.
  10. 제 9항에 있어서,
    상기 제 2 패스 전압은 상기 제 1 패스 전압보다 더 높은 메모리 컨트롤러의 구동방법.
  11. 제 9항에 있어서,
    상기 배드 메모리 셀의 문턱 전압이 상기 제 1 기준 전압보다 작은 경우, 상기 노말 메모리 셀 및 상기 배드 메모리 셀에 상기 제 1 패스 전압을 인가하는 메모리 컨트롤러의 구동 방법.
  12. 제 9항에 있어서,
    상기 배드 메모리 셀의 문턱 전압이 상기 제 1 기준 전압보다 크고 제 2 기준 전압보다 작은 경우, 상기 배드 메모리 셀에 상기 제 2 패스 전압을 인가하는 메모리 컨트롤러의 구동 방법.
  13. 제 12항에 있어서,
    상기 배드 메모리 셀의 문턱 전압이 상기 제 2 기준 전압보다 큰 경우, 상기 노말 메모리 셀을 포함하는 블록을 배드 영역으로 처리하는 메모리 컨트롤러의 구동 방법.
  14. 기판으로부터 수직방향으로 적층된 메모리 셀 레이어들을 포함한 블록을 포함하는 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어하는 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 블록을 이레이즈하고, 배드 메모리 셀을 포함하는 메모리 셀 레이어를 선택하고, 상기 배드 메모리 셀의 문턱 전압과 기준 전압과 비교하여, 그 결과에 따라 상기 배드 메모리 셀을 포함하는 배드 메모리 셀 레이어를 배드 영역으로 관리하거나, 상기 배드 메모리 셀을 포함하는 블록을 배드 영역으로 관리하는 배드 영역 관리 유닛을 포함하되,
    상기 배드 메모리 셀을 포함하는 배드 메모리 셀 레이어를 배드 영역으로 관리하는 것은, 상기 배드 메모리 셀의 문턱 전압과 기준 전압의 비교 결과에 따라 상기 배드 메모리 셀을 포함하는 배드 메모리 셀 레이어에 인가하는 패스 전압을 결정하는 것을 포함하는 비휘발성 메모리 시스템.
  15. 제 14항 있어서,
    상기 배드 메모리 셀은 이레이즈 페일인 메모리 셀인 비휘발성 메모리 시스템.
  16. 제 14항 있어서,
    상기 배드 영역 관리 유닛은 이레이즈 베리파이를 수행하여 배드 메모리 셀을 포함하는 레이어를 선택하는 비휘발성 메모리 시스템.
  17. 제 14항 있어서,
    상기 배드 영역 관리 유닛은 상기 배드 메모리 셀의 문턱 전압이 기준 전압보다 낮으면, 상기 배드 메모리 셀 레이어를 배드 영역으로 관리하는 비휘발성 메모리 시스템.
  18. 제 14항에 있어서,
    상기 기준 전압은 제 1 기준 전압 및 제 2 기준 전압으로 분류되고, 상기 제 2 기준 전압은 상기 제 1 기준 전압보다 높은 전압인 비휘발성 메모리 시스템.
  19. 제 18항에 있어서,
    상기 배드 영역 관리 유닛은 배드 메모리 셀의 문턱 전압이 상기 제 1 기준 전압보다 크고, 상기 제 2 기준 전압보다 작으면, 상기 배드 메모리 셀 레이어를 배드 영역으로 관리하되, 상기 비휘발성 메모리 장치의 리드 또는 프로그램 동작 시, 노말 메모리 셀 레이어의 패스 전압보다 더 높은 패스 전압을 배드 메모리 셀 레이어에 제공하는 비휘발성 메모리 시스템.
  20. 제 18항에 있어서,
    상기 배드 영역 관리 유닛은 상기 배드 메모리 셀의 문턱 전압이 제 2 기준 전압보다 높으면, 배드 메모리 셀을 포함하는 블록을 배드 영역으로 관리하는 비휘발성 메모리 시스템.

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