JP4545056B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
図5に、本発明装置のメモリセルアレイを構成するNAND構造のメモリセル列10が、メモリセル列10の延伸方向である列方向(第1の方向に相当)に直交する行方向(第2の方向に相当)に複数配列されている状態を示す。図5において、行方向に隣接する1対のメモリセル列10(行方向に隣接する所定数が2のメモリセル列群に相当。以下適宜、メモリセル列ペア11と称す)に対して、列方向に延伸する1本のビット線BLi(i=1〜m)を割り当てて、メモリセル列ペア11の各一方端の拡散領域(ドレインD)と電気的に接続している。また、メモリセル列ペア11の各他方端の拡散領域(ソースS)は、行方向に延伸する2本のソース線SLj(j=1,2)に各別に接続する。
図10に、本発明装置のメモリセルアレイを構成するNAND構造のメモリセル列10が、メモリセル列10の延伸方向である列方向(第1の方向に相当)に直交する行方向(第2の方向に相当)に複数配列されている状態を示す。図10において、行方向に隣接する1対のメモリセル列10(行方向に隣接する所定数が2のメモリセル列群に相当。以下適宜、メモリセル列ペア11と称す)に対して、列方向に延伸する1本のビット線BLi(i=1〜m)を割り当てて、メモリセル列ペア11の各一方端の拡散領域(ドレインD)と電気的に接続している。また、メモリセル列ペア11の各他方端の拡散領域(ソースS)は、行方向に延伸する2本のソース線SLj(j=1,2)に各別に接続する。
図13に、本発明装置のメモリセルアレイを構成するNAND構造のメモリセル列10が、メモリセル列10の延伸方向である列方向(第1の方向に相当)に直交する行方向(第2の方向に相当)に複数配列されている状態を示す。図13において、行方向に隣接する1対のメモリセル列10(行方向に隣接する所定数が2のメモリセル列群に相当。以下適宜、メモリセル列ペア11と称す)に対して、列方向に延伸する1本のビット線BLi(i=1〜m)を割り当てて、メモリセル列ペア11の各一方端の拡散領域(ドレインD)と電気的に接続している。また、メモリセル列ペア11の各他方端の拡散領域(ソースS)は、行方向に延伸する2本のソース線SLj(j=1,2)に各別に接続する。
図15に、本発明装置のメモリセルアレイを構成するNAND構造のメモリセル列10が、メモリセル列10の延伸方向である列方向(第1の方向に相当)に直交する行方向(第2の方向に相当)に複数配列されている状態を示す。図15において、行方向に隣接する1対のメモリセル列10(行方向に隣接する所定数が2のメモリセル列群に相当。以下適宜、メモリセル列ペア11と称す)に対して、列方向に延伸する1本のビット線BLi(i=1〜m)を割り当てて、メモリセル列ペア11の各一方端の拡散領域(ドレインD)と電気的に接続している。また、メモリセル列ペア11の各他方端の拡散領域(ソースS)は、行方向に延伸する2本のソース線SLj(j=1,2)に各別に接続する。
次に、本発明装置の別実施形態について説明する。
2: 制御ゲート
3: メモリトランジスタ部
4: ゲート絶縁膜
5: 補助ゲート
6: 補助トランジスタ部
7: チャネル領域
8: シリコン基板(半導体基板)
10: NAND構造のメモリセル列
10a: 選択セルを含む選択メモリセル列
10b: 選択セルを含まない非選択メモリセル列
11: メモリセル列ペア(メモリセル列群)
11a: 選択セルを含むメモリセル列ペア
11b: 選択セルを含まないメモリセル列ペア
20: メモリセル列群
31: 浮遊ゲート
32: 制御ゲート
33: スタックゲート
34: 拡散層
35: 選択トランジスタ
D: 拡散領域(ドレイン)
S: 拡散領域(ソース)
AG0〜AGn+1: 補助ゲート
BL1〜BLm: ビット線
CG0〜CGn: 制御ゲート
SL,SL1〜SL4: ソース線
Claims (13)
- 半導体基板表面上において第1の方向に離間して形成された2つの拡散領域間に形成されたNAND構造のメモリセル列が、前記第1の方向と直交する第2の方向に複数並列に配列し、
前記第2の方向に隣接する2以上の所定数の前記メモリセル列からなるメモリセル列群の一方端の前記拡散領域が電気的に接続され、他方端の前記拡散領域が電気的に分離しており、
前記各メモリセル列が、チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなるメモリトランジスタ部と、チャネル領域上に形成されたゲート絶縁膜と補助ゲートからなる補助トランジスタ部の夫々複数が、前記メモリトランジスタ部の前記第1の方向の少なくとも何れか一方側に前記補助トランジスタ部が形成される配列順序で、直列に接続することにより形成され、
前記第1の方向に隣接する前記メモリトランジスタ部と前記補助トランジスタ部によりスプリットゲート構造のメモリセルユニットが構成され、
前記メモリトランジスタ部の前記メモリ機能体への書き込みが、前記隣接する補助トランジスタ部のチャネル領域からのホットエレクトロン注入により行われ、
前記第2の方向に並列する複数の前記メモリセル列の前記第2の方向に隣接する前記メモリトランジスタ部の前記制御ゲートが相互に電気的に接続し、
前記第2の方向に並列する複数の前記メモリセル列の前記第2の方向に隣接する前記補助トランジスタ部の前記補助ゲートが相互に電気的に接続し、
前記メモリセル列群の一方端の前記拡散領域が1本のビット線に共通に接続し、他方端の前記拡散領域が前記所定数のソース線に各別に接続することを特徴とする不揮発性半導体記憶装置。 - 前記各メモリセル列中で前記第1の方向に隣接する2つの前記メモリセルユニットの少なくとも1組が、1つの前記補助トランジスタ部と当該補助トランジスタ部の前記第1の方向の両側に隣接する前記メモリトランジスタ部の3つのトランジスタ部で構成され、1つの前記補助トランジスタ部が、一方側に隣接する前記メモリトランジスタ部と共に1つの前記メモリセルユニットを構成し、他方側に隣接する前記メモリトランジスタ部と共に他の1つの前記メモリセルユニットを構成することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記メモリセル列群の複数が、前記第1の方向に配列し、前記第1の方向に配列した前記メモリセル列群の各一方端の前記拡散領域が1本のビット線に共通に接続することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記第1の方向に隣接する前記メモリセル列は、前記一方端同士及び前記他方端同士が隣接することを特徴とする請求項3に記載の不揮発性半導体記憶装置。
- 前記第1の方向に隣接する前記メモリセル列は、前記一方端同士及び前記他方端同士が、夫々電気的に接続することを特徴とする請求項4に記載の不揮発性半導体記憶装置。
- 前記各メモリセル列が、前記第1の方向に配列した前記メモリセル列の中からメモリ動作の対象となるメモリセル列を選択するために特化された前記補助トランジスタ部を直列回路内に含むことを特徴とする請求項3〜5の何れか1項に記載の不揮発性半導体記憶装置。
- 前記メモリセル列群の中の1つの前記メモリトランジスタ部の前記メモリ機能体に書き込まれたデータを選択的に読み出す動作において、
読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列群に接続する前記ビット線に第1読み出し電圧を印加し、
前記メモリセル列群の内の読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列に接続する前記所定数のソース線の1つに第2読み出し電圧を印加し、前記所定数のソース線の残余のソース線に第3読み出し電圧を印加し、
前記第1読み出し電圧と前記第2読み出し電圧の電圧差が、前記第1読み出し電圧と前記第3読み出し電圧の電圧差より大きいことを特徴とする請求項1〜6の何れか1項に記載の不揮発性半導体記憶装置。 - 前記メモリセル列群の中の1つの前記メモリトランジスタ部の前記メモリ機能体に書き込まれたデータを選択的に読み出す動作において、
読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列群に接続する前記ビット線を第1読み出し電圧に充電し、
前記メモリセル列群の内の読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列に接続する前記所定数のソース線の1つに第2読み出し電圧を印加し、前記所定数のソース線の残余のソース線に第3読み出し電圧を印加し、
前記第1読み出し電圧と前記第2読み出し電圧の電圧差が、前記第1読み出し電圧と前記第3読み出し電圧の電圧差より大きいことを特徴とする請求項1〜6の何れか1項に記載の不揮発性半導体記憶装置。 - 前記メモリセル列群の中の1つの前記メモリトランジスタ部の前記メモリ機能体に書き込まれたデータを選択的に読み出す動作において、
前記メモリセル列群の前記補助トランジスタ部の前記補助ゲートの夫々に、読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列の前記補助トランジスタ部がオン状態となる所定の電圧を印加し、
前記メモリセル列群の読み出し対象の前記メモリトランジスタ部に接続する前記制御ゲートに前記メモリ機能体の電荷蓄積量に応じて前記メモリトランジスタ部がオンまたはオフ状態となる所定の電圧を印加し、
前記メモリセル列群の読み出し対象の前記メモリトランジスタ部に接続しないその他の前記制御ゲートに前記メモリ機能体の電荷蓄積量に関係なく前記メモリトランジスタ部がオン状態となる所定の電圧を印加することを特徴とする請求項7または8に記載の不揮発性半導体記憶装置。 - 前記メモリセル列群の中の1つの前記メモリトランジスタ部の前記メモリ機能体にデータを選択的に書き込む動作において、
書き込み対象の前記メモリトランジスタ部を含む前記メモリセル列群に接続する前記ビット線に第1書き込み電圧を印加し、
前記メモリセル列群の書き込み対象の前記メモリトランジスタ部を含む前記メモリセル列に接続する前記所定数のソース線の1つに、第2書き込み電圧を印加し、前記所定数のソース線の残余のソース線に、第3書き込み電圧を印加し、
書き込み対象の前記メモリトランジスタ部の前記ソース線側に隣接する前記補助トランジスタ部の前記補助ゲートに第1補助ゲート電圧を印加し、
前記第1補助ゲート電圧と前記第2書き込み電圧の電圧差により、書き込み対象の前記メモリセル列中の前記第1補助ゲート電圧が印加された前記補助トランジスタ部が僅かにオン状態となり、
前記第1補助ゲート電圧と前記第3書き込み電圧の電圧差により、書き込み対象でない前記メモリセル列中の前記第1補助ゲート電圧が印加された前記補助トランジスタ部がオフ状態となることを特徴とする請求項1〜9の何れか1項に記載の不揮発性半導体記憶装置。 - 前記メモリセル列群の中の1つの前記メモリトランジスタ部の前記メモリ機能体にデータを選択的に書き込む動作において、
書き込み対象の前記メモリトランジスタ部を含まない前記メモリセル列群に接続する他のビット線に前記第2書き込み電圧を印加することを特徴とする請求項10に記載の不揮発性半導体記憶装置。 - 前記メモリセル列群の中の1つの前記メモリトランジスタ部の前記メモリ機能体にデータを選択的に書き込む動作において、
前記メモリセル列群の書き込み対象の前記メモリトランジスタ部を含む前記メモリセル列に接続する前記所定数のソース線の1つに、第1書き込み電圧を印加し、前記所定数のソース線の残余のソース線に、第2書き込み電圧を印加し、
書き込み対象の前記メモリトランジスタ部を含む前記メモリセル列群に接続する前記ビット線に前記第2書き込み電圧を印加し、
書き込み対象の前記メモリトランジスタ部の前記ビット線側に隣接する前記補助トランジスタ部の前記補助ゲートに第1補助ゲート電圧を印加し、
前記第1補助ゲート電圧と前記第2書き込み電圧の電圧差により、書き込み対象の前記メモリセル列中の前記第1補助ゲート電圧が印加された前記補助トランジスタ部が僅かにオン状態となることを特徴とする請求項1〜9の何れか1項に記載の不揮発性半導体記憶装置。 - 前記メモリセル列群の中の1つの前記メモリトランジスタ部の前記メモリ機能体にデータを選択的に書き込む動作において、
書き込み対象の前記メモリトランジスタ部を含まない前記メモリセル列群に接続する他のビット線に第3書き込み電圧を印加し、
書き込み対象の前記メモリトランジスタ部を含まない前記メモリセル列群の内の前記第1書き込み電圧が印加された前記ソース線に接続するメモリセル列中の前記第1補助ゲート電圧が印加された前記補助トランジスタ部が、前記第1補助ゲート電圧と前記第3書き込み電圧の電圧差により、オフ状態となることを特徴とする請求項12に記載の不揮発性半導体記憶装置。
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