JP5082908B2 - 電源回路及びその過電流保護回路、並びに電子機器 - Google Patents

Description

本発明は、電源回路及びその過電流保護回路、並びに電子機器に関する。特に、定電圧を出力するリニアレギュレータ回路における過電流保護回路に関する。

図１は、従来の電源回路の一例を示す。ＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴｒ１は、ソースが電源電圧ＶＤＤに接続され、ドレインから出力電圧Ｖｏを出力する。誤差増幅器１には電源として、電源電圧ＶＤＤが供給される。誤差増幅器１のプラス側入力端子には、出力電圧Ｖｏが抵抗Ｒ１、Ｒ２により分圧されて入力される。誤差増幅器１のマイナス側入力端子には、基準電圧Ｖｒｅｆが入力される。誤差増幅器１の出力は、ＰチャネルＭＯＳトランジスタで構成されるバッファトランジスタＴｒ２のゲートに入力される。バッファトランジスタＴｒ２のソースは、定電流源を介して電源電圧ＶＤＤに接続されるとともに、出力トランジスタＴｒ１のゲートに接続される。バッファトランジスタＴｒ２のドレインは、グランドに接続される。

図１に示されるように、電源回路は過電流保護回路を備えている。過電流保護回路は、電流検出トランジスタＴｒ３のドレインと、バッファトランジスタＴｒ２のゲートとに接続される。ＰチャネルＭＯＳトランジスタで構成される電流検出トランジスタＴｒ３は、ゲートとソースとがそれぞれ出力トランジスタＴｒ１と共通に接続される。抵抗Ｒ１１は、電流検出トランジスタＴｒ３のドレインとグランドとの間に接続される。ＮチャネルＭＯＳトランジスタで構成されるトランジスタＴｒ１１のゲートは、電流検出トランジスタＴｒ３のドレインと抵抗Ｒ１１との間に接続される。トランジスタＴｒ１１のドレインは、抵抗Ｒ１２を介して電源電圧ＶＤＤに接続されるとともに、ＰチャネルＭＯＳトランジスタで構成されるトランジスタＴｒ１２のゲートに接続される。トランジスタＴｒ１１のソースは、グランドに接続される。トランジスタＴｒ１２のソースは、電源電圧ＶＤＤに接続される。トランジスタＴｒ１２のドレインは、バッファトランジスタＴｒ２のゲートに接続される。

このように構成された電源回路及びその過電流保護回路の作用を説明する。出力電圧Ｖｏが低下して、誤差増幅器１のプラス側入力端子の入力電圧がマイナス側入力端子の基準電圧Ｖｒｅｆを下回ると、誤差増幅器１の動作によりバッファトランジスタＴｒ２のゲート電圧が低下する。バッファトランジスタＴｒ２のオン抵抗が減少し、出力トランジスタＴｒ１のゲート電圧が低下する。出力トランジスタＴｒ１のオン抵抗が減少し、出力電圧Ｖｏが引き上げられる。また、出力電圧Ｖｏが上昇して、誤差増幅器１のプラス側入力端子の入力電圧がマイナス側入力端子の基準電圧Ｖｒｅｆを上回ると、誤差増幅器１の動作によりバッファトランジスタＴｒ２のゲート電圧が上昇する。バッファトランジスタＴｒ２のオン抵抗が増大し、出力トランジスタＴｒ１のゲート電圧が上昇する。出力トランジスタＴｒ１のオン抵抗が増大し、出力電圧Ｖｏが引き下げられる。このようにして出力電圧Ｖｏが一定に保たれる。

出力トランジスタＴｒ１の出力電流が増加すると、出力トランジスタＴｒ１とゲート及びソースが共通な電流検出トランジスタＴｒ３を流れるドレイン電流が増加する。電流検出トランジスタＴｒ３のドレイン電流が増加すると、抵抗Ｒ１１によって、トランジスタＴｒ１１のゲート電圧が上昇する。トランジスタＴｒ１１のオン抵抗が減少し、トランジスタＴｒ１２のゲート電圧が低下する。トランジスタＴｒ１２のオン抵抗が減少し、バッファトランジスタＴｒ２のゲート電圧が電源電圧ＶＤＤ近くまで上昇する。バッファトランジスタＴｒ２はオフされる。したがって、出力トランジスタＴｒ１のゲート電圧が上昇してオン抵抗が増大することで、過電流保護が動作する。

電源回路における過電流保護回路については、この他にも各種の技術が提案されている。例えば、特許文献１、２である。

特開２００３−１８６５５４号公報 特開２００６−１３９６７３号公報

しかし、図１に示されるような従来の電源回路においては、相対的に長いフィードバック経路が存在する。すなわち、出力過電流が電流検出トランジスタＴｒ３によって監視され、トランジスタＴｒ１１、Ｔｒ１２を経由したバッファトランジスタＴｒ２のゲート電圧の制御を経て、出力トランジスタＴｒ１のゲート電圧が制御されることで、過電流保護が動作する。このような相対的に長いフィードバック経路では、過電流保護の応答が遅延する。回路が発振しやすいなど、回路動作の安定性に問題がある。特許文献１、２では、フィードバック経路を短くする手段については開示されていない。

本発明は上記の課題に鑑み提案されたものである。本発明は、過電流保護において応答性を改善し、回路動作の安定性の向上を図った電源回路及びその過電流保護回路、並びに電子機器を提供することを目的とする。

本発明にかかる電源回路は、ソース端子が電源電圧線に接続され、ドレイン端子から出力電圧を出力する出力トランジスタと、電源電圧線から電源電圧が供給され、出力電圧と基準電圧との電位差に基づく信号を出力する第１の誤差増幅器と、ゲート端子が第１の誤差増幅器の出力に接続され、ソース端子が定電流源を介して電源電圧線に接続されるとともに出力トランジスタのゲート端子に接続されるバッファトランジスタと、ゲート端子とソース端子とがそれぞれ出力トランジスタと共通に接続される電流検出トランジスタと、電流検出トランジスタのドレイン電流の増加に応じてバッファトランジスタのドレイン端子の電圧を高くし、バッファトランジスタのドレイン電流を制限することで、出力トランジスタの出力電流を制御する過電流保護回路とを備える。また、本発明にかかる過電流保護回路並びに電子機器は、上記の電源回路と同様に構成されるものである。

これにより、バッファトランジスタのドレイン電流を制限して、出力トランジスタの出力電流を制御することができる。したがって、フィードバック経路を相対的に短くすることが可能となる。

本発明にかかる電源回路及びその過電流保護回路、並びに電子機器によれば、過電流保護において応答性が改善され、回路動作の安定性の向上が図られる。

図２は本発明の第１実施形態を示す回路図である。図１の回路図と対応する構成要素については、同じ符号が付されている。過電流保護回路１０は、電流検出トランジスタＴｒ３のドレインと、バッファトランジスタＴｒ２のドレインとに接続される。その他の構成は図１と同様なため、説明を省略する。

このような構成により、出力トランジスタＴｒ１の出力過電流が、電流検出トランジスタＴｒ３のドレイン電流によって監視される。過電流保護回路１０は、電流検出トランジスタＴｒ３のドレイン電流の増加により、バッファトランジスタＴｒ２のドレイン電流を制限する。バッファトランジスタＴｒ２のドレイン電流が制限されて減少することで、出力トランジスタＴｒ１のゲート電圧が上昇する。出力トランジスタＴｒ１のゲート電圧が上昇してオン抵抗が増大する。つまり、出力トランジスタＴｒ１の出力電圧が低下するように、出力トランジスタＴｒ１のゲート電圧が制御される。その結果、過電流保護が動作する。

このように、バッファトランジスタＴｒ２のドレイン電流を制限して、出力トランジスタＴｒ１の出力電流を制御することができる。したがって、フィードバック経路を相対的に短くすることが可能となる。

図３は、図２の第１実施形態における過電流保護回路１０の具体的構成について、第１具体例を示す回路図である。図３に示されるように、第１具体例では、過電流保護回路１０は、抵抗Ｒ１３とＮチャネルＭＯＳトランジスタＴｒ１３とを備える。抵抗Ｒ１３は、電流検出トランジスタＴｒ３のドレインとグランドとの間に接続される。トランジスタＴｒ１３のゲートは、一定の電圧Ｖｂでバイアスされる。トランジスタＴｒ１３のソースは、電流検出トランジスタＴｒ３のドレインと抵抗Ｒ１３との間に接続される。トランジスタＴｒ１３のドレインは、バッファトランジスタＴｒ２のドレインに接続される。

このように構成された第１具体例の作用を説明する。出力トランジスタＴｒ１の出力電流の増加に伴い、出力トランジスタＴｒ１とゲート及びソースが共通な電流検出トランジスタＴｒ３を流れるドレイン電流が増加する。電流検出トランジスタＴｒ３のドレイン電流が増加すると、抵抗Ｒ１３を流れる電流が増加する。そのため、トランジスタＴｒ１３のソース電圧が上昇する。トランジスタＴｒ１３のゲートは一定の電圧Ｖｂでバイアスされているため、トランジスタＴｒ１３のゲート‐ソース間電圧が小さくなる。トランジスタＴｒ１３のオン抵抗が増大する。したがって、バッファトランジスタＴｒ２のドレイン電流が制限されて減少する。出力トランジスタＴｒ１のゲート電圧が上昇する。その結果、図２で説明されたように、過電流保護が動作する。

出力トランジスタＴｒ１の出力過電流が、電流検出トランジスタＴｒ３のドレイン電流によって監視される。過電流保護回路１０によりバッファトランジスタＴｒ２のドレイン電流が制限され、出力トランジスタＴｒ１のゲート電圧が制御されることで、過電流保護が動作する。したがって、フィードバック経路を相対的に短くすることが可能となる。過電流保護において応答性が改善され、回路動作の安定性の向上が図られる。

図４は、図２の第１実施形態における過電流保護回路１０の具体的構成について、第２具体例を示す回路図である。図４に示されるように、第２具体例では、過電流保護回路１０は、入力側にＮチャネルＭＯＳトランジスタＴｒ２１、Ｔｒ２２で構成されるカレントミラー回路を備え、出力側にＮチャネルＭＯＳトランジスタＴｒ３１、Ｔｒ３２で構成されるカレントミラー回路を備える。入力側カレントミラー回路の入力端子は、電流検出トランジスタＴｒ３のドレインに接続される。出力側カレントミラー回路の出力端子は、バッファトランジスタＴｒ２のドレインに接続される。入力側カレントミラー回路の出力端子と、出力側カレントミラー回路の入力端子とは相互に接続されるとともに、定電流源を介して電源電圧ＶＤＤに接続される。

このように構成された第２具体例の作用を説明する。出力トランジスタＴｒ１の出力電流の増加に伴い、出力トランジスタＴｒ１とゲート及びソースが共通な電流検出トランジスタＴｒ３を流れるドレイン電流が増加する。電流検出トランジスタＴｒ３のドレイン電流が増加すると、入力側カレントミラー回路において、トランジスタＴｒ２１、Ｔｒ２２がカレントミラー動作をし、トランジスタＴｒ２２を流れる電流が増加する。定電流源からは一定の電流が供給されるため、トランジスタＴｒ２２を流れる電流が増加すると、トランジスタＴｒ３１を流れる電流が減少する。出力側カレントミラー回路において、トランジスタＴｒ３１、Ｔｒ３２がカレントミラー動作をし、トランジスタＴｒ３２を流れる電流が減少する。したがって、バッファトランジスタＴｒ２のドレイン電流が減少し、出力トランジスタＴｒ１のゲート電圧が上昇する。その結果、図２で説明されたように、過電流保護が動作する。

図４に示される第２具体例においても、図３に示される第１具体例と同様に、出力トランジスタＴｒ１の出力過電流が電流検出トランジスタＴｒ３のドレイン電流によって監視される。過電流保護回路１０はバッファトランジスタＴｒ２のドレイン電流を制限して、出力トランジスタＴｒ１のゲート電圧を制御する。したがって、フィードバック経路を相対的に短くすることが可能となり、過電流保護において応答性が改善され、回路動作の安定性の向上が図られる。

また、図４に示される第２具体例では、過電流保護回路１０は構成要素として抵抗素子を必要としない。半導体集積回路において抵抗素子はトランジスタに比べて場所を必要とするため、抵抗素子を用いない第２具体例は回路が小さくて済むという効果がある。また、カレントミラー回路を構成する各トランジスタのペア性を合わせることで、回路動作のバラツキを少なくすることができる。

図５は、図２の第１実施形態における過電流保護回路１０の具体的構成について、第３具体例を示す回路図である。図５に示される第３具体例は、図３に示される第１具体例に短絡保護（Short Circuit Protection、以下、ＳＣＰと表記する。）を付加したものである。図５に示されるように、第３具体例では、過電流保護回路１０は、抵抗Ｒ１３、トランジスタＴｒ１３に加えて、抵抗Ｒ１４と誤差増幅器２とＮチャネルＭＯＳトランジスタＴｒ１４とをさらに備える。抵抗Ｒ１４は、抵抗Ｒ１３のグランド側に直列に接続される。誤差増幅器２のプラス側入力端子には、出力電圧Ｖｏが入力される。誤差増幅器２のマイナス側入力端子には、所定の電圧Ｖｔｈが入力される。誤差増幅器２の出力は、トランジスタＴｒ１４のゲートに入力される。トランジスタＴｒ１４のドレインは、抵抗Ｒ１３と抵抗Ｒ１４との間に接続される。トランジスタＴｒ１４のソースは、グランドに接続される。その他の構成は図３と同様なため、説明を省略する。

このように構成された第３具体例の作用を、図６を参照して説明する。図６は、図５に示される第３具体例の出力特性を示す図である。既に説明されたように、誤差増幅器１は、出力電圧Ｖｏを一定にするようにバッファトランジスタＴｒ２を介して出力トランジスタＴｒ１を駆動する。これにより、電源回路は、負荷に供給される出力電圧Ｖｏを一定に保つ。

通常動作時、出力電圧Ｖｏは所定の電圧Ｖｔｈより高い値で一定に保たれているので、誤差増幅器２の出力は、トランジスタＴｒ１４をオンする。したがって、抵抗Ｒ１３を流れる電流は、抵抗Ｒ１４へは流れずにトランジスタＴｒ１４を経てグランドへと流れる。そのため、図５に示される第３具体例の回路は、実質的には図３に示される第１具体例の回路と同様の動作をする。出力トランジスタＴｒ１の出力電流Ｉｏが増加し過電流値に達すると、図３で説明されたように、過電流保護が動作して出力電圧Ｖｏが低下し始める。

出力電圧Ｖｏが所定の電圧Ｖｔｈを下回ると、誤差増幅器２の出力は、トランジスタＴｒ１４をオフする。したがって、抵抗Ｒ１３を流れる電流は、抵抗Ｒ１４へ流れるようになる。そのため、出力電流Ｉｏが過電流値より少ない短絡電流値Ｉｓであっても過電流保護がかかることになり、図６に示されるような出力特性が得られる。

ここで、特許請求の範囲との対応は以下の通りである。
誤差増幅器１は、第１の誤差増幅器の一例である。
抵抗Ｒ１３は、第１の抵抗の一例である。
トランジスタＴｒ１３は、第１のトランジスタの一例である。
ＮチャネルＭＯＳトランジスタＴｒ２１、Ｔｒ２２で構成される入力側カレントミラー回路は、第１のカレントミラー回路の一例である。
ＮチャネルＭＯＳトランジスタＴｒ３１、Ｔｒ３２で構成される出力側カレントミラー回路は、第２のカレントミラー回路の一例である。
抵抗Ｒ１４は、第２の抵抗の一例である。
誤差増幅器２は、第２の誤差増幅器の一例である。
トランジスタＴｒ１４は、第２のトランジスタの一例である。

以上、詳細に説明したように、本発明によれば、定電圧を出力する電源回路において、ゲートとソースとがそれぞれ出力トランジスタＴｒ１と共通に接続される電流検出トランジスタＴｒ３により、出力過電流が監視される。過電流保護回路１０は、電流検出トランジスタＴｒ３のドレイン電流の増加により、バッファトランジスタＴｒ２のドレイン電流を制限することで、出力トランジスタＴｒ１の出力電流を制御する。

したがって、フィードバック経路を相対的に短くすることが可能となり、過電流保護において応答性が改善され、回路動作の安定性の向上が図られる。フィードバック経路が短いことで、回路が発振しにくくなることや、回路動作のバラツキを少なくすることも期待できる。

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、図５に示される第３具体例では、抵抗Ｒ１４と誤差増幅器２とＮチャネルＭＯＳトランジスタＴｒ１４とでＳＣＰを構成したが、これに限られないことは言うまでもない。短絡電流を絞れるような回路であればよい。また、本発明の電源回路の出力端子に負荷回路を接続して、電子機器を構成してもよい。負荷回路に供給される出力電流の過電流保護において応答性が改善されるため、過電流による電子機器の損傷などを防ぐことができる。

従来の電源回路の一例を示す回路図である。 本発明の第１実施形態を示す回路図である。 第１実施形態の第１具体例を示す回路図である。 第１実施形態の第２具体例を示す回路図である。 第１実施形態の第３具体例を示す回路図である。 第１実施形態の第３具体例の出力特性を示す図である。

１ 第１の誤差増幅器
２ 第２の誤差増幅器
１０ 過電流保護回路
Ｉｏ 出力電流
Ｉｓ 短絡電流値
Ｒ１、Ｒ２、Ｒ１１、Ｒ１２ 抵抗
Ｒ１３ 第１の抵抗
Ｒ１４ 第２の抵抗
Ｔｒ１ 出力トランジスタ
Ｔｒ２ バッファトランジスタ
Ｔｒ３ 電流検出トランジスタ
Ｔｒ１１、Ｔｒ１２、Ｔｒ２１、Ｔｒ２２、Ｔｒ３１、Ｔｒ３２ トランジスタ
Ｔｒ１３ 第１のトランジスタ
Ｔｒ１４ 第２のトランジスタ
Ｖｂ 一定の電圧
ＶＤＤ 電源電圧
Ｖｏ 出力電圧
Ｖｒｅｆ 基準電圧
Ｖｔｈ 所定の電圧

Claims (9)

1. ソース端子が電源電圧線に接続され、ドレイン端子から出力電圧を出力する出力トランジスタと、
   前記電源電圧線から電源電圧が供給され、前記出力電圧と基準電圧との電位差に基づく信号を出力する第１の誤差増幅器と、
   ゲート端子が前記第１の誤差増幅器の出力に接続され、ソース端子が定電流源を介して前記電源電圧線に接続されるとともに前記出力トランジスタのゲート端子に接続されるバッファトランジスタと、
   ゲート端子とソース端子とがそれぞれ前記出力トランジスタと共通に接続される電流検出トランジスタと、
   前記電流検出トランジスタのドレイン電流の増加により、前記バッファトランジスタのドレイン電流を制限することで、前記出力トランジスタの出力電流を制御する過電流保護回路とを備え、
   前記過電流保護回路は、
   前記電流検出トランジスタのドレイン端子に接続される第１の抵抗と、
   ゲート端子が一定の電圧でバイアスされ、ソース端子が前記電流検出トランジスタのドレイン端子と前記第１の抵抗との間に接続され、ドレイン端子が前記バッファトランジスタのドレイン端子に接続される第１のトランジスタとを備えることを特徴とする電源回路。
2. ソース端子が電源電圧線に接続され、ドレイン端子から出力電圧を出力する出力トランジスタと、
   前記電源電圧線から電源電圧が供給され、前記出力電圧と基準電圧との電位差に基づく信号を出力する第１の誤差増幅器と、
   ゲート端子が前記第１の誤差増幅器の出力に接続され、ソース端子が定電流源を介して前記電源電圧線に接続されるとともに前記出力トランジスタのゲート端子に接続されるバッファトランジスタと、
   ゲート端子とソース端子とがそれぞれ前記出力トランジスタと共通に接続される電流検出トランジスタと、
   前記電流検出トランジスタのドレイン電流の増加により、前記バッファトランジスタのドレイン電流を制限することで、前記出力トランジスタの出力電流を制御する過電流保護回路とを備え、
   前記過電流保護回路は、
   入力端子が前記電流検出トランジスタのドレイン端子に接続される第１のカレントミラー回路と、
   出力端子が前記バッファトランジスタのドレイン端子に接続される第２のカレントミラー回路とを備え、
   前記第１のカレントミラー回路の出力端子と前記第２のカレントミラー回路の入力端子とが相互に接続されるとともに定電流源を介して前記電源電圧に接続されることを特徴とする電源回路。
3. 前記過電流保護回路は、
   前記第１の抵抗に直列に接続される第２の抵抗と、
   前記出力電圧と所定の電圧との電位差に基づく信号を出力する第２の誤差増幅器と、
   ゲート端子が前記第２の誤差増幅器の出力に接続され、ドレイン端子が前記第１の抵抗と前記第２の抵抗との間に接続される第２のトランジスタとをさらに備えることを特徴とする請求項１に記載の電源回路。
4. ソース端子が電源電圧線に接続され、ドレイン端子から出力電圧を出力する出力トランジスタと、
   前記電源電圧線から電源電圧が供給され、前記出力電圧と基準電圧との電位差に基づく信号を出力する第１の誤差増幅器と、
   ゲート端子が前記第１の誤差増幅器の出力に接続され、ソース端子が定電流源を介して前記電源電圧線に接続されるとともに前記出力トランジスタのゲート端子に接続されるバッファトランジスタと、
   ゲート端子とソース端子とがそれぞれ前記出力トランジスタと共通に接続される電流検出トランジスタと、
   前記電流検出トランジスタのドレイン電流の増加に応じて前記バッファトランジスタのドレイン端子の電圧を高くし、前記バッファトランジスタのドレイン電流を制限することで、前記出力トランジスタの出力電流を制御する過電流保護回路とを備えることを特徴とする電源回路。
5. 前記過電流保護回路は、
   前記電流検出トランジスタのドレイン端子に接続される第１の抵抗と、
   ゲート端子が一定の電圧でバイアスされ、ソース端子が前記電流検出トランジスタのドレイン端子と前記第１の抵抗との間に接続され、ドレイン端子が前記バッファトランジスタのドレイン端子に接続される第１のトランジスタとを備えることを特徴とする請求項４に記載の電源回路。
6. 前記過電流保護回路は、
   入力端子が前記電流検出トランジスタのドレイン端子に接続される第１のカレントミラー回路と、
   出力端子が前記バッファトランジスタのドレイン端子に接続される第２のカレントミラー回路とを備え、
   前記第１のカレントミラー回路の出力端子と前記第２のカレントミラー回路の入力端子とが相互に接続されるとともに定電流源を介して前記電源電圧に接続されることを特徴とする請求項４に記載の電源回路。
7. 前記過電流保護回路は、
   前記第１の抵抗に直列に接続される第２の抵抗と、
   前記出力電圧と所定の電圧との電位差に基づく信号を出力する第２の誤差増幅器と、
   ゲート端子が前記第２の誤差増幅器の出力に接続され、ドレイン端子が前記第１の抵抗と前記第２の抵抗との間に接続される第２のトランジスタとをさらに備えることを特徴とする請求項５に記載の電源回路。
8. ソース端子が電源電圧線に接続され、ドレイン端子から出力電圧を出力する出力トランジスタと、前記電源電圧線から電源電圧が供給され、前記出力電圧と基準電圧との電位差に基づく信号を出力する第１の誤差増幅器と、ゲート端子が前記第１の誤差増幅器の出力に接続され、ソース端子が定電流源を介して前記電源電圧線に接続されるとともに前記出力トランジスタのゲート端子に接続されるバッファトランジスタとを備え、前記第１の誤差増幅器は前記出力電圧を一定にするように前記バッファトランジスタを介して前記出力トランジスタを駆動する電源回路における過電流保護回路であって、
   ゲートとソースとがそれぞれ前記出力トランジスタと共通に接続される電流検出トランジスタを備え、
   前記電流検出トランジスタのドレイン電流の増加に応じて前記バッファトランジスタのドレイン端子の電圧を高くし、前記バッファトランジスタのドレイン電流を制限することで、前記出力トランジスタの出力電流を制御することを特徴とする過電流保護回路。
9. ソース端子が電源電圧線に接続され、ドレイン端子から出力電圧を出力する出力トランジスタと、前記電源電圧線から電源電圧が供給され、前記出力電圧と基準電圧との電位差に基づく信号を出力する第１の誤差増幅器と、ゲート端子が前記第１の誤差増幅器の出力に接続され、ソース端子が定電流源を介して前記電源電圧線に接続されるとともに前記出力トランジスタのゲート端子に接続されるバッファトランジスタとを備える電源回路と、
   前記電源回路の出力端子に接続される負荷回路と、
   ゲート端子とソース端子とがそれぞれ前記出力トランジスタと共通に接続される電流検出トランジスタと、
   前記電流検出トランジスタのドレイン電流の増加に応じて前記バッファトランジスタのドレイン端子の電圧を高くし、前記バッファトランジスタのドレイン電流を制限することで、前記負荷回路に供給される出力電流を制御する過電流保護回路とを備えることを特徴とする電子機器。

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