JP4542972B2

JP4542972B2 - 過電流検出回路及びそれを用いた電源装置

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Publication number: JP4542972B2
Application number: JP2005264355A
Authority: JP
Inventors: 幸輔高田
Original assignee: Seiko NPC Corp
Current assignee: Seiko NPC Corp
Priority date: 2005-09-12
Filing date: 2005-09-12
Publication date: 2010-09-15
Anticipated expiration: 2025-09-12
Also published as: JP2007078427A

Description

本発明は、過電流検出回路及びそれを用いた電源装置に関する。

下記特許文献１のように、スイッチング素子を用いるスイッチング電源回路等では、スイッチング素子を過電流から保護するために、過電流検出回路を設けている。
特開平７−２８７０３５

図３は、従来の過電流検出回路の要部を示す回路図である。
前記特許文献１等の過電流検出回路は、抵抗１とコンパレータ２とを備えている。抵抗１は、直流電源Ｖ１とＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）３のソースとの間に接続されている。ＰＭＯＳ３及びＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）４のゲートに与えられるＰＷＭ制御信号のレベルに応じて、ＰＭＯＳ３及びＮＭＯＳ４が相補的にオン・オフする。ＰＭＯＳ３がオンしたときに、直流電源Ｖ１からコイル５に抵抗１及びＰＭＯＳ３を介してスイッチング電流が流れ、エネルギーがキャパシタ６に充電される。コンパレータ２は、抵抗１の両端に発生する電圧に基づいて、“Ｈ”（高レベル）又は“Ｌ”（低レベル）の二値を出力する。

従来の図３の過電流検出回路では、抵抗１は、ＰＭＯＳ３に直列に接続されているので、抵抗１による損失によって効率が悪化するという問題があった。また、抵抗１の抵抗値は、製品ごとのばらつきが大きく、過電流検出の精度が悪化することがあった。さらに、高速化のためには、コンパレータ２を構成するトランジスタサイズを小さくする必要があるが、小さくしすぎると、コンパレータ２に有害なオフセットが発生して過電流検出の精度を悪化させることがあった。

本発明は、上記課題を克服し、効率よく過電流検出の精度の高い過電流検出回路を実現し、信頼性の高いスイッチング電源回路を実現する。

上記目的を達成するために、本発明の第１の観点に係る過電流検出回路は、
制御信号に基づきオン、オフするスイッチングトランジスタに過電流が流れたことを検出する過電流検出回路であって、
前記スイッチングトランジスタと連動してオン、オフする前記スイッチングトランジスタと同種の導電型の第１のトランジスタ、及び、ソースが電源に接続されドレインが前記第１のトランジスタに接続されて該第１のトランジスタの負荷を形成する前記スイッチングトランジスタと同種の導電型の第２のトランジスタを備えた前記スイッチングトランジスタに並列の電流路と、
ソースが電源に接続されて参照電圧を発生する前記スイッチングトランジスタと同種の導電型の第３のトランジスタ、及び前記第１のトランジスタと前記第２のトランジスタの接続点にソースが接続された第４のトランジスタと前記第３のトランジスタのドレインにソースが接続された第５のトランジスタとを有し該第４のトランジスタに流れる電流に相当する電流を出力するカレントミラーを備え、前記第１のトランジスタと前記第２のトランジスタの接続点から発生する電圧と前記参照電圧を比較し、該比較結果に基づき前記カレントミラーが出力する電流によって前記スイッチングトランジスタに過電流が流れたか否かを検出する検出部と、
を備えることを特徴とする。

このような構成を採用したことにより、スイッチングトランジスタに抵抗を直列に接続する必要がなくなり、スイッチングトランジスタに流れる電流が抵抗で消費されなくなり、電力効率が高まる。

尚、前記検出部は、
前記カレントミラーにカスコード接続されたカスコードカレントミラーを備えてもよい。

上記目的を達成するために、本発明の第２の観点に係る電源装置は、
スイッチングトランジスタと、
前記スイッチングトランジスタをオン、オフさせる制御信号を発生する制御信号発生手段と、
前記スイッチングトランジスタに直列に接続されたインダクタと、
前記インダクタに電流が流れることにより、蓄えられたエネルギーを出力電圧に変換する変換手段と、
上記第１の観点に係るいずれかの過電流検出回路と、
前記過電流検出回路が前記スイッチングトランジスタに過電流が流れたことを検出したときに該スイッチングトランジスタを強制的にオフさせる遮断手段と、
を備えることを特徴とする。

本発明の過電流検出回路は、無駄に消費される電流が少なく、その上、精度の高い過電流検出が可能である。このような過電流検出回路を組込んだ電源装置は、電力効率が高いとともに、スイッチング素子を過電流から保護でき、信頼性が向上する。

以下、図面に基づき、本発明の実施形態について詳細に説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る過電流検出回路を示す回路図である。

この過電流検出回路２０は、スイッチング素子として用いられるＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１０に流れるスイッチング電流が過電流になったことを検出する回路である。

ＰＭＯＳ１０のソースは、例えば直流電源Ｖ１の正極に接続され、ＰＭＯＳ１０のドレインがＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１１のドレインと、インダクタ１２の一端とに接続されている。ＮＭＯＳ１１のソースは、グランドＧＮＤに接続されている。インダクタ１２の他端が出力端子ＯＵＴに接続されると共に、平滑キャパシタ１３の一方の電極に接続されている。キャパシタ１３の他方の電極は、グランドＧＮＤに接続されている。ＰＭＯＳ１０及びＮＭＯＳ１１のゲートには、ＰＷＭ制御信号が与えられ、ＰＭＯＳ１０及びＮＭＯＳ１１が相補的にオン・オフする構成である。

過電流検出回路２０は、直流電源Ｖ１の正極にソースが共通に接続された第２のトランジスタであるＰＭＯＳ２１と第３のトランジスタであるＰＭＯＳ２２とを備えている。各ＰＭＯＳ２１，２２のゲートは、グランドＧＮＤにそれぞれ接続されている。

ＰＭＯＳ２１のドレインには、第１のトランジスタであるＰＭＯＳ２３のソースと第４のトランジスタであるＰＭＯＳ２４のソースとが接続されている。これに対し、ＰＭＯＳ２２のドレインには、第５のトランジスタであるＰＭＯＳ２５ソースが接続されている。

ＰＭＯＳ２３のゲートには、ＰＷＭ制御信号が与えられ、このＰＭＯＳ２３がＰＭＯＳ１０と同期してオン・オフする構成になっている。ＰＭＯＳ２３のドレインがインダクタ１２の一端に接続されている。即ち、過電流検出回路２０は、ＰＭＯＳ１０に並列の電流路２０ａを備え、その電流路２０ａに、ＰＭＯＳ２１，２３が接続されている。

ＰＭＯＳ２４，２５は、比較部２０ｂに配置される。ＰＭＯＳ２４のドレインには、ＰＭＯＳ２６のソースが接続され、ＰＭＯＳ２６のドレインが抵抗２７の一端に接続されている。抵抗２７の他端が定電流源２８を介してグランドＧＮＤに接続されている。

ＰＭＯＳ２４のゲートは、ＰＭＯＳ２５のゲートと共に、ＰＭＯＳ２６のドレインに接続され、ＰＭＯＳ２４及びＰＭＯＳ２５が、カレントミラーを形成している。

ＰＭＯＳ２５のドレインには、ＰＭＯＳ２９のソースが接続され、ＰＭＯＳ２９のドレインが定電流源３０を介してグランドに接続されている。
このＰＭＯＳ２９のゲートとＰＭＯＳ２６のゲートとは、抵抗２７の他端に共通に接続され、ＰＭＯＳ２６，２９がカスコードカレントミラーを形成している。
ＰＭＯＳ２４，２５で形成されたカレントミラーに対して、ＰＭＯＳ２６，２９で形成されたカスコードカレントミラーは、抵抗２７を介してカスコード接続されている。ＰＭＯＳ２９のドレインが、過電流検出回路２０の出力端子ＯＵＴ_２０になる。

次に、図１の過電流検出回路２０の動作を説明する。
ＰＷＭ制御信号に基づきＰＭＯＳ１０，ＮＭＯＳ１１が相補的にオン、オフする。
ＰＷＭ制御信号が高レベルのとき、ＰＭＯＳ１０がオフし、ＮＭＯＳ１１がオンする。ＰＷＭ制御信号が低レベルに遷移すると、ＰＭＯＳ１０がオンし、ＮＭＯＳ１１がオフする。ＰＭＯＳ１０がオンすることにより、直流電源Ｖ１からＰＭＯＳ１０を介してインダクタ１２に電流が流れ、キャパシタ１３にエネルギーが蓄積される。ＰＭＯＳ１０がオンするとき、ＰＭＯＳ２３も同時にオンし、ＰＭＯＳ１０がオフするとき、ＰＭＯＳ２３も同時にオフする。

ＰＭＯＳ１０を介してインダクタ１２に流れる電流Ｉ_１０は、ＰＭＯＳ１０のオン抵抗に概ね反比例する。つまり、電流Ｉ_１０は、ＰＭＯＳ１０のトランジスタサイズに依存し、ＰＭＯＳ１０のゲート幅をＷ_１０、ゲート長をＬ_１０とすると、電流Ｉ_１０はＷ_１０／Ｌ_１０に比例する。

これに対し、ＰＭＯＳ２３に流れる電流Ｉ_２３は、ＰＭＯＳ２１のオン抵抗とＰＭＯＳ２３のオン抵抗の加算した抵抗値にほぼ反比例する。ＰＭＯＳ２１のゲート幅をＷ_２１、ゲート長をＬ_２１とし、ＰＭＯＳ２３のゲート幅をＷ_２３、ゲート長をＬ_２３とすると、電流Ｉ_２３は（Ｗ_２１Ｗ_２３／Ｌ_２１Ｌ_２３）／（Ｗ_２１／Ｌ_２１＋Ｗ_２３／Ｌ_２３）にほぼ比例する。

電流Ｉ_１０が少ない場合には、電流Ｉ_２３が少ないので、ＰＭＯＳ２１のドレイン電圧が直流電源Ｖ１の電圧に近く、高い。

この場合、ＰＭＯＳ２４，２６に流れる電流の方が、ＰＭＯＳ２５，２９に流れる電流よりも大きくなり、ＰＭＯＳ２９のドレイン電圧は、グランドＧＮＤの電圧に近くなる。即ち、過電流検出回路２０の出力端子からは、低レベルの電圧が出力される。
電流Ｉ_１０が増加すると、電流Ｉ_２３が増加する。これに伴い、ＰＭＯＳ２１のドレイン電圧が低下し、ＰＭＯＳ２２のドレイン電圧よりも低くなると、ＰＭＯＳ２９のドレイン電圧は上昇し、過電流検出回路２０の出力端子からは、高レベルの電圧が出力される。
即ち、この過電流検出回路２０は、コンパレータとして動作し、ＰＭＯＳ１０に流れる電流Ｉ_１０に応じて、高レベル又は低レベルを出力することになる。その閾値は、ＰＭＯＳ２４のソース電圧とＰＭＯＳ２５のソース電圧が等しくなったときであり、ＰＭＯＳ１０及び過電流検出回路２０を同一チップに形成したときには、次の式によって表され、トランジスタサイズで決まる。ただし、Ｉ_２５は、定電流源２８，３０の設定電流であり、Ｗ_２２はＰＭＯＳ２２のゲート幅であり、Ｌ_２２はＰＭＯＳ２２のゲート長である。

以上のように、本実施形態の過電流検出回路２０では、スイッチング素子であるＰＭＯＳ１０に直列の抵抗を接続せず、ＰＭＯＳ１０に並列にＰＭＯＳ２１，２３を接続し、ＰＭＯＳ２１，２３に流れる電流Ｉ_２３からＰＭＯＳ１０に過電流が流れたか否かを検出する。そのため、抵抗による無駄な損失を防ぎつつ、インダクタ１２に電流を流すことができる。

また、ＰＭＯＳ２１，２３が、ＰＭＯＳ１０と同種の導電型のＰチャネル型なので、ＰＭＯＳ２１，２３及びＰＭＯＳ１０を同一基板に形成すると、アドミタンスがほぼ同じになり、ＰＭＯＳ１０に流れる電流Ｉ_１０とＰＭＯＳ２３に流れる電流Ｉ_２３との比がトランジスタのサイズで決まる。よって、過電流検出の製品毎のばらつきを少なくすることができる。

一方、ＰＭＯＳ２４，２５で構成されるカレントミラーに、ＰＭＯＳ２６，２９で構成されるカスコードカレントミラーを抵抗２７を介してカスコード接続したので、ＰＭＯＳ２４，２５で構成されるカレントミラーの動作が高速に適するようになっている。

［第２の実施形態］
図２は、本発明の第２の実施形態に係る電源装置を示す回路図であり、図１中の要素と共通する要素には、共通の符号を付している。

この電源装置は、第１の実施形態の過電流検出回路２０を組込んだ直流コンバータであり、ＰＷＭ制御信号を発生する制御信号発生回路４０と、ドライバ５０と、エラーアンプ回路６０と、抵抗６１，６２とを備えている。
抵抗６１，６２は、キャパシタ１３の一方の電極とグランドＧＮＤとの間に直列に接続され、キャパシタ１３の充電電圧を分圧している。抵抗６１及び抵抗６２の接続点が、エラーアンプ回路６０の一方の入力端子（−）に負帰還接続されている。エラーアンプ回路６０の他方の入力端子（＋）には、基準電圧Ｖ２が与えられている。

エラーアンプ回路６０の出力端子が、制御信号発生回路４０に接続され、制御信号発生回路４０の出力端子がドライバ５０に接続され、ドライバ５０の出力端子が、ＰＭＯＳ１０，２３のゲート及びＮＭＯＳ１１のゲートにＰＷＭ制御信号を与える。ドライバ５０には、過電流検出回路２０の出力信号も与えられている。

このような電源装置では、制御信号発生回路４０がＰＭＯＳ１０，２３をオンさせ、ＮＭＯＳ１１をオフさせる期間を設定するＰＷＭ制御信号を発生し、ドライバ５０に与える。ドライバ５０は、過電流検出回路２０の出力信号が、ＰＭＯＳ１０に過電流が流れていないことを示す場合に、ＰＷＭ制御信号に基づいて、ＰＭＯＳ１０，２３及びＮＭＯＳ１１のゲートを駆動し、ＰＭＯＳ１０，２３とＮＭＯＳ１１とを相補的にオン、オフさせる。ＰＭＯＳ１０，２３がオンしている期間にインダクタ１２にエネルギーが蓄積され、そのエネルギーがＰＭＯＳ１０，２３がオフしている期間にキャパシタ１３に充電される。

抵抗６１，６２は、キャパシタ１３の充電電圧を分圧してエラーアンプ回路６０に帰還する。エラーアンプ回路６０は、帰還された充電電圧と基準電圧Ｖ２との差分電圧を検出し、差分電圧を制御信号発生回路４０に与える。制御信号発生回路４０は、差分電圧の絶対値が少なくなるように、ＰＷＭ制御信号を調整する。これにより、キャパシタ１３の充電電圧が所定の直流電圧に近づく。

ここで、過電流検出回路２０の出力信号が、ＰＭＯＳ１０に過電流が流れたことを示す場合、ドライバ５０は、制御信号発生回路４０からのＰＷＭ制御信号にかかわらず、ＰＭＯＳ１０，２３を強制的にオフさせる。これにより、ＰＭＯＳ１０に流れた過電流が遮断され、ＰＭＯＳ１０が損傷することを防止できる。
尚、本発明は、上記第１、第２の実施形態に限定されず、種々の変形が可能である。

例えば、ＰＭＯＳ１０がＮＭＯＳで構成されている場合には、ＰＭＯＳ２１，２２，２３，２４，２５，２６，２９もＮＭＯＳで構成し、極性を考慮して図１に準じて接続することにより、図１の過電流検出回路２０と同様の効果が得られる。但し、この場合、ＰＭＯＳ２２に相当するＮＭＯＳと定電流源３０の位置が図１とは逆になり、ＰＭＯＳ２１に相当するＮＭＯＳと定電流源２８の位置が図１とは逆になる。

第２の実施形態に示す電源装置は、直流直流コンバータであるが、直流直流コンバータ以外にも、種々の電源装置に過電流検出回路２０を組込むことが可能である。例えば、スイッチングトランジスタとそれに接続されたインダクタコイルとを有する力率改善回路にも、過電流検出回路２０を組込んでもよい。

本発明の第１の実施形態を示す過電流検出回路を示す回路図である。本発明の第２の実施形態を示す電源装置を示す回路図である。従来の過電流検出回路を示す回路図である。

符号の説明

１０，２１，２２，２３，２４，２５，２６，２９ＰＭＯＳ
１２インダクタ
１３キャパシタ
２０過電流検出回路
２０ａ電流路
２０ｂ比較部
４０制御信号発生回路
５０ドライバ
６０エラーアンプ回路
６１，６２抵抗

Claims

制御信号に基づきオン、オフするスイッチングトランジスタに過電流が流れたことを検出する過電流検出回路であって、
前記スイッチングトランジスタと連動してオン、オフする前記スイッチングトランジスタと同種の導電型の第１のトランジスタ、及び、ソースが電源に接続されドレインが前記第１のトランジスタに接続されて該第１のトランジスタの負荷を形成する前記スイッチングトランジスタと同種の導電型の第２のトランジスタを備えた前記スイッチングトランジスタに並列の電流路と、
ソースが電源に接続されて参照電圧を発生する前記スイッチングトランジスタと同種の導電型の第３のトランジスタ、及び前記第１のトランジスタと前記第２のトランジスタの接続点にソースが接続された第４のトランジスタと前記第３のトランジスタのドレインにソースが接続された第５のトランジスタとを有し該第４のトランジスタに流れる電流に相当する電流を出力するカレントミラーを備え、前記第１のトランジスタと前記第２のトランジスタの接続点から発生する電圧と前記参照電圧を比較し、該比較結果に基づき前記カレントミラーが出力する電流によって前記スイッチングトランジスタに過電流が流れたか否かを検出する検出部と、
を備えることを特徴とする過電流検出回路。
前記検出部は、
前記カレントミラーにカスコード接続されたカスコードカレントミラーを備えることを特徴とする請求項１に記載の過電流検出回路。
スイッチングトランジスタと、
前記スイッチングトランジスタをオン、オフさせる制御信号を発生する制御信号発生手段と、
前記スイッチングトランジスタに直列に接続されたインダクタと、
前記インダクタに電流が流れることにより、蓄えられたエネルギーを出力電圧に変換する変換手段と、
請求項１又は２のいずれか１項に記載の過電流検出回路と、
前記過電流検出回路が前記スイッチングトランジスタに過電流が流れたことを検出したときに該スイッチングトランジスタを強制的にオフさせる遮断手段と、
を備えることを特徴とする電源装置。