JP6912350B2 - ボルテージレギュレータ - Google Patents

Description

本発明は、ボルテージレギュレータに関する。

基準電圧と出力電圧とを比較する誤差増幅回路と、抵抗とトランジスタで構成され、誤差増幅回路の出力する電圧を増幅する２段目の増幅回路と、２段目の増幅回路の出力する電圧で制御され、出力電圧を出力する出力トランジスタと、を備えたボルテージレギュレータにおいて、出力トランジスタのゲート電圧がゲート耐圧を超えないよう制限するために、２段目の増幅回路のトランジスタのドレインと出力トランジスタのゲートの間に、ゲートに定電圧を印加された電圧制御トランジスタを設けた従来のボルテージレギュレータが知られている（例えば、特許文献１参照）。

米国特許第７６３３２８０号明細書

電圧制御トランジスタを設けた従来のボルテージレギュレータは、ゲートに閾値電圧より十分に大きい定電圧を印加された電圧制御トランジスタのドレイン電流が負の温度係数を有するので、低温時に出力トランジスタのゲート電圧が低下する。従って、低温時を考慮すると、電圧制御トランジスタのゲートに印加する定電圧は大きくすることができない。このため、出力電圧のドロップアウト電圧を小さくすることが難しい、という課題があった。
本発明は、上記課題に鑑みてなされ、出力トランジスタのゲート耐圧を越えることなく、出力電圧のドロップアウト電圧を小さくすることができるボルテージレギュレータを提供する。

従来の課題を解決するため、本発明のボルテージレギュレータは、出力電圧に基づく電圧と基準電圧の差を増幅した信号を出力する誤差増幅回路と、誤差増幅回路の信号が入力され制御電圧を出力するソース接地増幅回路と、ゲートにソース接地増幅回路の制御電圧が入力され、出力電圧を出力する出力トランジスタを備え、ソース接地増幅回路は、信号経路に正の温度係数を有する電圧で制御されるカスコード回路で構成された電流制限回路を備えることを特徴とする。

本発明のボルテージレギュレータによれば、出力トランジスタの破壊を防止し、出力電圧のドロップアウト電圧を小さくすることができる。

本発明の実施形態のボルテージレギュレータの構成を示す回路図である。 正の温度係数を有する電圧源の一例を示す回路図である。 正の温度係数を有する電圧源の他の例を示す回路図である。 正の温度係数を有する電流源の一例を示す回路図である。 正の温度係数を有する電圧源の他の例を示す回路図である。 本発明の実施形態のボルテージレギュレータの他の構成を示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。

図１は、本実施形態のボルテージレギュレータの回路図である。

本実施形態のボルテージレギュレータは、誤差増幅回路１０６と、基準電圧回路１０３と、出力トランジスタであるＰＭＯＳトランジスタ１０５と、ＮＭＯＳトランジスタ１０７、１０８と、電圧源１０９と、Ｉ／Ｖ変換回路１１０と、グラウンド端子１００と、電源端子１０１と、出力端子１０２を備えている。

Ｉ／Ｖ変換回路１１０は、例えば、ＰＭＯＳトランジスタと抵抗で構成さていれる。また、電圧源１０９とＮＭＯＳトランジスタ１０７、１０８とＩ／Ｖ変換回路１１０は、ソース接地増幅回路を構成する。ＮＭＯＳトランジスタ１０８は、ソース接地増幅回路の信号経路に設けられたカスコード回路である。そして、ソース接地増幅回路とＰＭＯＳトランジスタ１０５は、出力段を構成している。電圧源１０９は、正の温度係数を有する。
誤差増幅回路１０６は、非反転入力端子が基準電圧回路１０３に接続され、反転入力端子が出力端子１０２に接続される。ＮＭＯＳトランジスタ１０７は、ゲートが誤差増幅回路１０６の出力端子に接続され、ソースがグラウンド端子１００に接続され、ドレインがＮＭＯＳトランジスタ１０８のソースに接続される。ＮＭＯＳトランジスタ１０８は、ゲートが電圧源１０９に接続され、ドレインがＰＭＯＳトランジスタ１０５のゲートと、Ｉ／Ｖ変換回路１１０の一方の端子に接続される。Ｉ／Ｖ変換回路１１０の他方の端子は、電源端子１０１に接続される。ＰＭＯＳトランジスタ１０５は、ソースが電源端子１０１に接続され、ドレインが出力端子１０２に接続される。Ｉ／Ｖ変換回路１１０は、ソースが電源端子１０１に接続され、ゲートとドレインが抵抗を介して接続されたＰＭＯＳトランジスタが接続される。

次に、本実施形態のボルテージレギュレータの動作について説明する。

電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０２に出力電圧Ｖｏｕｔを出力する。誤差増幅回路１０６は、基準電圧回路１０３の基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔとを比較した結果の電圧をＮＭＯＳトランジスタ１０７のゲートに出力する。ＮＭＯＳトランジスタ１０７は、誤差増幅回路１０６から受けた電圧をドレイン電流に変換して、ＮＭＯＳトランジスタ１０８を経由してＩ／Ｖ変換回路１１０に入力する。Ｉ／Ｖ変換回路１１０は、入力された電流を電源電圧ＶＤＤ基準の電圧Ｖ１に変換し、ＰＭＯＳトランジスタ１０５のゲートに入力する。誤差増幅回路１０６と出力段は、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆに近づくようＰＭＯＳトランジスタ１０５のゲート電圧を制御する。

出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも高くなると、誤差増幅回路１０６の出力電圧が低くなり、ＮＭＯＳトランジスタ１０７のドレイン電流は小さくなる。このため、Ｉ／Ｖ変換回路１１０の電圧降下が小さくなり、電圧Ｖ１が高くなるので、ＰＭＯＳトランジスタ１０５がオフしていくことによって、出力電圧Ｖｏｕｔは低くなる。

また、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも低くなると、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。この様にして、ボルテージレギュレータは、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆと等しくなるよう動作する。

ここで、ＰＭＯＳトランジスタ１０５のゲート耐圧が、電源端子１０１の電源電圧ＶＤＤよりも低い場合の、ＰＭＯＳトランジスタ１０５のゲート電圧である電圧Ｖ１の過剰な低下による破壊と、ドロップアウト電圧のトレードオフについて考える。電圧Ｖ１は、Ｉ／Ｖ変換回路１１０のインピーダンスをＺ１１０とし、ＮＭＯＳトランジスタ１０８のドレイン電流をＩ１０８とすると、式（１）で表される。
Ｖ１＝ＶＤＤ−Ｚ１１０・Ｉ１０８ （１）

ＮＭＯＳトランジスタ１０８のドレイン電流Ｉ１０８は式（２）で表される。
Ｉ１０８＝μｎ１０８・Ｃｏｘ１０８・Ｋ１０８・（ＶＧＳ１０８−ＶＴＨ１０８）^２ （２）
μｎ１０８はＮＭＯＳトランジスタ１０８の移動度、Ｃｏｘ１０８はＮＭＯＳトランジスタ１０８の単位面積当たりのゲート酸化膜容量、Ｋ１０８はＮＭＯＳトランジスタ１０８のアスペクト比、ＶＧＳ１０８はＮＭＯＳトランジスタ１０８のゲート・ソース間電圧、ＶＴＨ１０８はＮＭＯＳトランジスタ１０８の閾値電圧である。

ＮＭＯＳトランジスタ１０８のゲート・ソース間電圧は、ＮＭＯＳトランジスタ１０８のソース電圧がグラウンド端子１００の電圧に接近した時に最大となる。この時、ＮＭＯＳトランジスタ１０８のゲート・ソース間電圧ＶＧＳ１０８は、電圧源１０９によって与えられる電圧Ｖ２なので、式（２）に代入して式（３）になる。
Ｉ１０８＝μｎ１０８・Ｃｏｘ１０８・Ｋ１０８・（Ｖ２−ＶＴＨ１０８）^２ （３）

式（３）から、電圧Ｖ２を閾値電圧ＶＴＨ１０８よりも十分大きく与えて、ＮＭＯＳトランジスタ１０８の移動度μｎ１０８の負の温度係数と電圧Ｖ２の正の温度係数が打ち消すようにすると、ドレイン電流Ｉ１０８は、温度に対して一定に近づけることが出来る。従って、電圧Ｖ１は、式（１）から温度に対して一定の電圧に近づけることが出来る。

つまり、電圧Ｖ１の最低電圧をＰＭＯＳトランジスタ１０５のゲート耐圧近くまで低くすることが出来る。

図２は、正の温度係数を有する電圧源１０９の一例を示す回路図である。電圧源１０９は、電流源２０１と、ＰＭＯＳトランジスタ２０２、２０３で構成するカレントミラー回路と、抵抗２０４と、出力端子２０５を備えている。

電流源２０１の電流をカレントミラー回路で折り返して抵抗２０４に流すことで、出力端子２０５に電圧Ｖ２を発生させる。例えば、抵抗２０４の抵抗値の温度依存性が小さく、電流源２０１の電流が正の温度係数を有していれば、電圧Ｖ２は正の温度係数を有する電圧となる。

図３は、正の温度係数を有する電圧源１０９の他の例を示す回路図である。図３の電圧源１０９は、図２の電圧源１０９に抵抗２０６を追加している。このように構成すると、抵抗２０４と抵抗２０６の抵抗値の温度係数は打ち消されるため、抵抗値の温度係数は無視して電流源２０１の温度係数を設定することが出来るので、設計の自由度を増すことが出来る。

図４は、図２、３の電圧源１０９の正の温度係数を有する電流源２０１の一例を示す回路図である。電流源２０１は、基準電圧回路４０１と、誤差増幅回路４０２と、ＮＭＯＳトランジスタ４０３と、抵抗４０４を備えている。負帰還回路の作用により、抵抗４０４に基準電圧回路４０１の電圧と等しい電圧が発生する。抵抗４０４に流れる電流は、基準電圧回路４０１の電圧の温度依存性が小さく、抵抗４０４の抵抗値が負の温度係数を有していれば、正の温度係数を有する。

また、正の温度係数を有する電流源２０１として、一般的にバンドギャップリファレンス回路で使用されるＰＴＡＴ電流を生成する回路を用いても良い。

図５は、正の温度係数を有する電圧源１０９の他の例を示す回路図である。

図５の電圧源１０９は、基準電圧回路５０１と、ＮＭＯＳトランジスタ５０２と、負荷５０３を備えている。図５の電圧源１０９は、ソースフォロワと呼ばれ、基準電圧回路５０１の電圧からＮＭＯＳトランジスタ５０２の閾値電圧を引いた電圧Ｖ２を出力端子２０５に出力する。負荷５０３は、抵抗であっても、電流源であっても良い。

一般に、ＮＭＯＳトランジスタの閾値電圧は負の温度係数を有しており、基準電圧回路５０１の電圧の温度依存性を小さくすると、電圧Ｖ２は正の温度係数を有する電圧となる。

以上説明したように、本実施形態のボルテージレギュレータは、正の温度係数を有する電圧Ｖ２を、ソース接地増幅回路の信号経路に設けられた電流制限回路であるＰＭＯＳトランジスタ１０８のゲートに印加することで、電圧Ｖ１の最低電圧をＰＭＯＳトランジスタ１０５のゲート耐圧近くまで低くすることが出来るので、出力電圧Ｖｏｕｔのドロップアウト電圧を小さくすることが出来る。

なお、本実施形態のボルテージレギュレータは、出力端子１０２を誤差増幅回路１０６の反転入力端子に接続しているが、図６に示すように、出力端子１０２とグラウンド端子１００の間に抵抗回路１１１を設けて、抵抗回路１１１の出力を誤差増幅回路１０６の反転入力端子に接続しても良い。

また、Ｉ／Ｖ変換回路１１０は、図の回路に限定されること無く、抵抗だけ、ゲートとドレインが接続されたＰＭＯＳトランジスタだけ、でも良いし、ゲートとドレインが接続されたＰＭＯＳトランジスタと直列に接続された抵抗で構成しても良い。

１０３、４０１、５０１ 基準電圧回路
１０６、４０２ 誤差増幅回路
１０９ 電圧源
１１０ Ｉ／Ｖ変換素子
１１１ 抵抗回路
２０１ 電流源
５０３ 負荷

Claims (4)

1. 出力電圧に基づく電圧と基準電圧の差を増幅した信号を出力する誤差増幅回路と、
   前記誤差増幅回路の信号が入力され、制御電圧を出力するソース接地増幅回路と、
   ゲートに前記ソース接地増幅回路の制御電圧が入力され、前記出力電圧を出力する出力トランジスタと、を備え、
   前記ソース接地増幅回路は、信号経路に正の温度係数を有する電圧で制御されるカスコード回路で構成された電流制限回路を備える
   ことを特徴とするボルテージレギュレータ。
2. 前記ソース接地増幅回路は、
   一端が電源端子に接続されたＩ／Ｖ変換回路と、
   一端が前記Ｉ／Ｖ変換回路の他端に接続された前記電流制限回路と、
   前記電流制限回路の他端と接地端子の間に接続され、ゲートに前記誤差増幅回路の信号が入力される第一のトランジスタと、
   前記Ｉ／Ｖ変換回路の他端に接続された出力端子を備え、
   前記電流制限回路は、
   前記正の温度係数を有する電圧を出力する電圧源と、
   ゲートに前記正の温度係数を有する電圧が入力される第二のトランジスタと、を備えた
   ことを特徴とする請求項１に記載のボルテージレギュレータ。
3. 前記電圧源は、
   正の温度係数を有する電流を流す電流源と、
   前記電流源に基づく電流が流れ、前記正の温度係数を有する電圧を出力する抵抗を備えた
   ことを特徴とする請求項２に記載のボルテージレギュレータ。
4. 前記電圧源は、
   入力端子に定電圧が与えられたソースフォロワで構成された
   ことを特徴とする請求項２に記載のボルテージレギュレータ。

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