JP5078930B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5078930B2 JP5078930B2 JP2009065951A JP2009065951A JP5078930B2 JP 5078930 B2 JP5078930 B2 JP 5078930B2 JP 2009065951 A JP2009065951 A JP 2009065951A JP 2009065951 A JP2009065951 A JP 2009065951A JP 5078930 B2 JP5078930 B2 JP 5078930B2
- Authority
- JP
- Japan
- Prior art keywords
- header
- lead
- source
- gate
- semiconductor pellet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 171
- 239000008188 pellet Substances 0.000 claims abstract description 135
- 230000005669 field effect Effects 0.000 claims abstract description 20
- 238000007789 sealing Methods 0.000 claims description 73
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 17
- 229910052709 silver Inorganic materials 0.000 claims description 17
- 239000004332 silver Substances 0.000 claims description 17
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 239000010931 gold Substances 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 229910000679 solder Inorganic materials 0.000 claims description 5
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910000906 Bronze Inorganic materials 0.000 claims description 2
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 claims description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 239000010974 bronze Substances 0.000 claims description 2
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 claims description 2
- 239000003822 epoxy resin Substances 0.000 claims description 2
- 230000005496 eutectics Effects 0.000 claims description 2
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 claims description 2
- 229920000647 polyepoxide Polymers 0.000 claims description 2
- 229920005989 resin Polymers 0.000 abstract description 75
- 239000011347 resin Substances 0.000 abstract description 75
- 238000004519 manufacturing process Methods 0.000 abstract description 31
- 239000008393 encapsulating agent Substances 0.000 abstract 4
- 239000000463 material Substances 0.000 description 24
- 238000000034 method Methods 0.000 description 21
- 238000000465 moulding Methods 0.000 description 19
- 230000017525 heat dissipation Effects 0.000 description 13
- 239000011159 matrix material Substances 0.000 description 11
- 230000008569 process Effects 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 238000005520 cutting process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000013011 mating Effects 0.000 description 7
- 238000007493 shaping process Methods 0.000 description 6
- 230000020169 heat generation Effects 0.000 description 5
- 241000272168 Laridae Species 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001721 transfer moulding Methods 0.000 description 4
- 238000005452 bending Methods 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000012466 permeate Substances 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 241000587161 Gomphocarpus Species 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
- 238000011179 visual inspection Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
このような高出力で高発熱のMOSFETを述べてある例として特許文献1がある。
このMOSFETは、電界効果トランジスタ(MOSFET要素)が形成され、かつ、小形の平板形状に形成された半導体ペレットと、この半導体ペレットの表面電極と電気的に接続され、かつ、MOSFET要素を電気的に外部に引き出すための複数のインナリードと、放熱性能を高めるためのヘッダと、半導体ペレット、インナリード群およびヘッダの一部を樹脂封止して形成された樹脂封止体とを備えており、半導体ペレットの回路形成面である主面には各インナリードが突起状端子を介して機械的かつ電気的に接続されているとともに、この半導体ペレットの主面と反対側の面である裏面にはヘッダが接合されている。
また、ヘッダはインナリード群とは別体になっているため、インナリードの材質に無関係に放熱性能の良好な材質を用いてヘッダを形成することができ、それによってヘッダの放熱性能を高めることができる。
ここで、内部抵抗分が大きい段階においては外部抵抗分が問題になることは殆どなかった。
ところが、技術革新が進展し、内部抵抗分が小さくなるように改善されて外部抵抗分の大きさが全体の50%程度を越える段階になると、外部抵抗分を無視することができない状況になる。
前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ゲート電極と電気的に接続されたゲート用接続部片を有するインナリードと、前記インナリードに連結され、前記ゲート用接続部片から延在するアウタリードと、を有するゲートリードと、
前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ソース電極と電気的に接続されたソース用接続部片を有するインナリードと、前記インナリードに連結され、前記ソース用接続部片から延在する複数のアウタリードと、を有するソースリードと、
平板形状であって、ヘッダ突出部と、前記半導体ペレットの前記裏面上に配置され、かつ前記半導体ペレットの前記ドレイン電極と電気的に接続されて、その一部が前記半導体ペレットと平面上重なった前記ヘッダ突出部を除く部分と、を備えたヘッダと、
第1方向に伸びる第1の対向する側面と、前記第1方向と直交する方向の第2方向に伸びる第2の対向する側面と、を有し、前記半導体ペレット、前記ゲートリードの前記インナリード、および前記ソースリードの前記インナリードとを封止する封止体と、
を有する半導体装置であって、
前記ゲートリードおよび前記ソースリードの前記アウタリードは、前記封止体の前記第2の対向する側面の第1側面から外側へ向かって突出し、かつ前記第1方向に延在しており、
前記ヘッダの前記ヘッダ突出部は、前記封止体の前記第2の対向する側面の第2側面から外側へ向かって延在しており、
前記ヘッダの前記ヘッダ突出部を除く部分の一部は、前記封止体により封止され、その裏面は、前記封止体から露出しており、
前記ゲートリードおよび前記ソースリードの前記アウタリードは、前記ヘッダがある下方に向かって屈曲され、前記ゲートリードおよび前記ソースリードの裏面と前記ヘッダの裏面とは同一高さになっており、
前記封止体の外側にある前記ヘッダの前記第2方向における前記ヘッダ突出部の幅は、前記ソースリードの前記アウタリードおよび前記ゲートリードの前記アウタリードのうち、前記封止体の前記第1側面の両端部に配置された2つのアウタリードの外側側部間の距離と同一であることを特徴とする。
前記ヘッダの前記ヘッダ突出部は、前記封止体の前記第2の対向する側面の第2側面から外側へ向かって延在しており、
前記ヘッダの前記ヘッダ突出部を除く部分の一部は、前記封止体により封止され、その裏面は、前記封止体から露出しており、
前記ゲートリードおよび前記ソースリードの前記アウタリードは、前記ヘッダがある下方に向かって屈曲され、前記ゲートリードおよび前記ソースリードの裏面と前記ヘッダの裏面とは同一高さになっており、
前記封止体の外側にある前記ヘッダの前記第2方向における前記ヘッダ突出部の幅は、前記ソースリードの前記アウタリードおよび前記ゲートリードの前記アウタリードのうち、前記封止体の前記第1側面の両端部に配置された2つのアウタリードの外側側部間の距離と同一であることを特徴とする。
前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ゲート電極と電気的に接続された第1部分を有するインナリードと、前記インナリードに連結され、前記第1部分から延在するアウタリードと、を有するゲートリードと、
前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ソース電極と電気的に接続された第1部分を有するインナリードと、前記インナリードに連結され、前記第1部分から延在する複数のアウタリードと、を有するソースリードと、
前記半導体ペレットの前記裏面上に配置され、前記半導体ペレットの前記ドレイン電極と電気的に接続された第1部分と、前記第1部分と連結し前記半導体ペレットと平面上重なった第2部分と、を有する平板形状のドレインリードと、
第1方向に伸びる第1の対向する側面と、前記第1方向と直交する方向の第2方向に伸びる第2の対向する側面と、を有し、前記半導体ペレット、前記ゲートリードの前記インナリード、前記ソースリードの前記インナリードおよび前記ドレインリードの前記第2部分の一部を封止する封止体と、を有し、
前記第2部分の裏面は、前記封止体から露出していることを特徴とする。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよいものとする。
さらに、ヘッダ28の下面すなわち半導体ペレット10との接合面28aに対する反対側の面は、樹脂封止体29の下面において露出する露出面28bである。
この説明によって前記MOSFETについての構成の詳細が明らかにされる。
この半導体ペレット10はサブストレート11を備えており、サブストレート11の上にはポリシリコンによってゲート12が下敷きシリコン酸化膜13を介して形成されている。
サブストレート11におけるゲート12の外側に対応するサブストレート11の内部には半導体拡散層部としてのソース14が形成されており、サブストレート11の下部にはドレイン15が形成されている。
絶縁膜16におけるソース14に対向する領域にはソース用コンタクトホール18が複数個、ゲート用コンタクトホール17の片脇においてソース14にそれぞれ貫通するように開設されている。
これら電極パッド19、20はアルミニウム系材料(アルミニウムまたはその合金)がスパッタリング蒸着等の手段により絶縁膜16の上に被着された後に、写真食刻法によってパターンニングされて形成されたものである。
すなわち、絶縁膜16の上に被着されたアルミニウム系材料は各コンタクトホール17、18の内部にそれぞれ充填されるため、この充填部によってそれぞれ形成された電極パッド19、20はゲート12およびソース14とにそれぞれ電気的に接続された状態になっている。
他方、サブストレート11の下面にはドレイン用電極パッド21がアルミニウム系材料を被着されて形成されている。
すなわち、ネイルヘッド(熱圧着)式ワイヤボンディング装置またはネイルヘッド超音波(熱圧着)式ワイヤボンディング装置によって、パッドの上にワイヤ先端のボールが圧着(第一ボンディング)された後に、ボールとワイヤとの接続部位においてワイヤが引き千切られることによって形成されたバンプである。
これら外枠、セクション枠によって形成される略長方形の枠体(フレーム)内に単位リードフレーム31が構成されている。
両ダム部材34、34の内側端辺における一端部にはゲート用インナリード35が一対、それぞれダム部材34と直角に一体的に突設されており、両ゲート用インナリード35、35間には矩形の平板形状のゲート用接続部片35aが一体的に形成されている。
両ダム部材34、34の内側端辺における残りの部分にはソース用インナリード36が複数本(図示例では六本)、同数本(同じく三本)ずつ分配されて長さ方向に等ピッチをもってそれぞれ突設されており、対向するソース用インナリード36群間には長方形平板形状のソース用接続部片36aが一体的に形成されている。
図示しないが、ゲート用接続部片35aとソース用接続部片36aの一主面の表面には錫(Sn)や金(Au)等を用いたメッキ処理が、半導体ペレット10に突設されたバンプ22、23による機械的かつ電気的接続作用が適正に実施されるように被着されている。
両ダム部材34、34の外側端辺における各ソース用インナリード36と対向する位置のそれぞれには、各ソース用アウタリード38が各ソース用インナリード36の延長になるようにそれぞれ突設されている。
そして、隣合うアウタリード同士および両セクション枠33、33との間には、後述する樹脂封止体29の成形に際して図6に示すレジン(モールド用樹脂)60の流れを堰き止めるためのダム34aがそれぞれ形成されている。
この際、多連リードフレーム30はボンディング装置(図示せず)によって一方向に歩進送りされる。そして、歩進送りされる多連リードフレーム30の途中に配設されているインナリードボンディングステージにおいて、半導体ペレット10は単位リードフレーム31に下方から対向されるとともに、各バンプ22および23が各インナリード35および36の接続部片35a、36aにそれぞれ整合されてボンディング工具により熱圧着されることにより、多連リードフレーム30に組み付けられる。
そして、半導体ペレット10のゲート用電極パッド19および各ソース用電極パッド20と、ゲート用インナリード35のゲート用接続部片35aおよびソース用インナリード36のソース用接続部片36aとの間には、ゲート用接続部25およびソース用接続部26がそれぞれ形成される。
したがって、ゲート用接続部25によってゲート用電極パッド19とゲート用インナリード35とが機械的かつ電気的に接続され、一方、ソース用接続部26によってソース用電極パッド20とソース用インナリード36とが機械的かつ電気的に接続された状態になるとともに、これらの機械的接続によって半導体ペレット10が単位リードフレーム31に機械的に接続された状態すなわち固定的に組み付けられた状態になる。
すなわち、ヘッダ28の上面(半導体ペレット側の接合面28a)にAgペースト等の導電性および熱伝導性の良好な接着材が塗布された後に、半導体ペレット10の裏面10bが当接されて接着される。
これにより、半導体ペレット10のドレイン用電極パッド21とヘッダ28とを機械的かつ電気的に接続するドレイン用接続部27が、この接着材層によって形成された状態になる。
下型52の合わせ面61にはカル56がポット54との対向位置に配されて没設されている。カル56にはレジン60をキャビティー53に注入するためのゲート57の一端部が接続されており、ゲート57の他端部は下型キャビティー凹部53bに接続されている。
下型キャビティー凹部53bのゲート57と対向する対辺にはスルーゲート58が接続されており、スルーゲート58は隣接した下型キャビティー凹部53bの対向辺に接続されている。スルーゲート58は上流側のキャビティー53に充填されたレジン60を流通(スルー)させて下流側のキャビティー53に充填して行くように構成されている。
下型52の合わせ面61には逃げ凹所59が単位リードフレーム31の厚みを逃げ得るように、多連リードフレーム30の外形よりも若干大きめの長方形で、その厚さと略等しい寸法の一定深さに没設されている。
すなわち、両セクション枠33、33および両ダム部材34、34が押さえられることによって全周が保持された状態になるため、ヘッダ28の下面はインナリード35、36群の弾性力によって下型キャビティー凹部53bの底面に強く押接された状態になる。
この際、ヘッダ28の下面は下型キャビティー凹部53bの底面に密着された状態になっていることにより、レジン60がヘッダ28の下面に漏洩することが防止されるため、ヘッダ28の下面の外周縁に薄いレジンばり(レジンフラッシュ)が発生するのを防止することができる。
この組立体の樹脂封止体29の内部には、半導体ペレット10、インナリード35、36群と共に、半導体ペレット10の裏面10bに結合されたヘッダ28の一部(側面)も樹脂封止された状態になっている。
この状態において、ヘッダ28はその半導体ペレット側の接合面28aと反対側の端面が樹脂封止体29の表面から露出した状態になっている。すなわち、ヘッダ28の半導体ペレット側の接合面28aと反対側には樹脂封止体29から露出した露出面28bが形成され、さらに、アウタリード37、38群は樹脂封止体29の長辺側の両側側面から直角に突出した状態になっている。
樹脂封止体29の内部において、半導体ペレット10のゲート用電極パッド19はゲート用インナリード35にゲート用接続部25によって、半導体ペレット10のソース用電極パッド20はソース用インナリード36にソース用接続部26によって、半導体ペレット10の裏面10bに形成されたドレイン用電極パッド21はヘッダ28にドレイン用接続部27によってそれぞれ機械的かつ電気的に接続されている。
ヘッダ28の下面は樹脂封止体29の下面において露出した状態で露出面28bとなっており、ヘッダ28のこの露出面28bの外周縁にはレジンばりは発生していない。
すなわち、MOSFET1のゲート用アウタリード37はプリント配線基板3の本体4に形成されたゲート用ランド5に、ソース用アウタリード38はソース用ランド6に、ドレイン用電極パッド21が接続されたヘッダ28はドレイン用ランド7にそれぞれ整合されてリフロー半田付けされる。
このようにMOSFET1はプリント配線基板3に表面実装されるため、外部抵抗分は大幅に低減されることになる。
また、ヘッダ28がプリント配線基板3のドレイン用ランド7に半田付けされるため、外部抵抗分が大幅に低減されるばかりでなく、半導体ペレット10の発熱が熱伝導によってプリント配線基板3に放出されることにより、放熱性能が大幅に向上される。
つまり、図11(a)に示すように、それぞれのインナリード35、36は、それぞれゲート用接続部片35a(インナリード連結部)、ソース用接続部片36a(インナリード連結部)に連結され、かつ支持されている。
さらに、インナリード36が分割されて支持されていることにより、インナリード36と樹脂封止体29との接触面積が増え、これにより、パッケージ2の内部への吸湿もしにくくなり、その結果、MOSFET70の耐湿性を向上できる。
したがって、MOSFET70をプリント配線基板3(図8参照)等に実装する際には、アウタリード差し込み形の半導体装置とは異なり、MOSFET70を吸着保持等によって移し換えるだけであり、実装を容易にできる。
これは、前記プリント配線基板3に形成されている従来のフットパターン(基板端子)との共有化を図るものであり、これにより、MOSFET70をプリント配線基板3上に実装する際に、従来のフットパターンを変えることなく、そのまま実装することができる。
これにより、樹脂封止体29とヘッダ28との接合面積を増加させることができ、その結果、両者の密着性を向上できる。したがって、樹脂封止体29へのクラックの形成を防止でき、これにより、MOSFET70の品質を向上することができる。
これは、MOSFET70の製造工程においてモールドを行う前の段階で、ヘッダ接合材である銀ペースト39の外観検査を行う際に、図23(a)に示すように、隣合ったインナリード間の隙間から銀ペースト39の有無を検査することを可能にするものである。
これにより、アウタリード37、38の曲げ成形時のストレスを緩和することができるとともに、MOSFET70の耐湿テストなどにおける水分の半導体ペレット10までの侵入到達時間を長くすることができ、その結果、MOSFET70の吸湿性を向上できる。
なお、ゲート用バンプ22およびソース用バンプ23は、例えば、Auや半田等によって形成されるものである。
ただし、マトリクスフレーム40における前記一つの群内のマトリクスの数は、2行×2列に限定されるものではなく、これ以外の数であってもよい。
さらに、四つのヘッダ28を一体としたヘッダフレーム41を用いることにより、単品構造のヘッダ28や二つのヘッダ28を一体とした構造のものを用いる場合と比べてスループットを向上できる。
また、フリップチップ実装後の半導体ペレット10の主面10aとゲート用接続部片35aおよびソース用接続部片36aとの位置関係は、図17(c)に示すものと同様になる。
さらに、1本のゲート用のインナリード35を支持するゲート用接続部片35aも半導体ペレット10の主面10a上にソース用接続部片36aと絶縁されてかつ並んで配置され、インナリード35の基端部35bも半導体ペレット10の主面10aにおける内側領域上に配置されている。
続いて、図19(a)、(b)に示すように、4つの半導体ペレット10の各裏面10bにヘッダフレーム41の各ヘッダ28を載置する。
さらに、半導体ペレット10を加圧するとともに、スクラブなどを行って、これにより、各ヘッダ28と各半導体ペレット10の裏面10bとをそれぞれ銀ペースト39を介して接合する。
これは、図23(a)に示すソース用接続部片36aの幅寸法Sが、半導体ペレット10の前記幅Sと対応する幅より小さく形成されているため、銀ペースト39が半導体ペレット10よりはみ出ているかどうかを確認するものであり、はみ出ている場合に合格とするものである。
これは、図23(b)に示すように、ヘッダ28において前記アウタリード配列方向と同方向の幅(V)が半導体ペレット10の同方向の長さより狭く形成されていることにより、銀ペースト39がヘッダ28よりはみ出ているかどうかを確認するものである。
また、図21に示すように、ヘッダ28の露出面28bが上型51のキャビティー底面に密着した状態でレジン注入が行われるため、レジン硬化後に、ヘッダ28の半導体ペレット10との接合面28aと反対側の面すなわち露出面28bを樹脂封止体29から露出させることができ、さらに、アウタリード37、38の突出方向と反対の方向にヘッダ突出部28cを突出させて樹脂封止体29を形成できる。
また、この切断・成形工程では、アウタリード37、38を図22(b)に示すように、ガル・ウイング形状に屈曲する。
なお、MOSFET70の製造工程において、ステップS3のフリップチップからステップS6の切断・成形までは、ヘッダ28の露出面28b側を上方に向けて工程間移動させる。
これにより、電気的抵抗値を低減(例えば、約0.1mΩ程度)することができ、その結果、MOSFET80の電気的特性を向上できるとともに、放熱性も向上できる。
さらに、前記バンプは金によって形成するに限らず、半田等によって形成してもよい。
また、本発明は、IGBT(Insulating Gate Bipolar Transistor)や、高出力のバイポーラトランジスタのような3端子のトランジスタ用パッケージにも適用できる。
Claims (11)
- 電界効果トランジスタが形成され、前記電界効果トランジスタのゲート電極とソース電極とが形成された主面と、前記主面とは反対側にあって前記電界効果トランジスタのドレイン電極が形成された裏面と、を有する半導体ペレットと、
前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ゲート電極と電気的に接続されたゲート用接続部片を有するインナリードと、前記インナリードに連結され、前記ゲート用接続部片から延在するアウタリードと、を有するゲートリードと、
前記半導体ペレットの前記主面上に配置され、前記半導体ペレットの前記ソース電極と電気的に接続されたソース用接続部片を有するインナリードと、前記インナリードに連結され、前記ソース用接続部片から延在する複数のアウタリードと、を有するソースリードと、
平板形状であって、ヘッダ突出部と、前記半導体ペレットの前記裏面上に配置され、かつ前記半導体ペレットの前記ドレイン電極と電気的に接続されて、その一部が前記半導体ペレットと平面上重なった前記ヘッダ突出部を除く部分と、を備えたヘッダと、
第1方向に伸びる第1の対向する側面と、前記第1方向と直交する方向の第2方向に伸びる第2の対向する側面と、を有し、前記半導体ペレット、前記ゲートリードの前記インナリード、および前記ソースリードの前記インナリードとを封止する封止体と、
を有する半導体装置であって、
前記ゲートリードおよび前記ソースリードの前記アウタリードは、前記封止体の前記第2の対向する側面の第1側面から外側へ向かって突出し、かつ前記第1方向に延在しており、
前記ヘッダの前記ヘッダ突出部は、前記封止体の前記第2の対向する側面の第2側面から外側へ向かって延在しており、
前記ヘッダの前記ヘッダ突出部を除く部分の一部は、前記封止体により封止され、その裏面は、前記封止体から露出しており、
前記ゲートリードおよび前記ソースリードの前記アウタリードは、前記ヘッダがある下方に向かって屈曲され、前記ゲートリードおよび前記ソースリードの裏面と前記ヘッダの裏面とは同一高さになっており、
前記封止体の外側にある前記ヘッダの前記第2方向における前記ヘッダ突出部の幅は、前記ソースリードの前記アウタリードおよび前記ゲートリードの前記アウタリードのうち、前記封止体の前記第1側面の両端部に配置された2つのアウタリードの外側側部間の距離と同一であることを特徴とする半導体装置。 - 前記ヘッダの前記ヘッダ突出部の形状は、平板形状の略四角形であることを特徴とする請求項1に記載の半導体装置。
- 前記ヘッダの前記ヘッダ突出部を除く部分の外周には段差部が設けられていることを特徴とする請求項1に記載の半導体装置。
- 前記段差部は前記封止体で覆われていることを特徴とする請求項3に記載の半導体装置。
- 前記ゲートリードおよび前記ソースリードの前記インナリードは、前記半導体ペレットの前記ゲート電極および前記ソース電極とそれぞれ突起状端子を介して電気的に接続されていることを特徴とする請求項1に記載の半導体装置。
- 前記突起状端子は、金または半田により形成されていることを特徴とする請求項4に記載の半導体装置。
- 前記第2方向における前記ヘッダの前記封止体に覆われた部分の幅は、前記第2方向における前記半導体ペレットの幅よりも狭いことを特徴とする請求項1に記載の半導体装置。
- 前記半導体ペレットのドレイン電極と前記ヘッダとは、銀ペースト、半田、金−錫共晶層のいずれかを介して電気的に接続されていることを特徴とする請求項1に記載の半導体装置。
- 前記ヘッダは、銅、銅合金、アルミニウムのいずれかで形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記ソースリードおよび前記ゲートリードは、鉄−ニッケル合金、燐青銅、銅および銅合金のいずれかで形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記封止体は、エポキシ樹脂であることを特徴とする請求項1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009065951A JP5078930B2 (ja) | 1999-02-17 | 2009-03-18 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1999038124 | 1999-02-17 | ||
JP3812499 | 1999-02-17 | ||
JP2009065951A JP5078930B2 (ja) | 1999-02-17 | 2009-03-18 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006065662A Division JP4450800B2 (ja) | 1999-02-17 | 2006-03-10 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009170932A JP2009170932A (ja) | 2009-07-30 |
JP5078930B2 true JP5078930B2 (ja) | 2012-11-21 |
Family
ID=12516715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009065951A Expired - Fee Related JP5078930B2 (ja) | 1999-02-17 | 2009-03-18 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6573119B1 (ja) |
JP (1) | JP5078930B2 (ja) |
WO (1) | WO2000049656A1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10144324A1 (de) * | 2001-09-10 | 2003-03-27 | Delphi Tech Inc | Elektrisches Modul |
TW523894B (en) * | 2001-12-24 | 2003-03-11 | Siliconware Precision Industries Co Ltd | Semiconductor device and its manufacturing method |
JP2003264265A (ja) * | 2002-03-08 | 2003-09-19 | Mitsubishi Electric Corp | 電力用半導体装置 |
JP3891123B2 (ja) * | 2003-02-06 | 2007-03-14 | セイコーエプソン株式会社 | 半導体装置、電子デバイス、電子機器、及び半導体装置の製造方法 |
JP4110992B2 (ja) * | 2003-02-07 | 2008-07-02 | セイコーエプソン株式会社 | 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 |
JP2004259886A (ja) * | 2003-02-25 | 2004-09-16 | Seiko Epson Corp | 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 |
JP2004281818A (ja) * | 2003-03-17 | 2004-10-07 | Seiko Epson Corp | 半導体装置、電子デバイス、電子機器、キャリア基板の製造方法、半導体装置の製造方法および電子デバイスの製造方法 |
JP4069771B2 (ja) * | 2003-03-17 | 2008-04-02 | セイコーエプソン株式会社 | 半導体装置、電子機器および半導体装置の製造方法 |
JP2004281919A (ja) * | 2003-03-18 | 2004-10-07 | Seiko Epson Corp | 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 |
JP2004281920A (ja) * | 2003-03-18 | 2004-10-07 | Seiko Epson Corp | 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 |
JP3680839B2 (ja) * | 2003-03-18 | 2005-08-10 | セイコーエプソン株式会社 | 半導体装置および半導体装置の製造方法 |
JP4096774B2 (ja) * | 2003-03-24 | 2008-06-04 | セイコーエプソン株式会社 | 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法 |
JP2004349495A (ja) * | 2003-03-25 | 2004-12-09 | Seiko Epson Corp | 半導体装置、電子デバイス、電子機器および半導体装置の製造方法 |
JP4819320B2 (ja) * | 2003-05-28 | 2011-11-24 | 株式会社オクテック | 半導体装置の製造方法 |
US7525187B2 (en) * | 2006-10-13 | 2009-04-28 | Infineon Technologies Ag | Apparatus and method for connecting components |
US8637341B2 (en) * | 2008-03-12 | 2014-01-28 | Infineon Technologies Ag | Semiconductor module |
JP6582678B2 (ja) * | 2015-07-27 | 2019-10-02 | 三菱電機株式会社 | 半導体装置 |
JP7150461B2 (ja) | 2018-04-24 | 2022-10-11 | ローム株式会社 | 半導体装置 |
US20210043466A1 (en) | 2019-08-06 | 2021-02-11 | Texas Instruments Incorporated | Universal semiconductor package molds |
JP6967627B2 (ja) * | 2020-05-08 | 2021-11-17 | アオイ電子株式会社 | 半導体装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4542259A (en) * | 1984-09-19 | 1985-09-17 | Olin Corporation | High density packages |
FR2596607A1 (fr) * | 1986-03-28 | 1987-10-02 | Bull Sa | Procede de montage d'un circuit integre sur une carte de circuits imprimes, boitier de circuit integre en resultant et ruban porteur de circuits integres pour la mise en oeuvre du procede |
US5150193A (en) * | 1987-05-27 | 1992-09-22 | Hitachi, Ltd. | Resin-encapsulated semiconductor device having a particular mounting structure |
JPH04114455A (ja) * | 1990-09-05 | 1992-04-15 | Seiko Epson Corp | 半導体装置及びその実装構造 |
JP2901091B2 (ja) * | 1990-09-27 | 1999-06-02 | 株式会社日立製作所 | 半導体装置 |
JP2941523B2 (ja) | 1991-10-25 | 1999-08-25 | ローム株式会社 | 半導体装置 |
JPH06302722A (ja) * | 1993-04-19 | 1994-10-28 | Nippon Steel Corp | 放熱部材及びこの放熱部材を用いた半導体パッケージ |
JP3233507B2 (ja) * | 1993-08-13 | 2001-11-26 | 株式会社東芝 | 半導体装置 |
JP3027512B2 (ja) | 1994-08-23 | 2000-04-04 | 株式会社日立製作所 | パワーmosfet |
JPH09129798A (ja) | 1995-10-27 | 1997-05-16 | Rohm Co Ltd | 電子部品およびその製法 |
JPH11233712A (ja) * | 1998-02-12 | 1999-08-27 | Hitachi Ltd | 半導体装置及びその製法とそれを使った電気機器 |
US6249041B1 (en) * | 1998-06-02 | 2001-06-19 | Siliconix Incorporated | IC chip package with directly connected leads |
JP3871486B2 (ja) * | 1999-02-17 | 2007-01-24 | 株式会社ルネサステクノロジ | 半導体装置 |
-
1999
- 1999-08-09 US US09/889,159 patent/US6573119B1/en not_active Expired - Lifetime
- 1999-08-09 WO PCT/JP1999/004290 patent/WO2000049656A1/ja active Application Filing
-
2009
- 2009-03-18 JP JP2009065951A patent/JP5078930B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6573119B1 (en) | 2003-06-03 |
JP2009170932A (ja) | 2009-07-30 |
WO2000049656A1 (fr) | 2000-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3871486B2 (ja) | 半導体装置 | |
JP5078930B2 (ja) | 半導体装置 | |
US9589868B2 (en) | Packaging solutions for devices and systems comprising lateral GaN power transistors | |
US6492739B2 (en) | Semiconductor device having bumper portions integral with a heat sink | |
US6756658B1 (en) | Making two lead surface mounting high power microleadframe semiconductor packages | |
JP3027512B2 (ja) | パワーmosfet | |
US20100164078A1 (en) | Package assembly for semiconductor devices | |
US20070045785A1 (en) | Reversible-multiple footprint package and method of manufacturing | |
US20050139982A1 (en) | Method of manufacturing a semiconductor device | |
JP2009140962A (ja) | 半導体装置およびその製造方法 | |
KR20170086828A (ko) | 메탈범프를 이용한 클립 본딩 반도체 칩 패키지 | |
US5299091A (en) | Packaged semiconductor device having heat dissipation/electrical connection bumps and method of manufacturing same | |
JP4190250B2 (ja) | 半導体装置 | |
JP3685659B2 (ja) | 半導体装置の製造方法 | |
JP4450800B2 (ja) | 半導体装置の製造方法 | |
JP4084984B2 (ja) | 半導体装置の製造方法 | |
JP2660732B2 (ja) | 半導体装置 | |
JP2004172448A (ja) | 半導体装置 | |
JP3614386B2 (ja) | パワーmosfet | |
JP2007251218A (ja) | パワーmosfetの製造方法およびパワーmosfet | |
JP3995661B2 (ja) | パワーmosfetの製造方法 | |
JP3938525B2 (ja) | 半導体装置の製造方法 | |
JP3747991B2 (ja) | 半導体装置の製造方法 | |
JPH11340400A (ja) | 半導体装置およびその製造方法並びにそれに使用されるリードフレーム | |
JPH11260975A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100629 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110408 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110419 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110613 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111018 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111215 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120515 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120614 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120828 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120828 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150907 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |