JPH09129798A - 電子部品およびその製法 - Google Patents
電子部品およびその製法Info
- Publication number
- JPH09129798A JPH09129798A JP28043395A JP28043395A JPH09129798A JP H09129798 A JPH09129798 A JP H09129798A JP 28043395 A JP28043395 A JP 28043395A JP 28043395 A JP28043395 A JP 28043395A JP H09129798 A JPH09129798 A JP H09129798A
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- lead
- component chip
- leads
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ワイボンレスで面実装型の電子部品であって
も、バンプ電極とリード端子との電気的接続の信頼性を
向上させた電子部品およびその製法を提供する。 【解決手段】 一面に複数個のバンプ電極４ａ，４ｂを
有する電子部品チップ４と、該複数個のバンプ電極およ
び前記電子部品チップの他面にそれぞれ電気的に接続さ
れるリード２、３および１と、前記電子部品チップの周
囲を被覆するパッケージ７とからなり、前記電子部品チ
ップの他面と接続される前記リード１の端部が大きなフ
ォーミング加工が施されている。
も、バンプ電極とリード端子との電気的接続の信頼性を
向上させた電子部品およびその製法を提供する。 【解決手段】 一面に複数個のバンプ電極４ａ，４ｂを
有する電子部品チップ４と、該複数個のバンプ電極およ
び前記電子部品チップの他面にそれぞれ電気的に接続さ
れるリード２、３および１と、前記電子部品チップの周
囲を被覆するパッケージ７とからなり、前記電子部品チ
ップの他面と接続される前記リード１の端部が大きなフ
ォーミング加工が施されている。
Description
【０００１】
【発明の属する技術分野】本発明はワイヤボンディング
をしないでリードの先端を電子部品チップのバンプ電極
に直接接続する面実装に適した電子部品およびその製法
に関する。さらに詳しくは、バンプ電極と接続するリー
ドが複数個ある場合にも、リードとバンプ電極との接続
を確実にして信頼性を向上させた電子部品およびその製
法に関する。
をしないでリードの先端を電子部品チップのバンプ電極
に直接接続する面実装に適した電子部品およびその製法
に関する。さらに詳しくは、バンプ電極と接続するリー
ドが複数個ある場合にも、リードとバンプ電極との接続
を確実にして信頼性を向上させた電子部品およびその製
法に関する。
【０００２】ここにバンプ電極とは、他のリードと接続
される電極でリードが直接接続され得るように突起状に
形成された電極を意味する。
される電極でリードが直接接続され得るように突起状に
形成された電極を意味する。
【０００３】
【従来の技術】ダイオードなどの半導体装置で、ワイヤ
ボンディングをしないで直接リードの先端をバンプ電極
などに電気的に接続し、パッケージ外部に導出されるリ
ードを実質的に同一面に形成する、いわゆるワイボンレ
ス面実装型半導体装置は、たとえばつぎのように製造さ
れる。
ボンディングをしないで直接リードの先端をバンプ電極
などに電気的に接続し、パッケージ外部に導出されるリ
ードを実質的に同一面に形成する、いわゆるワイボンレ
ス面実装型半導体装置は、たとえばつぎのように製造さ
れる。
【０００４】たとえば３端子型ダイオードは、図４また
は図５（ａ）に断面図が示されるように、ダイパッド部
１ａがリードフレームの面Ａと同じか、それより僅かに
高く形成されたリードフレームのダイパッド部１ａに半
導体チップ４をダイボンディングし、ついでバンプ電極
４ａと接続するリード端部２ａをもちあげるフォーミン
グ加工をし、横ずらしをしてハンダづけなどにより電気
的に接続し、そののちエポキシ樹脂などによりモールド
してパッケージ７を形成し、各リード１、２をリードフ
レームから切り離して半導体装置を形成している。
は図５（ａ）に断面図が示されるように、ダイパッド部
１ａがリードフレームの面Ａと同じか、それより僅かに
高く形成されたリードフレームのダイパッド部１ａに半
導体チップ４をダイボンディングし、ついでバンプ電極
４ａと接続するリード端部２ａをもちあげるフォーミン
グ加工をし、横ずらしをしてハンダづけなどにより電気
的に接続し、そののちエポキシ樹脂などによりモールド
してパッケージ７を形成し、各リード１、２をリードフ
レームから切り離して半導体装置を形成している。
【０００５】図４に示される構造の半導体装置では、各
リード１、２を切り離したのち、図４に示されるように
リード１、２のフォーミング加工をして面実装をするこ
とができるようにされたり、基板のスルーホールに各リ
ードを差し込んでハンダづけできるように延ばすなどの
種々のフォーミング加工が施される。なお、図４〜５に
おいて、５は半導体チップをダイボンディングするプリ
フォーム材、６はバンプ電極４ａとリード端部２ａとを
電気的に接続するハンダである。
リード１、２を切り離したのち、図４に示されるように
リード１、２のフォーミング加工をして面実装をするこ
とができるようにされたり、基板のスルーホールに各リ
ードを差し込んでハンダづけできるように延ばすなどの
種々のフォーミング加工が施される。なお、図４〜５に
おいて、５は半導体チップをダイボンディングするプリ
フォーム材、６はバンプ電極４ａとリード端部２ａとを
電気的に接続するハンダである。
【０００６】図４または図５（ａ）に示される構造の半
導体装置は、樹脂の外部に導出されるリード１、２の先
端ががすべてパッケージ７の底面と実質的に同一面とな
り、このままプリント基板などに面実装をすることがで
きる。なお、図５（ａ）に示される構造の半導体装置で
は、リードフレームの状態でダイパッド部１ａが少しも
ちあげられているが、ダイパッド部１ａの下側もパッケ
ージ７用の樹脂で被覆して水分の侵入を防止するもの
で、この高さは０．１〜０．２ｍｍ程度である。そのた
め、リードフレームをロール状に巻いてもつぶれること
がなく、リードフレームの形成の際に同時にフォーミン
グされる。
導体装置は、樹脂の外部に導出されるリード１、２の先
端ががすべてパッケージ７の底面と実質的に同一面とな
り、このままプリント基板などに面実装をすることがで
きる。なお、図５（ａ）に示される構造の半導体装置で
は、リードフレームの状態でダイパッド部１ａが少しも
ちあげられているが、ダイパッド部１ａの下側もパッケ
ージ７用の樹脂で被覆して水分の侵入を防止するもの
で、この高さは０．１〜０．２ｍｍ程度である。そのた
め、リードフレームをロール状に巻いてもつぶれること
がなく、リードフレームの形成の際に同時にフォーミン
グされる。
【０００７】一方、バンプ電極４ａと接続される側のリ
ードは、さらに半導体チップの厚さとバンプ電極の高さ
分高くもちあげられるとともに、半導体チップ側に横ず
らしをして重ねるため、ダイボンディングをしたのちに
さらに半導体チップの厚さ分以上の高さだけもちあげら
れ、そののち押し下げるフォーミング加工がなされてい
る。
ードは、さらに半導体チップの厚さとバンプ電極の高さ
分高くもちあげられるとともに、半導体チップ側に横ず
らしをして重ねるため、ダイボンディングをしたのちに
さらに半導体チップの厚さ分以上の高さだけもちあげら
れ、そののち押し下げるフォーミング加工がなされてい
る。
【０００８】
【発明が解決しようとする課題】半導体チップ４の一面
に形成されるバンプ電極が複数個存在する電子部品チッ
プの場合、前述の方法で製造すると、もちあげるリード
の数も複数個となる。そのため、図５（ｂ）に示される
ように、もちあげられるリード端部２ａ、３ａの電子部
品チップ（半導体チップ）４に対する高さがばらつくと
いう問題がある。このような高さのばらつきが発生する
と、バンプ電極と接触しないリード端部３ａが発生し、
信頼性が低下するという問題がある。
に形成されるバンプ電極が複数個存在する電子部品チッ
プの場合、前述の方法で製造すると、もちあげるリード
の数も複数個となる。そのため、図５（ｂ）に示される
ように、もちあげられるリード端部２ａ、３ａの電子部
品チップ（半導体チップ）４に対する高さがばらつくと
いう問題がある。このような高さのばらつきが発生する
と、バンプ電極と接触しないリード端部３ａが発生し、
信頼性が低下するという問題がある。
【０００９】本発明はこのような問題を解決し、ワイボ
ンレスで面実装に適した電子部品であっても、バンプ電
極とリード端部との電気的接続の信頼性を向上させた電
子部品およびその製法を提供することを目的とする。
ンレスで面実装に適した電子部品であっても、バンプ電
極とリード端部との電気的接続の信頼性を向上させた電
子部品およびその製法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明による電子部品
は、一面に複数個のバンプ電極を有する電子部品チップ
と、該複数個のバンプ電極および前記電子部品チップの
他面にそれぞれ電気的に接続されるリードと、前記電子
部品チップの周囲を被覆するパッケージとからなり、前
記電子部品チップの他面と接続される前記リードの端部
において大きなフォーミング加工が施されている。
は、一面に複数個のバンプ電極を有する電子部品チップ
と、該複数個のバンプ電極および前記電子部品チップの
他面にそれぞれ電気的に接続されるリードと、前記電子
部品チップの周囲を被覆するパッケージとからなり、前
記電子部品チップの他面と接続される前記リードの端部
において大きなフォーミング加工が施されている。
【００１１】前記バンプ電極および前記他面にそれぞれ
接続され前記パッケージから外部に導出される前記リー
ドの先端部が前記パッケージの底面と実質的に同一面に
形成されている場合に、リードの先端部において大きな
フォーミング加工が施されやすいため、とくに効果が大
きい。
接続され前記パッケージから外部に導出される前記リー
ドの先端部が前記パッケージの底面と実質的に同一面に
形成されている場合に、リードの先端部において大きな
フォーミング加工が施されやすいため、とくに効果が大
きい。
【００１２】ここに実質的に同一面とは、モールドパッ
ケージから導出される各リードの先端が該パッケージの
底面とほぼ平行な面に形成され、さらなる特別なリード
フォーミングをしなくても容易にプリンと基板などに面
実装できる程度であることを意味する。
ケージから導出される各リードの先端が該パッケージの
底面とほぼ平行な面に形成され、さらなる特別なリード
フォーミングをしなくても容易にプリンと基板などに面
実装できる程度であることを意味する。
【００１３】本発明の電子部品の製法は、（ａ）リード
フレームにおける電子部品チップをボンディングするダ
イパッドを該リードフレームの面より押し下げ、（ｂ）
前記ダイパッドに電子部品チップをボンディングし、
（ｃ）前記リードフレームのダイパッド部と前記電子部
品チップのバンプ電極と接続されるリードとを相対的に
横方向にずらせて位置合わせをし、（ｄ）前記電子部品
チップの各電極と前記リードの各々とを電気的に接続し
たのちパッケージ用樹脂でモールドすることを特徴とす
る。
フレームにおける電子部品チップをボンディングするダ
イパッドを該リードフレームの面より押し下げ、（ｂ）
前記ダイパッドに電子部品チップをボンディングし、
（ｃ）前記リードフレームのダイパッド部と前記電子部
品チップのバンプ電極と接続されるリードとを相対的に
横方向にずらせて位置合わせをし、（ｄ）前記電子部品
チップの各電極と前記リードの各々とを電気的に接続し
たのちパッケージ用樹脂でモールドすることを特徴とす
る。
【００１４】
【発明の実施の形態】つぎに、本発明の電子部品および
その製法について図面を参照しながら説明をする。
その製法について図面を参照しながら説明をする。
【００１５】図１（ａ）は、本発明の電子部品の一実施
形態である３端子型ダイオードの断面説明図、図１
（ｂ）および図１（ｃ）はそれぞれ図１（ａ）のＢ−Ｂ
線断面説明図および底面図、図２は他の構造の３端子型
ダイオードの断面説明図、図３は図１の３端子型ダイオ
ードの製造工程を説明する図である。
形態である３端子型ダイオードの断面説明図、図１
（ｂ）および図１（ｃ）はそれぞれ図１（ａ）のＢ−Ｂ
線断面説明図および底面図、図２は他の構造の３端子型
ダイオードの断面説明図、図３は図１の３端子型ダイオ
ードの製造工程を説明する図である。
【００１６】図１〜２に示される本実施形態の３端子型
ダイオードは、電子部品チップである半導体チップ４が
２個の直列ダイオードを内蔵し、その両端の端子が半導
体チップ４の一面である表面にバンプ電極４ａ、４ｂで
２個形成され、２個のダイオードの接続点の端子が半導
体チップ４の他面である裏面に形成され、表面に２個、
裏面に１個の３端子ダイオードが形成されている。この
２個のバンプ電極４ａ、４ｂにそれぞれリードフレーム
の各リード２、３の端部２ａ、３ａが電気的に接続さ
れ、半導体チップ４の他面側はリードフレームのダイパ
ッド１ａと電気的に接続されている。
ダイオードは、電子部品チップである半導体チップ４が
２個の直列ダイオードを内蔵し、その両端の端子が半導
体チップ４の一面である表面にバンプ電極４ａ、４ｂで
２個形成され、２個のダイオードの接続点の端子が半導
体チップ４の他面である裏面に形成され、表面に２個、
裏面に１個の３端子ダイオードが形成されている。この
２個のバンプ電極４ａ、４ｂにそれぞれリードフレーム
の各リード２、３の端部２ａ、３ａが電気的に接続さ
れ、半導体チップ４の他面側はリードフレームのダイパ
ッド１ａと電気的に接続されている。
【００１７】すなわち、半導体チップ４の各電極端子と
リードとの間を金線などのワイヤボンディングで連結し
ない、いわゆるワイボンレスタイプにおいて、本発明で
は半導体チップ４の１端子側の面である他面側と接続さ
れるリードの端部（ダイパッド１ａ）が大きくフォーミ
ング加工されていることに特徴がある。なお、各符号は
図４〜５と同じ部分を示し、その説明を省略する。
リードとの間を金線などのワイヤボンディングで連結し
ない、いわゆるワイボンレスタイプにおいて、本発明で
は半導体チップ４の１端子側の面である他面側と接続さ
れるリードの端部（ダイパッド１ａ）が大きくフォーミ
ング加工されていることに特徴がある。なお、各符号は
図４〜５と同じ部分を示し、その説明を省略する。
【００１８】この種のワイボンレスタイプの電子部品で
は、電子部品チップの電極端子（バンプ電極）との電気
的接続のため、およびリードを横ずらしして重ねるた
め、電子部品チップの厚さ分の２倍程度リードフレーム
の一方のリードまたはそのリードと接続される仲介リー
ドをもちあげ、そののち上下戻しをする大きなフォーミ
ング加工をしなければならない。
は、電子部品チップの電極端子（バンプ電極）との電気
的接続のため、およびリードを横ずらしして重ねるた
め、電子部品チップの厚さ分の２倍程度リードフレーム
の一方のリードまたはそのリードと接続される仲介リー
ドをもちあげ、そののち上下戻しをする大きなフォーミ
ング加工をしなければならない。
【００１９】本発明では電子部品チップと接続のため、
上下に移動させるリードの加工を大きなフォーミング加
工とよび、この大きなフォーミング加工を施すリードを
電子部品チップの１端子側と接続するリード側にしたも
のである。このようにすることにより、複数のリードを
同時に大きくフォーミング加工をする必要がないため、
リード間で高さのばらつきが生じることがなく、電子部
品チップの電極端子とリードとの接続不良などが発生せ
ず信頼性の高い電子部品が得られる。
上下に移動させるリードの加工を大きなフォーミング加
工とよび、この大きなフォーミング加工を施すリードを
電子部品チップの１端子側と接続するリード側にしたも
のである。このようにすることにより、複数のリードを
同時に大きくフォーミング加工をする必要がないため、
リード間で高さのばらつきが生じることがなく、電子部
品チップの電極端子とリードとの接続不良などが発生せ
ず信頼性の高い電子部品が得られる。
【００２０】図１に示される例では、多端子側のリード
２、３の端部２ａ、３ａにも若干の段差が設けられてい
るが、これは半導体チップ４のバンプ電極４ａ、４ｂと
ボンディングされるリード端部２ａ、３ａを完全にパッ
ケージ用樹脂で被覆するためのもので、電子部品チップ
の両面にリードを配置するための加工ではない。そのた
め、段差の高さも０．１〜０．２ｍｍ程度で、リードフ
レームの製造時に同時に形成され、高さがばらつくこと
無く一定に形成される。一方、１端子側のリードはこの
高さと、電子部品チップの厚さおよびバンプ電極の高さ
と、さらにずらせ重ねのためにもちあげられる高さの合
計分の大きなフォーミング加工が施される。
２、３の端部２ａ、３ａにも若干の段差が設けられてい
るが、これは半導体チップ４のバンプ電極４ａ、４ｂと
ボンディングされるリード端部２ａ、３ａを完全にパッ
ケージ用樹脂で被覆するためのもので、電子部品チップ
の両面にリードを配置するための加工ではない。そのた
め、段差の高さも０．１〜０．２ｍｍ程度で、リードフ
レームの製造時に同時に形成され、高さがばらつくこと
無く一定に形成される。一方、１端子側のリードはこの
高さと、電子部品チップの厚さおよびバンプ電極の高さ
と、さらにずらせ重ねのためにもちあげられる高さの合
計分の大きなフォーミング加工が施される。
【００２１】本発明で、大きなフォーミング加工を施す
という意味は、電子部品チップとの電気的接続の際に電
子部品チップの両面と接続するため、リードフレームの
一方のリードを電子部品チップの厚さ以上の寸法で電子
部品チップの一面側または他面側に加工することを意味
する。
という意味は、電子部品チップとの電気的接続の際に電
子部品チップの両面と接続するため、リードフレームの
一方のリードを電子部品チップの厚さ以上の寸法で電子
部品チップの一面側または他面側に加工することを意味
する。
【００２２】つぎに、図１に示される３端子型ダイオー
ドの製法について図３を参照しながら説明する。
ドの製法について図３を参照しながら説明する。
【００２３】まず、図３（ａ）に示されるようなリード
フレーム１０をその長手方向に沿って供給する。このリ
ードフレーム１０は、前述のように、半導体チップのバ
ンプ電極と接続されるリード２、３の端部２ａ、３ａが
パッケージ用樹脂で被覆されるように、０．１〜０．２
ｍｍ程度リードフレーム１０の面より低くなるようにフ
ォーミング加工が施されているが、これはリードフレー
ム１０の製造時に形成されているもので、この状態でロ
ール状に巻きつけられ、変形することなく供給される。
なお、図３（ａ）において、１１はセクションバーで、
リード１とリード２、３とをずらせ重ねする際の変形を
吸収する部材であり、１２、１３はそれぞれフレーム枠
である。
フレーム１０をその長手方向に沿って供給する。このリ
ードフレーム１０は、前述のように、半導体チップのバ
ンプ電極と接続されるリード２、３の端部２ａ、３ａが
パッケージ用樹脂で被覆されるように、０．１〜０．２
ｍｍ程度リードフレーム１０の面より低くなるようにフ
ォーミング加工が施されているが、これはリードフレー
ム１０の製造時に形成されているもので、この状態でロ
ール状に巻きつけられ、変形することなく供給される。
なお、図３（ａ）において、１１はセクションバーで、
リード１とリード２、３とをずらせ重ねする際の変形を
吸収する部材であり、１２、１３はそれぞれフレーム枠
である。
【００２４】つぎに、半導体チップ４をボンディングす
るダイパッド１ａに半導体チップ４を通常の方法でダイ
ボンディングしたのち、またはダイパッド１ａを一部押
し下げたのち半導体チップ４をダイボンディングし、さ
らにダイパッド１ａを押し下げてフォーミング加工をす
る。この押し下げる全体の高さは、半導体チップ４の厚
さとバンプ電極４ａの高さおよびリード２、３の端部２
ａ、３ａの段差分、ならびにずらせ重ねのための段差の
和程度で、たとえば０．４〜０．６ｍｍ程度である（図
３（ｂ）参照）。
るダイパッド１ａに半導体チップ４を通常の方法でダイ
ボンディングしたのち、またはダイパッド１ａを一部押
し下げたのち半導体チップ４をダイボンディングし、さ
らにダイパッド１ａを押し下げてフォーミング加工をす
る。この押し下げる全体の高さは、半導体チップ４の厚
さとバンプ電極４ａの高さおよびリード２、３の端部２
ａ、３ａの段差分、ならびにずらせ重ねのための段差の
和程度で、たとえば０．４〜０．６ｍｍ程度である（図
３（ｂ）参照）。
【００２５】つぎに、図３（ｃ）に示されるように、リ
ードフレーム１０のフレーム枠１２と１３の相対移動を
行い、半導体チップ４のバンプ電極４ａ、４ｂとリード
端部２ａ、３ａとの位置合わせを行い、上下戻しをし、
バンプ電極４ａ、４ｂとリード端部２ａ、３ａとをハン
ダづけする。ついで、エポキシ樹脂などの合成樹脂でモ
ールドをし、リードフレームから各リード１、２、３を
切り離し、図３（ｄ）に断面図で示されるような半導体
装置が形成される。なお、他の符号は図１と同じ部分を
示す。
ードフレーム１０のフレーム枠１２と１３の相対移動を
行い、半導体チップ４のバンプ電極４ａ、４ｂとリード
端部２ａ、３ａとの位置合わせを行い、上下戻しをし、
バンプ電極４ａ、４ｂとリード端部２ａ、３ａとをハン
ダづけする。ついで、エポキシ樹脂などの合成樹脂でモ
ールドをし、リードフレームから各リード１、２、３を
切り離し、図３（ｄ）に断面図で示されるような半導体
装置が形成される。なお、他の符号は図１と同じ部分を
示す。
【００２６】前記各実施形態のリード形状は面実装構造
に適した形状であったが、面実装構造の場合にリードの
大きなフォーミング加工が行われる場合が多く、本発明
を適用するのに好ましい。しかし、本発明は面実装構造
に限定されることなく、パッケージから導出される外部
リードの形状はどのようにフォーミング加工が施されて
いてもよい。
に適した形状であったが、面実装構造の場合にリードの
大きなフォーミング加工が行われる場合が多く、本発明
を適用するのに好ましい。しかし、本発明は面実装構造
に限定されることなく、パッケージから導出される外部
リードの形状はどのようにフォーミング加工が施されて
いてもよい。
【００２７】以上の実施形態では、３端子型ダイオード
の例であったが、３端子に限らず、４端子以上の多端子
の場合にも適用でき、さらにダイオード以外のトランジ
スタなどの半導体装置や、コンデンサなど、一面が１端
子で他面が多端子の電子部品をリードで直接接続する電
子部品に適用できる。
の例であったが、３端子に限らず、４端子以上の多端子
の場合にも適用でき、さらにダイオード以外のトランジ
スタなどの半導体装置や、コンデンサなど、一面が１端
子で他面が多端子の電子部品をリードで直接接続する電
子部品に適用できる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
電子部品チップをボンディングしたのち、リードとの電
気的接続のためのリードのフォーミング加工を電子部品
チップの一面側に設けられるバンプ電極と接続するリー
ド側ではなく、電子部品チップの他面側で接続されるリ
ードで行っているため、多端子側のリードの高さにばら
つきが生じることなく安定した接続が得られ、信頼性の
高い電子部品が得られる。
電子部品チップをボンディングしたのち、リードとの電
気的接続のためのリードのフォーミング加工を電子部品
チップの一面側に設けられるバンプ電極と接続するリー
ド側ではなく、電子部品チップの他面側で接続されるリ
ードで行っているため、多端子側のリードの高さにばら
つきが生じることなく安定した接続が得られ、信頼性の
高い電子部品が得られる。
【図１】本発明の電子部品の一実施形態の説明図であ
る。
る。
【図２】本発明の電子部品の一実施形態の他の構造の説
明図である。
明図である。
【図３】図１の電子部品の製法の説明図である。
【図４】従来の３端子ダイオードの断面説明図である。
【図５】従来の３端子ダイオードの断面説明図である。
１ リード １ａ ダイパッド（リード端部） ２、３ リード ２ａ、３ａ リード端部 ４ 半導体チップ ４ａ、４ｂ バンプ電極 ７ パッケージ
Claims (3)
- 【請求項１】 一面に複数個のバンプ電極を有する電子
部品チップと、該複数個のバンプ電極および前記電子部
品チップの他面にそれぞれ電気的に接続されるリード
と、前記電子部品チップの周囲を被覆するパッケージと
からなり、前記電子部品チップの他面と接続される前記
リードの端部において大きなフォーミング加工が施され
てなる電子部品。 - 【請求項２】 前記バンプ電極および前記他面にそれぞ
れ接続され前記パッケージから外部に導出される前記リ
ードの先端部が前記パッケージの底面と実質的に同一面
に形成されてなる請求項１記載の電子部品。 - 【請求項３】 （ａ）リードフレームにおける電子部品
チップをボンディングするダイパッドを該リードフレー
ムの面より押し下げ、（ｂ）前記ダイパッドに電子部品
チップをボンディングし、（ｃ）前記リードフレームの
ダイパッド部と前記電子部品チップのバンプ電極と接続
されるリードとを相対的に横方向にずらせて位置合わせ
をし、（ｄ）前記電子部品チップの各電極と前記リード
の各々とを電気的に接続したのちパッケージ用樹脂でモ
ールドすることを特徴とする電子部品の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28043395A JPH09129798A (ja) | 1995-10-27 | 1995-10-27 | 電子部品およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28043395A JPH09129798A (ja) | 1995-10-27 | 1995-10-27 | 電子部品およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129798A true JPH09129798A (ja) | 1997-05-16 |
Family
ID=17624993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28043395A Pending JPH09129798A (ja) | 1995-10-27 | 1995-10-27 | 電子部品およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129798A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223634A (ja) * | 1999-01-28 | 2000-08-11 | Hitachi Ltd | 半導体装置 |
| US6479888B1 (en) | 1999-02-17 | 2002-11-12 | Hitachi, Ltd. | Semiconductor device and a method of manufacturing the same |
| US6573119B1 (en) | 1999-02-17 | 2003-06-03 | Hitachi, Ltd. | Semiconductor device and method of manufacture thereof |
| US7332757B2 (en) | 1999-01-28 | 2008-02-19 | Renesas Technology Corp. | MOSFET package |
| JP2009021630A (ja) * | 2008-09-24 | 2009-01-29 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1995
- 1995-10-27 JP JP28043395A patent/JPH09129798A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7985991B2 (en) | 1999-01-28 | 2011-07-26 | Renesas Electronics Corporation | MOSFET package |
| US7342267B2 (en) | 1999-01-28 | 2008-03-11 | Renesas Technology Corp. | MOSFET package |
| US8816411B2 (en) | 1999-01-28 | 2014-08-26 | Renesas Electronics Corporation | Mosfet package |
| US8455986B2 (en) | 1999-01-28 | 2013-06-04 | Renesas Electronics Corporation | Mosfet package |
| US7394146B2 (en) | 1999-01-28 | 2008-07-01 | Renesas Tehcnology Corp. | MOSFET package |
| US7332757B2 (en) | 1999-01-28 | 2008-02-19 | Renesas Technology Corp. | MOSFET package |
| US8183607B2 (en) | 1999-01-28 | 2012-05-22 | Renesas Electronics Corporation | Semiconductor device |
| JP2000223634A (ja) * | 1999-01-28 | 2000-08-11 | Hitachi Ltd | 半導体装置 |
| US7400002B2 (en) | 1999-01-28 | 2008-07-15 | Renesas Technology Corp. | MOSFET package |
| US7160760B2 (en) | 1999-02-17 | 2007-01-09 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| US7812464B2 (en) | 1999-02-17 | 2010-10-12 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing for high output MOSFET |
| US7385279B2 (en) | 1999-02-17 | 2008-06-10 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| US6479888B1 (en) | 1999-02-17 | 2002-11-12 | Hitachi, Ltd. | Semiconductor device and a method of manufacturing the same |
| US6812554B2 (en) | 1999-02-17 | 2004-11-02 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| US6573119B1 (en) | 1999-02-17 | 2003-06-03 | Hitachi, Ltd. | Semiconductor device and method of manufacture thereof |
| JP2009021630A (ja) * | 2008-09-24 | 2009-01-29 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5770888A (en) | Integrated chip package with reduced dimensions and leads exposed from the top and bottom of the package | |
| KR100226737B1 (ko) | 반도체소자 적층형 반도체 패키지 | |
| US7008824B2 (en) | Method of fabricating mounted multiple semiconductor dies in a package | |
| JP4102012B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| KR100204753B1 (ko) | 엘오씨 유형의 적층 칩 패키지 | |
| US4974057A (en) | Semiconductor device package with circuit board and resin | |
| US20020027273A1 (en) | Semiconductor package and fabricating method thereof | |
| JP2000133767A (ja) | 積層化半導体パッケ―ジ及びその製造方法 | |
| US6791166B1 (en) | Stackable lead frame package using exposed internal lead traces | |
| JPH09129798A (ja) | 電子部品およびその製法 | |
| JP2001035961A (ja) | 半導体装置及びその製造方法 | |
| JPH11307673A (ja) | 半導体装置とその製造方法 | |
| US6441472B1 (en) | Semiconductor device and method of manufacturing the same | |
| JPH05343610A (ja) | 混成集積回路装置 | |
| JP2998726B2 (ja) | 半導体装置及びその製造方法 | |
| KR100464561B1 (ko) | 반도체 패키지 및 이것의 제조방법 | |
| KR100507131B1 (ko) | 엠씨엠 볼 그리드 어레이 패키지 형성 방법 | |
| KR970002136B1 (ko) | 반도체 패키지 | |
| JP2503029B2 (ja) | 薄型構造の半導体装置の製造方法 | |
| KR100819794B1 (ko) | 리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법 | |
| KR200169976Y1 (ko) | 반도체 패키지 | |
| JPH10242381A (ja) | 複数のｉｃチップを備えた密封型半導体装置の構造 | |
| KR100566780B1 (ko) | 적층형 멀티 칩 패키지 제조 방법 및 이를 이용한 적층형 멀티 칩 패키지 | |
| US6472731B2 (en) | Solder clad lead frame for assembly of semiconductor devices and method | |
| KR100537893B1 (ko) | 리드 프레임과 이를 이용한 적층 칩 패키지 |