JP4190250B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4190250B2 JP4190250B2 JP2002309506A JP2002309506A JP4190250B2 JP 4190250 B2 JP4190250 B2 JP 4190250B2 JP 2002309506 A JP2002309506 A JP 2002309506A JP 2002309506 A JP2002309506 A JP 2002309506A JP 4190250 B2 JP4190250 B2 JP 4190250B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- gate
- lead
- bump
- electrode pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、例えば、MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor 。金属酸化膜半導体電界効果トランジスタ)に適用して有効な技術に関する。
【0002】
【従来の技術】
高出力で高発熱の半導体装置の一例として、MOSFETと呼ばれるトランジスタがあり、このMOSFETは電池駆動装置の電源やスイッチ、自動車電装品、モータ駆動用制御装置等の電子機器や電気機器のあらゆる分野に使用されている。従来のこの種のMOSFETとしては、電界効果トランジスタ(MOSFET要素)が作り込まれて小形の平板形状に形成された半導体ペレットと、この半導体ペレットの電極パッドと電気的に接続されてMOSFET要素を電気的に外部に引き出すための複数のインナリードと、放熱性能を高めるためのヘッダと、半導体ペレット、インナリード群およびヘッダの一部を樹脂封止して形成された樹脂封止体とを備えており、半導体ペレットの回路形成面である第一主面には各インナリードが突起状端子を介して機械的かつ電気的に接続されているとともに、この半導体ペレットの第一主面と反対側の第二主面にはヘッダが接合されているものがある(例えば、特許文献1参照)。
【0003】
【特許文献1】
特開2000−307017号公報
【0004】
【発明が解決しようとする課題】
前記したMOSFETにおいては、ソース用電極パッドが突起状端子を介して接続されるインナリードが広い面積を有する平板形状に形成されているために、半導体ペレットがインナリードにフリップチップボンディングされる際に、半導体ペレットが損傷される場合があるという問題点や、樹脂封止体の成形工程においてはレジンの未充填が発生する場合があるという問題点が本発明者によって明らかにされた。
【0005】
本発明の目的は、半導体ペレットの損傷およびレジンの未充填を防止することができる半導体装置およびその製造方法を提供することにある。
【0006】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、次の通りである。
【0008】
(a)MOSFETを含み、第一主面および前記第一主面と反対側の第二主面を有し、前記第一主面に前記MOSFETのゲート用電極パッドおよびソース用電極パッドが形成され、前記第二主面に前記MOSFETのドレイン用電極パッドが形成された半導体ペレットと、
(b)前記ゲート用電極パッドおよび前記ソース用電極パッド上にそれぞれ形成されたゲート用バンプおよびソース用バンプと、
(c)前記ゲート用電極パッドおよび前記ソース用電極パッド上とそれぞれ電気的に接続されたゲート用リードおよびソース用リードと、
(d)前記ドレイン用電極パッドと機械的かつ電気的に接続されたヘッダと、
(e)前記ヘッダの一部、前記ゲート用リードの一部、前記ソース用リードの一部および前記半導体ペレットを覆う樹脂封止体と、を含み、
(f)前記ゲート用リードのうち前記樹脂封止体の内部に位置するゲート用インナリードは、前記ゲート用バンプに接続され、
(g)前記ソース用電極パッド上には互いに平行な複数の直線が設定されており、前記ソース用バンプは、前記複数の直線のそれぞれに沿って複数個ずつ配置されており、
(h)前記ソース用リードのうち前記樹脂封止体の内部に位置するソース用インナリードは、前記複数個のソース用バンプに接続され、
(i)前記半導体ペレット上の前記ソース用インナリードには、 厚さ方向に貫通するスリットが前記複数の直線間のそれぞれに設けられ、
(j)前記スリットのそれぞれは長方形の平面形状を有し、その長辺は前記複数の直線のそれぞれに沿う前記複数個のソース用バンプのうち両端に位置する2個の最外部間の距離よりも長く、
(k)前記スリットのそれぞれの平面形状は、その全周が前記ソース用インナリードに囲まれている、ことを特徴とする半導体装置。
【0009】
前記した手段によれば、フリップチップボンディングに際して、インナリードに加わる熱応力をスリットによって吸収することができるので、半導体ペレットに損傷が発生するのを防止することができる。また、スリットがインナリードに開設されていることにより、樹脂封止体の成形に際して、レジンがスリットを流通してインナリードの半導体ペレット側に流れ込むので、レジンの未充填が発生するのを防止することができる。
【0010】
【発明の実施の形態】
以下、本発明の一実施の形態を図面に即して説明する。
【0011】
本実施の形態において、本発明に係る半導体装置は、高出力で高発熱のパワーMOSトランジスタとも呼ばれるMOSFETとして、図1に示されているように構成されている。
【0012】
図1に示されたMOSFET1は、MOSFET要素が第一主面10aに作り込まれて平板形状に形成された半導体ペレット10と、ゲート用接続部片35aを有するゲート用インナリード35と、ソース用接続部片36aを有するソース用インナリード36と、ゲート用接続部片35aと半導体ペレット10とを電気的に接続する突起状端子(バンプ)から形成されたゲート用接続部(接続部)25と、ソース用接続部片36aと半導体ペレット10とを電気的に接続する突起状端子(バンプ)から形成されたソース用接続部(接続部)26と、インナリード35、36にそれぞれ接続された各アウタリード37、38と、放熱性能を高めるためのヘッダ28と、半導体ペレット10、インナリード35、36およびヘッダ28の一部を樹脂封止した樹脂封止体29とを備えている。
【0013】
半導体ペレット10はゲート用接続部片35aおよびソース用接続部片36aにゲート用接続部25およびソース用接続部26によって確実に固着されている。ソース用接続部片36aは複数個のソース用接続部26に跨がる広い面積を有する平板形状に形成されており、ソース用接続部片36aの中間部には複数本のスリット36bがソース用接続部26を仕切るように配列されて厚さ方向に開設されている。複数本のスリット36bには樹脂封止体29の樹脂が充填された状態になっており、この充填された樹脂によってソース用接続部片36aは樹脂封止体29に確実に固着されている。半導体ペレット10の第一主面10aと反対側の第二主面10bには樹脂封止体29から露出するヘッダ28が機械的および電気的に接続されており、アウタリード37、38はそれぞれガル・ウイング形状に屈曲されている。
【0014】
半導体ペレット10のゲート用電極パッド19はゲート用インナリード35にゲート用接続部25によって、半導体ペレット10のソース用電極パッド20はソース用インナリード36にソース用接続部26によって、半導体ペレット10の第二主面10bに形成されたドレイン用電極パッド21はヘッダ28にドレイン用接続部27によってそれぞれ機械的かつ電気的に接続されている。ヘッダ28の半導体ペレット10との接合面28aと反対側の主面28bは樹脂封止体29の下面において露出されている。
【0015】
次に、前記構成に係るMOSFETの製造方法を説明する。この説明によって前記MOSFETについての構成の詳細が明らかにされる。
【0016】
このMOSFETの製造方法においては、図2に示された半導体ペレット10、図3に示された多連リードフレーム30および図5に示されたヘッダ28が、半導体ペレット準備工程、リードフレーム準備工程およびヘッダ準備工程においてそれぞれ準備される。
【0017】
図2に示された半導体ペレット10は、MOSFET1の製造工程の所謂前工程においてウエハ状態にてMOSFET要素を適宜作り込んだ後に、小さい正方形の薄板形状に分断(ダイシング)することにより製造したものである。この半導体ペレット10はサブストレート11を備えており、サブストレート11の上にはポリシリコンによってゲート12が下敷きシリコン酸化膜13を介して形成されている。サブストレート11におけるゲート12の外側に対応するサブストレート11の内部には半導体拡散層部としてのソース14が形成されており、サブストレート11の下部にはドレイン15が形成されている。サブストレート11の上にはCVD酸化膜等からなる絶縁膜16がゲート12およびソース14を被覆するように形成されており、この絶縁膜16におけるゲート12に対向する位置にはゲート用コンタクトホール17が一個、ゲート12に貫通するように開設されている。絶縁膜16におけるソース14に対向する領域にはソース用コンタクトホール18が複数個、ゲート用コンタクトホール17の片脇においてソース14にそれぞれ貫通するように開設されている。
【0018】
ゲート用コンタクトホール17の内部にはゲート用電極パッド19が形成され、各ソース用コンタクトホール18の内部にはソース用電極パッド20がそれぞれ形成されている。これら電極パッド19、20はアルミニウム系材料(アルミニウムまたはその合金)がスパッタリング蒸着等の手段により絶縁膜16の上に被着された後に、写真食刻法によってパターンニングされて形成されたものである。すなわち、絶縁膜16の上に被着されたアルミニウム系材料は各コンタクトホール17、18の内部にそれぞれ充填されるため、この充填部によってそれぞれ形成された電極パッド19、20はゲート12およびソース14とにそれぞれ電気的に接続された状態になっている。他方、サブストレート11の下面にはドレイン用電極パッド21がアルミニウム系材料を被着されて形成されている。
【0019】
ゲート用電極パッド19および複数個のソース用電極パッド20の上には、リンシリケートガラスやポリイミド系樹脂等の絶縁材料からなる保護膜24が被着されており、保護膜24のゲート用電極パッド19およびソース用電極パッド20にそれぞれ対向する位置にはゲート用バンプ22および各ソース用バンプ23がそれぞれ突設されている。これらバンプ22、23は金(Au)線が使用されたスタッドバンプボンディング(SBB)法によって形成されたものである。すなわち、ネイルヘッド(熱圧着)式ワイヤボンディング装置またはネイルヘッド超音波(熱圧着)式ワイヤボンディング装置によって、パッドの上にワイヤ先端のボールが圧着(第一ボンディング)された後に、ボールとワイヤとの接続部位においてワイヤが引き千切られることによって形成されたバンプである。
【0020】
図3に示された多連リードフレーム30は、鉄−ニッケル合金や燐青銅またはヘッダ28と同じ材質の銅合金等の導電性が良好な材料からなる薄板が用いられて、打抜きプレス加工またはエッチング加工等の手段により一体成形されている。この多連リードフレーム30には複数の単位リードフレーム31が一方向に一列に並設されている。但し、図3では、一つのMOSFET分(一単位分)のみが図示されている。
【0021】
単位リードフレーム31は位置決め孔32aが開設されている外枠32を一対備えており、両外枠32、32は所定の間隔で平行になるように配されて一連にそれぞれ延設されている。隣合う単位リードフレーム31、31間には一対のセクション枠33、33が両外枠32、32の間に互いに平行に配されて一体的に架設されている。これら外枠、セクション枠によって形成される略長方形の枠体(フレーム)内に単位リードフレーム31が構成されている。
【0022】
単位リードフレーム31において、両外枠32、32の間にはダム部材34がセクション枠33と平行に一体的に架設されている。ダム部材34の内側端辺における一端部にはゲート用インナリード35がダム部材34と直角に一体的に突設されており、ゲート用インナリード35には矩形の平板形状のゲート用接続部片35aが一体的に形成されている。ダム部材34の内側端辺における残りの部分にはソース用インナリード36が複数本(図示例では三本)、長さ方向に等ピッチをもってそれぞれ突設されており、ソース用インナリード36群間には広い面積を有する長方形の平板形状のソース用接続部片36aが一体的に形成されている。ソース用接続部片36aには複数本の細長いスリット36bが長手方向に間隔を置かれて配置されて、配列方向と直交する方向に延在するように開設されている。複数本のスリット36bの配置は半導体ペレット10の第一主面10aに形成されたソース用電極パッド20の隣り合うもの同士を仕切るように設定されている。図示しないが、ゲート用接続部片35aとソース用接続部片36aの一主面の表面には錫(Sn)や金(Au)等を用いたメッキ処理が、半導体ペレット10に突設されたバンプ22、23による機械的かつ電気的接続作用が適正に実施されるように被着されている。
【0023】
ダム部材34の外側端辺におけるゲート用インナリード35と対向する位置には、ゲート用アウタリード37がゲート用インナリード35の延長になるように突設されている。ダム部材34の外側端辺における各ソース用インナリード36と対向する位置のそれぞれには、各ソース用アウタリード38が各ソース用インナリード36の延長になるようにそれぞれ突設されている。そして、隣合うアウタリード同士および両外枠32、32との間には、後述する樹脂封止体29の成形に際して図6に示すレジン(モールド用樹脂)60の流れを堰き止めるためのダム34aがそれぞれ形成されている。一対の外枠32、32とソース用接続部片36aの両短辺との間には、一対の吊りリード39、39が架設されている。
【0024】
以上のように構成されたリードフレームには半導体ペレット10が、インナリードボンディング工程において図4に示されているようにボンディングされる。この際、多連リードフレーム30はボンディング装置(図示せず)によって一方向に歩進送りされ、歩進送りされる多連リードフレーム30の途中に配設されたインナリードボンディングステージにおいて、半導体ペレット10は単位リードフレーム31に下方から対向されるとともに、各バンプ22および23が各インナリード35および36の接続部片35a、36aにそれぞれ整合されてボンディング工具により熱圧着されることにより、多連リードフレーム30に組み付けられる。すなわち、各バンプ22、23が各接続部片35a、36aに加熱下で押接されると、バンプ22、23が各接続部片35a、36aに熱圧着によって接続する。そして、半導体ペレット10のゲート用電極パッド19および各ソース用電極パッド20と、ゲート用インナリード35のゲート用接続部片35aおよびソース用インナリード36のソース用接続部片36aとの間には、ゲート用接続部25およびソース用接続部26がそれぞれ形成される。したがって、ゲート用接続部25によってゲート用電極パッド19とゲート用インナリード35とが機械的かつ電気的に接続され、ソース用接続部26によってソース用電極パッド20とソース用インナリード36とが機械的かつ電気的に接続された状態になる。これらの機械的接続によって半導体ペレット10が単位リードフレーム31に機械的に接続された状態すなわち固定的に組み付けられた状態になる。
【0025】
ところで、ソース用接続部片36aが広い面積に形成されていると、ソース用接続部片36aと複数個のソース用電極パッド20とが複数個のバンプ23によって熱圧着される際に、ソース用接続部片36aの熱膨張が大きくなることにより、ソース用電極パッド20には大きな応力がバンプ23を介して作用するために、半導体ペレット10が損傷する懸念がある。しかし、本実施の形態においては、ソース用接続部片36aには複数本のスリット36bが隣り合うソース用電極パッド20、20を仕切るように配置されて開設されていることにより、ソース用接続部片36aの熱膨張は小さくなるために、大きな応力がソース用電極パッド20にバンプ23を介して作用するのを防止することができ、その結果、半導体ペレット10が損傷するのを防止することができる。
【0026】
以上のようにして多連リードフレーム30にインナリードボンディングされた半導体ペレット10の第二主面10bには、銅系材料(銅または銅合金)等の導電性および熱伝導性の良好な材料が用いられて図5に示されているように半導体ペレット10よりも大きい略正方形の平板形状に形成されたヘッダ28が機械的かつ電気的に接続される。すなわち、Agペースト等の導電性および熱伝導性の良好な接着材がヘッダ28の上面(半導体ペレット側の接合面)28aに塗布された後に、半導体ペレット10の第二主面10bが当接されて接着される。これにより、半導体ペレット10のドレイン用電極パッド21とヘッダ28とを機械的かつ電気的に接続するドレイン用接続部27が、この接着材層によって形成された状態になる。なお、ヘッダ28の上面28aにおけるヘッダ突出部28cとの境面の中央部には固定穴28dが長方形に没設されている。
【0027】
以上のように組み立てられたヘッダ付き半導体ペレット10と多連リードフレーム30との組立体40には、樹脂封止体成形工程においてエポキシ樹脂等の絶縁性樹脂からなる樹脂封止体29が、図6に示されたトランスファ成形装置50を使用されて各単位リードフレーム31について同時成形される。
【0028】
図6に示されたトランスファ成形装置50はシリンダ装置等(図示せず)によって互いに型締めされる一対の上型51と下型52とを備えており、上型51と下型52との合わせ面には上型キャビティー凹部53aと、下型キャビティー凹部53bとが互いに協働してキャビティー53を形成するように複数組(一組のみが図示されている。)没設されている。上型51の合わせ面にはポット54が開設されており、ポット54にはシリンダ装置(図示せず)により進退されるプランジャ55が成形材料としてのモールド樹脂すなわちレジン60を送給し得るように挿入されている。下型52の合わせ面にはカル56がポット54との対向位置に配されて没設されている。カル56にはレジン60をキャビティー53に注入するためのゲート57の一端部が接続されており、ゲート57の他端部は下型キャビティー凹部53bに接続されている。下型キャビティー凹部53bのゲート57と対向する対辺にはスルーゲート58が接続されており、スルーゲート58は隣接した下型キャビティー凹部53bの対向辺に接続されている。スルーゲート58は上流側のキャビティー53に充填されたレジン60を流通(スルー)させて下流側のキャビティー53に充填して行くように構成されている。下型52の合わせ面には逃げ凹所59が単位リードフレーム31の厚みを逃げ得るように、多連リードフレーム30の外形よりも若干大きめの長方形で、その厚さと略等しい寸法の一定深さに没設されている。
【0029】
以上のように構成されたトランスファ成形装置50による樹脂封止体29の成形作業に際して、組立体40は下型52に没設された逃げ凹所59内に、半導体ペレット10が下型キャビティー凹部53b内にそれぞれ収容されるように配されてセットされる。
【0030】
上型51と下型52とが型締めされると、単位リードフレーム31における両外枠32、32、両セクション枠33、33およびダム部材34が上型51と下型52との合わせ面によって強く押さえられた状態になるために、図6に示されているように、ヘッダ28の下面28bは下型キャビティー凹部53bの底面上に密着される。すなわち、両外枠32、32、両セクション枠33、33およびダム部材34が押さえられることによって全周が保持された状態になるため、ヘッダ28の下面28bはインナリード35、36群の弾性力によって下型キャビティー凹部53bの底面に強く押接された状態になる。
【0031】
その後、ポット54からプランジャ55によってレジン60がゲート57およびスルーゲート58を通じて各キャビティー53に順次送給されて充填されて行く。この際、ヘッダ28の下面28bは下型キャビティー凹部53bの底面に密着された状態になっていることにより、レジン60がヘッダ28の下面28bに漏洩することが防止されるため、ヘッダ28の下面の外周縁に薄いレジンばり(レジンフラッシュ)が発生するのを防止することができる。また、レジン60は広い面積に形成されたソース用接続部片36aの下側に流れ込み難いが、本実施の形態に係るソース用接続部片36aの中間部には複数本のスリット36bが開設されているので、スリット36bを流通してソース用接続部片36aの下側に流れ込むことができる。
【0032】
充填後、レジン60が熱硬化されて樹脂封止体29が成形されると、上型51および下型52は型開きされるとともに、エジェクタ・ピン(図示せず)により樹脂封止体29が離型される。
【0033】
図7は樹脂封止体成形後の多連リードフレーム30と樹脂封止体29との成形品41を示している。この成形品41の樹脂封止体29の内部には半導体ペレット10、インナリード35、36群と共に、半導体ペレット10の第二主面10bに結合されたヘッダ28の一部(側面)も樹脂封止された状態になっている。この状態において、ヘッダ28はその半導体ペレット側の接合面28aと反対側の主面である下面28bが樹脂封止体29の表面から露出した状態になっている。すなわち、ヘッダ28の半導体ペレット側の接合面28aと反対側には樹脂封止体29から露出した露出面(下面)28bが形成されている。また、樹脂封止体29の成形に際して、広い面積に形成されたソース用接続部片36aの中間部に開設された複数本のスリット36bをレジン60が流通して、ソース用接続部片36aの下側に流れ込んでいるので、樹脂封止体29の樹脂は複数本のスリット36bの内部やソース用接続部片36aと半導体ペレット10の第一主面10aとの間の複数個のソース用接続部26の周りを確実に埋めつくした状態になっている。ちなみに、アウタリード37、38群は樹脂封止体29の長辺側の両側側面から直角に突出した状態になっている。
【0034】
以上のように樹脂封止体29を成形された成形品41は半田メッキ処理が施された後に、リードフレーム切断成形工程において、外枠32、セクション枠33、ダム34aを切り落とされるとともに、アウタリード37、38がガル・ウイング形状に屈曲される。これにより、図1に示されたMOSFET1が製造されたことになる。
【0035】
すなわち、図1に示されているMOSFET1のパッケージ2は、半導体ペレット10と複数本のインナリード35、36とヘッダ28の一部とを樹脂封止した樹脂封止体29および複数本のアウタリード37、38を備えている。樹脂封止体29は長方形の平盤形状に形成されており、アウタリード37、38は樹脂封止体29の長辺側の一つの側面に等間隔に並べられてガル・ウイング形状に屈曲されている。樹脂封止体29の内部において、半導体ペレット10のゲート用電極パッド19はゲート用インナリード35にゲート用接続部25によって、半導体ペレット10のソース用電極パッド20はソース用インナリード36にソース用接続部26によって、半導体ペレット10の第二主面10bに形成されたドレイン用電極パッド21はヘッダ28にドレイン用接続部27によってそれぞれ機械的かつ電気的に接続されている。ヘッダ28の下面(28b)は樹脂封止体29の下面において露出した状態で露出面28bとなっており、ヘッダ28のこの露出面28bの外周縁にはレジンばりは発生していない。
【0036】
以上のように製造され構成されたMOSFET1は、プリント配線基板3に図8に示されているように表面実装される。すなわち、MOSFET1のゲート用アウタリード37はプリント配線基板3の本体4に形成されたゲート用ランド5に、ソース用アウタリード38はソース用ランド6に、ドレイン用電極パッド21が接続されたヘッダ28はドレイン用ランド7にそれぞれ整合されてリフロー半田付けされる。このようにMOSFET1はプリント配線基板3に表面実装されるため、外部抵抗分は大幅に低減されることになる。また、ヘッダ28がプリント配線基板3のドレイン用ランド7に半田付けされるため、外部抵抗分が大幅に低減されるばかりでなく、半導体ペレット10の発熱が熱伝導によってプリント配線基板3に放出されることにより、放熱性能が大幅に向上される。なお、このリフロー半田付け作業において、ソース用接続部片36aが温度上昇したとしても、ソース用接続部片36aに開設された複数本のスリット36bが前述したように熱応力を吸収することによって、大きな応力がソース用電極パッド20にバンプ23を介して作用するのを防止することができるので、かつまた、スリット36bのそれぞれに充填した樹脂がソース用接続部片36aを確実に固定するので、半導体ペレット10が損傷するのを防止することができる。
【0037】
前記実施の形態によれば、次の効果が得られる。
【0038】
1) 広い面積を有する平板形状に形成されたソース用接続部片に複数本のスリットを隣り合うソース用電極パッドを仕切るように開設することにより、大きな応力がソース用電極パッドにバンプを介して作用するのを防止することができるので、半導体ペレットが損傷するのを防止することができる。
【0039】
2) 広い面積を有する平板形状に形成されたソース用接続部片の中間部に複数本のスリットを開設することにより、樹脂封止体の成形に際して、レジンをスリットを流通させてソース用接続部片の下側に流し込ませることができるので、樹脂封止体の樹脂をもって複数本のスリットの内部やソース用接続部片と半導体ペレットの第一主面との間の複数個のソース用接続部の周りを確実に埋めつくすことができ、樹脂封止体に未充填が発生するのを防止することができる。
【0040】
3) リフロー半田付け作業において、ソース用接続部片が温度上昇したとしても、ソース用接続部片に開設された複数本のスリットが熱応力を吸収することにより、大きな応力がソース用電極パッドにバンプを介して作用するのを防止することができるので、かつまた、スリットのそれぞれに充填した樹脂がソース用接続部片を確実に固定するので、半導体ペレットが損傷するのを防止することができる。
【0041】
4) スリットを複数のソース用電極パッドが並んだ方向と直交する方向に長く開設することにより、ソース電流のアウタリードの方向への電気抵抗を抑制することができるので、MOSFETの性能を向上させることができる。
【0042】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0043】
例えば、アウタリードは樹脂封止体の一側面に配列するに限らず、樹脂封止体の複数の側面に配置してもよい。
【0044】
バンプ(ゲート用バンプ22やソース用バンプ23)は半導体ペレット側に配設するに限らず、インナリード側に配設してもよい。また、バンプはSSB法によって形成するに限らず、メッキ法等によって形成してもよい。さらに、バンプは金によって形成するに限らず、半田等によって形成してもよい。
【0045】
半導体ペレットとヘッダとは、銀ペースト等の導電性接着材によって接続するに限らず、半田付けによって接続してもよいし、金−錫共晶層等によって接続してもよい。但し、半導体ペレットのヘッダへの導電性および放熱性を配慮して、導電性および熱伝導性の良好な材料を選定することが望ましい。
【0046】
広い面積を有するインナリードにはソース用電極パッドを接続するに限らず、ドレイン用電極パッドを接続してもよく、ヘッダにはドレイン用電極パッドを接続するに限らず、ソース用電極パッドを接続してもよい。
【0047】
ヘッダは半導体ペレットにインナリードボンディング後に接続するに限らず、インナリードボンディング前またはインナリードボンディングと同時に半導体ペレットに接続してもよい。
【0048】
ヘッダの形状、大きさ、構造等は、要求される放熱性能、半導体ペレットの性能、大きさ、形状、構造等々の諸条件に対応して選定することが望ましい。また、ヘッダを形成する材料としては銅系材料を使用するに限らず、アルミニウム系等の熱伝導性の良好な他の金属材料を使用することができる。さらに、ヘッダは省略してもよい。
【0049】
また、本発明は、IGBT(Insulating Gate Bipolar Transistor)や、高出力のバイポーラトランジスタのような三端子のトランジスタ用パッケージにも適用することができる。
【0050】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、次の通りである。
【0051】
広い面積を有するインナリードに複数本のスリットを隣り合う電極パッドを仕切るように開設することにより、インナリードの熱膨張を抑制することができるので、大きな応力が電極パッドに接続部を介して作用するのを防止することができ、半導体ペレットが損傷するのを防止することができる。
【0052】
広い面積を有するインナリードの中間部に複数本のスリットを開設することにより、樹脂封止体の成形に際して、レジンをスリットを流通させてインナリードの下側に流し込ませることができるので、樹脂封止体の樹脂をもって複数本のスリットの内部やインナリードと半導体ペレットの第一主面との間の複数個の接続部の周りを確実に埋めつくすことができ、樹脂封止体に未充填が発生するのを防止することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるMOSFETを示しており、(a)は一部切断平面図、(b)は正面断面図である。
【図2】本発明の一実施の形態であるMOSFETの製造方法に使用される半導体ペレットを示しており、(a)は平面図、(b)は(a)のb−b線に沿う拡大断面図である。
【図3】同じく多連リードフレームを示しており、(a)は一部省略平面図、(b)は(a)のb−b線に沿う断面図である。
【図4】インナリードボンディング後を示しており、(a)は一部省略平面図、(b)は(a)のb−b線に沿う断面図である。
【図5】ヘッダボンディング後を示しており、(a)は一部省略平面図、(b)は(a)のb−b線に沿う断面図である。
【図6】樹脂封止体成形工程を示しており、(a)は一部省略側面断面図、(b)は一部省略正面断面図である。
【図7】樹脂封止体成形後を示しており、(a)は一部省略平面断面図、(b)は(a)のb−b線に沿う断面図である。
【図8】本発明の一実施の形態であるMOSFETの実装後を示しており、(a)は一部省略平面図、(b)は一部切断正面図である。
【符号の説明】
1…MOSFET(半導体装置)、2…パッケージ、3…プリント配線基板、4…本体、5…ゲート用ランド、6…ソース用ランド、7…ドレイン用ランド、10…半導体ペレット、10a…第一主面、10b…第二主面、11…サブストレート、12…ゲート、13…シリコン酸化膜、14…ソース、15…ドレイン、16…絶縁膜、17…ゲート用コンタクトホール、18…ソース用コンタクトホール、19…ゲート用電極パッド、20…ソース用電極パッド、21…ドレイン用電極パッド、22…ゲート用バンプ(突起状端子)、23…ソース用バンプ(突起状端子)、24…保護膜、25…ゲート用接続部、26…ソース用接続部、27…ドレイン用接続部、28…ヘッダ、28a…第一主面(上面、接合面)、28b…第二主面(下面、露出面)、28c…ヘッダ突出部、28d…固定穴、29…樹脂封止体、30…多連リードフレーム、31…単位リードフレーム、32…外枠、32a…位置決め孔、33…セクション枠、34…ダム部材、34a…ダム、35…ゲート用インナリード、35a…ゲート用接続部片、36…ソース用インナリード、36a…ソース用接続部片、36b…スリット、37、38…アウタリード、39…吊りリード、40…組立体、41…成形品、50…トランスファ成形装置、51…上型、52…下型、53…キャビティー、53a…上型キャビティー凹部、53b…下型キャビティー凹部、54…ポット、55…プランジャ、56…カル、57…ゲート、58…スルーゲート、59…逃げ凹所、60…レジン。
Claims (9)
- (a)MOSFETを含み、第一主面および前記第一主面と反対側の第二主面を有し、前記第一主面に前記MOSFETのゲート用電極パッドおよびソース用電極パッドが形成され、前記第二主面に前記MOSFETのドレイン用電極パッドが形成された半導体ペレットと、
(b)前記ゲート用電極パッドおよび前記ソース用電極パッド上にそれぞれ形成されたゲート用バンプおよびソース用バンプと、
(c)前記ゲート用電極パッドおよび前記ソース用電極パッド上とそれぞれ電気的に接続されたゲート用リードおよびソース用リードと、
(d)前記ドレイン用電極パッドと機械的かつ電気的に接続されたヘッダと、
(e)前記ヘッダの一部、前記ゲート用リードの一部、前記ソース用リードの一部および前記半導体ペレットを覆う樹脂封止体と、を含み、
(f)前記ゲート用リードのうち前記樹脂封止体の内部に位置するゲート用インナリードは、前記ゲート用バンプに接続され、
(g)前記ソース用電極パッド上には互いに平行な複数の直線が設定されており、前記ソース用バンプは、前記複数の直線のそれぞれに沿って複数個ずつ配置されており、
(h)前記ソース用リードのうち前記樹脂封止体の内部に位置するソース用インナリードは、前記複数個のソース用バンプに接続され、
(i)前記半導体ペレット上の前記ソース用インナリードには、 厚さ方向に貫通するスリットが前記複数の直線間のそれぞれに設けられ、
(j)前記スリットのそれぞれは長方形の平面形状を有し、その長辺は前記複数の直線のそれぞれに沿う前記複数個のソース用バンプのうち両端に位置する2個の最外部間の距離よりも長く、
(k)前記スリットのそれぞれの平面形状は、その全周が前記ソース用インナリードに囲まれている、ことを特徴とする半導体装置。 - 前記ゲート用インナリードおよびソース用インナリードはそれぞれ前記ゲート用バンプおよびソース用バンプと熱圧着によって接続されることを特徴とする請求項1に記載の半導体装置。
- 前記樹脂封止体は、上面、下面および4つの側面を有し、
前記ヘッダは前記下面から一部が露出していることを特徴とする請求項1に記載の半導体装置。 - 前記ヘッダは前記4つの側面のうちの第一側面から一部が露出していることを特徴とする請求項3に記載の半導体装置。
- 前記ゲート用リードおよびソース用リードはそれぞれ前記樹脂封止体から露出するゲート用アウタリードおよびソース用アウタリードを有し、
前記ゲート用アウタリードおよびソース用アウタリードは前記第一側面と反対側の第二側面から露出することを特徴とする請求項4に記載の半導体装置。 - 前記半導体装置は複数の前記ソース用アウタリードを有し、前記複数のソース用アウタリードの延びる方向と前記スリットの長辺方向は平行であることを特徴とする請求項5に記載の半導体装置。
- 前記ゲート用リードおよびソース用リードはそれぞれ前記樹脂封止体から露出するゲート用アウタリードおよびソース用アウタリードを有し、
前記ゲート用アウタリードおよびソース用アウタリードの端部は前記ヘッダと同一平面内にあることを特徴とする請求項1に記載の半導体装置。 - 前記ゲート用バンプおよびソース用バンプはスタッドバンプボンディング法によって形成されることを特徴とする請求項1に記載の半導体装置。
- 前記ゲート用バンプおよびソース用バンプは金を含むことを特徴とする請求項1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002309506A JP4190250B2 (ja) | 2002-10-24 | 2002-10-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002309506A JP4190250B2 (ja) | 2002-10-24 | 2002-10-24 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004146577A JP2004146577A (ja) | 2004-05-20 |
JP4190250B2 true JP4190250B2 (ja) | 2008-12-03 |
Family
ID=32455294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002309506A Expired - Fee Related JP4190250B2 (ja) | 2002-10-24 | 2002-10-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4190250B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4499577B2 (ja) * | 2005-01-19 | 2010-07-07 | 三菱電機株式会社 | 半導体装置 |
JP4583945B2 (ja) * | 2005-01-21 | 2010-11-17 | パナソニック株式会社 | 半導体装置 |
JP4849802B2 (ja) * | 2005-01-21 | 2012-01-11 | パナソニック株式会社 | 半導体装置 |
JP2006203048A (ja) * | 2005-01-21 | 2006-08-03 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP4816962B2 (ja) * | 2007-09-20 | 2011-11-16 | サンケン電気株式会社 | 半導体装置 |
JP2010165923A (ja) * | 2009-01-16 | 2010-07-29 | Renesas Electronics Corp | 半導体装置、及びその製造方法 |
KR20140102563A (ko) * | 2013-02-14 | 2014-08-22 | 삼성전자주식회사 | 발광 소자 패키지 |
WO2019167188A1 (ja) * | 2018-02-28 | 2019-09-06 | 新電元工業株式会社 | 樹脂封止型半導体装置及びリードフレーム |
EP4184571A1 (en) * | 2021-11-18 | 2023-05-24 | Nexperia B.V. | A semiconductor package with improved connection of the pins to the bond pads of the semiconductor die |
-
2002
- 2002-10-24 JP JP2002309506A patent/JP4190250B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004146577A (ja) | 2004-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3871486B2 (ja) | 半導体装置 | |
JP5078930B2 (ja) | 半導体装置 | |
JP3027512B2 (ja) | パワーmosfet | |
US8698289B2 (en) | Semiconductor device, a method of manufacturing the same and an electronic device | |
US7586180B2 (en) | Semiconductor packaging device comprising a semiconductor chip including a MOSFET | |
US20070045785A1 (en) | Reversible-multiple footprint package and method of manufacturing | |
KR20170086828A (ko) | 메탈범프를 이용한 클립 본딩 반도체 칩 패키지 | |
CN114823597A (zh) | 半导体器件封装和制造半导体器件封装的方法 | |
JP4190250B2 (ja) | 半導体装置 | |
JP3685659B2 (ja) | 半導体装置の製造方法 | |
JP4450800B2 (ja) | 半導体装置の製造方法 | |
JP3614386B2 (ja) | パワーmosfet | |
JP2004172448A (ja) | 半導体装置 | |
JP3995661B2 (ja) | パワーmosfetの製造方法 | |
JP2007251218A (ja) | パワーmosfetの製造方法およびパワーmosfet | |
JP4084984B2 (ja) | 半導体装置の製造方法 | |
JP2011176206A (ja) | 半導体装置およびその製造方法 | |
JP2002124613A (ja) | パワーmosfetの製造方法 | |
JP2002124614A (ja) | パワーmosfet |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051011 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060406 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080129 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080325 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080520 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080715 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080916 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080916 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120926 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120926 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130926 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |