JP5075013B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法 Download PDFInfo
- Publication number
- JP5075013B2 JP5075013B2 JP2008137631A JP2008137631A JP5075013B2 JP 5075013 B2 JP5075013 B2 JP 5075013B2 JP 2008137631 A JP2008137631 A JP 2008137631A JP 2008137631 A JP2008137631 A JP 2008137631A JP 5075013 B2 JP5075013 B2 JP 5075013B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- collet
- peeling
- block
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
Landscapes
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Die Bonding (AREA)
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
(a)ほぼ元のウエハの際の2次元的配置のままで、個々のチップ領域に分割された複数のチップを、それらの裏面を粘着テープに固定した状態でチップ処理装置に供給する工程;
(b)前記工程(a)の後、前記チップ処理装置内において、前記複数のチップの内の第1のチップの表面を吸着コレットで真空吸着していない状態で、前記第1のチップの外端部が一つ又は複数の隣接チップの隣接端部よりも高くなるように、前記第1のチップおよびその周辺の前記粘着テープを、下部基体の上面に真空吸着することにより、前記粘着テープを前記第1のチップの外端部から剥離させる工程;
(c)前記工程(b)の後、前記チップ処理装置内において、前記複数のチップの内の前記第1のチップの表面を前記吸着コレットで真空吸着し、且つ、前記第1のチップおよびその周辺の前記粘着テープを前記下部基体の前記上面に真空吸着した状態で、前記第1のチップを前記粘着テープから剥離させる工程。
(i)前記第1のチップを保持する中央水平領域;
(ii)この中央水平領域の外部周辺を包囲し、前記中央水平領域とほぼ同じ高さにある周辺水平領域;
(iii)前記中央水平領域および前記周辺水平領域の間にあって、前記中央水平領域の前記外部周辺を包囲し、外部から内部に向けて高さが低下する中間傾斜領域。
(1)前記中央水平領域は、前記下部基体の突き上げブロックに属し、
(2)前記周辺水平領域および前記中間傾斜領域は、前記下部基体の下部基体周辺部に属する。
(1)前記中央平面部は、前記下部基体の第1の部分である突き上げブロックの上面および前記下部基体の第2の部分である下部基体周辺部の内端部の上面に、
(2)前記周辺平面部は、前記下部基体周辺部の水平な主要部分の上面に、
(3)前記傾斜領域は、前記下部基体周辺部の内端部および前記主要部分の間の傾斜部分の上面に、それぞれ、対応する。
(i)前記第1のチップを保持する中央水平領域;
(ii)この中央水平領域の外部周辺を包囲し、前記中央水平領域よりも低い位置にある周辺水平領域。
(1)前記中央水平領域は、前記下部基体の突き上げブロックに属し、
(2)前記周辺水平領域は、前記下部基体の下部基体周辺部に属する。
(a)ほぼ元のウエハの際の2次元的配置のままで、個々のチップ領域に分割された複数のチップを、それらの裏面を粘着テープに固定した状態でチップ処理装置に供給する工程;
(b)前記工程(a)の後、前記チップ処理装置内において、前記複数のチップの内の第1のチップの表面を吸着コレットのラバーチップの下面に真空吸着し、且つ、前記第1のチップの前記裏面の前記粘着テープを下部基体の上面に真空吸着した状態で、前記粘着テープを前記第1のチップの前記裏面から剥離させる工程、
ここで、前記ラバーチップは、断面積が前記コレットよりも大きく、ほぼ平板形状をしており、前記コレットの下面に固定されている。
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数の部分に分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
1−1.全体プロセスおよび剥離&ダイ・ボンディング装置の説明(主に図1から図29)
本実施の形態は、配線基板上にチップを実装する半導体パッケージの製造に適用したものであり、その製造方法を図1〜図29を用いて工程順に説明する。
(1)剥離工程に先行する工程の説明
まず、図1に示すような単結晶シリコンからなるウエハ1Aの主面に周知の製造プロセスに従って集積回路を形成した後、格子状のスクライブラインによって区画された複数のチップ形成領域1A’のそれぞれに形成された集積回路の電気試験を行い、その良否を判定する。本実施の形態で使用するウエハ1Aのチップ形成領域1A’は、縦と横の長さが等しい正方形の平面形状を有している。本実施の形態では、作図上の都合から正方形のチップを例に取り説明するが、より一般的な長方形のチップでも、まったく同様に処理できることは言うまでもない。長方形の場合は、図33または図36に示されたブロック、コレット等の平面形状を長方形にしたものがより適合している。
処理方法は、ウエハの厚さ方向に進行する処理速度が、グラインダによる研削の速度に比べて遅い反面、ウエハ内部に与えるダメージがグラインダによる研削に比較して小さいだけでなく、グラインダによる研削で発生したウエハ内部のダメージ層を除去することができ、ウエハ1Aおよびチップが割れにくくなるという効果がある。
(2)チップ剥離工程の説明
次に、図5(平面図)および図6(断面図)に示すように、ウエハリング5に固定したダイシングテープ4の上方に押さえ板7を配置すると共に、下方にエキスパンドリング8を配置する。そして、図7に示すように、ウエハリング5の上面に押さえ板7を押し付けることにより、ダイシングテープ4の裏面の周辺部をエキスパンドリング8に押し付ける。このようにすると、ダイシングテープ4は、その中心部から周辺部に向かう強い張力を受けるので、水平方向に弛みなく引き伸ばされる。
れるので、3個のブロック110a〜110cが同時に押し上げられる。そして、外側のブロック110aの一部(図の矢印で示す面)が吸着駒102の周辺部と接触することによって、ブロック110a〜110cの上昇が停止する。このとき、剥離の対象となるチップ1の大部分の領域は、3個のブロック110a〜110cの上面によって支えられており、ブロック110aの上面の外周(角部)よりも外側の領域において、チップ1とダイシングテープ4との界面での剥離が効率的に進行する。
(3)ダイ・ボンディング工程の説明
次に、先ず最初に、着地確認後に真空引きを切るものに関するペレット付け工程を説明する。図24に示すように、ペレット付け工程に搬送されたチップ1は、接着剤10(図27)または接着部材層(通常、ウエハをチップに分割前、例えばダイシングテープを張る時、またはその前にウエハの裏面にDAFすなわち「ダイ・アタッチ・フィルム」と呼ばれるダイ・ボンディング用両面粘着シートまたはダイ・ボンディング用接着剤層を貼り付けておくか、ダイボンディング直前に液状の接着剤を配線基板に塗布または滴下する。DAFは一般にウエハの裏面とダイシングテープの間に挟まれる形で張られ、ダイシング等の際にチップとともに分割される。チップのピック・アップの際はチップとともにピック・アップされる。ダイ・アタッチ・フィルムをあらかじめ貼り付けておくとダイ・ボンディング時に改めて接着剤層を形成する必要がないので量産上有利である。)などを介して配線基板11上に実装される。すなわち、ダイシングテープ4から剥がされたチップ1は吸着コレット105に真空吸着された状態で、摂氏100度から150度程度に加熱されたダイボンディングステージ132上の配線基板11へ向けて降下する。
ここでは、先に図9から図13において説明した剥離プロセスにおける初期剥離プロセスの概要を説明する。図30(a)に示すように、剥離のための位置決めがされた後、分離されたウエハ1A(チップ1の集合体)はダイシング・テープ4(粘着シート)に固定された状態で、下部基体102の上面503に真空吸着される。このとき、下部基体周辺部102aの傾斜領域501(内端部でたとえば10度前後の傾斜を有する)においては、ダイシング・テープ4が吸着される結果、たとえば隣接チップ1bの隣接端部505も下方に湾曲する。そうすると、ウエハ1Aの主要部とチップ1aの全面は、ウエハ基準高さBL1のままであるが、隣接チップ1bの隣接端部505は、隣接端部高さBL2まで下がることとなる。一方、剥離対象チップ1aの裏面は、外端部504を除き、ほぼ全部を突き上げブロック110(下部基体中央部)の上面、すなわち、中央水平領域511で保持されているので(このとき、中央水平領域511と下部基体周辺部102aの周辺水平領域513の高さはほぼ同一である)、剥離対象チップ1aの外端部504の裏面のダイシング・テープ4が徐々に剥離を開始する。
図27から図29の接着部材層10がDAF(ダイ・アタッチ・フィルム)である場合について、図3から図26にすでに説明したプロセスの流れに関して、それらの工程におけるDAFの変化を中心に更に説明する。
図31から38を用いて、剥離動作制御、コレット105の詳細構造、およびそれらと下部基体102(吸着駒)との関係を説明する。
以下の剥離プロセスは、セクション1で説明した全体プロセスに適宜選択して単独でまたは複数組み合わせて適用することができる。
図39は突き上げブロック110の各サブブロック110aから110cを順次突き上げてダイシングテープ4を剥離する際に、リーク検出を利用する方法について具体的処理ステップを示すプロセスフロー図である。図40はその要部断面フロー図である。これらに基づいて、具体的ステップの進行を説明する。以下の各例では、明確に説明できるように、各剥離素過程ごとに最初はリークして2度目はリークしない例をあげて例示している。
(1)ダイシングテープ4を下部基体102上面に真空吸着する(テープ吸着ステップ31)。このことによって、先にセクション(1−2)等で説明したように、剥離対象チップの外端部でダイシング・テープの剥離が進行する。
(2)コレット105が真空吸引しながらチップ1の上面(限定はされないが一般にデバイス面)に着地する(コレット着地ステップ32)。着地した状態を図40aに示す。
(3)突き上げブロック110が一括上昇する(1段目上昇ステップ33)。チップ1およびコレット105もそれに連れて押し上げられる。このとき下部基体周辺部102aは動かないのでチップ1の外周のダイシングテープ4を剥離する張力が働く。また、このステップで、リークのモニタが開始されている。
(4)リークありを検知する(リーク検知ステップ34;図40b参照)。なお、リークなしの場合は即ステップ(9)に進む。リーク133を検出したときの状態を図40bに示す。
(5)所定の時間だけ、またはリークがなくなるまで(3)の上昇動作を減速(停止を含む)する(図40c参照)。すなわち、「待機ステップ」である。この間も、リークのモニタが連続的または断続的に実行されている。なお、リークがなくなればステップ(7)へ進む。ただ、このステップは(4)から即次のステップ(6)に移行する場合には省略可能である。その方が処理時間が短くなる場合もある。なお、以下の例でも同じであるが、一般に粘着テープからの剥離は、レオロジー的な現象であり、高速では剥離困難でも、弱めの張力をかけながら時間を置くと簡単に剥離する場合が多い。従って、停止待機や減速待機は有効な場合が多い。
(6)ステップ(3)の開始前に戻る。または、リークモニタでリークがなくなるまで(3)の処理を後退させる。すなわち、突き上げブロック110を一括降下させる。すなわち、「後退ステップ」である。これは以下の例でも同じであるが、チップが湾曲することで、張力が緩和され、その結果、時間をかけても剥離が一向に進行しない場合に有効である。このようにもとの状態に戻ると粘着テープは再びチップの裏面に粘着することになるが、一般に再粘着時の粘着力は初期粘着の際の粘着力と比較して弱いと考えられる。また、UV硬化型テープでUV照射されたものは、特に再粘着時の粘着力は大幅に減少している。
(7)突き上げブロック110が一括再上昇する(1段目上昇)。
(8)リークなしを検知する。リークがなくなった状態を図40cに示す。なお、所定の回数繰り返しても「リークなし」とならないときは、設定により、そのチップをスキップするか、リークが出ないように初期上昇量を下げて再実行するか、アラームを表示して(またはアラーム信号をホストに送信)停止するいずれかまたはそのうちの複数を選択する。
(9)突き上げブロック110bおよび110cが一括上昇する(2段目上昇ステップ35)。このとき、突き上げブロック110aや下部基体周辺部102aは動かない。
(10)リークあり(リーク検知ステップ36)。なお、リークなしの場合は即ステップ(15)に進む。
(11)所定の時間だけ、またはリークがなくなるまで(9)の上昇動作を減速(停止を含む)する。すなわち、「待機ステップ」である。この間も、リークのモニタが連続的または断続的に実行されている。なお、リークがなくなればステップ(13)へ進む。ただ、このステップは(10)から即次のステップ(12)に移行する場合には省略可能である。その方が処理時間が短くなる場合もある。
(12)ステップ(9)の開始前に戻る。または、リークモニタでリークがなくなるまで(9)の処理を後退させる。すなわち、突き上げブロック110bおよび110cを一括降下させる。
(13)2段目を再上昇させる(2段目再上昇)。
(14)リークなし。なお、所定の回数繰り返しても「リークなし」とならないときは、設定により、そのチップをスキップするか、リークが出ないように初期上昇量を下げて再実行するか、アラームを表示して(またはアラーム信号をホストに送信)停止するいずれかまたはそのうちの複数を選択する。
(15)最終段すなわち突き上げブロック110cを単独上昇させる(最終段上昇ステップ37)。当然、チップ1とコレット105はそれに伴って上昇する。
(16)リークあり(リーク検知ステップ38)。なお、リークなしの場合は即ステップ(21)に進む。
(17)所定の時間だけ、またはリークがなくなるまで(15)の上昇動作を減速(停止を含む)する。すなわち、「待機ステップ」である。この間も、リークのモニタが連続的または断続的に実行されている。なお、リークがなくなればステップ(19)へ進む。ただ、このステップは(16)から即次のステップ(18)に移行する場合には省略可能である。その方が処理時間が短くなる場合もある。
(18)ステップ(15)の開始前に戻る。または、リークモニタでリークがなくなるまで(15)の処理を後退させる。すなわち、突き上げブロック110cを単独降下させる。当然、チップ1とコレット105はそれに伴って降下する。
(19)最終段を再上昇させる(最終段再上昇)。
(20)リークなし。なお、所定の回数繰り返しても「リークなし」とならないときは、設定により、そのチップをスキップするか、リークが出ないように初期上昇量を下げて再実行するか、アラームを表示して(またはアラーム信号をホストに送信)停止するいずれかまたはそのうちの複数を選択する。
(21)コレットが上昇して完全剥離する(完全剥離ステップ39)。
図41は主にコレット105の上昇・下降を繰り返すことによってダイシングテープ4を剥離する際に、リーク検出を利用する方法について具体的処理ステップを示すプロセスフロー図である。図42はその要部断面フロー図である。これらに基づいて、具体的ステップの進行を説明する。
(1)ダイシングテープ4を下部基体102上面に真空吸着する(テープ吸着ステップ41)。このことによって、先にセクション(1−2)等で説明したように、剥離対象チップの外端部でダイシング・テープの剥離が進行する。
(2)コレット105が真空吸引しながらチップ1の上面(限定はされないが一般にデバイス面)に着地する(コレット着地ステップ42)。着地した状態を図42aに示す。
(3)突き上げブロック110が一括上昇する(1段目上昇ステップ43;図42b参照)。チップ1およびコレット105もそれに連れて押し上げられる。このとき下部基体周辺部102aは動かないのでチップ1の外周のダイシングテープ4を剥離する張力が働く。また、このステップで、リークのモニタが開始されている。
(4)リークありを検知する(リーク検知ステップ44)。なお、リークなしの場合は即ステップ(9)に進む。
(5)所定の時間だけ、またはリークがなくなるまで(3)の上昇動作を減速(停止を含む)する。すなわち、「待機ステップ」である。この間も、リークのモニタが連続的または断続的に実行されている。なお、リークがなくなればステップ(7)へ進む。ただ、このステップは(4)から即次のステップ(6)に移行する場合には省略可能である。その方が処理時間が短くなる場合もある。
(6)ステップ(3)の開始前に戻る。または、リークモニタでリークがなくなるまで(3)の処理を後退させる。すなわち、突き上げブロック110を一括降下させる。すなわち、「後退ステップ」である。
(7)突き上げブロック110が一括再上昇する(1段目再上昇)。
(8)リークなしを検知する。なお、所定の回数繰り返しても「リークなし」とならないときは、設定により、そのチップをスキップするか、リークが出ないように初期上昇量を下げて再実行するか、アラームを表示して(またはアラーム信号をホストに送信)停止するいずれかまたはそのうちの複数を選択する。
(9)チップ1を真空吸着した状態でコレット105を上昇させる(コレット単独上昇ステップ45;図42cおよびd参照)。
(10)リークありを検知する(リーク検知ステップ46)。なお、リークなしの場合はそのまま完全剥離する。
(11)所定の時間だけ、またはリークがなくなるまで(9)の上昇動作を減速(停止を含む)する。すなわち、「待機ステップ」である。この間も、リークのモニタが連続的または断続的に実行されている。なお、リークがなくなればステップ(13)へ進む。ただ、このステップは(10)から即次のステップ(12)に移行する場合には省略可能である。その方が処理時間が短くなる場合もある。
(12)ステップ(9)開始前の状態に戻る(コレット降下ステップ47;図42e参照)。または、リークモニタでリークがなくなるまで(9)の処理を後退させる。すなわち、コレット105を降下させる。すなわち、「後退ステップ」である。
(13)突き上げブロック110bおよび110cが一括上昇する(2段目上昇ステップ48)。このとき、突き上げブロック110aや下部基体周辺部102aは動かない。
(14)リークあり(リーク検知ステップ49)。なお、リークなしの場合は即ステップ(19)に進む。
(15)所定の時間だけ、またはリークがなくなるまで(13)の上昇動作を減速(停止を含む)する。すなわち、「待機ステップ」である。この間も、リークのモニタが連続的または断続的に実行されている。なお、リークがなくなればステップ(17)へ進む。ただ、このステップは(14)から即次のステップ(16)に移行する場合には省略可能である。その方が処理時間が短くなる場合もある。
(16)ステップ(13)の開始前に戻る。または、リークモニタでリークがなくなるまで(13)の処理を後退させる。すなわち、突き上げブロック110bおよび110cを一括降下させる。
(17)2段目を再上昇させる(2段目再上昇)。
(18)リークなし。なお、所定の回数繰り返しても「リークなし」とならないときは、設定により、そのチップをスキップするか、リークが出ないように初期上昇量を下げて再実行するか、アラームを表示して(またはアラーム信号をホストに送信)停止するいずれかまたはそのうちの複数を選択する。
(19)チップ1を真空吸着した状態でコレット105を上昇させる(コレット単独上昇ステップ50)。
(20)リークありを検知する(リーク検出ステップ51)。なお、リークなしの場合はそのまま完全剥離する。
(21)所定の時間だけ、またはリークがなくなるまで(19)の上昇動作を減速(停止を含む)する。すなわち、「待機ステップ」である。この間も、リークのモニタが連続的または断続的に実行されている。なお、リークがなくなればステップ(23)へ進む。ただ、このステップは(20)から即次のステップ(22)に移行する場合には省略可能である。その方が処理時間が短くなる場合もある。
(22)ステップ(19)開始前の状態に戻る(コレット降下ステップ52)。または、リークモニタでリークがなくなるまで(19)の処理を後退させる。すなわち、コレット105を降下させる。すなわち、「後退ステップ」である。
(23)最終段すなわち突き上げブロック110cを単独上昇させる(最終段上昇ステップ53)。当然、チップ1とコレット105はそれに伴って上昇する。
(24)リークあり(リーク検知ステップ54)。なお、リークなしの場合は即ステップ(29)に進む。
(25)所定の時間だけ、またはリークがなくなるまで(23)の上昇動作を減速(停止を含む)する。すなわち、「待機ステップ」である。この間も、リークのモニタが連続的または断続的に実行されている。なお、リークがなくなればステップ(27)へ進む。ただ、このステップは(24)から即次のステップ(26)に移行する場合には省略可能である。その方が処理時間が短くなる場合もある。
(26)ステップ(23)の開始前に戻る。または、リークモニタでリークがなくなるまで(23)の処理を後退させる。すなわち、突き上げブロック110cを単独降下させる。当然、チップ1とコレット105はそれに伴って降下する。
(27)最終段を再上昇させる(最終段再上昇)。
(28)リークなし。なお、所定の回数繰り返しても「リークなし」とならないときは、設定により、そのチップをスキップするか、リークが出ないように初期上昇量を下げて再実行するか、アラームを表示して(またはアラーム信号をホストに送信)停止するいずれかまたはそのうちの複数を選択する。
(29)コレットが上昇して完全剥離する(完全剥離ステップ55)。
セクション(1−2)に説明した初期剥離プロセス並びにそれに続く剥離プロセスの詳細を説明する。また、ここで説明するプロセスは、セクション3で説明した各剥離プロセスを初期剥離工程に焦点を当てて説明したものである。
セクション3の各剥離プロセスは、典型的な例についてその類型に分類して説明したが、実際には適宜取捨選択して、または適宜相互に組み合わせて実行するとピック・アップ効率が向上したり、製品信頼性が向上することが期待できる。たとえば、セクション3−2のコレット上昇セグメント(図41ステップ45から47または50から52)すなわち、ステップの集合は剥離プロセス3のステップ67の後や剥離プロセス4の適切なステップとパラレルに適用するとピック・アップ時間短縮に有効である。
一般にチップ剥離から配線基板への着地完了までの処理は、チップを吸着コレットに真空吸着したまま実行される。しかし、これでは、薄膜チップの場合(特に100マイクロメータ以下のチップ厚のもの)は、真空吸着によってチップが局部的に変形したまま(真空吸着によるチップのひずみは図54から図56を参照するとよい)着地して、基板に接着・固定されることになるので、ボンディング後にボイドやひずみが残りやすい。この傾向は、あらかじめチップの裏面に接着剤層(DAFを使用する方式)を形成しておく方式では、特に強い。また、デバイス面、すなわち、チップの主にトランジスタ等の主要部や多層配線が形成される面(裏面の反対側の主面)が上向きで吸着される場合(いわゆるフェースアップ品)には、デバイスの信頼性の面でも、ボイド、ひずみ、または変形を残さずにボンディングすることは重要である。また、一般に周辺のボイドは、モールド工程において一部解消されるが、中央付近のものは解消されない。
ラバーチップの材料としては、硬度の低いものが選択しやすい点から、熱硬化性エラストマーのうちから選択することが第1に有効である。たとえば、ジェルテック(Geltec)社のアルファ・ゲル(ジェルテック社の登録商標)すなわち、シリコーンを主要な成分とするシリコーン系ゲル状エラストマーがチップの汚染防止等の観点からも好適な候補として挙げられる。また、そのシリーズの中でもシータ・ゲル(ジェルテック社の登録商標)、シータ5(硬度約56)、シータ6(硬度約14)、シータ8(硬度約28)が更に好適である。更に、シータ・ゲルの中でもシータ8(硬度約28)等が特に好適である。
以上の説明では、一つのボンディングツール(コレット105)で熱圧着を完了する方式を示したが、第1のボンディングツール(コレット105)で複数のチップ(たとえば5個)を仮付けし、その後、その複数のチップを第2のボンディングツールで本圧着するようにすれば、スループットを数倍にすることができる。また、セクション7で説明した低弾性ラバーチップと組み合わせた仮圧着では、高速で動作させてもチップへのダメージが少ないので、高速の仮圧着を実行することができる。(なお、本圧着ボンディング・ツール305についても、低弾性ラバーチップを使用できることは言うまでもない。)以下に詳細に説明する。
これまでに説明したコレット105の真空吸引系は完全閉鎖型(図31のバルブ143によって、オンの時は真空源に連結されており、オフ時は真空源とは切り離されて大気開放状態である)であったが、ここに説明するものは、図67に示すように、その改良型でコレット本体105のラバーチップに比較的近い領域にリーク孔221を設けたものである。こうすることで、吸着をオフしたときのコレット先端部の圧力応答が速くなる効果がある(勿論、これまでに説明したコレット105の真空吸引系でも、オフ時には真空源とは切り離されて大気開放状態となるが、一般に真空源と大気開放の切り替えは、コレット先端部よりも真空源に近い位置に置かれた切り替えバルブ143で行われるので、若干の遅延は不可避である。実際、これまでは40から100ミリ秒ほど要していた。すなわち、コレット先端部にリーク路を常設しておくと、たとえリーク路が比較的細いとしても、切り替えバルブ143までの真空系流路のコンダクタンスの分だけ圧力応答が速くなる)。また、常にリーク路(たとえば、リーク路の孔径0.3mm程度、リーク路のみ開放したときの到達流量0.4L/分、同到達圧84KPaとする。ちなみに、孔径0.8mm程度のラバーチップの吸着孔を全部開放したときの到達流量は7.0L/分程度である。)があるので、チップによって真空吸引系が閉鎖されるときの衝撃によるチップへの影響を緩和することができる。すなわち、セクション7で説明したような比較的軟らかいエラストマーをラバーチップとして使用する場合、真空シール性が非常によく、チップが湾曲してリーク状態になった状態から湾曲が回復して真空吸引系を閉鎖するときの衝撃が比較的大きいと懸念される。しかし、この場合は常にリーク路が存在するので、真空吸引系が完全閉鎖されるわけではないので、チップに強い衝撃が加わるおそれが少ないと考えられる。また、リーク孔があると、応答が速いため、着地直前に真空吸着をオフにしても、着地時には十分にチップひずみのない状態にすることができる。また、低弾性部材のラバーチップを使用した場合は、この湾曲からの回復は低弾性部材の持つ回復力とあいまって、よりスムースに行われる。
このセクションで説明するものは、図32から37、図39から40、図42、図44、図46から48、図53から60,図63および図67において説明したコレットのラバーチップ形状その他の改良に関するものである。これらの特徴は、ラバーチップの中心を含む主要部の外延部に、これよりも厚さの薄い周辺部(顎部)を設けることで、ラバーチップ外端部の柔軟性を高め、できるだけリークが起こらないように、ラバーチップの保持特性を改善したものである。このことにより、ピック・アップ時のダイのクラック等を低減することができる。また、待機時間やリトライ回数が減少するため、処理時間の短縮が可能である。
図68は本発明の一実施の形態である半導体集積回路装置の製造方法におけるダイ・ピック・アップ工程(周辺顎部を有するラバーチップを用いるもの)途中の様子を示す模式断面図(図69又は図70のA−A断面に対応)である。図69は図68に対応するラバーチップの下面図(具体例a)である。図70は図68に対応するラバーチップの下面図(具体例b)である。これらに基づいて、リークがより少ないラバーチップ形状を説明する。
この例の特徴は、図68又は図72のものと比較して、図68のラバーチップ周辺部125bの下部顎部Lの上端より上の部分(中間板部601)または図72の下部顎部状端部Pより上の部分が、コレット105の他の部分と同様に金属等(たとえばステンレス製、SUS430等のフェライト系部材が好適である。他のステンレスおよび他の類似の金属またはラバーチップと比較して硬質の非金属材料等を許容する)でできているところにある。
図72は本発明の一実施の形態である半導体集積回路装置の製造方法におけるダイ・ピック・アップ工程(周辺顎部を有するその他のラバーチップを用いるもの)途中の様子を示す模式断面図である。これに基づいて、リークがより少ないラバーチップ形状の他の例を説明する。この形状は、サブセクション(10−1)のものと比較して、ラバーチップの周辺部上部のコレットへ固定する部分が、分厚いので、作製および固定がしやすい特徴がある。下面の平面形状は、図69又は図70と同一であり、説明を繰り返さない。
この例はサブ・セクション(10−2)の例の更なる変形例である。すなわち、図73に示すように、サブ・セクション(10−2)の中間板部601に対応する中間金属体部602が磁性金属または強磁性金属で作られている(たとえばステンレス製、SUS430等のフェライト系部材が好適である。他の強磁性のステンレスおよび他の類似性質の金属を許容する)。また、コレット本体105に、永久磁石603a,603bまたは電磁石が埋めもまれている。
ここでは、初期剥離特性を向上させるための傾斜領域501を有する下部基体周辺部102aの上面の包絡線(包絡面)構造について、複数の実施形態を比較して説明する。
ここで説明する初期剥離手法は、セクション4で説明したものの一つの変形例である。すなわち、セクション(1−2)に説明した初期剥離プロセス並びにそれに続く剥離プロセスの詳細の変形例を説明する。
以上説明した各セクションおよびそのサブセクションは、
(1)初期剥離プロセスを中心とするもの、
(2)剥離プロセス全体に関するもの、
(3)剥離プロセスを含むダイ・ボンディング・プロセスに関するもの、
(4)更に広い製造プロセスに関するもの、
(5)剥離プロセスに使用する下部基体等の構造に関するもの、
(6)剥離プロセス等(ダイ・ボンディング・プロセスを含む。以下同じ)に使用するコレット本体の構造に関するもの、
(7)剥離プロセスに使用するコレット下端のラバー・チップの構造に関するもの、
(8)剥離プロセスに使用するコレット下端のラバー・チップの材質に関するもの、
(9)剥離プロセスを含むダイ・ボンディング・プロセスに使用する装置、
等であるが、それらは相互に、独立のものではなく、各部の全部又は一部を含む部分の詳細説明、全体説明あるいは変形例となっている。
以上本発明者によってなされた発明を実施形態に基づいて正方形のシリコン・チップを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
1a 第1のチップ(剥離対象チップ)
1b、1c 隣接チップ
1A ウエハ(または分割されたチップの集合体としてのウエハ)
4 粘着テープ
100 チップ装置剥離(チップ処理装置)
102 下部基体(吸着駒)
105 吸着コレット
503 (下部基体の)上面
504 (剥離対象チップの)外端部
505 (隣接チップの)隣接端部
Claims (7)
- 以下の工程を含む半導体集積回路装置の製造方法:
(a)ほぼ元のウエハの際の2次元的配置のままで、個々のチップ領域に分割された複数のチップを、それらの裏面を粘着テープに固定した状態でチップ処理装置に供給する工程;
(b)前記工程(a)の後、前記チップ処理装置内において、前記複数のチップの内の第1のチップの表面を吸着コレットで真空吸着していない状態で、前記第1のチップの外端部が一つ又は複数の隣接チップの隣接端部よりも高くなり、且つ、前記一つ又は複数の隣接チップの前記隣接端部を除く領域と同じ高さとなるように、前記第1のチップおよびその周辺の前記粘着テープを、下部基体の上面に真空吸着することにより、前記粘着テープを前記第1のチップの外端部から剥離させる工程であって、更に前記下部基体の前記上面は、以下の領域を含む:
(i)前記第1のチップを保持する中央水平領域
(ii)この中央水平領域の外部周辺を包囲し、前記中央水平領域とほぼ同じ高さにある周辺水平領域
(iii)前記中央水平領域および前記周辺水平領域の間にあって、前記中央水平領域の前記外部周辺を包囲し、外部から内部に向けて高さが低下する中間傾斜領域;
(c)前記工程(b)の後、前記チップ処理装置内において、前記複数のチップの内の前記第1のチップの表面を前記吸着コレットで真空吸着し、且つ、前記第1のチップおよびその周辺の前記粘着テープを前記下部基体の前記上面に真空吸着した状態で、前記第1のチップを前記粘着テープから剥離させる工程。 - 前記請求項1の半導体集積回路装置の製造方法において、
(1)前記中央水平領域は、前記下部基体の突き上げブロックに属し、
(2)前記周辺水平領域および前記中間傾斜領域は、前記下部基体の下部基体周辺部に属する。 - 前記請求項1の半導体集積回路装置の製造方法において、
(1)前記中央水平領域は、その一部が前記下部基体の突き上げブロックに属し、他の一部が前記下部基体の下部基体周辺部に属し、
(2)前記周辺水平領域および前記中間傾斜領域は、前記下部基体周辺部に属する。 - 前記請求項2の半導体集積回路装置の製造方法において、前記突き上げブロックは同心3段である。
- 前記請求項3の半導体集積回路装置の製造方法において、前記突き上げブロックは同心3段である。
- 前記請求項3の半導体集積回路装置の製造方法において、前記突き上げブロックは同心2段である。
- 前記請求項1から6のいずれか一つの半導体集積回路装置の製造方法において、前記複数のチップはDAF層を介して前記粘着テープに固定されている。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008137631A JP5075013B2 (ja) | 2008-05-27 | 2008-05-27 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008137631A JP5075013B2 (ja) | 2008-05-27 | 2008-05-27 | 半導体集積回路装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012185025A Division JP5479546B2 (ja) | 2012-08-24 | 2012-08-24 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009289785A JP2009289785A (ja) | 2009-12-10 |
JP5075013B2 true JP5075013B2 (ja) | 2012-11-14 |
Family
ID=41458756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008137631A Expired - Fee Related JP5075013B2 (ja) | 2008-05-27 | 2008-05-27 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5075013B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5501784B2 (ja) * | 2010-02-02 | 2014-05-28 | キヤノンマシナリー株式会社 | 接着装置及び接着方法 |
JP6258235B2 (ja) * | 2015-02-09 | 2018-01-10 | キヤノンマシナリー株式会社 | ピックアップ装置 |
JP2018190839A (ja) * | 2017-05-08 | 2018-11-29 | 株式会社ディスコ | 離脱装置 |
JP6868471B2 (ja) * | 2017-05-31 | 2021-05-12 | ファスフォードテクノロジ株式会社 | 半導体製造装置および半導体装置の製造方法 |
KR101949047B1 (ko) | 2017-12-06 | 2019-02-15 | 인하대학교 산학협력단 | 픽 앤 플레이스 장치 |
JP7154106B2 (ja) * | 2018-10-29 | 2022-10-17 | 芝浦メカトロニクス株式会社 | 電子部品のピックアップ装置及び実装装置 |
JP6907384B1 (ja) * | 2020-05-26 | 2021-07-21 | キヤノンマシナリー株式会社 | ピックアップ装置 |
CN117810129A (zh) * | 2023-12-29 | 2024-04-02 | 中科长光精拓智能装备(苏州)有限公司 | 一种芯片分离装置及芯片分离方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0217479Y2 (ja) * | 1981-03-18 | 1990-05-16 | ||
JPH01286434A (ja) * | 1988-05-13 | 1989-11-17 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH01321650A (ja) * | 1988-06-22 | 1989-12-27 | Kawasaki Steel Corp | 半導体チツプのピツクアツプ装置 |
JP3363704B2 (ja) * | 1996-06-14 | 2003-01-08 | 三洋電機株式会社 | リークコレット及び半導体装置の製造方法 |
JP2000353710A (ja) * | 1999-06-14 | 2000-12-19 | Toshiba Corp | ペレットピックアップ装置および半導体装置の製造方法 |
JP2002124525A (ja) * | 2000-10-18 | 2002-04-26 | Fujitsu Ltd | 半導体チップ剥離装置及び方法 |
JP3976541B2 (ja) * | 2001-10-23 | 2007-09-19 | 富士通株式会社 | 半導体チップの剥離方法及び装置 |
JP3757193B2 (ja) * | 2002-06-19 | 2006-03-22 | 三井化学株式会社 | 半導体チップのボンディング方法および装置 |
JP4230178B2 (ja) * | 2002-07-03 | 2009-02-25 | 富士通マイクロエレクトロニクス株式会社 | 半導体チップ剥離装置およびその方法 |
JP4574251B2 (ja) * | 2003-09-17 | 2010-11-04 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JPWO2005029574A1 (ja) * | 2003-09-18 | 2006-11-30 | キヤノンマシナリー株式会社 | コレット、ダイボンダおよびチップのピックアップ方法 |
JP2005150311A (ja) * | 2003-11-13 | 2005-06-09 | Nec Machinery Corp | チップマウント方法及び装置 |
JP2005302932A (ja) * | 2004-04-09 | 2005-10-27 | M Tec Kk | チップの分離装置 |
JP2005322815A (ja) * | 2004-05-11 | 2005-11-17 | Matsushita Electric Ind Co Ltd | 半導体製造装置および半導体装置の製造方法 |
JP4298640B2 (ja) * | 2004-12-06 | 2009-07-22 | キヤノンマシナリー株式会社 | ダイボンダー用コレット |
JP2006294763A (ja) * | 2005-04-08 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体素子のピックアップ装置 |
JP4616748B2 (ja) * | 2005-10-11 | 2011-01-19 | 株式会社新川 | ダイピックアップ装置 |
JP4173170B2 (ja) * | 2006-04-24 | 2008-10-29 | キヤノンマシナリー株式会社 | フィルムマウント用コレットおよびフィルムマウント方法 |
JP5054933B2 (ja) * | 2006-05-23 | 2012-10-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2008
- 2008-05-27 JP JP2008137631A patent/JP5075013B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009289785A (ja) | 2009-12-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101473492B1 (ko) | 반도체 집적 회로 장치의 제조 방법 | |
JP5479546B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2010129588A (ja) | 半導体集積回路装置の製造方法 | |
JP4864816B2 (ja) | 半導体集積回路装置の製造方法 | |
JP5075013B2 (ja) | 半導体集積回路装置の製造方法 | |
JP5054933B2 (ja) | 半導体装置の製造方法 | |
JP4574251B2 (ja) | 半導体装置の製造方法 | |
TWI398916B (zh) | 用以剝離電子組件的方法及設備 | |
JP2005340839A (ja) | チップ分離用剥離装置 | |
TW201423876A (zh) | 半導體晶圓安裝方法及半導體晶圓安裝裝置 | |
JP2009253060A (ja) | 半導体集積回路装置の製造方法 | |
WO2011029890A1 (en) | Tool for picking a planar object from a supply station | |
JP2007042996A (ja) | 半導体装置の製造方法および半導体製造装置 | |
JP2008270591A (ja) | ダイボンダにおける湾曲回路基板の固定方法及びプログラム | |
JP4945339B2 (ja) | 半導体集積回路装置の製造方法 | |
KR101684288B1 (ko) | 웨이퍼 보호용 필름의 분리장치 | |
JP2008159724A (ja) | 半導体装置の製造方法 | |
JP5431533B2 (ja) | 半導体装置の製造方法 | |
JP2004311980A (ja) | 半導体製造装置及び半導体装置の製造方法 | |
JP2012156517A (ja) | 半導体集積回路装置の製造方法 | |
JP5647308B2 (ja) | 半導体集積回路装置の製造方法 | |
JP5337226B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2013219245A (ja) | 半導体装置の製造方法 | |
WO2015087763A1 (ja) | 封止シート貼付け方法 | |
JP2012199461A (ja) | ダイボンダ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100527 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110523 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120326 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120329 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120501 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120802 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120824 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150831 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |