JP5056427B2 - チャージポンプ回路 - Google Patents
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Description
J.F.Dickson, "On-Chip High-Voltage Generation in NMOS Integrated Circuits Using an Improved Voltage Multiplier technique", IEEE J.Solid-State Circuits, vol.11, pp.374-378(June 1976)
P形領域を前記電圧入力端子に接続し、N形領域を前記昇圧電圧出力端子に接続したPNジャンクションを有することを特徴とするチャージポンプ回路。
前記所定の電源回路は、ソースを前記電圧入力端子に接続し、ゲート及びバックゲートを前記昇圧電圧出力端子に接続し、ドレインを前記所定の電源回路の出力端子に接続した第1のPMOSトランジスタを備えると共に、前記昇圧電圧出力端子と前記所定の電源回路の出力端子とを直接に又はダイオード接続した第2のPMOSトランジスタを介して接続して構成され、
前記P形領域は、前記第1のPMOSトランジスタのソース、前記N形領域は、前記第1のPMOSトランジスタのソース及びドレインが接続されたNウェルであることを特徴とする付記1に記載のチャージポンプ回路。
入力端子を前記第1のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第1のインバータと、
第1の入力端子を前記クロック信号入力端子に接続し、第2の入力端子を前記第1のインバータの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
入力端子を前記第1のクロック信号と逆相の第3のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第2のインバータと
を備えるレベルシフタと、
ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第2のインバータの出力端子に接続し、ドレインを前記第2のクロック信号用のクロック信号出力端子に接続した第4のPMOSトランジスタと、
入力端子を前記クロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第3のインバータと、
ゲート及びドレインを前記第3のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第1のNMOSトランジスタと、
ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第2のNMOSトランジスタと
を備えることを特徴とする付記3に記載のチャージポンプ回路。
入力端子を前記第1のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第1のインバータと、
第1の入力端子を前記クロック信号入力端子に接続し、第2の入力端子を前記第1のインバータの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
入力端子を前記第1のクロック信号と逆相の第3のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第2のインバータと
を備えるレベルシフタと、
ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第2のインバータの出力端子に接続し、ドレインを前記第2のクロック信号用のクロック信号出力端子に接続した第4のPMOSトランジスタと、
ゲート及びドレインを前記第1のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第1のNMOSトランジスタと、
ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第2のNMOSトランジスタと
を備えることを特徴とする付記3に記載のチャージポンプ回路。
前記第3のNMOSトランジスタのバックゲートに正の電位を与えるバックゲート電位生成回路と
を備えることを特徴とする付記3、4又は5に記載のチャージポンプ回路。
ソースを前記電圧入力端子に接続し、ゲート及びドレインを前記バックゲート電位生成回路の出力端子に接続した第5のPMOSトランジスタと、
前記バックゲート電位生成回路の出力端子と接地との間に並列接続されたキャパシタ及び抵抗素子を備える
ことを特徴とする付記6に記載のチャージポンプ回路。
2…昇圧電圧出力端子
3…クロック信号入力端子
4…昇圧ストップ信号入力端子
5…NMOSトランジスタ
6、7…PMOSトランジスタ
8〜12…キャパシタ
13〜16…NMOSトランジスタ
17…第1のドライバ回路
18…NOR回路
19〜23…インバータ
24…第2のドライバ回路
25…電源電圧入力端子
26…クロック信号入力端子
27…クロック信号出力端子
30〜33…インバータ
34〜37…PMOSトランジスタ
38〜43…NMOSトランジスタ
44、45…キャパシタ
51…電圧入力端子
52…昇圧電圧出力端子
53…クロック信号入力端子
54…昇圧ストップ信号入力端子
55…NMOSトランジスタ
56、57…PMOSトランジスタ
58〜62…キャパシタ
63〜65…NMOSトランジスタ
66…バックゲート電位生成回路
67…バックゲート電位出力端子
68…第1のドライバ回路
69…NOR回路
70〜74…インバータ
75…第2のドライバ回路
76…第1の電源電圧入力端子
77…第2の電源電圧入力端子
78…クロック信号入力端子
79…クロック信号出力端子
80…電源回路
81…電源電圧出力端子
84−i…抵抗素子
86…PMOSトランジスタ
87…キャパシタ
88…抵抗素子
91…P形基板
92…Nウェル
93…Pウェル
94、95…N形領域
96…ゲート
100、101…PMOSトランジスタ
104…レベルシフタ
105…反転バッファ
106…インバータ
107…入力端子
108…PMOSトランジスタ
109…NMOSトランジスタ
110…出力端子
111…差動アンプ
112、113…PMOSトランジスタ
114、115…NMOSトランジスタ
116…出力端子
117…インバータ
118…入力端子
119…PMOSトランジスタ
120…NMOSトランジスタ
121…出力端子
122…入力端子
123…PMOSトランジスタ
124…NMOSトランジスタ
125…出力端子
128…レベルシフタ
130…PMOSトランジスタ
131…NMOSトランジスタ
132…出力端子
133…インバータ
134…入力端子
135…PMOSトランジスタ
136…NMOSトランジスタ
137…出力端子
138…NMOSトランジスタ
141…レベルシフタ
142…クロック信号出力端子
Claims (4)
- 入力電圧が与えられる電圧入力端子と、前記入力電圧を昇圧した昇圧電圧が出力される昇圧電圧出力端子との間に、複数の電荷転送素子を直列接続してなるチャージポンプ回路であって、
P形領域を前記電圧入力端子に接続し、N形領域を前記昇圧電圧出力端子に接続したPNジャンクションと、
所定の電源回路とを備え、
前記所定の電源回路は、ソースを前記電圧入力端子に接続し、ゲート及びバックゲートを前記昇圧電圧出力端子に接続し、ドレインを前記所定の電源回路の出力端子に接続した第1のPMOSトランジスタを備えると共に、前記昇圧電圧出力端子と前記所定の電源回路の出力端子とを直接に又はダイオード接続した第2のPMOSトランジスタを介して接続して構成され、
前記P形領域は、前記第1のPMOSトランジスタのソース、前記N形領域は、前記第1のPMOSトランジスタのソース及びドレインが接続されたNウェルであること
を特徴とするチャージポンプ回路。 - 2段目の電荷転送素子として第3のPMOSトランジスタを備え、かつ、第1の電極を前記第3のPMOSトランジスタのゲートに接続したキャパシタを備えると共に、
第1のクロック信号と、前記入力電圧と、前記所定の電源回路の出力電圧とを入力し、前記第1のクロック信号の振幅を増幅した第2のクロック信号を生成して前記キャパシタを駆動するドライバ回路を備えること
を特徴とする請求項1に記載のチャージポンプ回路。 - 前記ドライバ回路は、
入力端子を前記第1のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第1のインバータと、
第1の入力端子を前記クロック信号入力端子に接続し、第2の入力端子を前記第1のインバータの出力端子に接続し、高電位側の電源電圧として前記所定の電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
入力端子を前記第1のクロック信号と逆相の第3のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記所定の電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第2のインバータと
を備えるレベルシフタと、
ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第2のインバータの出力端子に接続し、ドレインを前記第2のクロック信号用のクロック信号出力端子に接続した第4のPMOSトランジスタと、
入力端子を前記クロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第3のインバータと、
ゲート及びドレインを前記第3のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第1のNMOSトランジスタと、
ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第2のNMOSトランジスタとを備えること
を特徴とする請求項2に記載のチャージポンプ回路。 - 前記ドライバ回路は、
入力端子を前記第1のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第1のインバータと、
第1の入力端子を前記クロック信号入力端子に接続し、第2の入力端子を前記第1のインバータの出力端子に接続し、高電位側の電源電圧として前記所定の電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
入力端子を前記第1のクロック信号と逆相の第3のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記所定の電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第2のインバータと
を備えるレベルシフタと、
ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第2のインバータの出力端子に接続し、ドレインを前記第2のクロック信号用のクロック信号出力端子に接続した第4のPMOSトランジスタと、
ゲート及びドレインを前記第1のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第1のNMOSトランジスタと、
ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第2のNMOSトランジスタとを備えること
を特徴とする請求項2に記載のチャージポンプ回路。
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