JP2012070333A - レベルシフト回路及びそれを用いたスイッチングレギュレータ - Google Patents

レベルシフト回路及びそれを用いたスイッチングレギュレータ Download PDF

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Abstract

【課題】電源電圧を高くしてもトランジスタのゲート耐圧を上げる必要がなく、低電源電圧から高電源電圧まで広範囲に使用できるレベルシフト回路を提供する。
【解決手段】レベルシフトトランジスタ１０５は、入力トランジスタ１０１と負荷トランジスタ１０３との間に、レベルシフトトランジスタ１０６は、入力トランジスタ１０２と負荷トランジスタ１０４との間にそれぞれ接続される。レベルシフトトランジスタ１０５，１０６の各ゲートＧは共通接続され、その共通接続点にはレベルシフト電圧生成回路１２０で生成されたレベルシフト電圧Ｖｓｃが電圧源Ｖ１の大きさに応動して印加される。負荷トランジスタ１０３，１０４のソース−ゲート間に印加される電圧ＶＳＧは、レベルシフト電圧Ｖｓｃによって、電圧源Ｖ1が増減してもほぼ一定になるように設定される。これにより、負荷トランジスタ１０３，１０４を低耐圧のトランジスタで構成することができる。
【選択図】図１

Description

本発明はレベルシフト回路及びそれを用いたスイッチングレギュレータに関し、特に電源電圧を高くしてもトランジスタのゲート耐圧を上げる必要がなく、低電源電圧から高電源電圧まで広範囲に使用できるものに関する。
特許文献１（特開平５−３０８２７４号公報）は、ＣＭＯＳレベルシフト回路を開示する。その発明の目的はゲート・ソース間耐圧の小さなＭＯＳトランジスタによる回路構成によって、高電圧レベルの信号出力を得るとしている。特許文献１、段落番号０００８を参照すると、通常、ＭＯＳトランジスタは構造上、ソース・ドレイン間耐圧ＢＶＳＤは容易に確保できるが、ゲート・ソース間耐圧ＢＶＧＳを確保することは困難である旨記述する。
図１０は、特許文献１、図１に示されたＣＭＯＳレベルシフト回路を示す。図１０において、インバータ８の入力端ＩＮにはｎ型ＭＯＳトランジスタ１４のゲートＧが接続され、そこには低電圧レベルの信号が入力される。インバータ８の出力端には、ｎ型ＭＯＳトランジスタ１１，１６の各ゲートＧが共通に接続される。ｎ型ＭＯＳトランジスタ１１，１４，１６のソースＳは接地端子Ｖｓｓに接続される。また、ｎ型ＭＯＳトランジスタ１１のドレインＤにはｐ型ＭＯＳトランジスタ１０のドレインＤが接続され、ｎ型ＭＯＳトランジスタ１４のドレインＤには、ｐ型ＭＯＳトランジスタ１３のドレインＤが接続されている。ｐ型ＭＯＳトランジスタ１０，１３のゲートＧは共通接続され、その共通接続されたゲートＧには所定のバイアス電圧ＶＢが印加される。バイアス電圧ＶＢは、ＶＢ＝ＶＤＤ−ＢＶＧＳに選ばれている。但しＶＤＤは電源電圧、ＢＶＧＳはｐ型ＭＯＳトランジスタ１０，１３のソース・ゲート間耐圧を示す。
図１０において、ｐ型ＭＯＳトランジスタ１０のソースＳは、ｐ型ＭＯＳトランジスタ９のドレインＤ及びｐ型ＭＯＳトランジスタ１２のゲートＧに接続される。ｐ型ＭＯＳトランジスタ１３のソースＳは、ｐ型ＭＯＳトランジスタ９，１５のゲートＧ及びｐ型ＭＯＳトランジスタ１２のドレインＤに共通に接続される。ｐ型ＭＯＳトランジスタ９，１２及び１５のソースＳは電源電圧ＶＤＤに接続される。
特許文献１、段落００１８の記述によれば、ｐ型ＭＯＳトランジスタ１０，１３のゲートＧに、ＶＢ＝ＶＤＤ−ＢＶＧＳなるバイアス電圧を印加することで、これらトランジスタのソース・ゲート間に印加される電圧は、ソース・ゲート間耐圧以下となるとしている。
また、続く段落００１９および００２０の記述によれば、ソースＳを電源電圧源ＶＤＤに接続したｐ型ＭＯＳトランジスタ９，１２の各ドレインＤと、ソースＳを接地したｎ型ＭＯＳトランジスタ１１，１４の各ドレインＤとの間に、ｐ型ＭＯＳトランジスタ１０，１３の各ソースＳ及び各ドレインＤを接続し、ｐ型ＭＯＳトランジスタ１０，１３のゲートに所定のバイアス電圧として、電源電圧源ＶＤＤとｐ型ＭＯＳトランジスタのソース・ゲート間耐圧ＢＶＧＳとの差電圧を超えない電圧を印加することで、ｐ型ＭＯＳトランジスタ１０，１３のソース・ゲート間に印加される電圧はソース・ゲート間耐電圧ＢＶＧＳ以下となるとしている。これによって、ソース・ゲート間耐電圧ＢＶＧＳの小さなＭＯＳトランジスタでＣＭＯＳレベルシフト回路を構成することができるとしている。すなわち、特許文献１は、ｐ型ＭＯＳトランジスタ１０，１３のソース・ゲート間耐圧を考慮した回路構成を提案する。
特許文献２（特開２００２−１９０７３１号公報）は、レベルシフト回路及び半導体装置を開示する。その発明の目的は、低耐圧素子にて構成されるトランジスタの破壊を防ぐことを可能にしたレベルシフト回路を提供するとしている。したがって、特許文献２は特許文献１と同様にレベルシフト回路の耐圧を配慮した技術的思想を示唆する。
図１１は、特許文献２、図１に示されたレベルシフト回路を、参照符号を替え、さらに一部参照符号を追加して示す。
レベルシフト回路２０は、入力回路２１，シフト回路２２，電圧発生回路２３を有する。レベルシフト回路２０には低電源電圧ＶＤ１と高電源電圧ＶＤ２の２つが用意される。入力回路２１は低電源電圧ＶＤ１で動作し、シフト回路２２及び電圧発生回路２３は、高電源電圧ＶＤ２で動作する。レベルシフト回路２０は低電源電圧ＶＤ１レベルの入力信号ＩＮを高電源電圧ＶＤ２レベルの出力信号ＯＵＴにレベル変換する。
入力回路２１は、第１のｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと略称する）Ｑ２１と、第１のｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと略称する）Ｑ２２とからなるインバータ回路で構成されている。
第１のｐＭＯＳトランジスタＱ２１のソースＳは低電源電圧ＶＤ１に接続され、第１のｎＭＯＳトランジスタＱ２２のソースＳはグランドＧＮＤに接続される。入力回路２１は、第１のｐＭＯＳトランジスタＱ２１及び第１のｎＭＯＳトランジスタＱ２２の共通ゲートＧには入力信号ＩＮが供給され、その入力信号ＩＮを反転した入力信号／ＩＮを共通ドレインＤ側に出力する。すなわち、入力回路２１は入力信号ＩＮに応答して、該入力信号ＩＮと、該入力信号ＩＮを反転した入力信号／ＩＮとを次段のシフト回路２２に出力する。
シフト回路２２は、第１〜第６のトランジスタＱ２３〜Ｑ２８から構成される。第１及び第２のトランジスタＱ２３，Ｑ２４はｐＭＯＳトランジスタであり、第３〜第６トランジスタＱ２５〜Ｑ２８はｎＭＯＳトランジスタで構成されている。
第１及び第２のトランジスタＱ２３，Ｑ２４はソースが高電源電圧ＶＤ２に接続され、ゲートＧはトランジスタＱ２４，Ｑ２３のドレインＤに接続される。
第３及び第４のトランジスタＱ２５，Ｑ２６のソースＳはグランドＧＮＤに接続される。第３のトランジスタＱ２５のゲートＧには反転入力信号／ＩＮが供給され、第４のトランジスタＱ２６のゲートＧには、入力信号ＩＮが供給される。第３及び第４のトランジスタＱ２５，Ｑ２６のドレインＤは第５及び第６のトランジスタＱ２７，Ｑ２８のソースＳに各別に接続されている。
第５及び第６のトランジスタＱ２７，Ｑ２８の各ドレインＤは第１及び第２のトランジスタＱ２３，Ｑ２４の各ドレインＤに接続される。第５及び第６のトランジスタＱ２７，Ｑ２８のゲートＧは互いに共通接続され、その共通接続点は電圧発生回路２３に接続されている。第１のトランジスタＱ２３のドレインＤと第５のトランジスタＱ２７のドレインＤとの共通接続点から出力信号ＯＵＴが出力される。
第３及び第４のトランジスタＱ２５，Ｑ２６は、それぞれのゲートＧに供給される入力信号ＩＮ，／ＩＮに応答してオンオフするように、それらの素子耐圧が低く設定された低耐圧素子で構成されている。一方、第１及び第２のトランジスタＱ２３，Ｑ２４と第５及び第６のトランジスタＱ２７，Ｑ２８は、それらの素子耐圧が高電源電圧ＶＤ２に対応して設定された高耐圧素子である。
電圧発生回路２３は、トランジスタＱ２９〜Ｑ３６で構成される。高電源電圧ＶＤ２とグランドＧＮＤとの間に設けたノードＮ１１に所定のバイアス電圧Ｖｎ１１を取り出し、その取り出したバイアス電圧Ｖｎ１１を第５及び第６のトランジスタＱ２７，Ｑ２８の共通ゲートＧに供給する。なお、電圧発生回路２３は低耐圧素子である第３及び第４のトランジスタＱ２５，Ｑ２６が破壊しないように第５及び第６のトランジスタＱ２７，Ｑ２８のゲート電圧、すなわちバイアス電圧Ｖｎ１１を生成する。電圧生成回路２３は、Ｈレベルの制御信号ＣＮＴＬによりトランジスタＱ２９をオフ、トランジスタＱ３５をオンする。トランジスタＱ２９，Ｑ３５にて構成されるインバータ回路は、トランジスタＱ３０のゲートにＬレベルの信号を出力しトランジスタＱ３０をオンさせる。
図１１において、高電源電圧ＶＤ２は、たとえば３Ｖ、低電源電圧ＶＤ１は１Ｖとしている。そして、低耐圧素子、すなわち、第３及び第４のトランジスタＱ２５，Ｑ２６のソース−ドレイン間耐圧を１．５Ｖ、高耐圧素子すなわち、第１，第２，第５及び第６のトランジスタＱ２３，Ｑ２４，Ｑ２７，Ｑ２８のソース−ドレイン間耐圧を３．０Ｖとし、高耐圧素子のゲート−ソース間電圧を０．５Ｖに設定する。したがって、電圧発生回路２３は、第３及び第４のトランジスタＱ２５，Ｑ２６が破壊しないように生成した電圧、たとえば、高電源電圧ＶＤ２の約１／２のバイアス電圧Ｖｎ１１を第５及び第６のｎＭＯＳトランジスタＱ２７，Ｑ２８のゲートＧに印加する。
第３及び第４のトランジスタＱ２５，Ｑ２６は、低電源電圧ＶＤ１で駆動するソース−ドレイン間耐圧の小さな低耐圧素子で構成される。電圧発生回路２３は、高電源電圧ＶＤ２に基づいて第３及び第４のトランジスタＱ２５，Ｑ２６が破壊しないように生成したバイアス電圧Ｖｎ１１を第５及び第６のトランジスタＱ２７，Ｑ２８のゲートに印加する。したがって、第１及び第２のトランジスタＱ２３，Ｑ２４がオンするとき、第３及び第４のトランジスタＱ２５，Ｑ２６にそのソース−ドレイン間耐圧を超える高電源電圧ＶＤ２が印加されることを防止する。即ち、高電源電圧ＶＤ２から印加される電圧を制限することで、低耐圧素子で構成される第３及び第４のトランジスタＱ２５，Ｑ２６の破壊を防止するようにしている。
特許文献３（特開２００３−２３５２５１号公報）は、本発明の出願人にかかるものであり、スイッチングレギュレータを開示する。特にレベルシフト回路の電圧源としてブートストラップ回路で生成された電圧を用いたものを開示する。
特開平５−３０８２７４号公報 特開２００２−１９０７３１号公報 特開２００３−２３５２５１号公報
特許文献１は、レベルシフト回路を構成するＭＯＳトランジスタの耐圧に着目する。しかし、そうしたレベルシフト回路をスイッチングレギュレータに用いることについては何ら示唆していない。特許文献２は、レベルシフト回路を構成するトランジスタが破壊しないようにするために電圧発生回路を設けることを示唆する。しかし、電圧発生回路は制御信号ＣＮＴＬに応答するようにしているため回路構成がやや複雑になるということは否定できない。特許文献３は、レベルシフト回路とスイッチングレギュレータを開示するが、レベルシフト回路の回路動作点をスイッチングレギュレータ側の回路動作に応動させることについては何ら示唆していない。
本発明は、上記特許文献１〜３に鑑み、低耐圧化及び回路動作点の最適化が図れるレベルシフト回路と、小型化が実現できるスイッチングレギュレータを提供するものである。
本書でのダイオード素子とは、一方向のみに電流の流れを制御することができる少なくとも２つの電極を有する電子デバイスであると定義される。したがって、ダイオード素子の中にはダイオードはもちろんのことトランジスタも含まれる。なぜならば、トランジスタは少なくとも３つの電極を有し、それらの電極を組み合わせて２つの電極を有するダイオードとして構成することができるからである。また、トランジスタのゲート電極やベース電極などの制御電極を制御すれば、電流の流れを双方向ではなく一方向のみに制御することができ、実質的にダイオードと同等の回路動作を行うことができるからである。
また、本書でのブートストラップ回路とは、ダイオード素子とキャパシタの組み合わせによって第１電圧源を生成する回路であるとして定義される。
また、本書でのブートストラップ電圧とはブートストラップ回路で生成された電圧源であるとして定義される。
本発明にかかるレベルシフト回路の第１の態様は、入力信号（Ｓ１）が入力される入力端子（Ｎ１）と、入力端子（Ｎ１）に入力される入力信号（Ｓ１）を所定の大きさに増幅する第１信号増幅部（１１０Ａ）と、増幅した信号を取り出すために信号増幅部（１１０Ａ）に設けられたノード（Ｎ３，Ｎ４）と、ノード（Ｎ３，Ｎ４）の直流レベルを制御するためのレベルシフト電圧（Ｖｓｃ）が入力されるレベルシフト入力端子（Ｓｃ）と、信号増幅部（１１０Ａ）を駆動する第１電圧源（Ｖ１）と、第１電圧源（Ｖ１）及びレベルシフト電圧（Ｖｓｃ）を生成するレベルシフト電圧生成回路（１２０）を備える。
また、本発明にかかるレベルシフト回路の第２の態様は、第１の態様において、レベルシフト電圧生成回路（１２０）は、カソード及びアノードを有するダイオード素子（Ｄｉ）と第１電極及び第２電極を有するキャパシタ（Ｃ２）とが直列に接続されたブートストラップ回路（１６０）を含む。
また、本発明にかかるスイッチングレギュレータの態様は、入力信号（Ｓ１）が入力される入力端子（Ｎ１）と、入力端子（Ｎ１）に入力される入力信号（Ｓ１）を所定の大きさに増幅する第１信号増幅部（１１０Ａ）と、第１信号増幅部（１１０Ａ）に設けられたノード（Ｎ３，Ｎ４）と、ノード（Ｎ３，Ｎ４）の直流レベルを制御するためのレベルシフト電圧（Ｖｓｃ）が入力されるレベルシフト入力端子（Ｓｃ）と、第１信号増幅部（１１０Ａ）を駆動する第１電圧源（Ｖ１）と、第１電圧源（Ｖ１）及びレベルシフト電圧（Ｖｓｃ）を生成するレベルシフト電圧生成回路（１２０）を備えたレベルシフト回路（１００）と、ダイオード素子（Ｄｉ）とキャパシタ（Ｃ２）を備え、ダイオード素子（Ｄｉ）のアノード側に第２電圧源（Ｖ２）が供給され、ダイオード素子（Ｄｉ）のカソード側がキャパシタ（Ｃ２）の第１電極に接続され、キャパシタ（Ｃ２）の第２電極にレベルシフト電圧（Ｖｓｃ）が供給されるブートストラップ回路（１６０）と、制御電極（ゲートＧ）にレベルシフト回路（１００）から出力された信号が入力され、第１主電極（ドレインＤ）に第３電圧源（Ｖ３）が供給され、第２主電極（ソースＳ）にインダクタ（Ｌ１）及び平滑キャパシタ（Ｃ１）を備えた平滑回路（１５０）が接続されるスイッチングトランジスタ（１４０）と、スイッチングトランジスタ（１４０）の第２主電極（ソース）側に生じたスイッチング信号（Ｓ６）をレベルシフト回路（１００）に供給するためにレベルシフト入力端子（Ｓｃ）と第２主電極（ソースＳ）とを接続する電圧供給線（１２６）を備える。
本発明にかかるレベルシフト回路は、信号増幅部に供給する第１電圧源と信号増幅部の回路動作点を信号増幅部に供給する電圧源とは異なる第２電圧源で動作するレベルシフト電圧生成回路で決定するようにしたので、第１電圧源とは切り離して、第１電圧源と信号増幅部の回路動作点との間に所定の大きさを維持することができる。これによって、第１信号増幅部１１０Ａを構成するトランジスタの低耐圧化及び回路動作点の最適化を奏することができる。
また、本発明にかかるレベルシフト電圧生成回路は、ダイオード素子（Ｄｉ）とキャパシタ（Ｃ２）とからなる極めて簡便な回路で構成することができるのでレベルシフト回路全体の構成の小型化を実現することができる。
また、本発明にかかるスイッチングレギュレータは、ブートストラップ回路で生成された電圧源及びレベルシフト電圧に応動するレベルシフト回路を用意し、このレベルシフト回路から出力信号に基づいてスイッチングトランジスタを駆動するので、レベルシフト回路とスイッチングトランジスタとの回路動作点を的確に合わせることができる。
本発明の第１の実施形態にかかるレベルシフト回路を示す図である。 本発明の第１の実施形態にかかるレベルシフト回路の変形例を示す図である。 本発明の第１の実施形態にかかるレベルシフト回路の他の変形例を示す図である。 本発明の第１の実施形態にかかるレベルシフト回路のさらに別の変形例を示す図である。 本発明の第１の実施形態にかかるレベルシフト回路のさらに加えて別の変形例を示す図である。 本発明の第２の実施形態にかかるレベルシフト回路を示す図である。 本発明のレベルシフト回路をスイチングレギュレータに適用したブロックダイアグラムである。 本発明のレベルシフト回路をスイチングレギュレータに適用した具体的な回路を示す図である。 本発明のレベルシフト回路をスイチングレギュレータに適用した図８における主なノードのタイミングチャートを示す。 従来のレベルシフト回路の一例を示す図である。 従来のレベルシフト回路の他の例を示す図である。
（第１の実施形態）
図１に示すレベルシフト回路１００は、一対の入力トランジスタ１０１，１０２を有する。入力トランジスタ１０１，１０２は第１導電型のたとえばｎチャネル型ＭＯＳトランジスタで構成される。
入力トランジスタ１０１，１０２は、電圧源Ｖ１と基準電位ＧＮＤとの間に配置され、入力トランジスタ１０１，１０２のソースＳは共通接続され、その共通接続点は基準電位ＧＮＤに接続される。
レベルシフト回路１００は、さらに第２導電型のｐチャネルのＭＯＳトランジスタで構成された一対の負荷トランジスタ１０３，１０４を有する。負荷トランジスタ１０３，１０４は電圧源Ｖ１と基準電位ＧＮＤとの間に配置され、それらトランジスタのソースＳは共に電圧源Ｖ１に接続されている。
一対のレベルシフトトランジスタ１０５，１０６は、第２導電型のｐチャネルのＭＯＳトランジスタで構成されている。レベルシフトトランジスタ１０５，１０６は、一対の入力トランジスタ１０１，１０２と一対の負荷トランジスタ１０３，１０４との間に配置される。
入力信号Ｓ１は入力端子Ｎ１とインバータｉｎｖ１の入力端に入力される。したがって、入力信号Ｓ１は入力端子Ｎ１に接続された入力トランジスタ１０１のゲートＧとインバータｉｎｖ１に入力される。インバータｉｎｖ１で反転された入力信号Ｓ１は入力信号Ｓ２としてノードＮ２に生じ、入力トランジスタ１０２のゲートＧに入力される。したがって、入力トランジスタ１０１，１０２の各ゲートＧには互いに極性が反転された入力信号が入力される。言い換えれば入力トランジスタ１０１，１０２は差動形式の差動増幅器を構成している。
負荷トランジスタ１０３のゲートＧは負荷トランジスタ１０４のドレインＤに接続されノードＮ３をなし、負荷トランジスタ１０４のゲートＧは負荷トランジスタ１０３のドレインＤに接続されノードＮ４をなしている。一般的に一対のＭＯＳトランジスタの第１及び第２のゲートが第２及び第１のトランジスタのドレインに各別に接続された構成は交差結合と称される。負荷トランジスタ１０３，１０４は共にｐチャネルのＭＯＳトランジスタで構成され、両者の負荷トランジスタ１０３，１０４は交差結合トランジスタ対の関係に置かれている。
ノードＮ３には出力信号Ｓ３が、ノードＮ４には出力信号Ｓ４がそれぞれ出力される。ノードＮ３には入力信号Ｓ１と同極性の出力信号Ｓ３が、ノードＮ４には入力信号Ｓ１とは逆極性すなわち入力信号Ｓ２と同じ極性の出力信号Ｓ４がそれぞれ出力される。出力信号Ｓ３及びＳ４の直流的なレベルは後述する一対のレベルシフトトランジスタ１０５，１０６の各ゲートＧに印加される電圧によって決まる。
一対のレベルシフトトランジスタ１０５，１０６は、入力トランジスタ１０１，１０２と、負荷トランジスタ１０３，１０４との間に配置される。レベルシフトトランジスタ１０５のドレインＤ及びソースＳは、入力トランジスタ１０１のドレインＤ及び負荷トランジスタ１０３のドレインＤに各別に接続される。レベルシフトトランジスタ１０６のドレインＤ及びソースＳは、入力トランジスタ１０２のドレインＤ及び負荷トランジスタ１０４のドレインＤに各別に接続される。
言い換えると、負荷トランジスタ１０３、レベルシフトトランジスタ１０５、及び入力トランジスタ１０１のソース・ドレイン導電路は電圧源Ｖ１と接地電位ＧＮＤとの間に直列に接続されている。
同様に、負荷トランジスタ１０４，レベルシフトトランジスタ１０６、及び入力トランジスタ１０２のソース・ドレイン導電路は電圧源Ｖ１と接地電位ＧＮＤとの間に直列に接続される。
レベルシフトトランジスタ１０５，１０６の各ゲートＧは共通接続され、その共通接続点はレベルシフト入力端子Ｓｃに接続される。レベルシフト入力端子Ｓｃにはレベルシフト電圧生成回路１２０で生成されたレベルシフト電圧Ｖｓｃが印加される。レベルシフト電圧Ｖｓｃは、電圧源Ｖ１が増加した場合には増加し、電圧源Ｖ１が減少した場合には減少するよう設定されている。電圧源Ｖ１が増加または減少した電圧と同じ分だけレベルシフト電圧Ｖｓｃも増加または減少することが好ましい。電圧源Ｖ１がたとえば５Ｖ増加した場合にはレベルシフト電圧Ｖｓｃも５Ｖ増加し、電圧源Ｖ１がたとえば５Ｖ減少した場合にはレベルシフト電圧Ｖｓｃも５Ｖ減少するという動きを示すことが好ましい。なお、レベルシフト電圧生成回路１２０の具体的な回路構成については、後述で明らかになるが、たとえば、ダイオード素子ＤｉとキャパシタＣ２を直列に接続し、両者の共通接続点から電圧を出力させるいわゆるブートストラップ回路を用いることができる。
レベルシフト電圧Ｖｓｃは、レベルシフトトランジスタ１０５，１０６のゲートＧに印加され、さらにこれらトランジスタのソースＳ、すなわちノードＮ３，Ｎ４に伝達される。これにより負荷トランジスタ１０３，１０４のソースＳとゲートＧ（ドレインＤ）間に印加される電圧ＶＳＧは、電圧源Ｖ１が増加または減少しても一定となり、負荷トランジスタ１０３，１０４に印加される電圧が電圧源Ｖ１の大きさに応動して増減するという不具合を排除することができる。これによって、電圧源Ｖ１を比較的高電圧で使用する場合でも負荷トランジスタ１０３，１０４には所定の電圧以上に印加されることが抑止され、負荷トランジスタ１０３，１０４の低耐圧化を実現することができる。
いま、レベルシフト電圧Ｖｓｃの大きさが、電圧源Ｖ１の大きさに関わらず一定である場合には、電圧源Ｖ１とノードＮ３，Ｎ４との間に印加される電圧ＶＳＧは電圧源Ｖ１の大きさに依存し、電圧源Ｖ１が増加した場合、あるいは電圧源Ｖ１を比較的高い電源電圧で使用する場合には、負荷トランジスタ１０３，１０４のソースＳとゲートＧ（ドレインＤ）との間に印加される電圧が高くなるため高耐圧のトランジスタが必要となるので好ましくない。
本発明にかかるレベルシフト回路１００の大きな特徴は、レベルシフト電圧生成回路１２０を備えたことである。レベルシフト電圧生成回路１２０は、電圧源Ｖ１及びレベルシフト電圧Ｖｓｃの２つの電圧を生成する。電圧源Ｖ１は第１信号増幅部１１０Ａを動作させるために必要な電圧源となる。レベルシフト電圧Ｖｓｃは第１信号増幅部１１０Ａの回路動作点を決める。すなわち、レベルシフト電圧Ｖｓｃによって第１信号増幅部１１０Ａのダイナミックレンジが決定される。電圧源Ｖ１からレベルシフト電圧生成回路１２０に電圧が供給されるのではなく、レベルシフト電圧生成回路１２０によって第１信号増幅部１１０Ａが動作する電圧源Ｖ１を生成していることに注目すべきである。したがって、レベルシフト電圧生成回路１２０は電圧源Ｖ１とは独立して動作する。レベルシフト電圧生成回路１２０で生成された２つの電圧は一方は電圧供給線１２５を介して電圧源Ｖ１に、他方は電圧供給線１２６を介してレベルシフト電圧Ｖｓｃをレベルシフトトランジスタ１０５，１０６の共通ゲートＧにそれぞれ供給する。
レベルシフト電圧Ｖｓｃがレベルシフトトランジスタ１０５，１０６の共通ゲートＧに入力されると、レベルシフトトランジスタ１０５，１０６のソースＳの電位、すなわち、ノードＮ３，Ｎ４の電位はレベルシフト電圧Ｖｓｃの大きさに基づき一意的に決定される。
ノードＮ３，Ｎ４の電位が所定の大きさに決定されるならば、電圧源Ｖ１とノードＮ３とに印加される電圧ＶＳＧが決まってくる。電圧ＶＳＧは、電圧源Ｖ１の大きさに依存せずに常に一定であることが望ましい。なぜならば、負荷トランジスタ１０３，１０４のソース・ドレイン（ゲート）間の耐圧にあまり配慮する必要がなくなるからである。一般的にトランジスタの耐圧に配慮しなければならないのは、電圧源Ｖ１が高くなったときである。しかし、電圧源Ｖ１の大きさに配慮しなくてもよければレベルシフト回路１００の低電圧化及び高密度化を実現できるので好都合である。
（第２の実施形態）
図２は第２の実施形態にかかる。図１に示す第１の実施形態と基本的な回路構成は同じである。すなわち、レベルシフト回路１００は、第１信号増幅部１１０Ａ及びレベルシフト電圧生成回路１２０を備えている。第１信号増幅部１１０Ａは、一対の入力トランジスタ１０１，１０２を有する。また、一対の負荷トランジスタ１０３，１０４を有する。さらに一対のレベルシフトトランジスタ１０５，１０６を有する。さらに、入力信号Ｓ１は入力端子Ｎ１に入力され、出力信号Ｓ３，Ｓ４はそれぞれノードＮ３，Ｎ４から出力される。こうした構成は第１の実施形態とまったく同じである。
図２が図１と異なるのは、レベルシフト電圧生成回路１２０の後段、すなわちレベルシフト電圧生成回路１２０の出力とレベルシフト入力端子Ｓｃとの間にトランジスタ１０７を設け、さらにトランジスタ１０７のソースＳ側に定電流源ＣＣを接続していわゆるソースフォロワとし、ソースＳとレベルシフト入力端子Ｓｃとの間にレベルシフト手段１２２を設けたことである。レベルシフト手段１２２の具体的な回路構成は抵抗Ｒを直列に接続してトランジスタ１０７のソースフォロワ電圧を分圧したり、あるいはバッファＢＵを介在させてレベルシフト電圧生成回路１２０から出力されたレベルシフト電圧を下げたり、あるいは上げたりして、レベルシフト入力端子Ｓｃに所定のレベルに制御された直流電圧を取り出すようにしている。
トランジスタ１０７、レベルシフト手段１２２は、いうなればレベルシフト電圧生成回路１２０と、レベルシフトトランジスタ１０５，１０６とを結合するために用意され、ノードＮ３およびＮ４に取り出す出力信号Ｓ３及びＳ４を所定の直流レベルを調整する役目を有する。
図２に示すレベルシフト回路１００の特徴は端的にいえば、レベルシフト電圧生成回路１２０からレベルシフト入力端子Ｓｃにはトランジスタまたはバッファ回路などからなるレベルシフト手段１２２を介してレベルシフト電圧Ｖｓｃを印加するようにしたことである。こうした構成を採用すれば、各種特性の温度依存性も含めてレベルシフト電圧生成回路１２０と第１信号増幅部１１０Ａとの回路結合をさらに所望する状態に設定することができる。
（第３の実施形態）
図３は本発明の第３の実施形態にかかる。図１に示す第１の実施形態と基本的な回路構成は同じである。すなわち、レベルシフト回路１００は、第１信号増幅部１１０Ａ及びレベルシフト電圧生成回路１２０を備えている。第１信号増幅部１１０Ａは、一対の入力トランジスタ１０１，１０２を有する。また、一対の負荷トランジスタ１０３，１０４を有する。さらに一対のレベルシフトトランジスタ１０５，１０６を有する。さらに、入力信号Ｓ１は入力端子Ｎ１に入力され、出力信号Ｓ３，Ｓ４はそれぞれノードＮ３，Ｎ４から出力される。こうした構成は第１の実施形態とまったく同じである。
図３が図１と異なるのは、一対の負荷トランジスタ１０３，１０４側に定電圧回路１２３，１２４を各別に設けたことである。すなわち、定電圧回路１２３は、負荷トランジスタ１０３のソース−ドレイン導電路と並列に接続している。また、定電圧回路１２４は、負荷トランジスタ１０４のソース−ドレイン導電路と並列に接続している。定電圧回路１２３，１２４はたとえばツェナーダイオードで構成され、ツェナーダイオードのカソード及びアノードをそれぞれ電圧源Ｖ１及びノードＮ３またはＮ４に接続する。また、一般的なダイオードを複数個直列に接続してもよい。こうした構成によって、負荷トランジスタ１０３，１０４のソースＳとドレインＤ（ゲートＧ）との間に負荷トランジスタ１０３，１０４の耐圧を越える電圧が印加された場合には、こうしたツェナーダイオードやダイオードで側路し、負荷トランジスタ１０３，１０４が劣化または破壊されるという不具合を未然に防止することができる。もちろん図３の回路構成には図２に示した回路構成を付加してもよい。
（第４の実施形態）
図４は本発明の第４の実施形態にかかる。図１に示す第１の実施形態と基本的な回路構成は同じである。すなわち、レベルシフト回路１００は、第１信号増幅部１１０Ａ及びレベルシフト電圧生成回路１２０を備えている。第１信号増幅部１１０Ａは、一対の入力トランジスタ１０１，１０２を有する。また、一対の負荷トランジスタ１０３，１０４を有する。さらに一対のレベルシフトトランジスタ１０５，１０６を有する。さらに、入力信号Ｓ１は入力端子Ｎ１に入力され、出力信号Ｓ３，Ｓ４はノードＮ３，Ｎ４から出力される。こうした構成は第１の実施形態とまったく同じである。
図４が図１と異なるのは、一対の負荷トランジスタ１０３，１０４側にキャパシタＣ１０３，Ｃ１０４を設けたことである。すなわち、キャパシタＣ１０３は負荷トランジスタ１０３のソースＳとドレインＤとの間に、キャパシタＣ１０４は負荷トランジスタ１０４のソースＳとドレインＤとの間にそれぞれ接続している。こうした構成はノードＮ３及びＮ４、電圧源Ｖ１に何らかの原因でたとえばノイズが生じた場合でもキャパシタＣ１０３，Ｃ１０４によって取り除くことができる。
（第５の実施形態）
図５は本発明の第５の実施形態にかかる。図１に示す第１の実施形態と基本的な回路構成は同じである。すなわち、レベルシフト回路１００は、第１信号増幅部１１０Ａ及びレベルシフト電圧生成回路１２０を備えている。第１信号増幅部１１０Ａは、一対の入力トランジスタ１０１，１０２を有する。また、一対の負荷トランジスタ１０３，１０４を有する。さらに一対のレベルシフトトランジスタ１０５，１０６を有する。さらに、入力信号Ｓ１は入力端子Ｎ１に入力され、出力信号はノードＮ３，Ｎ４から出力される。こうした構成は第１の実施形態とまったく同じである。
図５が図１と異なるのは、一対のレベルシフトトランジスタ１０５，１０６のソースＳとゲートＧとの間にキャパシタＣ１０５，Ｃ１０６を接続したことである。こうした構成によればレベルシフト入力端子Ｓｃに入力されたレベルシフト電圧ｓｃに仮にノイズ成分が含まれていてもキャパシタＣ１０５，Ｃ１０６によってそのノイズ成分は減衰され、また、ゲートＧに入力されたレベルシフト電圧ｓｃを迅速にソースＳ側に伝達することができる。もちろん、図５に示す回路構成と図２〜図４に示す回路構成を組み合わせてもよい。
（第６の実施形態）
図６は本発明にかかる第６の実施形態を示す。第６の実施形態は上記第１〜第５の実施形態とは様相を異にしている。すなわち、第１〜第５の実施形態は、第１信号増幅部１１０Ａにレベルシフト手段１２２を追加したり、定電圧回路１２３，１２４を追加したり、キャパシタ１０３，Ｃ１０４を追加したり、あるいはキャパシタＣ１０５，Ｃ１０６を追加するというものであった。いずれにしても、これらが接続されるのは、第１レベルシフト回路１１０を構成する一対の入力トランジスタ１０１，１０２、一対の負荷トランジスタ１０３，１０４、及び一対のレベルシフトトランジスタ１０５，１０６を対象としている。
これに対して、第６の実施形態は、第１信号増幅部１１０Ａに加えてトランジスタ１０８（第７トランジスタ），１０９（第８トランジスタ），１１１（第９トランジスタ），１１２（第１０トランジスタ）からなる第２信号増幅部１１０Ｂを設けたことで第１〜第５の実施形態とは相違する。トランジスタ１０８，１０９はｐチャネル型ＭＯＳトランジスタで、トランジスタ１１１，１１２はｎチャネル型ＭＯＳトランジスタでそれぞれ構成される。トランジスタ１１１とトランジスタ１１２の各ドレインＤと各ゲートＧは互いに共通接続される。すなわち、トランジスタ１１１とトランジスタ１１２との回路接続は、トランジスタ１０３と１０４との回路接続と同じであり、交差結合トランジスタ対を成している。トランジスタ１１１とトランジスタ１１２のソースＳは共通に接続され、その共通接続点はレベルシフト入力端子Ｓｃに接続される。第２信号増幅部１１０Ｂは、第１信号増幅部１１０ＡのノードＮ３，Ｎ４に出力される出力信号Ｓ３，Ｓ４の信号極性を反転させたり、あるいは第１信号増幅部１１０Ａでレベルシフトしたものとは別のレベルにシフトさせたりするために用意される。特にノードＮ３，Ｎ４に出力される出力信号Ｓ３，Ｓ４の低いレベルは零電位よりは十分に高いレベルであるため、第１信号増幅部１１０Ａに直接、後段の回路を接続することには困難が伴う。なぜならば、後段の回路を完全にハイレベルまたはローレベルに設定できないからである。したがって、第２信号増幅部１１０Ｂは、第１信号増幅部１１０Ａと後段の回路とを回路動作点を整合させるためにレベル調整または信号極性を整合させるために用意される。第１信号増幅部１１０Ａ，第２信号増幅部１１０Ｂでレベルシフトされた出力信号は出力端子１１５に出力される。
第１信号増幅部１１０Ａの出力信号Ｓ３，Ｓ４が取り出されるノードＮ３，Ｎ４の直流電位は、前に述べたように電圧源Ｖ１の増減に対して同じ方向に増減することは前に述べたとおりである。第２信号増幅部１１０Ｂには、第１信号増幅部１１０Ａに応動した信号が入力されるために、トランジスタ１１１と１１２のソース側の電位を電圧源Ｖ１の増減に応じて変化する電圧を供給するようにして、第２信号増幅部１１０Ｂに印加される電圧源Ｖ１が増減しても、トランジスタ１０８〜１１２に印加される電圧は変わらないようにしている。
図６に示す第６の実施形態でも、レベルシフト回路１００は、レベルシフト電圧生成回路１２０を備える。レベルシフト電圧生成回路１２０で生成された２つの電圧の１つは電圧供給線１２５を介して電圧源Ｖ１に、もう１つは電圧供給線１２６を介して、レベルシフト電圧Ｖｓｃがレベルシフト入力端子Ｓｃを介して第１信号増幅部１１０Ａ及び第２信号増幅部１１０Ｂに供給される。これによって、第１信号増幅部１１０Ａだけではなく、第２信号増幅部１１０Ｂの回路動作点もレベルシフト電圧生成回路１２０によって制御されることになる。
（第７の実施形態）
図７は、本発明にかかるレベルシフト回路１００を、ブートストラップ回路を有する非同期型の降圧スイッチングレギュレータに用いた一例を模式的に示したものである。
降圧スイッチングレギュレータ２００は、レベルシフト回路１００，レベルシフト電圧生成回路１２０、ドライバ回路１３０，スイッチングトランジスタ１４０，及びＰＷＭ回路１７０を備える。なお、レベルシフト電圧生成回路１２０は、平滑回路１５０，及びブートストラップ回路１６０を有する。なお、レベルシフト電圧生成回路１２０は、図１〜図６に示したレベルシフト電圧生成回路１２０に相当する。
図７において、レベルシフト回路１００は作図の都合上、ブラックボックスで示しているが、具体的な回路構成は、たとえば図６に示すように第１信号増幅部１１０Ａと第２信号増幅部１１０Ｂを備えている。図６に示した第１信号増幅部１１０Ａは、図１〜図５に示したものと同じであり、レベルシフト回路１００には、入力端子Ｎ１，出力端子１１５，及び電圧源Ｖ１が用意されている。入力端子Ｎ１には、たとえばパルス幅が時間の経過とともに変化するＰＷＭ信号が入力信号Ｓ１としてＰＷＭ回路１７０から入力される。出力端子１１５には入力端子Ｎ１に入力されたＰＷＭ信号が所定の直流レベルに変換されて取り出される。レベルシフト回路１００では直流レベルの変換だけではなく、所定の大きさまで増幅するようにしてもよい。本発明の一実施形態では電圧源Ｖ１に固定の直流電圧を供給するのではなく、外部の電圧源に応動した電圧が供給される。すなわち、電圧源Ｖ１はレベルシフト電圧生成回路１２０で生成される。レベルシフト電圧生成回路１２０は、ブートストラップ回路１６０と平滑回路１５０で構成されている。したがって、電圧源Ｖ１に供給される電圧の大きさは、電圧源Ｖ２及びＶ３に比例する。電圧源Ｖ２はブートストラップ回路１６０に供給され、電圧源Ｖ３はスイッチングトランジスタ１４０に供給される。電圧源Ｖ１は、電圧源Ｖ２とＶ３の大きさに応動してその大きさが制御される。本発明の一実施形態としては、電圧源Ｖ１、電圧源Ｖ２、及び電圧源Ｖ３は、それぞれ４．３Ｖ，５Ｖ、及び２０Ｖである。
ドライバ回路１３０は、その前段に設けられたレベルシフト回路１００でレベル調整された信号をその後段のスイッチングトランジスタ１４０を駆動するために用意される。すなわち、ドライバ回路１３０は、スイッチングトランジスタ１４０のドライバとして用意され、トランジスタ１１３と１１４が直列に接続されたいわゆるＣＭＯＳインバータからなる。トランジスタ１１３はｐチャネル型ＭＯＳトランジスタであり、トランジスタ１１４は、ｎチャネル型ＭＯＳトランジスタである。トランジスタ１１４の低電位側すなわちソースＳは、レベルシフト入力端子Ｓｃに接続される。レベルシフト入力端子Ｓｃは、電圧供給線１２６によってスイッチング出力端子Ｎ６と回路接続手段１４２で共通接続されているので、ドライバ１３０の出力レベルは、レベルシフト入力端子Ｓｃに供給される信号レベルに応動する。
スイッチングトランジスタ１４０は、たとえばｎチャネル型ＭＯＳトランジスタで構成され、その後段に接続された平滑回路１５０を駆動して所定の直流電圧を生成する。スイッチングトランジスタ１４０の第１主電極であるドレインＤは電圧源Ｖ３が、その制御電極であるゲートＧにはドライバ回路１３０の出力信号がそれぞれ入力される。電圧源Ｖ３の大きさはたとえば２０Ｖに選ばれている。第２主電極であるソースＳはスイッチング出力端子Ｎ６を介して平滑回路１５０に接続される。スイッチング出力端子Ｎ６には平滑回路１５０が接続され、スイッチング信号Ｓ６が出力される。スイッチング信号Ｓ６の最大値は電圧源Ｖ３の大きさとほぼ等しい２０Ｖであり、その最小値はほぼ零Ｖである。スイッチング信号Ｓ６によって、インダクタＬ１に電流が供給され、インダクタＬ１と平滑キャパシタＣ１との共通接続点から出力電圧Ｖｏｕｔが取り出される。なお、スイッチングトランジスタ１４０はｎチャネル型ＭＯＳトランジスタではなく、ＮＰＮ型バイポーラトランジスタを用いてもよい。この場合、第１主電極，第２主電極，及び制御電極はそれぞれコレクタ，エミッタ，及びベースが相当する。また、ｎチャネル型ＭＯＳトランジスタに換えてｐチャネル型ＭＯＳトランジスタまたはＰＮＰ型バイポーラトランジスタを用いてもよい。ｐチャネル型ＭＯＳトランジスタを用いたとき、第１主電極，第２主電極，及び制御電極は、それぞれソース，ドレイン，及びゲートが相当する。また、ＰＮＰ型バイポーラトランジスタを用いたときは、それぞれ、エミッタ，コレクタ，及びベースが相当する。
平滑回路１５０は、本発明においては、レベルシフト電圧生成回路１２０の１つとして位置づけられており、インダクタＬ１，フライホイールダイオードＤｓ，及び平滑キャパシタＣ１で構成される。インダクタＬ１には、スイッチング出力端子Ｎ６に出力されたスイッチング信号Ｓ６がハイレベルのとき、すなわちスイッチングトランジスタ１４０がオン状態のときに電流が供給されエネルギーが蓄えられる。このときフライホイールダイオードＤｓは逆方向の状態に置かれるのでフライホイールダイオードＤｓには電流は流れない。スイッチングトランジスタ１４０がオフ状態に遷移しても、インダクタＬ１の電気的な特性上すぐにオフにならずに電流を流し続けようとする。このため基準電位ＧＮＤ側からフライホイールダイオードＤｓを介して電流がインダクタＬ１に供給される。このとき、フライホイールダイオードＤｓは順方向にバイアスされる。フライホイールダイオードＤｓには、通常ショットキーバリアダイオードを用いることが多い。その理由は順方向電圧がシリコンダイオード０．６〜０．７Ｖよりも低い０．２〜０．３Ｖであり、消費電力の低減化につながるからである。さらにショットキーバリアダイオードがオンからオフまたはオフからオンに遷移するときに逆回復電荷の少なく、いわゆるリカバリータイムが速くなるからである。なお、フライホイールダイオードＤｓは個別部品として用意するのではなく、レベルシフト回路１００、ドライバ回路１３０、またはスイッチングトランジスタ１４０側に同時に作り込むようにして、いわゆる半導体集積化してもよい。平滑キャパシタＣ１は、出力端子Ｖｏｕｔに出力されるスイッチング信号Ｓ６が短時間内に大きく変動させないためのいわゆるリプル成分を抑えるために用意される。
なお、図７は非同期型のスイッチングレギュレータを示すのでフライホイールダイオードＤｓを用いている。しかし、同期型のスイッチングレギュレータの場合は、フライホイールダイオードＤｓを用いずにトランジスタを用いることになる。
ブートストラップ回路１６０は、本発明において、平滑回路１５０とともにレベルシフト電圧生成回路１２０の１つとして位置づけられており、ダイオード素子ＤｉとキャパシタＣ２，電圧源Ｖ２，さらに、スイッチング出力端子Ｎ６を有する。
ブートストラップ回路１６０において、ダイオード素子Ｄｉのアノード側に電圧源Ｖ２が供給され、ダイオード素子Ｄｉのカソード側がキャパシタＣ２の第１電極に接続され、キャパシタＣ２の第２電極はスイッチング出力端子Ｎ６に接続され、レベルシフト電圧Ｖｓｃがレベルシフト入力端子Ｓｃ側から電圧供給線１２６を介して供給される。ダイオード素子ＤｉのカソードとキャパシタＣ２の第１電極との共通接続点から電圧源Ｖ１にレベルシフト回路１００を駆動する電源電圧が供給される。
スイッチング出力端子Ｎ６にはレベルシフト電圧Ｖｓｃを生成するためのスイッチング信号Ｓ６が出力される。ブートストラップ回路１６０は、スイッチング信号Ｓ６の大きさに応動する電圧源Ｖ１を生成する。スイッチング信号Ｓ６の最大振幅値は、スイッチングトランジスタ１４０のドレインＤに供給される電圧源Ｖ３にほぼ等しい。したがって、電圧源Ｖ１の生成にあたっては電圧源Ｖ３及び電圧源Ｖ２が反映される。
ブートストラップ回路１６０で生成される電圧源はダイオード素子ＤｉとキャパシタＣ２との共通接続点に、電圧源Ｖ１として生じる。電圧源Ｖ１はレベルシフト回路１００を駆動する電源電圧として利用される。なお、ダイオード素子Ｄｉはダイオードそのものではなく、ＭＯＳトランジスタやバイポーラトランジスタで構成しダイオード特性と等価の回路動作を行うようにしてもよい。すなわち、電圧源Ｖ２からダイオード素子Ｄｉを介してキャパシタＣ２を充電できるようにすればよい。すなわち、図示しないトランジスタの第１主電極（または第２主電極）から第２主電極（または第１主電極）に向かって流れる電流方向を制御できるようないわゆるダイオード素子であればかまわない。
スイッチングトランジスタ１４０がオフ状態であるとき、電圧源Ｖ２からダイオード素子Ｄｉを介してキャパシタＣ２に充電が行われる。このとき、電圧源Ｖ２の電圧をＶ２とし、ダイオード素子Ｄｉの順方向電圧をＶｄとすると、電圧源Ｖ１の電圧Ｖ１＝Ｖ２−Ｖｄとなる。また、スイッチングトランジスタ１４０がオン状態であるときには、スイッチング出力端子Ｎ６のスイッチング信号をＳ６とすると、電圧Ｖ１＝Ｓ６＋（Ｖ２−Ｖｄ）となる。なお、スイッチングトランジスタ１４０がオンしているとき、スイッチング信号Ｓ６は電圧源Ｖ３とほぼ等しいので、電圧Ｖ１＝Ｖ３＋（Ｖ２−Ｖｄ）として表すことができる。したがって、電圧源Ｖ２が、ダイオード素子Ｄｉの順方向電圧をＶｄよりも十分に大きければ、スイッチングトランジスタ１４０がオフ状態のときは電圧Ｖ１＝Ｖ２となり、スイッチングトランジスタ１４０がオン状態のときには、電圧源Ｖ１＝Ｖ３＋Ｖ２となり、ドライバ回路１３０に供給する電圧源Ｖ１をスイッチングトランジスタ１４０の電圧源Ｖ３よりも高くすることができ、スイッチングトランジスタ１４０を十分に駆動することができる。
ＰＷＭ回路１７０の内部については図示していないが、パルス幅が時間の経過と共に変化するいわゆるＰＷＭ信号が生成される。ＰＷＭ回路１７０には電圧源ＶＤＤが供給されている。電圧源ＶＤＤの大きさはたとえば５Ｖに選ばれる。ＰＷＭ回路１７０には図示しないたとえば誤差増幅器が用意されており、その誤差増幅器には出力Ｖｏｕｔから電圧供給線１２７を介して帰還電圧が帰還される。図示しない誤差増幅器には参照電圧が用意されており出力Ｖｏｕｔの大きさは、誤差増幅器に与えられた参照電圧に基づき制御される。ＰＷＭ回路１７０から出力されたＰＷＭ信号は入力端子Ｎ１に入力される。ＰＷＭ信号は入力端子Ｎ１を介してレベルシフト回路１００に供給される。なお、ＰＷＭ回路１７０の替わりに時間の経過とともに周波数が変化するＰＦＭ（Pulse Frequency Modulation）回路を用いてもよい。
図７に示すスイッチングレギュレータ２００では電圧供給線１２６によって、スイッチング出力端子Ｎ６とレベルシフト入力端子Ｓｃとを共通接続し、レベルシフト回路１００の回路動作点を強制的にスイッチング出力端子Ｎ６に出力されるスイッチング信号Ｓ６に応動させるようにする。仮に本発明から逸脱させる場合には、電圧供給線１２６を設けずにレベルシフト入力端子Ｓｃの電位をスイッチング出力端子Ｎ６の電位とは切り離して与えなければならない。こうした方法でもある程度の制御は可能である。しかし、レベルシフト回路１００の回路動作の制御を忠実に実行することは期待できなくなる。
電圧源Ｖ３が第１主電極すなわちドレインＤに供給されるスイッチングトランジスタ１４０は、電圧源Ｖ１に接続されたドライバ回路１３０で駆動される。ドライバ回路１３０は、電圧源Ｖ１に接続された第２信号増幅部１１０Ｂで駆動され、第２信号増幅部１１０Ｂは電圧源Ｖ１で駆動される第１信号増幅部１１０Ａで駆動される。
上記の回路構成によれば、スイッチングトランジスタ１４０の第１主電極であるドレインＤに供給した電圧源Ｖ３の大きさはほぼそのままスイッチング出力端子Ｎ６に出力されるスイッチング信号Ｓ６に反映される。スイッチング信号Ｓ６は電圧供給線１２６及びレベルシフト入力端子Ｓｃを介して第１信号増幅部１１０Ａ及び第２信号増幅部１１０Ｂに供給される。
（第８の実施形態）
図８は、第８の実施形態にかかるスイッチングレギュレータ２００を示し、図７に示した第７の実施形態を具体的な回路構成で示している。スイッチングレギュレータ２００は、第１信号増幅部１１０Ａ，第２信号増幅部１１０Ｂ，レベルシフト電圧生成回路１２０，ドライバ回路１３０，スイッチングトランジスタ１４０，及びＰＷＭ回路１７０を備える。レベルシフト電圧生成回路１２０は平滑回路１５０及びブートストラップ回路１６０を有する。
なお、図８に示す第１信号増幅部１１０Ａは、図１〜図６に示したそれらとまったく同じであるので、回路構成及びその回路動作の説明は割愛する。
また、第２信号増幅部１１０Ｂは、図６に示したものとまったく同じであるので回路構成及びその回路動作の説明は割愛する。
ドライバ回路１３０，スイッチングトランジスタ１４０，平滑回路１５０，ブートストラップ回路１６０，及びＰＷＭ回路１７０は、図７に示したものとまったく同じであるので回路構成及びその回路動作の説明は省略する。
なお、本発明の特徴の１つであるスイッチングトランジスタ１４０の第２主電極であるソースＳすなわちスイッチング出力端子Ｎ６と、第１信号増幅部１１０Ａ及び第２信号増幅部１１０Ｂの回路動作点を制御するために用意したレベルシフト入力端子Ｓｃとは電圧供給線１２６で接続される。
図９は、図８に示すスイッチングレギュレータ２００の主なノードにおけるタイミングチャートである。図９（ａ）に示す入力信号Ｓ１は入力端子Ｎ１すなわち入力トランジスタ１０１のゲートＧに入力されるＰＷＭ信号を模式的に示す。実際の入力信号Ｓ１は、時間の経過と共にパルス幅が変化するいわゆるＰＷＭ信号であるが、作図，説明の便宜上、デューティ比が５０％のＰＷＭ信号を示す。入力信号Ｓ１は時刻ｔ１〜ｔ２の期間でハイレベルＨからローレベルＬに遷移し、時刻ｔ２〜ｔ６までの期間はローレベルＬを維持し、時刻ｔ６〜ｔ７でローレベルＬからハイレベルＨに遷移すると、時刻ｔ１１までの期間ハイレベルＨを持続する。時刻ｔ１１〜ｔ１２の期間に入力信号Ｓ１はハイレベルＨからローレベルＬに遷移し、時刻ｔ１５を経過してもローレベルを維持している。
図９（ｂ）に示す入力信号Ｓ２は、ノードＮ２すなわち入力トランジスタ１０２に入力されるＰＷＭ信号を模式的に示す。実際の入力信号Ｓ２は、入力信号Ｓ１と同様に時間の経過と共にパルス幅が変化するいわゆるＰＷＭ信号である。入力信号Ｓ２は入力信号Ｓ１がインバータｉｎｖ１で極性が反転されたものにほぼ等しく、各時刻における信号レベルは入力信号Ｓ１とまったく逆の状態になるので説明は割愛する。
図９（ｃ）はノードＮ３すなわち負荷トランジスタ１０３のゲートＧと負荷トランジスタ１０４のドレインＤとの共通接続点に出力される出力信号Ｓ３を示す。出力信号Ｓ３は、入力トランジスタ１０２の閾値電圧ＶＴとゲートＧに入力される入力信号Ｓ２の大きさに応動する。すなわち、入力信号Ｓ２がローレベルＬ（０）である時刻ｔ１までの期間は、入力トランジスタ１０２はオフであるため、出力信号Ｓ３のレベルは、電圧源Ｖ１に等しく、電圧源Ｖ１は電圧源Ｖ２からダイオード素子Ｄｉの順方向電圧Ｖｄだけ下がったＶ１＝Ｖ２−Ｖｄとなる。時刻ｔ２に至ると入力トランジスタ１０２はオンし始めるので、ノードＮ３の電位（Ｖ６＋ＶＴ）まで下がり始め、時刻ｔ３に至るとその電位（Ｖ６＋ＶＴ）は時刻ｔ３までの期間ほぼ一定値に維持される。なお、電圧Ｖ６は、スイッチング出力端子Ｎ６に出力されるスイッチング信号Ｓ６の最大値の電位であり、閾値電圧ＶＴはレベルシフトトランジスタ１０６の閾値電圧である。
図９（ｃ）において、出力信号Ｓ３は、スイッチング出力端子Ｎ６に生じるスイッチング信号Ｓ６に追随し時刻ｔ４からｔ５に向かって増加し始める。その電位の大きさが（Ｖ３＋ＶＴ）に達するとほぼ一定値に維持される。出力信号Ｓ３の電位は時刻ｔ５〜ｔ７まではほぼ一定値に維持されるが、時刻ｔ７〜ｔ８に向かって増加し始め時刻ｔ８〜ｔ９までの電位（Ｖ２−Ｖｄ＋Ｖ３）＝（Ｖ１＋Ｖ３）に維持される。出力信号Ｓ３の電位レベルは、時刻ｔ９が経過すると、トランジスタ１０４がオンしているために、当初の電位レベルであるＶ１＝（Ｖ２−Ｖｄ）で一定となる。
出力信号Ｓ３の電位の変化はノードＮ２に入力される入力信号Ｓ２に応動し、時刻ｔ１１〜ｔ１５においても時刻ｔ１〜ｔ５と同様の挙動を示す。
なお、ノードＮ４に出力される出力信号Ｓ４は入力端子Ｎ１に入力される入力信号Ｓ１に応動する。入力信号Ｓ１は入力信号Ｓ２と極性が反転されたものであるから、出力信号Ｓ４は図９（ｃ）に示した出力信号Ｓ３が反転したものになるので図示は割愛している。
図９（ｄ）は、ノードＮ５すなわちスイッチングトランジスタ１４０のゲートＧに表れるドライブ信号Ｓ５を示す。ドライブ信号Ｓ５の信号レベルは電圧源Ｖ１とレベルシフト入力端子Ｓｃの電圧の大きさの間で変化する。レベルシフト入力端子Ｓｃはスイッチング出力端子Ｎ６に共通接続されているので、結局のところはスイッチング信号Ｓ６の影響を受ける。
また、ドライブ信号Ｓ５は、ノードＮ３に出力される出力信号Ｓ３の影響も受ける。出力信号Ｓ３がローレベルである時刻ｔ３に至るとドライブ信号Ｓ５は徐々に増加し始める。なぜならば、ノードＮ３がローレベルのとき、トランジスタ１０８，１１２がオンすることで出力端子１１５はローレベルとなり、トランジスタ１１３がオンし、スイッチングトランジスタ１４０のゲートＧがハイレベルになるからである。ドライブ出力信号Ｓ５は、電位（Ｖ２−Ｖｄ＋Ｖ３）まで増加し、出力信号Ｓ３の減少とともに減少し、その減少するレベルはレベルシフト入力端子Ｓｃの電位、すなわちスイッチング出力端子Ｎ６の電位にほぼ等しい。
図９（ｅ）は、スイッチング出力端子Ｎ６に出力されるスイッチング信号Ｓ６を示す。スイッチング信号Ｓ６は、ドライブ信号Ｓ５に応動する。スイッチング信号Ｓ６はスイッチングトランジスタ１４０の第２主電極すなわちソースＳに取り出され、その振幅の最大値は第１主電極すなわちドレインに供給される電圧源Ｖ３に等しい。なお、スイッチングトランジスタ１４０がオンするためにはドライブ信号Ｓ５の大きさが閾値電圧ＶＴを超えたときであるので、スイッチング信号Ｓ６の立上るタイミング及び立下るタイミングは、ドライブ信号Ｓ５のそれらよりも少し遅れることになる。すなわち、ドライブ信号Ｓ５が時刻ｔ３で立上るのに対し、スイッチング信号Ｓ６はそれよりも遅れた時刻ｔ４で立上る。また、ドライブ信号Ｓ５が時刻ｔ８で立下るのに対し、スイッチング信号Ｓ６はそれよりも遅れた時刻ｔ９で立下る。言い換えれば、ドライブ信号Ｓ５は、時刻ｔ３〜ｔ４及び時刻ｔ８〜ｔ９の間それぞれにおいてスイッチングトランジスタ１４０がオンまたはオフするために必要な閾値電圧ＶＴが変化することを示唆している。
図９（ｆ）は、電圧源Ｖ１の電圧を示す。電圧源Ｖ１は、ブートストラップ回路１６０で生成される電圧であり、第１信号増幅部１１０Ａ，第２信号増幅部１１０Ｂの電圧源として用いられる。すなわち電圧源Ｖ１は、電圧源Ｖ２及び電圧源Ｖ３に依存する。言い換えれば、電圧源Ｖ１は、スイッチングトランジスタ１４０のオン，オフ動作に応動する。スイッチングトランジスタ１４０がオフしているときとオンしているときでその大きさは異なり、時刻ｔ１〜ｔ４まではスイッチングトランジスタ１４０はオフであり、そのときの電圧源Ｖ１は電圧源Ｖ２とダイオード素子Ｄｉの順方向電圧Ｖｄによって決まり、Ｖ１＝（Ｖ２−Ｖｄ）となる。時刻ｔ４〜ｔ５になるとスイッチングトランジスタ１４０は徐々にオンし始める。時刻ｔ５，ｔ６，ｔ７，ｔ８，及びｔ９までの間スイッチングトランジスタ１４０はオン状態となる。この期間ではブートストラップ回路１６０が動作するので電位（Ｖ２−Ｖｄ＋Ｖ３）まで増加する。時刻ｔ９〜ｔ１０の期間、電位（Ｖ２−Ｖｄ＋Ｖ３）は徐々に減少し、時刻ｔ１０に至るとその電位は（Ｖ２−Ｖｄ）となる。以降、時刻ｔ１４まで電位は（Ｖ２−Ｖｄ）の大きさを維持し、時刻ｔ１４〜ｔ１５で電圧源Ｖ１は電位（Ｖ２−Ｖｄ＋Ｖ３）に向かって増加し始める。
図９（ｇ）は、図８に示した負荷トランジスタ１０３のソースＳとそのゲートＧとの間に印加される電圧ＶＳＧを示す。この電圧ＶＳＧは、負荷トランジスタ１０４のソースＳとそのゲートＧとの間に印加される電圧とも等しい。また、この電圧ＶＳＧは負荷トランジスタ１０３，１０４の各ソースＳとそのゲートとの間に印加されるだけではなく、各負荷トランジスタのソースＳとドレインＤとの間に印加される電圧とも等しい。なぜならば、負荷トランジスタ１０３，１０４の各ゲートＧは負荷トランジスタ１０４，１０３の各ドレインＤに共通接続されており、両者のドレインＤの電位はほぼ等しいからである。
図９（ｇ）に示す電圧ＶＳＧ、図８に示した負荷トランジスタ１０３のソースＳとそのゲートＧとの間に印加される電圧ＶＳＧの大きさはまさに負荷トランジスタ１０３，１０４の耐圧に係わってくるが、電圧ＶＳＧは零ボルトから電圧（Ｖ２−Ｖｄ）の範囲であることがわかる。すなわち、最も電圧が高い電圧源Ｖ３の影響がまったく排除された構成となっていることがわかる。電圧源Ｖ２の大きさは５Ｖ前後に選ぶとすれば、スイッチングトランジスタ１４０の電圧源Ｖ３を高く選び、第１信号増幅部１１０Ａ，第２信号増幅部１１０Ｂ，及びドライブ回路１３０に供給する電圧源Ｖ１を高い電圧で使用しても負荷トランジスタ１０３，１０４に印加される電圧ＶＳＧの大きさは最大５Ｖ以内に抑えることができるので負荷トランジスタ１０３，１０４の低耐圧化を実現することができる。
本発明にかかるレベルシフト回路は、低電圧から高電圧までの比較的広範囲の電圧源に対応することができるのでその産業上の利用可能性は高い。また、本発明にかかるレベルシフト回路はスイッチングレギュレータ側の使用電源電圧の大きさに関わらず低電源電圧で駆動することができるので半導体集積回路で構成する場合、その高密度化、小型化を実現することができる。また、こうしたレベルシフト回路を備えたスイッチングレギュレータも小型化を実現することができるのでその産業上の利用可能性は極めて高い。
１００ レベルシフト回路
１１０Ａ 第１信号増幅部
１１０Ｂ 第２信号増幅部
１０１，１０２ 入力トランジスタ
１０３，１０４ 負荷トランジスタ
１０５，１０６ レベルシフトトランジスタ
１０７，１０８，１０９，１１１，１１２，１１３，１１４ トランジスタ
１１５ 出力端子
１２０ レベルシフト電圧生成回路
１２２ レベルシフト手段
１２３，１２４ 定電圧回路
１２５，１２６ 電圧供給線
１３０ ドライバ回路
１４０ スイッチングトランジスタ
１５０ 平滑回路
１６０ ブートストラップ回路
１７０ ＰＷＭ回路
２００ スイッチングレギュレータ
ＣＣ 定電流源
Ｃ１ 平滑キャパシタ
Ｃ２ キャパシタ
Ｃ１０３，Ｃ１０４，Ｃ１０５，Ｃ１０６ キャパシタ
Ｄ ダイオード
Ｄｓ フライホイールダイオード
ｉｎｖ１ インバータ
Ｌ１ インダクタ
Ｎ１ 入力端子
Ｎ２，Ｎ３，Ｎ４，Ｎ５ ノード
Ｎ６ スイッチング出力端子
Ｓｃ レベルシフト入力端子
Ｓ１，Ｓ２ 入力信号
Ｓ３，Ｓ４ 出力信号
Ｓ５ ドライブ信号
Ｓ６ スイッチング信号
Ｖ１，Ｖ２，Ｖ３ 電圧源

Claims (19)

  1. 入力信号が入力される入力端子と、前記入力端子に入力される入力信号を所定の大きさに増幅する第１信号増幅部と、前記増幅した信号を取り出すために前記信号増幅部に設けられたノードと、前記ノードの直流レベルを制御するためのレベルシフト電圧が入力されるレベルシフト入力端子と、前記信号増幅部を駆動する第１電圧源と、前記第１電圧源及び前記レベルシフト電圧を生成するレベルシフト電圧生成回路を備えたレベルシフト回路。
  2. 前記レベルシフト電圧生成回路は、アノード及びカソードを有するダイオード素子と第１電極及び第２電極を有するキャパシタとが直列に接続されたブートストラップ回路を含む請求項１に記載のレベルシフト回路。
  3. 前記ブートストラップ回路を構成する前記ダイオード素子の前記アノード側に第２電圧源が接続される請求項２に記載のレベルシフト回路。
  4. 前記第１電圧源は、前記ブートストラップ回路を構成する前記ダイオード素子のカソードと前記キャパシタの第１電極との共通接続点側に生成される請求項３に記載のレベルシフト回路。
  5. 前記レベルシフト電圧は、前記キャパシタの前記第２電極に生成される請求項４に記載のレベルシフト回路。
  6. 前記第１信号増幅部は、基準電位と前記第１電圧源との間に接続されるも前記基準電位側に配置され差動トランジスタ対を構成し入力信号が入力される第１導電型の第１トランジスタ及び第２トランジスタと、前記第１電圧源と前記基準電位との間に接続されるも前記第１電圧源側に配置され交差結合トランジスタ対を構成し前記入力信号を増幅した第１出力信号及び第２出力信号を出力する第２導電型の第３トランジスタ及び第４トランジスタと、前記第1出力信号及び前記第２出力信号を各別に出力する第１出力端子及び第２出力端子と、前記差動トランジスタ対と前記交差結合トランジスタ対との間に電気的に接続され前記レベルシフト電圧が印加されるレベルシフト入力端子が設けられた前記第２導電型の第５トランジスタ及び第６トランジスタを有する請求項１に記載のレベルシフト回路。
  7. 前記レベルシフト電圧生成回路から前記レベルシフト入力端子にはレベルシフト手段を介して前記レベルシフト電圧が印加される請求項６に記載のレベルシフト回路。
  8. 前記第１電圧源と前記第１出力端子との間、及び前記第１電圧源と前記第２出力端子との間に各別に定電圧素子が接続される請求項6に記載のレベルシフト回路。
  9. 前記第１電圧源と前記第１出力端子との間、及び前記第１電圧源と前記第２出力端子との間に各別にキャパシタが接続される請求項6に記載のレベルシフト回路。
  10. 前記第１出力端子と前記レベルシフト入力端子との間、及び前記第２出力端子と前記レベルシフト入力端子との間に各別にキャパシタが接続される請求項6に記載のレベルシフト回路。
  11. 前記レベルシフト回路は、さらに、前記第１出力信号が入力される第７トランジスタと、前記第２出力信号が入力される第８トランジスタと、前記第７及び前記第８トランジスタに接続され交差結合された第９及び第１０トランジスタからなる第２信号増幅部と、前記第９又は前記第１０トランジスタ側からレベルシフトされた出力信号を出力する出力端子を備えた請求項６に記載のレベルシフト回路。
  12. 前記第７及び前記第８トランジスタの第１主電極は共通接続されて前記第１電圧源に接続され、前記第７及び前記第８トランジスタの制御電極には各別に前記第１出力信号及び前記第２出力信号が入力され、前記第７及び前記第８トランジスタの第２主電極は各別に前記第９及び第１０トランジスタの第１主電極に接続され、前記第９トランジスタの制御電極と前記第１０トランジスタの第２主電極は共通に接続され、前記第１０トランジスタの制御電極と前記第９トランジスタの第２主電極は共通に接続され、前記第９及び前記第１０トランジスタの第２主電極は共通接続されて前記レベルシフト入力端子に接続される請求項１１に記載のレベルシフト回路。
  13. 前記第１導電型及び前記第２導電型はそれぞれＮ型及びＰ型である請求項６に記載のレベルシフト回路。
  14. 前記Ｎ型はＮチャネルＭＯＳ型であり、前記Ｐ型はＰチャネルＭＯＳ型である請求項１３に記載のレベルシフト回路。
  15. 前記Ｎ型はバイポーラＮＰＮ型であり、前記Ｐ型はバイポーラＰＮＰ型である請求項１３に記載のレベルシフト回路。
  16. 第１トランジスタ及び第２トランジスタはＮチャネルＭＯＳトランジスタであり、前記第３〜第６トランジスタはＰチャネルＭＯＳトランジスタである 請求項６に記載のレベルシフト回路。
  17. 第１トランジスタ及び第２トランジスタはバイポーラＮＰＮトランジスタであり、前記第３〜第６トランジスタはバイポーラＰＮＰトランジスタである請求項６に記載のレベルシフト回路。
  18. 入力信号が入力される入力端子と、前記入力端子に入力される入力信号を所定の大きさに増幅する第１信号増幅部と、前記第１信号増幅部に設けられたノードと、前記ノードの直流レベルを制御するためのレベルシフト電圧が入力されるレベルシフト入力端子と、前記第１信号増幅部を駆動する第１電圧源と、前記第１電圧源及び前記レベルシフト電圧を生成するレベルシフト電圧生成回路を備えたレベルシフト回路と、ダイオード素子とキャパシタを備え、前記ダイオード素子のアノード側に前記第２電圧源が供給され、前記ダイオード素子のカソード側がキャパシタの第１電極に接続され、前記キャパシタの第２電極に前記レベルシフト電圧が供給されるブートストラップ回路と、制御電極に前記レベルシフト回路から出力された信号が入力され、第１主電極に第３電圧源が供給され、第２主電極にインダクタ及び平滑キャパシタを備えた平滑回路が接続されるスイッチングトランジスタと、前記スイッチングトランジスタの前記第２主電極側に生じたスイッチング信号を前記レベルシフト回路に供給するために前記レベルシフト入力端子と前記第２主電極を接続する電圧供給線を備えるスイッチングレギュレータ。
  19. 前記第１信号増幅部は、基準電位と前記第１電圧源との間に接続されるも前記基準電位側に配置され差動トランジスタ対を構成し入力信号が入力される第１導電型の第１トランジスタ及び第２トランジスタと、前記第１電圧源と前記基準電位との間に接続されるも前記第１電圧源側に配置され交差結合トランジスタ対を構成し前記入力信号を増幅した第１出力信号及び第２出力信号を出力する第２導電型の第３トランジスタ及び第４トランジスタと、前記差動トランジスタ対と前記交差結合トランジスタ対との間に電気的に接続され前記レベルシフト電圧が印加され前記第２導電型の第５トランジスタ及び第６トランジスタを有する請求項１８に記載のスイッチングレギュレータ。
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