JP2008253031A - チャージポンプ回路 - Google Patents
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Abstract
【課題】昇圧によるボディー効果を低減し、各電荷転送トランジスタに高電圧過大ストレスが加わることなく、高い昇圧効率を達成可能なチャージポンプ回路を提供する。
【解決手段】対称な2つの電荷転送ブランチA,Bを有する2ブランチ・アーキテクチャによりチャージポンプを構成するとともに、電荷転送トランジスタMp1, Mp2のスイッチングを行うためのドライバ回路を設ける。このドライバ回路は、昇圧ノードCLKA,CLKBとMp1, Mp2のゲートとの通断を行う駆動トランジスタMa3,Ma4、Mp1, Mp2のゲートの昇圧を行う駆動キャパシタCd1,Cd2と、Ma3,Ma4のターンオン時にMa3,Ma4のゲート電圧を入力電圧Vin
以下に引き下げるレベルシフト回路(駆動トランジスタMa1,Ma2,駆動キャパシタCa1,Ca2)を備える。
【選択図】図3
【解決手段】対称な2つの電荷転送ブランチA,Bを有する2ブランチ・アーキテクチャによりチャージポンプを構成するとともに、電荷転送トランジスタMp1, Mp2のスイッチングを行うためのドライバ回路を設ける。このドライバ回路は、昇圧ノードCLKA,CLKBとMp1, Mp2のゲートとの通断を行う駆動トランジスタMa3,Ma4、Mp1, Mp2のゲートの昇圧を行う駆動キャパシタCd1,Cd2と、Ma3,Ma4のターンオン時にMa3,Ma4のゲート電圧を入力電圧Vin
以下に引き下げるレベルシフト回路(駆動トランジスタMa1,Ma2,駆動キャパシタCa1,Ca2)を備える。
【選択図】図3
Description
本発明は、低電圧から高電圧を生成するチャージポンプ回路に関し、特に低電圧電源で作動する回路で使用するのに適したチャージポンプ回路に関する。
チャージポンプ回路は、電源電圧よりも高い電圧を得るために、各種の半導体集積回路で屡々利用され、特に、フラッシュメモリやEEPROMのような不揮発性メモリにおいて有用とされる。フラッシュメモリ・セルの書き込みや消去には、通常よりも高い正又は負の電圧が必要とされるからである。また、チャージポンプ回路は、ダイナミック・レンジを増加させ回路デザインを簡素化するための、低電源電圧システムの重要な回路手段となっている。
従来のチャージポンプ回路において、最もよく使用されているアーキテクチャは、Dickson構造(非特許文献1参照)と電圧二逓倍器(voltage doubler)(非特許文献2参照)のトポロジを基礎としたアーキテクチャである。
図13に、Dicksonチャージポンプ回路を示す。Dicksonチャージポンプ回路100の単位構成回路101は、ダイオード接続されたnチャネルのMOSFETからなる電荷転送トランジスタ102と、昇圧キャパシタ(pumping capacitor)103とから構成される。電荷転送トランジスタ102は、そのゲートがソースに接続されており、電荷をソースからドレインの一方向のみに揚流させる単方向スイッチとして機能する。また、NウェルCMOSプロセスにおいては、ダイオード接続された各電荷転送トランジスタ102のバックゲート端子は、グランドと接続される。1個の電荷転送トランジスタ102から見て、ソース側のノードを「入力ノード(input node)」、ドレイン側のノードを「昇圧ノード(pumping node)」と呼ぶ。昇圧キャパシタ103は、一方の端子が昇圧ノードに接続されており、他方の端子には昇圧クロック(pumping clock)が入力される。
Dicksonチャージポンプ回路100は、この単位構成回路101が(N+1)個(N≧1)カスケード接続された構成から成る。図13においては、一例としてN=4の場合を示している。単位構成回路101が(N+1)個だけカスケード接続されたDicksonチャージポンプ回路100を「N段のDicksonチャージポンプ回路」と呼ぶ。
ここで、最終段の単位構成回路101のみ、昇圧キャパシタ103の代わりに出力キャパシタ(output capacitor)104を備えている。最終段の単位構成回路101の電荷転送トランジスタ102のドレイン側のノードを「出力ノード(output node)」と呼ぶ。出力ノードの電圧をVoutと記す。出力キャパシタ104は、一方の端子が出力ノードに接続され、他方の端子がグランドに接続されている。
1段目の単位構成回路101の入力ノードは、電源に接続され、電源電圧Vddが印加されている。電荷は電源から出力ノードへ1段ごとに揚流される。従って、このDicksonチャージポンプ回路100の出力電圧Voutは電源電圧Vddよりも高電圧に昇圧される。
奇数段の電荷転送トランジスタ102のゲートには昇圧クロックCLKAが入力され、偶数段の電荷転送トランジスタ102のゲートには昇圧クロックCLKBが入力される。CLKAとCLKBは相補的であり、その電圧振幅はVφである。
このとき、出力電圧Voutは次式で与えられる。
このとき、出力電圧Voutは次式で与えられる。
ここで、Csは各昇圧ノードの寄生容量、Vthは電荷転送トランジスタ102の閾値電圧、Ioutは出力電流、foscはチャージポンプ回路の動作周波数(operating frequency)である。Vφの値は、通常は電源電圧Vddと同一とされるので、4段のDicksonチャージポンプ回路100の出力電圧は、次式のように表される。
ここで、Vtniはダイオード接続されたi段目の電荷転送トランジスタ102の閾値電圧である。
また、Dicksonチャージポンプ回路100の出力リップル電圧は次式で表される。
ここで、Coutは出力キャパシタ、RLは出力負荷である。
上記Dicksonチャージポンプ回路100は、次の2つの問題点がある。第1の問題点は、各昇圧ノードの電圧が高電圧に昇圧されるに従って、電荷転送トランジスタ102においてボディー効果(body effect)により閾値電圧Vtniが増大するため、ポンピング効果が弱くなるという点である。すなわち、式(2)より、Dicksonチャージポンプ回路100では、各段において閾値電圧分の電圧降下が生じ、昇圧電圧及び昇圧効率を低下させている。さらにボディー効果によって各段の閾値電圧Vtniも増大する影響も加わることで、更に昇圧電圧及び昇圧効率が低下する。第2の問題点は、各段において、電荷転送トランジスタ102のソース−ドレイン間の電位差が最大で2Vddとなるため、すべての電荷転送トランジスタ102において、ゲート酸化膜における高電圧過大ストレス(high-voltage overstress)が加わるという点である。
そこで、Dicksonチャージポンプ回路100をベースとして、多くの改良回路が提案されている。例えば、電圧昇圧効果(voltage pumping efficiency)を増大させるため、動的制御回路を有する静的電荷転送スイッチ(static charge transfer switch:STC)を採用するチャージポンプ回路(非特許文献3)や、全PMOS型チャージポンプ回路(非特許文献4)が提案されている。しかしながら、これらのアーキテクチャは、なお、高電圧過大ストレスに対して弱いという欠点が完全には克服されていない。更に、これらの従来技術も、ボディー効果によるポンピング効果が弱くなるという問題も残る。つまり、最終段のダイオード接続されたMOSFETにより、電圧ポンピング効果が減少してしまう。
そこで、特許文献1及び非特許文献5において、高電圧でも正常に昇圧することができ、且つボディー効果の影響を低減したチャージポンプ回路が提案されている。図14は特許文献1及び非特許文献5に記載のチャージポンプ回路の単位段回路110を表す図である。この単位段回路110は対称的な構造を有し、6つの低電圧PMOSデバイス(電荷転送トランジスタP1,P2,P4,P5,及び駆動トランジスタP3,P6)、2つの押上キャパシタ(boosting capacitor)Cpump1,Cpump2、及び2つの補助キャパシタ(auxiliary capacitor)Caux1,Caux2を備えている。そして、図14の単位段回路110が、図15に示したようにカスケード接続され、所望の電圧を得ることができる。
図14の単位段回路110は、4相のクロックΦ1,Φ2,Φ1aux,Φ2auxによって動作する。各クロックは、0からVddの間で変化する。ここで、Vddは電源電圧である。各クロックの波形と、単位段回路110内の各ノードnetaux1, netpump1, netaux2, netpump2の2周期分の波形を図16に示す。
この回路では、クロックΦ1aux,Φ2auxは、電荷転送トランジスタP1,P4のゲートに接続されているノードnetaux1,netaux2の電圧を制御するのに用いられる。この場合、ノードneipump1及びnetpump2の電圧はVinからVin+Vddの間で変化する。また、ノードnetaux1,netaux2の電圧は、それぞれ、VlowからVin+Vt,Vin+VtからVin+Vddに間で変化し、これにより電荷転送トランジスタP1,P4の切り替えが行われる。ここで、VtはPMOSデバイスの閾値電圧であり、またVlowは次式により決まる電圧である。
図14の単位段回路110において、1周期の昇圧動作は次の通りである。
(1)初期状態では、Φ1,Φ1auxはLow(0),Φ2,Φ2auxはHigh(Vdd)である。このとき、ノードnetpump2,netaux2の電圧はVin+Vdd,ノードnetpump1の電圧はVin,ノードnetaux1の電圧はVlowである。
(2)まず、クロックΦ1auxがVddに切り替わる。netaux1の電圧は、補助キャパシタCaux1によりVlowからVin+Vtへ昇圧される。
(3)次いで、クロックΦ1がVddに切り替わる。押上キャパシタCpump1によりノードnetpump1の電圧はVin+Vddへ昇圧される。それに伴い、PMOSデバイスP3を介してノードnetpump1に接続されたノードnetaux1の電圧もVin+Vddへ昇圧する。
(4)次いで、クロックΦ2がVddから0に立ち下がる。ノードnetpump2の電圧は押上キャパシタCpump2によってVinに引き下げられる。これに伴い、PMOSデバイスP6を介して電荷が移動してノードnetaux2の電圧はVin+Vtまで降圧する。ノードnetpump2の電圧がVinとなったので、電荷転送トランジスタP2はターンオンし、昇圧ノードnetpump1から出力ノードOUTへ電荷が転送される。また、電荷転送トランジスタP1,P5のゲート電圧はVin+Vddなので、これらはオフ状態であり電荷転送は生じない。
(5)次いで、クロックΦ2auxがVddから0に立ち下がる。補助キャパシタCaux2によりノードnetaux2の電圧はVlowに引き下げられ、電荷転送トランジスタP4はターンオンすし、入力ノードINからノードnetpump2へ電荷が転送される。
以上の半周器を通して、ノードnetpump1の電荷は出力ノードOUTに転送され、入力ノードINからノードnetpump2へ電荷が転送される。
以上の電荷転送が終わると、次の対称的な半周期では、クロックΦ2auxが0からVddに立ち上がり、netaux2の電圧がVlowからVin+Vtに昇圧される。そして、クロックΦ2が0からVddに立ち上がり、netpump2及びnetaux2の電圧がVin+Vddへ昇圧する。続いて、クロックΦ1がVddから0に立ち下がると、netpump1の電圧はVinとなり、電荷転送トランジスタP5はターンオンしてnetpump2の電荷が出力ノードOUTへ転送される。最後に、クロックΦ1auxがVddから0に立ち下がり、netaux1の電圧がVlowに引き下げられて電荷転送トランジスタP1はターンオンし、入力ノードINからノードnetpump1へ電荷が転送される。この後半の周期を通じて、ノードnetpump2の電荷は出力ノードOUTに転送され、入力ノードINからノードnetpump1へ電荷が転送される。
上記単位段回路110の場合、各トランジスタP1〜P6の各端子間に加わる電圧は、最大でもVddとなるため、高電圧過大ストレスの問題は解消される。また、各トランジスタP1〜P6のバックゲートは、そのドレイン側に接続されており、バックゲート−ゲート間電圧及びバックゲート−ソース間電圧もVdd以下に抑えられる。従って、ボディー効果の影響も抑えられ、高い昇圧効率を得ることができる。
米国特許第7,046,076号明細書
特開2000−173288号公報
国際公開WO94/11943号公報
J.F. Dickson, "On-chip high-voltage generation in MNOS integrated circuits using an improved voltage multiplier technique," IEEE J. Solid-State Circuits, vol.1, no.1, pp.374-378, Jun. 1976.
P. Favrat, P. Deval, and M.J. Declercq, "A high-efficiency CMOS voltage doubler," IEEE J. Solid-State Circuits, vol.33, pp.410-416, Mar. 1998.
J.T. Wu and K.L. Chang, "MOS charge pump for low-voltage operation," IEEE J. Solid-State Circuits, vol.33, pp.592-597, Apr. 1998.
N. Yan and H. Min, "High efficiency all-PMOS charge pump for low-voltage operations," Electron. Lett., vol.42, no.5, pp.277-279, Mar. 2006.
E. Racape and J.M. Dage, "A PMOS-switch based charge pump, allowing lost cost implementation on a CMOS standard process," in Proc. ESSCIRC, pp.77-80, Sept. 2005.
しかしながら、上記特許文献1及び非特許文献5のチャージポンプ回路は、次に説明する通り、電荷転送トランジスタP1,P4のターンオンの操作に問題がある。
図14の回路において、Φ1=Vdd,Φ1aux=Vdd,Φ2=0のとき、ノードnetpump1,netaux1の電圧はともにVin+Vddである。この状態で、クロックΦ2が0からVddに切り替わり、クロックΦ1がVddから0に切り替わったとする。このとき、ノードnetpump1の電圧はVinとなる。
一方、仮に、駆動トランジスタP3が寄生容量のない理想的なPMOSであったとすると、駆動トランジスタP3のゲート及びバックゲートにはVinが印加され、ノードnetpump1側のドレインにはVin、ノードnetaux1側のソースにはVin+Vddが印加される。この場合、駆動トランジスタP3はオフ状態であり、ノードnetaux1の電圧がVin+Vddのままである。したがって、その後クロックΦ1auxがVddから0に切り替わりノードnetaux1の電圧が引き下げられたとしても、ノードnetaux1の電圧はVinとなるため、電荷転送トランジスタP1をターンオンさせることができない。
しかしながら、実際には駆動トランジスタP3には寄生キャパシタがある。したがって、クロックΦ1がVddから0に切り替わり、ノードnetpump1の電圧がVinになると、駆動トランジスタP3の寄生キャパシタにより、ノードnetaux1の電圧はVin+Vddより低い値まで減少する。その後クロックΦ1auxをVddから0に切り替えることにより、ノードnetaux1の電圧をVin未満とし、電荷転送トランジスタP1をターンオンさせている。
電荷転送トランジスタP4のターンオンの動作に関しても同様である。
従って、電荷転送トランジスタP1,P4のコンダクタンスは、ノードnetaux1,netaux2の寄生容量に依存する。しかしながら、この寄生容量は、プロセスの違いやレイアウトの設計によって変化するため、正確な設計を行うためには、プロセスやレイアウトまで考慮した設計を行う必要が生じ、設計が難しいという問題がある。
そこで、本発明の目的は、昇圧による電荷転送トランジスタのボディー効果の影響を低減し、各トランジスタに高電圧過大ストレスが加わることなく、且つ各電荷転送トランジスタのターンオン及びターンオンを完全に行うことを補償し高い昇圧効率を達成可能なチャージポンプ回路を提供することにある。
本発明に係るチャージポンプ回路の第1の構成は、入力ノード(IN)に入力される入力電圧を昇圧して出力電圧として出力ノード(OUT)へ出力するチャージポンプ回路であって、
第1,第2の昇圧ノード(Net1, Net2)と、
前記第1,第2の昇圧ノード(Net1, Net2)に、それぞれ、その一方の端子が接続され、他方の端子に互いに位相が反転した第1,第2のクロック信号(CLKA, CLKB)が入力される第1,第2の昇圧キャパシタ(C1, C2)と、
前記入力ノード(IN)と前記第1の昇圧ノード(Net1)との間にチャネルが接続され、バックゲートが前記第1の昇圧ノード(Net1)に接続された第1の電界効果トランジスタ(Mp1)と、
前記入力ノード(IN)と前記第2の昇圧ノード(Net2)との間にチャネルが接続され、バックゲートが前記第2の昇圧ノード(Net2)に接続された第2の電界効果トランジスタ(Mp2)と、
前記第1の昇圧ノード(Net1)と前記出力ノード(OUT)との間にチャネルが接続され、ゲートが前記第2の昇圧ノード(Net2)に接続され、バックゲートが前記出力ノード(OUT)に接続された第3の電界効果トランジスタ(Mp3)と、
前記第2の昇圧ノード(Net2)と前記出力ノード(OUT)との間にチャネルが接続され、ゲートが前記第1の昇圧ノード(Net1)に接続され、バックゲートが前記出力ノード(OUT)に接続された第4の電界効果トランジスタ(Mp4)と、
第1,第2の駆動電圧が出力される第1,第2の駆動ノード(dr1, dr2)と、
前記入力ノード(IN)と前記第1の駆動ノード(dr1)との間にチャネルが接続され、ゲートが前記第2の駆動ノード(dr2)に接続され、バックゲートが前記入力ノード(IN)に接続された第5の電界効果トランジスタ(Ma1)と、
前記入力ノード(IN)と前記第2の駆動ノード(dr2)との間にチャネルが接続され、ゲートが前記第1の駆動ノード(dr1)に接続され、バックゲートが前記入力ノード(IN)に接続された第6の電界効果トランジスタ(Ma2)と、
前記第1の駆動ノード(dr1)にその一方の端子が接続され、他方の端子には、前記第1のクロック(CLKA)が立ち下がり前記第2のクロック(CLKB)が立ち上がる不感時間帯に立ち下がりパルスを発生する第3のクロック(CLKC)が入力される第1の駆動キャパシタ(Ca1)と、
前記第2の駆動ノード(dr2)にその一方の端子が接続され、他方の端子には、前記第2のクロック(CLKB)が立ち下がり前記第1のクロック(CLKA)が立ち上がる不感時間帯に立ち下がりパルスを発生する第4のクロック(CLKD)が入力される第2の駆動キャパシタ(Ca2)と、
前記第1の電界効果トランジスタ(Mp1)のゲートと前記第1の昇圧ノード(Net1)との間にチャネルが接続され、ゲートが前記第1の駆動ノード(dr1)に接続され、バックゲートが前記第1の昇圧ノード(Net1)に接続された第7の電界効果トランジスタ(Ma3)と、
前記第2の電界効果トランジスタ(Mp2)のゲートと前記第2の昇圧ノード(Net2)との間にチャネルが接続され、ゲートが前記第2の駆動ノード(dr2)に接続され、バックゲートが前記第2の昇圧ノード(Net2)に接続された第8の電界効果トランジスタ(Ma4)と、
前記第1の電界効果トランジスタ(Mp1)のゲートにその一方の端子が接続され、他方の端子には、前記第2のクロック(CLKB)と同相で前記第3のクロック(CLKC)のパルス発生前に立ち上がり、前記第4のクロック(CLKD)のパルス発生後に立ち下がる第5のクロック(CLKE)が入力される第3の駆動キャパシタ(Cd1)と、
前記第2の電界効果トランジスタ(Mp2)のゲートにその一方の端子が接続され、他方の端子には、前記第1のクロック(CLKA)と同相で前記第3のクロック(CLKC)のパルス発生後に立ち下がり、前記第4のクロック(CLKD)のパルス発生前に立ち上がる第6のクロック(CLKF)が入力される第4の駆動キャパシタ(Cd2)と、
を具備する単位段昇圧回路を備えていることを特徴とする。
第1,第2の昇圧ノード(Net1, Net2)と、
前記第1,第2の昇圧ノード(Net1, Net2)に、それぞれ、その一方の端子が接続され、他方の端子に互いに位相が反転した第1,第2のクロック信号(CLKA, CLKB)が入力される第1,第2の昇圧キャパシタ(C1, C2)と、
前記入力ノード(IN)と前記第1の昇圧ノード(Net1)との間にチャネルが接続され、バックゲートが前記第1の昇圧ノード(Net1)に接続された第1の電界効果トランジスタ(Mp1)と、
前記入力ノード(IN)と前記第2の昇圧ノード(Net2)との間にチャネルが接続され、バックゲートが前記第2の昇圧ノード(Net2)に接続された第2の電界効果トランジスタ(Mp2)と、
前記第1の昇圧ノード(Net1)と前記出力ノード(OUT)との間にチャネルが接続され、ゲートが前記第2の昇圧ノード(Net2)に接続され、バックゲートが前記出力ノード(OUT)に接続された第3の電界効果トランジスタ(Mp3)と、
前記第2の昇圧ノード(Net2)と前記出力ノード(OUT)との間にチャネルが接続され、ゲートが前記第1の昇圧ノード(Net1)に接続され、バックゲートが前記出力ノード(OUT)に接続された第4の電界効果トランジスタ(Mp4)と、
第1,第2の駆動電圧が出力される第1,第2の駆動ノード(dr1, dr2)と、
前記入力ノード(IN)と前記第1の駆動ノード(dr1)との間にチャネルが接続され、ゲートが前記第2の駆動ノード(dr2)に接続され、バックゲートが前記入力ノード(IN)に接続された第5の電界効果トランジスタ(Ma1)と、
前記入力ノード(IN)と前記第2の駆動ノード(dr2)との間にチャネルが接続され、ゲートが前記第1の駆動ノード(dr1)に接続され、バックゲートが前記入力ノード(IN)に接続された第6の電界効果トランジスタ(Ma2)と、
前記第1の駆動ノード(dr1)にその一方の端子が接続され、他方の端子には、前記第1のクロック(CLKA)が立ち下がり前記第2のクロック(CLKB)が立ち上がる不感時間帯に立ち下がりパルスを発生する第3のクロック(CLKC)が入力される第1の駆動キャパシタ(Ca1)と、
前記第2の駆動ノード(dr2)にその一方の端子が接続され、他方の端子には、前記第2のクロック(CLKB)が立ち下がり前記第1のクロック(CLKA)が立ち上がる不感時間帯に立ち下がりパルスを発生する第4のクロック(CLKD)が入力される第2の駆動キャパシタ(Ca2)と、
前記第1の電界効果トランジスタ(Mp1)のゲートと前記第1の昇圧ノード(Net1)との間にチャネルが接続され、ゲートが前記第1の駆動ノード(dr1)に接続され、バックゲートが前記第1の昇圧ノード(Net1)に接続された第7の電界効果トランジスタ(Ma3)と、
前記第2の電界効果トランジスタ(Mp2)のゲートと前記第2の昇圧ノード(Net2)との間にチャネルが接続され、ゲートが前記第2の駆動ノード(dr2)に接続され、バックゲートが前記第2の昇圧ノード(Net2)に接続された第8の電界効果トランジスタ(Ma4)と、
前記第1の電界効果トランジスタ(Mp1)のゲートにその一方の端子が接続され、他方の端子には、前記第2のクロック(CLKB)と同相で前記第3のクロック(CLKC)のパルス発生前に立ち上がり、前記第4のクロック(CLKD)のパルス発生後に立ち下がる第5のクロック(CLKE)が入力される第3の駆動キャパシタ(Cd1)と、
前記第2の電界効果トランジスタ(Mp2)のゲートにその一方の端子が接続され、他方の端子には、前記第1のクロック(CLKA)と同相で前記第3のクロック(CLKC)のパルス発生後に立ち下がり、前記第4のクロック(CLKD)のパルス発生前に立ち上がる第6のクロック(CLKF)が入力される第4の駆動キャパシタ(Cd2)と、
を具備する単位段昇圧回路を備えていることを特徴とする。
この構成によれば、第1から第6のクロックCLKA〜CLKFは、次のような4つの時区間からなる周期を繰り返す:
(1)CLKA, CLKC, CLKD, CLKFがH、CLKBがL、CLKEがH→L→Hと変化する時区間T1;
(2)CLKA, CLKB, CLKCがL、CLKD, CLKE, CLKFがHとなる時区間T2;
(3)CLKB, CLKC, CLKD, CLKEがH、CLKAがL、CLKFがH→L→Hと変化する時区間T3;
(4)CLKA, CLKB, CLKDがL、CLKC, CLKE, CLKFがHとなる時区間T4。
ここで、Hはクロックのハイレベル、Lはクロックのローレベルを表す。
(1)CLKA, CLKC, CLKD, CLKFがH、CLKBがL、CLKEがH→L→Hと変化する時区間T1;
(2)CLKA, CLKB, CLKCがL、CLKD, CLKE, CLKFがHとなる時区間T2;
(3)CLKB, CLKC, CLKD, CLKEがH、CLKAがL、CLKFがH→L→Hと変化する時区間T3;
(4)CLKA, CLKB, CLKDがL、CLKC, CLKE, CLKFがHとなる時区間T4。
ここで、Hはクロックのハイレベル、Lはクロックのローレベルを表す。
時区間T1では、電界効果トランジスタMp2, Mp3, Ma3がオン、電界効果トランジスタMP1, Mp4, Ma1, Ma2, Ma4がオフとなる。従って、昇圧キャパシタC1に蓄えられた電荷は出力ノードOUTに転送される。また、時区間T1において、クロックCLKEの電圧レベルがLになる期間、電界効果トランジスタMp2はオンとされる。従って、電界効果トランジスタMP1がオフの間、入力ノードから昇圧ノードNet2に電流が流れ、昇圧キャパシタC2が充電される。また、時区間T1では電界効果トランジスタMa3もオンであり、電界効果トランジスタMp1のゲート電圧は昇圧ノードNet1の電圧と等電圧となる。故に、電界効果トランジスタMp1は完全にオフ状態とされ、昇圧キャパシタC1に蓄えられた電荷が入力ノードINのほうへ逆潮することが防止される。
時区間T2では、電界効果トランジスタMa2, Ma3がオン、電界効果トランジスタMp1, Mp2, Mp3, Mp4, Ma1, Ma4がオフとなる。時区間T2では、クロックCLKCはLなので、電界効果トランジスタMa2,Ma3はオンとされる。そして、昇圧ノードNet1と電界効果トランジスタMp1のゲートには、同じ電圧Vinが加わる。従って、次の時区間T3において、クロックCLKFの電圧レベルがLとなったときに、電界効果トランジスタMp1を完全にターンオンさせることができる。
時区間T3では、電界効果トランジスタMp1, Mp4, Ma4がオン、電界効果トランジスタMP2, Mp3, Ma1, Ma2, Ma3がオフとなる。従って、昇圧キャパシタC2に蓄えられた電荷は出力ノードOUTに転送される。また、時区間T3において、クロックCLKFの電圧レベルがLになる期間、電界効果トランジスタMp1はオンとされる。従って、電界効果トランジスタMP2がオフの間、入力ノードから昇圧ノードNet1に電流が流れ、昇圧キャパシタC1が充電される。また、時区間T3では電界効果トランジスタMa4もオンであり、電界効果トランジスタMp2のゲートの電圧は昇圧ノードNet2の電圧と等電圧となる。故に、電界効果トランジスタMp2は完全にオフ状態とされ、昇圧キャパシタC2に蓄えられた電荷が入力ノードINのほうへ逆潮することが防止される。
時区間T4では、電界効果トランジスタMa1, Ma4がオン、電界効果トランジスタMp1, Mp2, Mp3, Mp4, Ma2, Ma3がオフとなる。時区間T2では、クロックCLKDはLなので、電界効果トランジスタMa1,Ma4はオンとされる。そして、昇圧ノードNet2と電界効果トランジスタのゲートには、同じ電圧Vinが加わる。従って、次の時区間T1において、クロックCLKEの電圧レベルがLとなったときに、電界効果トランジスタMp2を完全にターンオンさせることができる。
このように、交差連結接続された電界効果トランジスタMa1, Ma2と駆動キャパシタCa1, Ca2から構成されるレベルシフタを備え、このレベルシフタにより駆動ノードdr1, dr2に出力される電圧により電界効果トランジスタMp3,Mp4が駆動される。従って、時区間T2において、電界効果トランジスタMp1を完全なオン状態とすることができ、また、時区間T4において、電界効果トランジスタMp2を完全なオン状態とすることができる。故に、回路の寄生容量などに関係なく正確にチャージポンプを機能させることができる。
また、各時区間において、各電界効果トランジスタのゲート-ソース電圧、ゲート-ドレイン電圧、及びドレイン−ソース電圧の最大値は、クロックの振幅電圧を越えることはなく、各電界効果トランジスタに高電圧過大ストレスが加わることが防止される。
さらに、各電界効果トランジスタのバックゲートは、その電界効果トランジスタのチャネルの一端と同電位とされるため、ゲート-バックゲート電圧、バックゲート-ドレイン電圧、及びバックゲート−ソース電圧もクロックの振幅電圧を越えることはない、従って、昇圧による電界効果トランジスタのボディー効果の影響も低減できる。
また、本発明に係るチャージポンプ回路の第2の構成は、複数の前記単位段昇圧回路がカスケード状に接続されていることを特徴とする。
以上のように、本発明によれば、昇圧による電荷転送トランジスタのボディー効果の影響を低減し、各電荷転送トランジスタに高電圧過大ストレスが加わることなく、且つ各電荷転送トランジスタのターンオン及びターンオンを完全に行うことが補償されたチャージポンプ回路を提供することができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
図1は、本発明の実施例1に係るチャージポンプ回路1の全体構成を表す図である。チャージポンプ回路1は、入力ノードINに入力される電源電圧Vddを昇圧して出力ノードOUTに出力する昇圧回路2と、昇圧回路2において使用されるクロックを生成するクロック生成期3とを備えている。出力ノードOUTとグランドとの間には、出力キャパシタCout出力負荷抵抗Routが並列に接続されている。
図2は、図1のチャージポンプ回路1の昇圧回路2の構成を表す図である。
チャージポンプ回路1は、入力ノードINから出力ノードOUTにかけて、4つの単位段昇圧回路4がカスケード状に接続されている。各昇圧回路2は、1軸対称な回路構成を有している。
チャージポンプ回路1は、入力ノードINから出力ノードOUTにかけて、4つの単位段昇圧回路4がカスケード状に接続されている。各昇圧回路2は、1軸対称な回路構成を有している。
図3は、図2の各単位段昇圧回路4の構成を表す図である。この単位段昇圧回路4は、pチャネル型の電界効果トランジスタからなる4つの電荷転送トランジスタMp1,Mp2,Mp3,Mp4、pチャネル型の電界効果トランジスタからなる4つの駆動トランジスタMa1,Ma2,Ma3,Ma4、2つの昇圧キャパシタC1,C2、及び2つの駆動キャパシタCa1,Ca2,Cd1,Cd2から構成されている。この単位段昇圧回路4は1軸対称であり、電荷転送トランジスタMp1とMp2、電荷転送トランジスタMp3とMp4、駆動トランジスタMa1とMa2、駆動トランジスタMa3とMa4、昇圧キャパシタC1とC2、駆動キャパシタCa1とCa2、駆動キャパシタCd1とCd2はそれぞれ同一サイズである。また、電荷転送トランジスタMp1,Mp2,Mp3,Mp4及び駆動トランジスタMa1,Ma2,Ma3,Ma4をすべてpチャネル型としたのは、基板効果を回避するためである。
単位段昇圧回路4は、入力ノードInに入力される入力電圧Vinを、出力電圧Vout=Vin+Vddまで昇圧し、出力ノードOutへ出力する回路である。ここで、Vddは電源電圧である。
この単位段昇圧回路4は、電荷転送トランジスタMp1,Mp2,Mp3,Mp4及び昇圧キャパシタC1,C2により構成される電荷転送回路と、駆動トランジスタMa1,Ma2,Ma3,Ma4及び駆動キャパシタCa1,Ca2,Cd1,Cd2で構成される駆動回路との2つの部分回路により構成される。
電荷転送回路は入力ノードInから電荷を汲み上げて出力ノードOutへ転送する回路である。電荷転送回路において、電荷転送トランジスタMp1,Mp3は、入力ノードInと出力ノードOutとの間に、チャネルが直列となるように接続されている。また、電荷転送トランジスタMp2,Mp4は、入力ノードInと出力ノードOutとの間に、チャネルが直列となるように接続されている。電荷転送トランジスタMp1のチャネルと電荷転送トランジスタMp3のチャネルを接続するノードを昇圧ノードNet1、電荷転送トランジスタMp2のチャネルと電荷転送トランジスタMp4のチャネルを接続するノードを昇圧ノードNet2とする。電荷転送トランジスタMp1, Mp2のバックゲートは、それぞれ昇圧ノードNet1, Net2に接続され、電荷転送トランジスタMp3, Mp4のバックゲートは、出力ノードOutに接続されている。また、電荷転送トランジスタMp3, Mp4のゲートは、それぞれ昇圧ノードNet2, Net1に接続されている。また、昇圧キャパシタC1,C2の一方の端子は、それぞれ昇圧ノードNet1,Net2に接続されており、他方の端子には、それぞれ昇圧クロックCLKA,CLKBが入力される。昇圧クロックCLKA,CLKBは、それぞれ、接地電位0と電源電位Vddとの間で変化するクロックである(図8参照)。
一方、駆動回路は、電荷転送回路の駆動トランジスタMa1,Ma2が完全にターンオン/ターンオフするよう駆動するとともに、昇圧ノードNet1,Net2の電荷が前段の単位段昇圧回路4へ逆潮するのを防止するための回路である。
駆動回路は、図4に示したような、交差連結接続された駆動トランジスタMa1,Ma2と駆動キャパシタCa1,Ca2とから成るレベルシフタを備えている。駆動トランジスタMa1のチャネルは入力ノードInと駆動ノードdr1との間に接続され、ゲートは駆動ノードdr2に、バックゲートは入力ノードInに接続されている。また、駆動トランジスタMa2のチャネルは入力ノードInと駆動ノードdr2との間に接続され、ゲートは駆動ノードdr1に、バックゲートは入力ノードInに接続されている。駆動キャパシタCa1,Ca2は、それぞれ、一方の端子が駆動ノードdr1, dr2に接続され、他方の端子には駆動クロックCLKC,CLKDが入力される。
ここで駆動クロックCLKC,CLKDは、図8に示すように、互いに逆位相のクロックである。駆動クロックCLKCのレベルは、通常は電源電圧Vddとされ、昇圧クロックCLKAがVddから0に立ち下がり昇圧クロックCLKBが0からVddに立ち上がる不感時間帯にのみ0となる。また、駆動クロックCLKDのレベルは、通常は電源電圧Vddとされ、昇圧クロックCLKBがVddから0に立ち下がり昇圧クロックCLKAが0からVddに立ち上がる不感時間帯にのみ0となる。
一方、駆動トランジスタMa3,Ma4は、そのチャネルがそれぞれ電荷転送トランジスタMp1のゲートと昇圧ノードNet1との間、電荷転送トランジスタMp2のゲートと昇圧ノードNet2との間に接続され、そのゲートがそれぞれ駆動ノードdr1, dr2に、そのバックゲートがそれぞれ昇圧ノードNet1,Net2に接続されている。また、駆動キャパシタCd1,Cd2は、それぞれ、一端が電荷転送トランジスタMp1,Mp2のゲートに接続され、他端に駆動クロックCLKE,CLKFが入力される。
ここで、駆動クロックCLKEは、昇圧クロックCLKBと同相である。駆動クロックCLKEのレベルは、接地電圧0と電源電圧Vddとの間で変化し、図8に示すように、駆動クロックCLKCのパルス発生前に0からVddに立ち上がり、駆動クロックCLKDのパルス発生後にVddから0に立ち下がる。
駆動クロックCLKFは、昇圧クロックCLKAと同相である。駆動クロックCLKFのレベルは、接地電圧0と電源電圧Vddとの間で変化し、図8に示すように、駆動クロックCLKCのパルス発生後にVddから0に立ち下がり、駆動クロックCLKDのパルス発生前に0からVddに立ち上がる。
図5は、図1のクロック生成器3の構成を表すブロック図である。
クロック生成器3は、リング発信器10、無重畳クロック生成器(non-overlapping clock generator)11、不感時間生成器(dead time generator)12、及び論理回路13により構成されている。
クロック生成器3は、リング発信器10、無重畳クロック生成器(non-overlapping clock generator)11、不感時間生成器(dead time generator)12、及び論理回路13により構成されている。
リング発信器10は、一定周期の参照クロックFoscを生成する。無重畳クロック生成器11は、参照クロックFoscに基づいて無重畳信号Q1,Q2を生成する。無重畳クロック生成器11は、例えば図6(a)に示したような回路で構成することができる。図6(b)は、無重畳クロック生成器11により生成される無重畳信号Q1,Q2を表す。不感時間生成器12は、無重畳信号Q1,Q2に基づき、図8に示したような昇圧クロックCLKA,CLKB及び駆動クロックCLKE,CLKFを生成する回路である(例えば、Z.M. Ren, "DC-DC power supply research and analysis," Master Thesis, University of Electronic Science and Technology of China, Apr. 2005. を参照)。論理回路13は、昇圧クロックCLKA,CLKB及び参照クロックFoscに基づいて、図8に示したような駆動クロックCLKC,CLKDを生成する回路である。論理回路13は、いくつかの論理ゲートを用いれば簡単に構成することができる。
以上のように構成された本実施例に係るチャージポンプ回路1について、以下その動作を説明する。
〔1〕レベルシフタ
まず、図4のレベルシフタの動作について説明する。図7は、レベルシフタの各信号の電圧波形を示す図である。図4のレベルシフタにおいて、駆動キャパシタCa1,Ca2の一端は、逆位相の2つの駆動クロックCLKC,CLKDが入力され、この駆動クロックCLKC,CLKDにより回路が駆動される。また、出力は駆動ノードdr1,dr2からドライブされる。入力電圧はVin,駆動クロックCLKC,CLKDの振幅はVddである。
まず、図4のレベルシフタの動作について説明する。図7は、レベルシフタの各信号の電圧波形を示す図である。図4のレベルシフタにおいて、駆動キャパシタCa1,Ca2の一端は、逆位相の2つの駆動クロックCLKC,CLKDが入力され、この駆動クロックCLKC,CLKDにより回路が駆動される。また、出力は駆動ノードdr1,dr2からドライブされる。入力電圧はVin,駆動クロックCLKC,CLKDの振幅はVddである。
駆動クロックCLKCがVdd,駆動クロックCLKDが0のとき、駆動ノードdr1の電圧はVinに昇圧され、駆動ノードdr2の電圧はVin-Vddとなる。このとき、駆動トランジスタMa1はオン、駆動トランジスタMa2はオフとなる。従って、この相の間は駆動キャパシタCa1が充電される。
一方、駆動クロックCLKCが0,駆動クロックCLKDがVddのとき、駆動ノードdr2の電圧はVinに昇圧され、駆動ノードdr1の電圧はVin-Vddとなる。このとき、駆動トランジスタMa1はオフ、駆動トランジスタMa2はオンとなる。従って、この相の間は駆動キャパシタCa2が充電される。
また、駆動クロックCLKC, CLKDがともにVddの場合、駆動トランジスタMa1, Ma2は共にオフとなり、駆動ノードdr1,dr2の電圧はVinとなる。
図7に示したように、駆動ノードdr1,dr2の電圧はVinとVin-Vddの間で変化する。また、レベルシフタを構成する駆動トランジスタMa1, Ma2のゲート-ソース電圧、ゲート-ドレイン電圧、及びドレイン−ソース電圧の最大値はVddである。従って、これらのトランジスタに対して過大な電圧ストレスが加わることはない。
〔2〕単位段昇圧回路
次に、単位段昇圧回路4の全体の動作について説明する。この単位段昇圧回路4を駆動する昇圧クロックCLKA,CLKB及び駆動クロックCLKC,CLKD,CLKE,CLKFは、前述のクロック生成器3により、単一の参照クロックFoscを用いて生成され、そのタイミング波形は図8に示した通りである。図8に示したとおり、各クロックは0とVddとの間で変化する。また、昇圧クロックCLKA,CLKBは、プリセット不感時間(preset dead time)のある重なりのない信号である。また、駆動クロックCLKE,CLKFも逆相である。駆動クロックCLKC,CLKDは、昇圧クロックCLKA,CLKBの不感時間の期間だけ、そのレベルをVddから0に変える信号である。
次に、単位段昇圧回路4の全体の動作について説明する。この単位段昇圧回路4を駆動する昇圧クロックCLKA,CLKB及び駆動クロックCLKC,CLKD,CLKE,CLKFは、前述のクロック生成器3により、単一の参照クロックFoscを用いて生成され、そのタイミング波形は図8に示した通りである。図8に示したとおり、各クロックは0とVddとの間で変化する。また、昇圧クロックCLKA,CLKBは、プリセット不感時間(preset dead time)のある重なりのない信号である。また、駆動クロックCLKE,CLKFも逆相である。駆動クロックCLKC,CLKDは、昇圧クロックCLKA,CLKBの不感時間の期間だけ、そのレベルをVddから0に変える信号である。
図3の単位段昇圧回路4の動作は、4つの時区間に分割することができる。各軸間をT1,T2,T3,T4とする。単位段昇圧回路4の各クロック信号の状態と各時区間での各電荷転送トランジスタMp1,Mp2,Mp3,Mp4及び駆動トランジスタMa1,Ma2,Ma3,Ma4の状態を(表1)に示す。(表1)によれば、各トランジスタのゲート-ソース電圧、ゲート-ドレイン電圧、及びドレイン−ソース電圧の最大値はVddである。従って、すべてのトランジスタにおいて、過大な電圧ストレスが加わることが回避されている。また、時区間T1,T3と時区間T2,T4は互いに反対である。従って、ここでは代表として時区間T1,T2についてのみ説明する。
(1)時区間T1
時区間T1では、(表1)に示したとおり、電荷転送トランジスタMp3のソース-ゲート電圧はVddである。従って、電荷転送トランジスタMp3は完全にターンオンされ、電荷転送トランジスタMp4がオフの間、昇圧キャパシタC1に蓄えられた電荷は出力ノードOUT(次段の単位段昇圧回路4)に転送される。時区間T1において、駆動クロックCLKEの電圧レベルが0になる期間、電荷転送トランジスタMp2はターンオンされる。従って、前段の単位段昇圧回路4(又は電源)に蓄えられた電荷は、電荷転送トランジスタMP1がオフの間、昇圧キャパシタC2に充電される。また、この時区間では駆動トランジスタMa3もオンであり、駆動ノードdr3の電圧は昇圧ノードNet1の電圧と等電圧となる。故に、電荷転送トランジスタMp1は完全にオフ状態とされ、昇圧キャパシタC1に蓄えられた電荷が入力ノードINのほうへ逆潮することが防止される。
時区間T1では、(表1)に示したとおり、電荷転送トランジスタMp3のソース-ゲート電圧はVddである。従って、電荷転送トランジスタMp3は完全にターンオンされ、電荷転送トランジスタMp4がオフの間、昇圧キャパシタC1に蓄えられた電荷は出力ノードOUT(次段の単位段昇圧回路4)に転送される。時区間T1において、駆動クロックCLKEの電圧レベルが0になる期間、電荷転送トランジスタMp2はターンオンされる。従って、前段の単位段昇圧回路4(又は電源)に蓄えられた電荷は、電荷転送トランジスタMP1がオフの間、昇圧キャパシタC2に充電される。また、この時区間では駆動トランジスタMa3もオンであり、駆動ノードdr3の電圧は昇圧ノードNet1の電圧と等電圧となる。故に、電荷転送トランジスタMp1は完全にオフ状態とされ、昇圧キャパシタC1に蓄えられた電荷が入力ノードINのほうへ逆潮することが防止される。
尚、時区間T3では、逆に電荷転送トランジスタMp2,Mp3がターンオンされる。
(2)時区間T2
時区間T2では、駆動クロックCLKCは0である。従って、駆動トランジスタMa2,Ma3はターンオンされる。そして、昇圧ノードNet1と駆動ノードdr3には、同じ電圧Vinが加わる。従って、次の時区間T3において、駆動クロックCLKFの電圧レベルが0となったときに、電荷転送トランジスタMp1を完全にターンオンさせることができる。
時区間T2では、駆動クロックCLKCは0である。従って、駆動トランジスタMa2,Ma3はターンオンされる。そして、昇圧ノードNet1と駆動ノードdr3には、同じ電圧Vinが加わる。従って、次の時区間T3において、駆動クロックCLKFの電圧レベルが0となったときに、電荷転送トランジスタMp1を完全にターンオンさせることができる。
尚、時区間T4では、逆に駆動トランジスタMa1,Ma4がターンオンされる。
以上のように、本実施例の単位段昇圧回路4では、時区間T2(時区間T4)において駆動トランジスタMa3(駆動トランジスタMa4)を完全なオン状態とするためのレベルシフタを備えたことにより、時区間T3(時区間T1)において電荷転送トランジスタMp1(電荷転送トランジスタMp2)を完全なオン状態とすることができる。従って、回路の寄生容量などに関係なく、正確にチャージポンプを機能させることができる。
〔3〕チャージポンプ回路
チャージポンプ回路1は、図2に示したように、4段の単位段昇圧回路4をカスケード接続して構成される。チャージポンプ回路1は1軸対称な回路構造を呈しており、中心軸を境に2つの電荷転送ブランチ(Charge transfer branch)A,Bに分けることができる。これら2つのブランチのクロック信号は密接に関連している。更に、ブランチA,Bのクロック信号は逆位相である。従って、ブランチAとブランチBとは、交互に出力電圧を高圧まで昇圧させることができる。
チャージポンプ回路1は、図2に示したように、4段の単位段昇圧回路4をカスケード接続して構成される。チャージポンプ回路1は1軸対称な回路構造を呈しており、中心軸を境に2つの電荷転送ブランチ(Charge transfer branch)A,Bに分けることができる。これら2つのブランチのクロック信号は密接に関連している。更に、ブランチA,Bのクロック信号は逆位相である。従って、ブランチAとブランチBとは、交互に出力電圧を高圧まで昇圧させることができる。
図2のチャージポンプ回路1は、単位段昇圧回路4の段数を変えることができ、一般にN段(N≧1)に構成することができる。この場合、N段のチャージポンプ回路1の出力電圧は、次式で与えられる。
〔3〕実装回路とシミュレーション結果
図2のチャージポンプ回路1の動作について確認するため、これを標準0.35μm CMOS N-wellプロセスにより設計・製作した。動作周波数は10MHzとした。各昇圧キャパシタは10pFとした。
図2のチャージポンプ回路1の動作について確認するため、これを標準0.35μm CMOS N-wellプロセスにより設計・製作した。動作周波数は10MHzとした。各昇圧キャパシタは10pFとした。
異なる出力電流の条件において、チャージポンプ回路1の出力電圧をシミュレーションにより計算した。理想的な場合(寄生容量がない場合)の計算結果を図9に示す。図9において、電源電圧Vddは3.3Vとした。
図9より、出力負荷がなければ、出力電圧Voutは15.7Vとなる。チャージポンプ回路1における各トランジスタは、完全にターンオン又はターンオフされるため、電力効率は95%に達した。また、本実施例のチャージポンプ回路1には2つの電荷転送ブランチA,Bがあるため、負荷電流の増加に対する出力電圧の低下は、ブランチが1つのDicksonチャージポンプ回路100(図13参照)に比べるとより小さくなる。
図10に、寄生容量がある場合の、負荷電流の変化に対するチャージポンプ回路1の出力電圧の変化を示す。計算においては、γ=0.9とした。この場合、出力負荷がなければ出力電圧は14.4Vである。また、電力効率は88%であった。
図11に、本実施例のチャージポンプ回路1とDicksonチャージポンプ回路100の負荷電流と出力電圧の関係を示す。ここでは、Vdd=1.65Vとした。図11は、寄生容量を含まない理想的な場合である。両者の回路を公平に比較するため、Dicksonチャージポンプ回路100における昇圧キャパシタ103と電荷転送トランジスタ102のサイズは、本実施例のチャージポンプ回路1の昇圧キャパシタC1,C2、電荷転送トランジスタMp1,Mp2のサイズよりも2倍大きく設計した。
図11に示すように、各負荷電流に対しする出力電圧は、本実施例のチャージポンプ回路1のほうがDicksonチャージポンプ回路100よりも遙かに大きい。特に、本実施例のチャージポンプ回路1は、負荷電流が150μAより高い高出力電流負荷に対しても、依然として良好な昇圧性能を有していることが分かる。
図12に、異なる電源電圧Vddに対するチャージポンプ回路1の出力電圧の計算結果を示す。すべての計算は、寄生容量のない理想的な場合で行った。図12に示したように、各Vddで、電圧昇圧効率は95%程度の高い水準に達することがわかる。
〔4〕Dicksonチャージポンプとの比較
最後に、本実施例のチャージポンプ回路1とDicksonチャージポンプ回路100との比較を(表2)に示した。(表2)によると、チャージポンプ回路1の最大のVddは、Dicksonチャージポンプ回路の2倍である。また、寄生容量のない理想的な場合における、無負荷の場合の昇圧効率は、Dicksonチャージポンプ回路が55%であるのに対し、本実施例のチャージポンプ回路は96%である。また、負荷50μAの場合では、Dicksonチャージポンプ回路が24.6%であるのに対し、本実施例のチャージポンプ回路は80.6%である。
最後に、本実施例のチャージポンプ回路1とDicksonチャージポンプ回路100との比較を(表2)に示した。(表2)によると、チャージポンプ回路1の最大のVddは、Dicksonチャージポンプ回路の2倍である。また、寄生容量のない理想的な場合における、無負荷の場合の昇圧効率は、Dicksonチャージポンプ回路が55%であるのに対し、本実施例のチャージポンプ回路は96%である。また、負荷50μAの場合では、Dicksonチャージポンプ回路が24.6%であるのに対し、本実施例のチャージポンプ回路は80.6%である。
この計算結果からも分かるように、本実施例のチャージポンプ回路1は、電荷転送トランジスタMp1,Mp2を完全にオン又はオフすることができるため、非常に高い昇圧効率を有する。また、チャージポンプ回路1は、2つの電荷転送ブランチA,Bを有する2ブランチ・アーキテクチャを採用するため、同じ負荷が追加されたときの出力電圧の低下は小さい。
1 チャージポンプ回路
2 昇圧回路
3 クロック生成器
4 単位段昇圧回路
10 リング発信器
11 無重畳クロック生成器
12 不感時間生成器
13 論理回路
Mp1,Mp2,Mp3,Mp4 電荷転送トランジスタ
Ma1,Ma2,Ma3,Ma4 駆動トランジスタ
C1,C2 昇圧キャパシタ
Ca1,Ca2,Cd1,Cd2 駆動キャパシタ
Net1,Net2 昇圧ノード
dr1,dr2,dr3,dr4 駆動ノード
CLKA,CLKB 昇圧クロック
CLKC,CLKD,CLKE,CLKF 駆動クロック
Fosc 参照クロック
Q1,Q2 無重畳信号
100 Dicksonチャージポンプ回路
101 単位構成回路
102 電荷転送トランジスタ
103 昇圧キャパシタ
104 出力キャパシタ
110 単位段回路
2 昇圧回路
3 クロック生成器
4 単位段昇圧回路
10 リング発信器
11 無重畳クロック生成器
12 不感時間生成器
13 論理回路
Mp1,Mp2,Mp3,Mp4 電荷転送トランジスタ
Ma1,Ma2,Ma3,Ma4 駆動トランジスタ
C1,C2 昇圧キャパシタ
Ca1,Ca2,Cd1,Cd2 駆動キャパシタ
Net1,Net2 昇圧ノード
dr1,dr2,dr3,dr4 駆動ノード
CLKA,CLKB 昇圧クロック
CLKC,CLKD,CLKE,CLKF 駆動クロック
Fosc 参照クロック
Q1,Q2 無重畳信号
100 Dicksonチャージポンプ回路
101 単位構成回路
102 電荷転送トランジスタ
103 昇圧キャパシタ
104 出力キャパシタ
110 単位段回路
Claims (2)
- 入力ノード(IN)に入力される入力電圧を昇圧して出力電圧として出力ノード(OUT)へ出力するチャージポンプ回路であって、
第1,第2の昇圧ノード(Net1, Net2)と、
前記第1,第2の昇圧ノード(Net1, Net2)に、それぞれ、その一方の端子が接続され、他方の端子に互いに位相が反転した第1,第2のクロック信号(CLKA, CLKB)が入力される第1,第2の昇圧キャパシタ(C1, C2)と、
前記入力ノード(IN)と前記第1の昇圧ノード(Net1)との間にチャネルが接続され、バックゲートが前記第1の昇圧ノード(Net1)に接続された第1の電界効果トランジスタ(Mp1)と、
前記入力ノード(IN)と前記第2の昇圧ノード(Net2)との間にチャネルが接続され、バックゲートが前記第2の昇圧ノード(Net2)に接続された第2の電界効果トランジスタ(Mp2)と、
前記第1の昇圧ノード(Net1)と前記出力ノード(OUT)との間にチャネルが接続され、ゲートが前記第2の昇圧ノード(Net2)に接続され、バックゲートが前記出力ノード(OUT)に接続された第3の電界効果トランジスタ(Mp3)と、
前記第2の昇圧ノード(Net2)と前記出力ノード(OUT)との間にチャネルが接続され、ゲートが前記第1の昇圧ノード(Net1)に接続され、バックゲートが前記出力ノード(OUT)に接続された第4の電界効果トランジスタ(Mp4)と、
第1,第2の駆動電圧が出力される第1,第2の駆動ノード(dr1, dr2)と、
前記入力ノード(IN)と前記第1の駆動ノード(dr1)との間にチャネルが接続され、ゲートが前記第2の駆動ノード(dr2)に接続され、バックゲートが前記入力ノード(IN)に接続された第5の電界効果トランジスタ(Ma1)と、
前記入力ノード(IN)と前記第2の駆動ノード(dr2)との間にチャネルが接続され、ゲートが前記第1の駆動ノード(dr1)に接続され、バックゲートが前記入力ノード(IN)に接続された第6の電界効果トランジスタ(Ma2)と、
前記第1の駆動ノード(dr1)にその一方の端子が接続され、他方の端子には、前記第1のクロック(CLKA)が立ち下がり前記第2のクロック(CLKB)が立ち上がる不感時間帯に立ち下がりパルスを発生する第3のクロック(CLKC)が入力される第1の駆動キャパシタ(Ca1)と、
前記第2の駆動ノード(dr2)にその一方の端子が接続され、他方の端子には、前記第2のクロック(CLKB)が立ち下がり前記第1のクロック(CLKA)が立ち上がる不感時間帯に立ち下がりパルスを発生する第4のクロック(CLKD)が入力される第2の駆動キャパシタ(Ca2)と、
前記第1の電界効果トランジスタ(Mp1)のゲートと前記第1の昇圧ノード(Net1)との間にチャネルが接続され、ゲートが前記第1の駆動ノード(dr1)に接続され、バックゲートが前記第1の昇圧ノード(Net1)に接続された第7の電界効果トランジスタ(Ma3)と、
前記第2の電界効果トランジスタ(Mp2)のゲートと前記第2の昇圧ノード(Net2)との間にチャネルが接続され、ゲートが前記第2の駆動ノード(dr2)に接続され、バックゲートが前記第2の昇圧ノード(Net2)に接続された第8の電界効果トランジスタ(Ma4)と、
前記第1の電界効果トランジスタ(Mp1)のゲートにその一方の端子が接続され、他方の端子には、前記第2のクロック(CLKB)と同相で前記第3のクロック(CLKC)のパルス発生前に立ち上がり、前記第4のクロック(CLKD)のパルス発生後に立ち下がる第5のクロック(CLKE)が入力される第3の駆動キャパシタ(Ca3)と、
前記第2の電界効果トランジスタ(Mp2)のゲートにその一方の端子が接続され、他方の端子には、前記第1のクロック(CLKA)と同相で前記第3のクロック(CLKC)のパルス発生後に立ち下がり、前記第4のクロック(CLKD)のパルス発生前に立ち上がる第6のクロック(CLKF)が入力される第4の駆動キャパシタ(Ca4)と、
を具備する単位段昇圧回路を備えていることを特徴とするチャージポンプ回路。 - 複数の前記単位段昇圧回路がカスケード状に接続されていることを特徴とする請求項1記載のチャージポンプ回路。
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2007
- 2007-03-29 JP JP2007089959A patent/JP2008253031A/ja active Pending
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